JPH01208795A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01208795A
JPH01208795A JP63033436A JP3343688A JPH01208795A JP H01208795 A JPH01208795 A JP H01208795A JP 63033436 A JP63033436 A JP 63033436A JP 3343688 A JP3343688 A JP 3343688A JP H01208795 A JPH01208795 A JP H01208795A
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JP
Japan
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line
row
row line
transistors
pad
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JP63033436A
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English (en)
Inventor
Nobuaki Otsuka
伸朗 大塚
Junichi Miyamoto
順一 宮本
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に関し、特に行線の不良解析
を容易に実行できる半導体記憶装置に関する。
（従来の技術） 半導体記憶装置には、複数のワード線と複数のビット線
との各交点にメモリセルをそれぞれ配置して成るメモリ
セルアレイが含まれている。ある特定のメモリセルに対
するデータの読出しあるいは書込みは、そのメモリセル
が接続されている行線及び列線を各々行デコーダおよび
列デコーダで選択する事により行われる。
行線は行デコーダによって選択されるが、選択時におい
て行線を所定の電位に設定するために、通常は第２図に
示されているような行線駆動回路ｌＯが用いられている
。
第２図には複数の行線のうち一本の行線ＷＬＩに対応す
る行線駆動回路１０が示されている。アドレス入力によ
って行線ＷＬＩが選択される際には、行デコーダ内のデ
コード回路１２によって“Ｈ”レベルのデコード信号が
出力されノードＡが“Ｈ”レベルとなる。そして、ノー
ドＡが“Ｈ”レベルになると、駆動用のインバータ１１
．１２によってノードＣの電位すなわち行線ＷＬｌの電
位が“Ｈ”レベルに設定される。図中、■４は行線の駆
動力向上のために必要に応じて設けられる中間バッファ
（ワード線リピータとも呼ばれている）であり、この中
間バッファ１４は通常図示のようなインバータＩ３．１
４の縦続接続より構成される。
ところで、近年では半導体記憶装置の大容量化および高
速化に伴い、素子の微細化が要求され、パターン設計時
の最小設計基準も縮小されている。
半導体記憶装置の場合、メモリセルの面積はチップ面積
の大小を左右する最大要因であるため、メモリセルのパ
ターンは加工技術上許容される最小の設計基準を用いて
設計される。第２図で示した行線駆動回路ｌＯや、中間
バッファ１４等の回路は各行線毎に設けられるので、メ
モリセルの配置に合せたピッチでチップ上に配列する必
要がある。また、これらの回路はチップ面積に占める割
合がセル面積に次いで大きい。したがって、行線駆動回
路ｌＯおよび中間バッファ１４についても、最小の設計
基準を用いてパターン設計されるのが普通である。
このように最小設計基準でパターン設計される回路では
、加工上の僅かなバラツキ等の原因で素子に不良が生じ
易く、誤動作する可能性が高い。
特に、行線駆動回路１０および中間バッファ１４におい
ては、素子数が他の周辺回路に比較して非常に多いため
、上記の可能性はより高くなる。
例えば、第２図において行線選択時はＡ、Ｃ。
Ｅの各ノードは“Ｈ”　レベル、ノードＢ、Ｄは“Ｌル
ーベルとなっているが、加工上の不良により、Ａ、Ｃ，
ＥのノードのうちいずれかがＨ”レベルに上がらない場
合や、Ｂ、Ｄのノードのうちいずれかが“Ｌ”レベルに
ならずＨ”レベルにつりあげられてしまう場合がある。
これらの原因としては、回路を構成するトランジスタの
ゲートと基板間のショート及びリーク、またコンタクト
不良や電源とのショート等の種々の原因が考えられる。
このような場合、不良の起こっている部分から先のノー
ドではＨ／Ｌのロジックが通常の選択時の反転になり、
行線は非選択状態となる。
よって、このような不良が生じている行線に接続された
メモリセルは、常に非選択状態となって正常なデータア
クセスが阻害される。
また、本来非選択状態にあるべき行線が“Ｈ”レベルに
付勢されてしまう場合も発生する。このような不良が発
生すると、不良があるワード線に接続されたセルとの多
重選択が起り、正常なデータアクセスが阻害される。
以上のように、高集積化が施された半導体記憶装置では
、本来選択されるはずの行線が常に非選択状態に固定さ
れてしまったり、本来非選択状態にあるはずの行線が常
に選択状態に固定されて行線の誤選択が起こってしまっ
たりといった不良が発生し易く、その発生確率は素子の
微細化に伴って高くなる。
製品の開発の初期においては、製造技術的にも未熟で上
記のような不良発生の可能性は高い。不良が発生した場
合には、その不良箇所を発見するために、電子ビームテ
スタで内部ノードレベルを測定するか、あるいは特別な
データパターンを書込んでテストする必要があるが、こ
のような不良解析は時間ががかり非常に効率が悪い。
（発明が解決しようとする課題） この発明は前述の事情に鑑みなされたもので、従来では
行線の不良箇所を発見するのが困難であった点を改善し
、行線の不良解析を容易に実行できる半導体記憶装置を
提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体記憶装置は、行および列のマトリ
クス状に配置された複数のメモリセルを有するメモリセ
ルアレイと、アドレス信号に応じて行線および列線をそ
れぞれ選択する行デコーダおよび列デコーダと、前記各
行線に各々のゲートがそれぞれ接続され、ソースが固定
電位に接続され、ドレインがパッドに共通接続された複
数のトランジスタとを具備することを特徴とする。
（作用） 前記構成の半導体記憶装置にあっては、選択された行線
が正常に付勢されるか否かによってその行線に対応する
トランジスタのオン中オフが決定される。したがって、
各行線を順次選択する事によって、行線の不良解析を容
易に実行することが可能となる。
（実施例） 第１図にこの発明の半導体記憶装置の一実施例としてＲ
ＯＭを示す。
行線ＷＬＩ−ＷＬａと列線ＢＬＩ−ＢＬｎとの各交点に
はメモリセルＭｌｌ〜Ｍａｎが設けられており、これら
メモリセルは１個のＮ型ＭＯ８）ランジスタにより構成
される。この場合、各セルを構成するトランジスタのゲ
ートは対応する行線ＷＬＩ〜ＷＬ１１にそれぞれ接続さ
れるが、ドレインはこのＲＯＭに書込むプログラムに従
って選択的に対応する列線Ｂ　Ｌｌ　−Ｂ　Ｌｎに接続
される。
行デコーダ２０および列デコーダ２２は、それぞれアド
レス信号に応じて１本の行線および列線を選択する。選
択された行線と列線の交点に位置するメモリセルのドレ
インがその列線に接続されている場合には、列線の電位
はそのセルを介して放電され低レベルになる。
各行線ＷＬＩ−ＷＬｍには、さらにメモリセルとは別の
Ｎ型ＭＯＳトランジスタＱｌ−Ｑａ＋のゲートがそれぞ
れ接続されている。これらＮ型ＭＯＳトランジスタＱ１
〜ＱＩ１１の各ソースは接地電位供給端に接続され、ま
た各ドレインはパッド２４に共通接続されている。
パッド２４は、前述した行線ＷＬＩ〜ＷＬ１１の不良解
析用として設けられたものであり、不良検出を行なう場
合には図示のようにパッド２４は抵抗Ｒを介して外部電
源ＶＣに接続される。
例えば、行デコーダ２０によって行線ＷＬ３が選択され
た場合には、その行線ＷＬ３が“Ｈ”レベルになってい
るため、その行線ＷＬ３に接続されているトランジスタ
Ｑ３が導通状態となる。これにより、抵抗Ｒ，パッド２
４およびトランジスタＱ３を介して外部電源ＶＣから接
地端子へ図示のように電流■が流れる。この電流は抵抗
Ｒにおける電圧降下として検出することができる。
もし、前述の不良により選択されても″Ｈ″レベルに付
勢されない行線を選択した場合には、トランジスタＱｌ
−Ｑａ＋は全でオフ状態になるため、外部電源ＶＣから
の電流バスはできない。従って、行アドレスをスキャン
させて各行線を順次選択すれば、非選択不良のある行線
を選択した時のみ抵抗Ｒにおける電圧降下がなくなるの
で、不良行線を簡単に検出することができる。
また、不良により選択された行線のレベルが中間レベル
になっているような場合は、その行線に接続されたトラ
ンジスタのゲート電圧が低くなり、そのトランジスタの
コンダクタンス（ｇａ＋）が下がる。このため、外部電
源ＶＣから接地端子へ流れる電流量も低下する。この場
合については、シミュレーションとの電流比較によりト
ランジスタのゲートに印加されている電圧を推測するこ
とができ、行線における不良の程度について予想するこ
とができる。
次に前述の不良により行線が選択状態つまり“Ｈ”レベ
ルに固定された場合について説明する。
この場合、不良行線以外の行線が選択されている時は、
選択された行線の他に不良行線に接続されたトランジス
タもオンするので、これら２個のトランジスタによって
外部電源ＶＣからの電流量は増加する。また、不良のあ
る行線を選択した場合には、オン状態に制御されるトラ
ンジスタは１個だけであるので、外部電源ＶＣからの電
流量は不良行線以外の行線選択時よりも減少される。し
たがって、行線を順次選択して電流をモニタすれば、不
良のある行線を簡単に検出することができる。
尚、この実施例ではＲＯＭについて説明したが、行およ
び列のマトリクス状に配置されたメモリセルを有するメ
モリであればよいので、例えばメモリセルが２層ゲート
型トランジスタでそのフローティングゲートへの電子注
入によりデータ記憶を行なうＥＦＲＯＭや、メモリセル
が１個のトランジスタと１個のキャパシタで構成される
ＲＡＭ等における行線の不良解析にも同様にして適用す
ることができる。
［発明の効果］ 以上のようにこの発明によれば、行線の選択不良を簡単
な構成で容易に検出することが可能となり、不良解析の
効率を向上させることが可能となる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る半導体記憶装置を示
す図、第２図は半導体記憶装置に設けられる行線駆動回
路を示す図である。 Ｗ　Ｌ　１　＝　Ｗ　Ｌ　ａ−−−行線、ＢＬＩ　〜Ｂ
Ｌｎ・＝列線、Ｍｌｌ−Ｍａｎ−メモリセル、Ｑｌ−Ｑ
ｔｘ−Ｎ型ＭＯＳトランジスタ、２４・・・パッド。 出願人代理人　弁理士　鈴江武彦 ２゜ 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 行および列のマトリクス状に配置された複数のメモリセ
    ルを有するメモリセルアレイと、アドレス信号に応じて
    行線および列線をそれぞれ選択する行デコーダおよび列
    デコーダと、前記各行線に各々のゲートがそれぞれ接続
    され、ソースが固定電位に接続され、ドレインがパッド
    に共通接続された複数のトランジスタとを具備すること
    を特徴とする半導体記憶装置。
JP63033436A 1988-02-16 1988-02-16 半導体記憶装置 Pending JPH01208795A (ja)

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JP63033436A JPH01208795A (ja) 1988-02-16 1988-02-16 半導体記憶装置
US07/310,137 US4905194A (en) 1988-02-16 1989-02-14 Semiconductor memory device with a circuit for analyzing defects in word-lines
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