JP2002367399A

JP2002367399A - 不揮発性半導体記憶装置及びその検査方法

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Publication number: JP2002367399A
Application number: JP2001174587A
Authority: JP
Inventors: Toshiki Mori; 俊樹森
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-06-08
Filing date: 2001-06-08
Publication date: 2002-12-20
Anticipated expiration: 2021-06-08
Also published as: JP4209598B2

Abstract

(57)【要約】【課題】メモリセルに対する書き込みを行うことな
く、メモリ周辺回路及び配線の検査を行うことができる
不揮発性半導体記憶装置を提供する。【解決手段】メモリセルアレイ内において同一行に配
置されたメモリセルのコントロールゲートが共通に接続
され、ローデコーダに接続される第１のワード線とメモ
リセルアレイ内において同一列に配置されたメモリセル
のドレインが共通に接続され、カラム選択ゲートに接続
される第１のビット線とを備えた不揮発性半導体記憶装
置であって、メモリセルアレイと第１のＲＯＭとの間に
配置された第１のスイッチと、メモリセルアレイと第２
のＲＯＭとの間に配置された第２のスイッチとを備え、
検査時において、第１のスイッチ及び第２のスイッチを
制御することにより、第１のＲＯＭ及び第２のＲＯＭか
らのデータを読み出すことができるように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
等の不揮発性半導体記憶装置に関する。特に、検査を効
率化するための回路を搭載した不揮発性半導体記憶装置
に関する。

【０００２】

【従来の技術】半導体メモリの１つであるフラッシュメ
モリは、電源を遮断しても記憶情報を保持することが可
能な不揮発性メモリの１つであり、情報通信分野のシス
テムに広く用いられている。このフラッシュメモリは、
不揮発性記憶機能を実現するという特徴を有する反面、
書き換えを行う場合に全データが消去してしまう点、及
び書き込み時間が相対的に長くなる点において、他の半
導体メモリよりも扱いにくさが生じている。このため
に、製造の最終段階において行う製品検査において、検
査時間がどうしても長くなる傾向にあり、必要検査設備
規模の増大及び製品コストの引き上げをもたらす原因と
もなっている。

【０００３】図１３にフラッシュメモリの構成例を示
す。図１３において、１は二重ゲート構造のメモリセル
がアレイ状に配置されたメモリセルアレイを、２はアド
レス入力端子１１から入力されるアドレスの中から、メ
モリセルアレイ１のワード線を特定するローアドレスを
受け取るローアドレスバッファを、３はローアドレスバ
ッファ２の出力を受け、メモリセルアレイ１内の特定ワ
ード線を選択するローデコーダを、それぞれ示してい
る。

【０００４】また、４はアドレス入力端子１１から入力
されるアドレスの中から、メモリセルアレイ１のビット
線を特定するカラムアドレスを受け取るカラムアドレス
バッファを、５はカラムアドレスバッファ４の出力を受
け、ビット線を選択するためのカラム選択ゲート６へ選
択信号を出力するカラムデコーダを、それぞれ示してい
る。

【０００５】データ読み出し動作においては、カラム選
択ゲート６により選択されたビット線データが読み出し
回路７により増幅され、データ出力バッファ８を介して
データ入出力端子１２へ出力されることになる。一方、
データ書き込み動作においては、データ入出力端子１２
から入力されるデータはデータ入力バッファ９により受
け取られる。そして書き込み回路１０によって、データ
入力バッファ９の出力について、カラム選択ゲート６を
介して、メモリセルへのデータ書き込みが行われる。

【０００６】ここで、１３はフラッシュメモリの動作モ
ードを制御するための制御信号入力端子を示しており、
制御信号入力端子１３からの信号を受けて、制御信号発
生回路１４が動作モードに応じたフラッシュメモリ内部
の制御を行うための各種制御信号を発生する。１５は動
作モードに応じてフラッシュメモリ内部回路に必要とな
る電圧を発生する電圧発生回路を示している。

【０００７】図１４にメモリセルアレイ１の構成例を示
す。図１４において、二重ゲート構造メモリセルの同一
行に配置されたメモリセルのコントロールゲートがワー
ド線（ＷＬ０〜ＷＬｎ）に共通接続されている。また、
ソースがソース線（ＳＬ０〜ＳＬｉ）に共通接続され、
ローデコーダ３に接続されている。さらに、同一列に配
置されたメモリセルのドレインがビット線（ＢＬ０〜Ｂ
Ｌｍ）に共通接続され、カラム選択ゲート６に接続され
ている。

【０００８】読み出し及び書き込み動作においては、ア
ドレス入力端子１１から入力されたローアドレスに従っ
て、ローデコーダ３により特定のワード線が選択される
とともに、アドレス入力端子１１から入力されたカラム
アドレスに従って、カラム選択ゲート６により特定のビ
ット幅のビット線が選択的に読み出し回路７又は書き込
み回路１０に接続される。消去動作においては、電圧発
生回路１５により発生された電圧が必要ノードに与えら
れ、全メモリセル、あるいは分割されたブロックのメモ
リセルが一括消去されることになる。

【０００９】製造の最終工程である製品検査において、
フラッシュメモリは書き込み及び消去の時間が長いこと
と、書き換え回数に制限があることから、ＤＲＡＭのよ
うな複雑な検査パターンを用いての検査は実施されては
おらず、図１３に示すローアドレス入力バッファ２、カ
ラムアドレスバッファ４、ローデコーダ３、カラムデコ
ーダ５、カラム選択ゲート６で構成されるメモリ周辺回
路ブロック、及びこれらの回路ブッロク間配線等の不具
合を検査するためには、図１５に示すデコーダチェック
と呼ばれる検査方式を用いる必要がある。

【００１０】フラッシュメモリにおいては、消去後のデ
ータが“１”、書き込み後のデータが“０”となるよう
構成される。デコーダチェックにおいては、メモリセル
アレイ１の記憶内容を全て消去し、すべてのデータを
“１”とした後に、まず、図１５（ａ）に示すように、
左上隅の１ビットにのみ書き込みを行い“０”データと
した後に、１ビットのみが書き込みされていることの読
み出し確認を行う。

【００１１】次に、図１５（ｂ）に示すように、対角線
上に位置する隣の１ビットに書き込みを行い、ここまで
書き込んだ２ビットのデータ内容のみが書き込まれてい
ることの読み出し確認をおこなう。以降、順次図１５
（ｃ）、図１５（ｄ）と書き込みを行い、図１５（ｅ）
に示すように、対角線上のメモリセル全てに書き込みを
行ってから、読み出し確認を行うことになる。

【００１２】

【発明が解決しようとする課題】上述したように従来の
デコーダチェックにおいては、メモリセル以外の周辺回
路ブロック及び配線の検査であるにも関わらず、図１５
に示すようにメモリセルに対する書き込みを行う必要が
ある。このために、時間がかかる書き込み動作を必要と
するとともに、以降のメモリセルアレイ検査のために書
き込みデータをその都度消去する必要がある。したがっ
て、製造の最終段階である製品検査において検査時間が
どうしても長くなってしまい、必要検査設備規模が増大
し、製品コストの引き上げの要因にもなってしまうとい
う問題点があった。

【００１３】本発明は、上記問題点を解決するために、
メモリセルに対する書き込みを行うことなく、メモリ周
辺回路及び配線の検査を行うことができる不揮発性半導
体記憶装置及びその検査方法を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に本発明にかかる不揮発性半導体装置は、二重ゲート構
造を有するメモリセルがマトリクス状に配置されたメモ
リセルアレイと、メモリセルアレイ内において同一行に
配置されたメモリセルのコントロールゲートが共通に接
続され、第１のローデコーダに接続される第１のワード
線とメモリセルアレイ内において同一列に配置されたメ
モリセルのドレインが共通に接続され、カラム選択ゲー
トに接続される第１のビット線とを備えた不揮発性半導
体記憶装置であって、同一行に配置されたメモリセルの
ゲートが共通接続される第２のワード線と、同一列に配
置されたメモリセルのドレインが共通接続される第２の
ビット線を備えた第１のＲＯＭと、同一行に配置された
メモリセルのゲートが共通接続される第３のワード線
と、同一列に配置されたメモリセルのドレインが共通接
続される第３のビット線を備えた第２のＲＯＭと、メモ
リセルアレイと第１のＲＯＭとの間に配置された第１の
スイッチと、メモリセルアレイと第２のＲＯＭとの間に
配置された第２のスイッチとを備え、検査時において、
第１のスイッチ及び第２のスイッチを制御することによ
り、第１のＲＯＭ及び第２のＲＯＭからのデータを読み
出すことができるように制御する制御手段を備えること
を特徴とする。

【００１５】かかる構成により、メモリセルアレイのワ
ード線端及びビット線端に接続されたＲＯＭの記憶デー
タの読み出しを行うだけで、書き込み動作を行うことな
く不揮発性半導体記憶装置におけるメモリ周辺回路ブロ
ック及び配線の検査を行うことができ、検査時間の短縮
及びコスト低減を図ることが可能となる。

【００１６】また、本発明にかかる不揮発性半導体記憶
装置は、第１のスイッチを制御することにより、第１の
ワード線と第２のワード線とを接続又は遮断することが
できることが好ましい。第１のＲＯＭ構成の自由度を上
げることができるからである。

【００１７】また、本発明にかかる不揮発性半導体記憶
装置は、第２のスイッチを制御することにより、第１の
ビット線と第３のビット線とを接続又は遮断することが
できることが好ましい。第２のＲＯＭ構成の自由度を上
げることができるからである。

【００１８】また、本発明にかかる不揮発性半導体記憶
装置は、第１のスイッチ及び第２のスイッチが高耐圧ト
ランジスタであることが好ましい。さらに、第１のＲＯ
Ｍ及び第２のＲＯＭに配置されるメモリセルが、第１の
スイッチ及び第２のスイッチを構成するトランジスタよ
りも低い耐圧のトランジスタで構成されることが好まし
い。レイアウトサイズを抑制することができるからであ
る。

【００１９】また、本発明にかかる不揮発性半導体記憶
装置は、検査時において、第３のワード線を選択するこ
とができる第２のローデコーダをさらに備えることが好
ましい。カラム系回路ブロック及び配線の検査を確実に
行うことができるからである。

【００２０】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続される第１のワード線と、メモリ
セルアレイ内の同一列に配置されたメモリセルのドレイ
ンが共通に接続され、カラム選択ゲートに接続される第
１のビット線とを備える不揮発性半導体記憶装置であっ
て、同一行に配置されたメモリセルのゲートが共通接続
される第２のワード線と、同一列に配置されたメモリセ
ルのドレインが共通接続される第２のビット線を備えた
ＲＯＭと、メモリセルアレイとＲＯＭとの間に配置され
たスイッチとを備え、第２のビット線がカラム選択ゲー
トに接続され、検査時において、スイッチを制御するこ
とにより、第２のビット線に出力されるＲＯＭの読み出
しデータが第１のビット線を介して読み出されるように
制御することができる制御手段を備えることを特徴とす
る。

【００２１】かかる構成により、メモリセルアレイのワ
ード線端に接続されたＲＯＭの記憶データの読み出しを
行うだけで、書き込み動作を行うことなく不揮発性半導
体記憶装置におけるメモリ周辺回路ブロック及び配線の
検査を行うことができるとともに、検査容易化のための
回路規模を縮小することができ、検査時間の短縮及びさ
らなるコストの低減を図ることが可能となる。

【００２２】また、本発明にかかる不揮発性半導体記憶
装置は、スイッチを制御することにより、第１のワード
線と第２のワード線とを接続又は遮断することができる
ことが好ましい。ＲＯＭ構成の自由度を上げることがで
きるからである。

【００２３】また、本発明にかかる不揮発性半導体記憶
装置は、スイッチが高耐圧トランジスタであることが好
ましい。さらに、ＲＯＭに配置されるメモリセルが、ス
イッチを構成するトランジスタよりも低い耐圧のトラン
ジスタで構成されることが好ましい。レイアウトサイズ
を抑制することができるからである。

【００２４】また、本発明にかかる不揮発性半導体記憶
装置は、カラム選択ゲートが、第１のビット線を選択的
に読み出し回路へ接続するための第１のトランスファゲ
ートと、第２のビット線を選択的に第１のビット線に接
続するための第２のトランスファゲートとを備えること
が好ましい。カラム系回路ブロック及び配線の検査をチ
ップ面積の増加を伴うことなく行うことができるからで
ある。

【００２５】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続される第１のワード線と、メモリ
セルアレイ内の同一列に配置されたメモリセルのドレイ
ンが共通に接続され、カラム選択ゲートに接続される第
１のビット線とをそなえた不揮発性半導体記憶装置であ
って、同一行に配置されたメモリセルのゲートが第１の
ワード線に共通接続され、同一列に配置されたメモリセ
ルのドレインが共通接続される第２のビット線を備えた
第１のＲＯＭと、同一列に配置されたメモリセルのドレ
インが第１のビット線に共通接続され、同一行に配置さ
れたメモリセルのゲートが共通接続される第２のワード
線を備えた第２のＲＯＭと、第１のＲＯＭにおける第１
のワード線に接続される複数のメモリセルに“０”及び
“１”のデータを配置し、第２のビット線に接続される
複数のメモリセルに、２ⁿビット単位で繰り返すことの
ないデータを配置するとともに、第２のＲＯＭにおける
第１のビット線に接続された複数のメモリセルに“０”
及び“１”のデータを配置し、第２のワード線に接続さ
れた複数のメモリセルに、２ⁿビット単位で繰り返すこ
とのないデータを配置し、検査時において、第１のＲＯ
Ｍ及び第２のＲＯＭからのデータを読み出すことができ
るように制御する制御手段を備えることを特徴とする。

【００２６】かかる構成により、ＲＯＭからの読み出し
動作のみで、書き込み動作を行うことなく不揮発性半導
体記憶装置におけるメモリ周辺回路ブロック及び配線の
検査を行うことができるとともに、メモリセルアレイの
ワード線端及びビット線端に接続されるＲＯＭ容量を削
減することができ、メモリセルアレイとＲＯＭ間のスイ
ッチを削除することが可能となる。したがって、検査容
易化のための回路規模をより縮小することができ、検査
時間の短縮及びさらなるコストの低減を図ることが可能
となる。

【００２７】また、本発明にかかる不揮発性半導体記憶
装置は、第１のＲＯＭ及び第２のＲＯＭに配置されるメ
モリセルが、二重ゲート構造を有するメモリセルの書き
換え時に印加される電圧値以上の耐圧を有する高耐圧ト
ランジスタであることが好ましい。スイッチを介するこ
となくＲＯＭを配置することができ、チップ面積を抑制
することができるからである。

【００２８】また、本発明にかかる不揮発性半導体記憶
装置は、検査時において、第２のワード線を選択するこ
とができる第２のローデコーダをさらに備えることが好
ましい。カラム系回路ブロック及び配線の検査を確実に
行うことができるからである。

【００２９】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続されるワード線と、メモリセルア
レイ内の同一列に配置されたメモリセルのドレインが共
通に接続され、カラム選択ゲートに接続される第１のビ
ット線とをそなえた不揮発性半導体記憶装置であって、
同一行に配置されたメモリセルのゲートがワード線に共
通接続され、同一列に配置されたメモリセルのドレイン
が共通接続される第２のビット線を備えたＲＯＭと、第
２のビット線がカラム選択ゲートに接続され、不揮発性
半導体記憶装置の検査時に、第２のビット線に出力され
る前記ＲＯＭの読み出しデータが、第１のビット線を介
して読み出されるよう制御する制御手段とを備えること
を特徴とする。

【００３０】かかる構成により、ＲＯＭからの読み出し
動作のみで、書き込み動作を行うことなく不揮発性半導
体記憶装置におけるメモリ周辺回路ブロック及び配線の
検査を行うことが可能となるとともに、メモリセルアレ
イのワード線端に接続されるＲＯＭ容量を削減すること
ができ、メモリセルアレイとＲＯＭ間のスイッチを削除
することが可能となる。したがって、検査容易化のため
の回路規模を縮小することができ、検査時間の短縮及び
さらなるコストの低減を図ることが可能となる。

【００３１】また、本発明にかかる不揮発性半導体記憶
装置は、ＲＯＭに配置されるメモリセルが、二重ゲート
構造を有するメモリセルの書き換え時に印加される電圧
値以上の耐圧を有する高耐圧トランジスタであることが
好ましい。レイアウトサイズを抑制することができるか
らである。

【００３２】また、本発明にかかる不揮発性半導体記憶
装置は、カラム選択ゲートが、第１のビット線を選択的
に読み出し回路へ接続するための第１のトランスファゲ
ートと、第２のビット線を選択的に第１のビット線に接
続するための第２のトランスファゲートを備えることが
好ましい。カラム系回路ブロック及び配線の検査をチッ
プ面積を増加させることなく行うことができるからであ
る。

【００３３】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続される第１のワード線と、メモリ
セルアレイ内の同一列に配置されたメモリセルのドレイ
ンが共通に接続され、カラム選択ゲートに接続される第
１のビット線とをそなえた不揮発性半導体記憶装置であ
って、同一行に配置されたメモリセルのゲートが共通接
続される第２のワード線と、同一列に配置されたメモリ
セルのドレインが共通接続される第２のビット線を備
え、１つのメモリセルに２ビット以上の情報が記憶され
た第１のＲＯＭと、同一行に配置されたメモリセルのゲ
ートが共通接続される第３のワード線と、同一列に配置
されたメモリセルのドレインが共通接続される第３のビ
ット線を備え、１つのメモリセルに２ビット以上の情報
が記憶された第２のＲＯＭと、メモリセルアレイと第１
のＲＯＭとの間に配置された第１のスイッチと、メモリ
セルアレイと第２のＲＯＭとの間に配置された第２のス
イッチと、検査時において、第１のスイッチ及び第２の
スイッチを制御して第１のＲＯＭ及び第２のＲＯＭから
のデータを読み出すことができるように制御する制御手
段と、２ビット以上の情報が記憶されたメモリセルデー
タを読み出すために、複数のリファレンスを備えた読み
出し回路とを備えることを特徴とする。

【００３４】かかる構成により、ＲＯＭからの読み出し
動作のみで、書き込み動作を行うことなく不揮発性半導
体記憶装置におけるメモリ周辺回路ブロック及び配線の
検査を行うことが可能となるとともに、メモリセルアレ
イのワード線端及びビット線端に接続されるＲＯＭ容量
を大幅に削減することが可能となる。したがって、検査
容易化のための回路規模を大きく縮小することができ、
検査時間の短縮及びさらなるコストの低減を図ることが
可能となる。

【００３５】また、本発明にかかる不揮発性半導体記憶
装置は、第１のスイッチを制御することにより、第１の
ワード線と第２のワード線とが接続または遮断となる構
成であることが好ましい。ロウ系回路ブロック及び配線
の検査を確実に行うことができるからである。

【００３６】また、本発明にかかる不揮発性半導体記憶
装置は、第２のスイッチを制御することにより、第１の
ビット線と第３のビット線とが接続または遮断となる構
成であることが好ましい。カラム系回路ブロック及び配
線の検査を確実に行うことができるからである。

【００３７】また、本発明にかかる不揮発性半導体記憶
装置は、第１のスイッチ及び第２のスイッチが高耐圧ト
ランジスタであることが好ましい。さらに、第１のＲＯ
Ｍ及び第２のＲＯＭに配置されたメモリセルが、第１の
スイッチ及び第２のスイッチを構成するトランジスタよ
りも低い耐圧のトランジスタで構成されることが好まし
い。レイアウトサイズを抑制することができるからであ
る。

【００３８】また、本発明にかかる不揮発性半導体記憶
装置は、検査時において、第３のワード線を選択するこ
とができる第２のローデコーダをさらに備えることが好
ましい。カラム系回路ブロック及び配線の検査を確実に
行うことができるからである。

【００３９】また、本発明にかかる不揮発性半導体記憶
装置は、２ビット以上の情報を記憶するＲＯＭメモリセ
ルが、記憶データに応じてトランジスタサイズが異なる
よう構成されることが好ましい。レイアウトサイズを抑
制することができるからである。

【００４０】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続される第１のワード線と、メモリ
セルアレイ内の同一列に配置されたメモリセルのドレイ
ンが共通に接続され、カラム選択ゲートに接続される第
１のビット線とをそなえた不揮発性半導体記憶装置であ
って、同一行に配置されたメモリセルのゲートが共通接
続される第２のワード線と、同一列に配置されたメモリ
セルのドレインが共通接続される第２のビット線を備
え、１つのメモリセルに２ビット以上の情報が記憶され
た第１のＲＯＭと、メモリセルアレイと第１のＲＯＭと
の間に配置されたスイッチと、第２のビット線がカラム
選択ゲートに接続され、検査時において、スイッチを制
御して第２のビット線に出力されるＲＯＭの読み出しデ
ータが、第１のビット線を介して読み出すことができる
ように制御する制御手段と、２ビット以上の情報が記憶
されたメモリセルデータを読み出すために、複数のリフ
ァレンスを備えた読み出し回路とを備えることを特徴と
する。

【００４１】かかる構成により、ＲＯＭからの読み出し
動作のみで、書き込み動作を行うことなく不揮発性半導
体記憶装置におけるメモリ周辺回路ブロック及び配線の
検査を行うことが可能となるとともに、メモリセルアレ
イのワード線端に接続されるＲＯＭ容量を大幅に削減す
ることが可能となる。したがって、検査容易化のための
回路規模を大きく縮小することができ、検査時間の短縮
及びさらなるコストの低減を図ることが可能となる。

【００４２】また、本発明にかかる不揮発性半導体記憶
装置は、スイッチを制御することにより、第１のワード
線と第２のワード線とが接続または遮断となる構成であ
ることが好ましい。ロウ系回路ブロック及び配線の検査
を確実に行うことができるからである。

【００４３】また、本発明にかかる不揮発性半導体記憶
装置は、スイッチが高耐圧トランジスタであることが好
ましい。さらに、ＲＯＭに配置されるメモリセルが、ス
イッチを構成するトランジスタよりも低い耐圧のトラン
ジスタで構成されることが好ましい。レイアウトサイズ
を抑制することができるからである。

【００４４】また、本発明にかかる不揮発性半導体記憶
装置は、カラム選択ゲートが、第１のビット線を選択的
に読み出し回路へ接続するための第１のトランスファゲ
ートと、第２のビット線を選択的に第１のビット線に接
続するための第２のトランスファゲートを備えることが
好ましい。カラム系回路ブロック及び配線の検査をチッ
プ面積を増加させることなく行うことができるからであ
る。

【００４５】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続される第１のワード線と、メモリ
セルアレイ内の同一列に配置されたメモリセルのドレイ
ンが共通に接続され、カラム選択ゲートに接続される第
１のビット線とを備える不揮発性半導体記憶装置であっ
て、二重ゲート構造を有するメモリセル、もしくは二重
ゲート構造を有するメモリセルの代わりに同一電圧条件
下において異なる電流値を有するメモリセルを備え、同
一行に配置されたメモリセルのゲートが第１のワード線
と共通接続され、同一列に配置されたメモリセルのドレ
インが共通接続される第２のビット線を備えた第１のＲ
ＯＭと、二重ゲート構造を有するメモリセル、もしくは
二重ゲート構造を有するメモリセルの代わりに同一電圧
条件下において異なる電流値を有するメモリセルを備
え、同一列に配置されたメモリセルのドレインが第１の
ビット線と共通接続され、同一行に配置されたメモリセ
ルのゲートが共通接続される第２のワード線を備えた第
２のＲＯＭと、検査時において、第１のスイッチ及び第
２のスイッチを制御して第１のＲＯＭ及び第２のＲＯＭ
からのデータを読み出すことができるように制御する制
御手段とを備えることを特徴とする。

【００４６】かかる構成により、読み出し動作のみで、
書き込み動作を行うことなく不揮発性半導体記憶装置に
おけるメモリ周辺回路ブロック及び配線の検査を行うこ
とが可能となるとともに、検査容易化のために追加する
ＲＯＭを不揮発性メモリセルと同一アレイ内に配置する
ことが可能となり、回路規模を縮小することができると
ともに、ＲＯＭを別用途へ使用することも可能となる。

【００４７】また、本発明にかかる不揮発性半導体記憶
装置は、同一電圧条件下において異なる電流値を有する
メモリセルが、二重ゲート構造を有するメモリセルから
一方のゲートを除いた構成のメモリセルであることが好
ましい。さらに、同一電圧条件下において異なる電流値
を有するメモリセルが、二重ゲート構造を有するメモリ
セルからチャネル領域を除いた構成のメモリセルである
ことが好ましい。レイアウトサイズを抑制することがで
きるからである。

【００４８】また、本発明にかかる不揮発性半導体記憶
装置は、検査時において、第２のワード線を選択する第
２のローデコーダをさらに備えることが好ましい。カラ
ム系回路ブロック及び配線の検査を確実に行うことがで
きるからである。

【００４９】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続される第１のワード線と、メモリ
セルアレイ内の同一列に配置されたメモリセルのドレイ
ンが共通に接続され、カラム選択ゲートに接続される第
１のビット線とを備える不揮発性半導体記憶装置であっ
て、二重ゲート構造を有するメモリセル、もしくは二重
ゲート構造を有するメモリセルの代わりに同一電圧条件
下において異なる電流値を有するメモリセルを備え、同
一行に配置されたメモリセルのゲートがワード線と共通
接続され、同一列に配置されたメモリセルのドレインが
共通接続される第２のビット線を備えたＲＯＭと、第２
のビット線がカラム選択ゲートに接続され、検査時にお
いて、第２のビット線に出力されるＲＯＭの読み出しデ
ータが、第１のビット線を介して読み出されるよう制御
する制御手段とを備えたことを特徴とする。

【００５０】かかる構成により、読み出し動作のみで、
書き込み動作を行うことなく不揮発性半導体記憶装置に
おけるメモリ周辺回路ブロック及び配線の検査を行うこ
とができるとともに、検査容易化のために追加するＲＯ
Ｍを、不揮発性メモリセルと同一アレイ内に配置するこ
とが可能となり、回路規模を縮小することができるとと
もに、ＲＯＭを別用途へ使用することも可能となる。さ
らには、ＲＯＭの規模を縮小することが可能となり、コ
ストの低減を図ることも可能となる。

【００５１】また、本発明にかかる不揮発性半導体記憶
装置は、同一電圧条件下において異なる電流値を有する
メモリセルが、二重ゲート構造を有するメモリセルから
一方のゲートを除いた構成のメモリセルであることが好
ましい。さらに、同一電圧条件下において異なる電流値
を有するメモリセルが、二重ゲート構造を有するメモリ
セルからチャネル領域を除いた構成のメモリセルである
ことが好ましい。レイアウトサイズを抑制することがで
きるからである。

【００５２】また、本発明にかかる不揮発性半導体記憶
装置は、カラム選択ゲートが、第１のビット線を選択的
に読み出し回路へ接続するための第１のトランスファゲ
ートと、第２のビット線を選択的に第１のビット線に接
続するための第２のトランスファゲートを備えることが
好ましい。カラム系回路ブロック及び配線の検査をチッ
プ面積を増加させることなく行うことができるからであ
る。

【００５３】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続される第１のワード線と、メモリ
セルアレイ内の同一列に配置されたメモリセルのドレイ
ンが共通に接続され、カラム選択ゲートに接続される第
１のビット線とを備えた不揮発性半導体記憶装置であっ
て、二重ゲート構造を有するメモリセル、もしくは二重
ゲート構造を有するメモリセルの代わりに同一電圧条件
下において異なる複数種類の電流値を有するメモリセル
を備え、同一行に配置されたメモリセルのゲートが第１
のワード線と共通接続され、同一列に配置されたメモリ
セルのドレインが共通接続される第２のビット線を備
え、１つのメモリセルに２ビット以上の情報が記憶され
た第１のＲＯＭと、二重ゲート構造を有するメモリセ
ル、もしくは二重ゲート構造を有するメモリセルの代わ
りに同一電圧条件下において異なる電流値を有するメモ
リセルを備え、同一列に配置されたメモリセルのドレイ
ンが第１のビット線に共通接続され、同一行に配置され
たメモリセルのゲートが共通接続される第２のワード線
を備え、１つのメモリセルに２ビット以上の情報が記憶
された第２のＲＯＭと、検査時において、第１のＲＯＭ
及び第２のＲＯＭからのデータを読み出すよう制御する
制御手段と、２ビット以上の情報が記憶されたメモリセ
ルデータを読み出すために、複数のリファレンスを備え
た読み出し回路とを備えることを特徴とする。

【００５４】かかる構成により、読み出し動作のみで、
書き込み動作を行うことなく不揮発性半導体記憶装置に
おけるメモリ周辺回路ブロック及び配線の検査を行うこ
とができるとともに、検査容易化のために追加するＲＯ
Ｍを、不揮発性メモリセルと同一アレイ内に配置するこ
とが可能となり、回路規模を縮小することができるとと
もに、ＲＯＭを別用途へ使用することも可能となる。さ
らには、よりＲＯＭの規模を縮小することが可能とな
り、よりコストの低減を図ることが可能となる。

【００５５】また、本発明にかかる不揮発性半導体記憶
装置は、記憶データに応じて、二重ゲート構造を有する
メモリセル、二重ゲート構造を有するメモリセルから一
方のゲートを除いた構成のメモリセル、二重ゲート構造
を有するメモリセルからチャネル領域を除いた構成のメ
モリセル、及び二重ゲート構造を有するメモリセルから
一方のゲート及びチャネル領域を除いた構成のメモリセ
ルのいずれか１つのメモリセルを第１のＲＯＭ及び第２
のＲＯＭに配置することにより、２ビット以上の情報を
記憶することが好ましい。レイアウトサイズを抑制する
ことができるからである。

【００５６】また、本発明にかかる不揮発性半導体記憶
装置は、検査時において、第２のワード線を選択する第
２のローデコーダを更に備えることが好ましい。カラム
系回路ブロック及び配線の検査を確実に行うことができ
るからである。

【００５７】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置は、二重ゲート構造を有
するメモリセルがマトリクス状に配置されたメモリセル
アレイと、メモリセルアレイ内の同一行に配置されたメ
モリセルのコントロールゲートが共通に接続され、第１
のローデコーダに接続されるワード線と、メモリセルア
レイ内の同一列に配置されたメモリセルのドレインが共
通に接続され、カラム選択ゲートに接続される第１のビ
ット線とをそなえた不揮発性半導体記憶装置であって、
二重ゲート構造を有するメモリセル、もしくは二重ゲー
ト構造を有するメモリセルの代わりに同一電圧条件下に
おいて異なる複数種類の電流値を有するメモリセルを備
え、同一行に配置されたメモリセルのゲートがワード線
と共通接続され、同一列に配置されたメモリセルのドレ
インが共通接続される第２のビット線を備え、１つのメ
モリセルに２ビット以上の情報が記憶されたＲＯＭと、
第２のビット線がカラム選択ゲートに接続され、検査時
において、第２のビット線に出力されるＲＯＭの読み出
しデータが、第１のビット線を介して読み出されるよう
制御する制御手段と、２ビット以上の情報が記憶された
メモリセルデータを読み出すために、複数のリファレン
スを備えた読み出し回路とを備えたことを特徴とする。

【００５８】かかる構成により、読み出し動作のみで、
書き込み動作を行うことなく不揮発性半導体記憶装置に
おけるメモリ周辺回路ブロック及び配線の検査を行うこ
とができるとともに、検査容易化のために追加するＲＯ
Ｍを、不揮発性メモリセルと同一アレイ内に配置するこ
とが可能となり、回路規模を縮小することができるとと
もに、ＲＯＭを別用途へ使用することも可能となる。さ
らには、よりＲＯＭの規模を縮小することが可能とな
り、よりコストの低減を図ることも可能となる。

【００５９】また、本発明にかかる不揮発性半導体記憶
装置は、記憶データに応じて、二重ゲート構造を有する
メモリセル、二重ゲート構造を有するメモリセルから一
方のゲートを除いた構成のメモリセル、二重ゲート構造
を有するメモリセルからチャネル領域を除いた構成のメ
モリセル、及び二重ゲート構造を有するメモリセルから
一方のゲート及びチャネル領域を除いた構成のメモリセ
ルのいずれかの１つのメモリセルをＲＯＭに配置するこ
とにより、２ビット以上の情報を記憶することが好まし
い。レイアウトサイズを抑制することができるからであ
る。

【００６０】また、本発明にかかる不揮発性半導体記憶
装置は、カラム選択ゲートが、第１のビット線を選択的
に読み出し回路へ接続するための第１のトランスファゲ
ートと、第２のビット線を選択的に第１のビット線に接
続するための第２のトランスファゲートを備えることが
好ましい。カラム系回路ブロック及び配線の検査をチッ
プ面積を増加させることなく行うことができるからであ
る。

【００６１】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置の検査方法は、二重ゲー
ト構造を有するメモリセルがマトリクス状に配置された
メモリセルアレイと、メモリセルアレイ内の同一行に配
置されたメモリセルのコントロールゲートが共通に接続
され、第１のローデコーダに接続される第１のワード線
と、メモリセルアレイ内の同一列に配置されたメモリセ
ルのドレインが共通に接続され、カラム選択ゲートに接
続される第１のビット線と、第１のワード線を介して、
同一行に配置されたメモリセルのゲートが共通接続され
た第２のワード線が選択され、同一列に配置されたメモ
リセルのドレインが共通接続される第２のビット線がカ
ラム選択回路を介して読み出し回路に接続される第１の
ＲＯＭと、第１のビット線を介して、メモリセルのドレ
インが共通接続される第３のビット線が選択され、同一
行に配置されたメモリセルのゲートが共通接続される第
３のワード線が第２のローデコーダにより選択される第
２のＲＯＭとを備える不揮発性半導体記憶装置の検査方
法であって、第１のＲＯＭ及び第２のＲＯＭからのデー
タ読み出しを行うことにより、メモリ周辺回路ブロック
及び配線の検査を行う工程と、メモリセルアレイ内のメ
モリセルの書き込み動作を検査する工程と、メモリセル
アレイ内のメモリセルの消去動作を検査する工程とを有
することを特徴とする。

【００６２】かかる構成により、検査時間の短縮化を実
現するとともに、不良チップを検査の初期段階で検出す
ることが可能となり、検査コストの低減を図ることが可
能となる。

【００６３】次に、上記目的を達成するために本発明に
かかる不揮発性半導体記憶装置の検査方法は、二重ゲー
ト構造を有するメモリセルがマトリクス状に配置された
メモリセルアレイと、メモリセルアレイ内の同一行に配
置されたメモリセルのコントロールゲートが共通に接続
され、第１のローデコーダに接続される第１のワード線
と、メモリセルアレイ内の同一列に配置されたメモリセ
ルのドレインが共通に接続され、カラム選択ゲートに接
続される第１のビット線と、第１のワード線を介して、
同一行に配置されたメモリセルのゲートが共通接続され
た第２のワード線が選択され、第１のビット線及びカラ
ム選択ゲートを介して、メモリセルのドレインが共通接
続される第２のビット線が選択されＲＯＭとを備える不
揮発性半導体記憶装置の検査方法であって、ＲＯＭから
のデータ読み出しを行うことにより、メモリ周辺回路ブ
ロック及び配線の検査を行う工程と、メモリセルアレイ
内のメモリセルの書き込み動作を検査する工程と、メモ
リセルアレイ内のメモリセルの消去動作を検査する工程
とを有することを特徴とする。

【００６４】かかる構成により、検査時間の短縮化を実
現するとともに、検査容易化のための回路規模が低減で
き、コストの低減を図ることが可能となる。

【００６５】

【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１にかかる不揮発性半導体装置について、図
面を参照しながら説明する。図１は本発明の実施の形態
１にかかる不揮発性半導体装置（フラッシュメモリ）の
構成図を示している。図１において、図１３と同一番号
の回路ブロックは図１３と同一の機能を有するものであ
り、特に詳細な説明は省略する。

【００６６】図１において、１６及び１７は、フラッシ
ュメモリ製造工程であらかじめ、メモリセル記憶データ
が固定されているＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍ
ｏｒｙ）を示している。１８及び１９は、メモリセルア
レイ１とＲＯＭ１６及びＲＯＭ１７を切り離すためのス
イッチであり、メモリセルアレイ１に対しては、図２に
示すように接続されている。図２は本発明の実施の形態
１にかかる不揮発性半導体装置におけるメモリセルアレ
イ１及びＲＯＭセルアレイの構成図である。

【００６７】すなわち、ＲＯＭ１６内の同一行に配置さ
れたメモリセルのゲートが共通接続され、スイッチ１９
を介して、メモリセルアレイ１の各行のワード線（ＷＬ
０〜ＷＬｎ）に接続されている。また、同一列に配置さ
れたメモリセルのドレインはビット線（ＢＬＲ０〜ＢＬ
Ｒｋ）に共通接続されており、カラム選択ゲート２１に
接続されている。さらに、ＲＯＭ１７内の同一行に配置
されたメモリセルのゲートはワード線（ＷＬＲ０〜ＷＬ
Ｒ３）に共通接続されており、テストローデコーダ２０
に接続されている。そして、ドレインは共通接続されて
おり、スイッチ１８を介して、メモリセルアレイ１の各
列のビット線（ＢＬ０〜ＢＬｍ）に接続されている。

【００６８】本実施の形態１において、ＲＯＭ１６及び
１７のメモリセルは、レイアウト面積を小さくするため
に、論理回路等に用いられる低耐圧トランジスタで構成
されている。また、スイッチ１８及び１９は、高耐圧ト
ランジスタで構成されており、メモリセルアレイ１の書
き換え時にワード線（ＷＬ０〜ＷＬｎ）及びビット線
（ＢＬ０〜ＢＬｍ）に印加される高電圧がＲＯＭメモリ
セルに印加されるのを防止するために、ＲＯＭ１６及び
１７の読み出し時以外は制御信号２２の制御により遮断
されている。

【００６９】また、本実施の形態１においては、ＲＯＭ
１６及び１７がコンタクト方式のメモリセルである場合
について説明しており、ビット線（ＢＬＲ０〜ＢＬＲ
ｋ、ＢＬ０〜ＢＬｍ）に対するメモリセルドレインコン
タクトの有無で、データ“１”又は“０”の情報を記憶
している。

【００７０】ここで、図３は本発明の実施の形態１にか
かる不揮発性半導体装置におけるカラム選択ゲート２１
の構成図を示している。そして図３（ａ）は、メモリセ
ルアレイ１及びＲＯＭ１６が接続されたカラム選択ゲー
ト２１における読み出し系の具体的な回路例である。

【００７１】図３（ａ）において、カラム選択ゲート２
１は、カラムデコーダ３からの選択信号３０により選択
的にトランスファゲート３２を導通させるものであり、
ビット線（ＢＬ０〜ＢＬｍ）を選択的に読み出し回路５
に接続するものである。

【００７２】ＲＯＭ１６のデータを読み出す場合には、
図２に示す制御信号２２によりスイッチ１９を導通させ
るとともに、テスト信号３１によりトランスファゲート
３３を導通させ、ＲＯＭ１６のビット線（ＢＬＲ０〜Ｂ
ＬＲｋ）を読み出し回路５に接続することにより、ロー
デコーダ２により選択されるワード線（ＷＬ０〜ＷＬ
ｎ）に接続されたＲＯＭ１６内のメモリセルのデータを
読み出し回路５を介して読み出すことになる。このと
き、選択信号３０は非活性となるよう制御されている。

【００７３】ここで、図３（ｂ）に示すように、ＲＯＭ
１６のメモリセルデータをワード線ごとに異なる値にし
ておくと、アドレス入力端子１１から入力されるローア
ドレスにしたがって、選択されたワード線のＲＯＭデー
タが読み出され、入力アドレスに対応してワード線が正
しく選択されていることの確認を行うことができるよう
になり、ロー系回路ブロック及び配線に不具合がないか
否かを検査することが可能となる。

【００７４】一方、カラム系回路ブロック及び配線に不
具合がないか否かの検査については、制御信号２２によ
りスイッチ１８を導通させるとともに、テストローデコ
ーダ２０を用いてＲＯＭ１７のデータを読み出すことに
より行うことができる。この場合、図３（ａ）に示した
テスト信号３１は活性化されず、カラム選択ゲート２１
はカラムデコーダ３からの選択信号３０により制御され
ることになる。

【００７５】すなわち、図３（ｃ）に示すように、ＲＯ
Ｍ１７のデータについて、各カラム方向のアドレスに応
じて“０”データ書き込み位置を順次移動させるととも
に、同一Ｉ／Ｏ内での“０”データ書き込み位置を順次
移動させるようなデータパターンとして配置しておくこ
とにより、これらのデータパターンの読み出しを行うこ
とで、カラム系回路ブロック及び配線に不具合がないか
否かの検査を行うことが可能となる。

【００７６】以上のように本実施の形態１によれば、ワ
ード線（ＷＬ０〜ＷＬｎ）及びビット線（ＢＬ０〜ＢＬ
ｍ）端にＲＯＭ１６及びＲＯＭ１７を配置し、これらの
ＲＯＭのデータを検査に適した内容としておくことによ
り、フラッシュメモリセルへの書き込みを行うことな
く、ＲＯＭ１６及びＲＯＭ１７の読み出し動作のみでメ
モリ周辺回路ブロック及び配線に不具合がないことの検
査を行うことが可能となる。

【００７７】なお、本実施の形態１において、高耐圧ト
ランジスタを用いたスイッチを介してＲＯＭ１６及びＲ
ＯＭ１７をワード線及びビット線に接続することによっ
て、ＲＯＭ１６及びＲＯＭ１７内のメモリセルを低耐圧
トランジスタで構成することができるようになる。した
がって、レイアウトサイズの増加を抑えることが可能と
なる。

【００７８】（実施の形態２）以下、本発明の実施の形
態２にかかる不揮発性半導体装置について、図面を参照
しながら説明する。図４は本発明の実施の形態２にかか
る不揮発性半導体装置（フラッシュメモリ）の構成図を
示している。図４において、図１と同一番号の回路ブロ
ックは図１と同一の機能を有するものであり、特に詳細
な説明は省略する。

【００７９】本実施の形態２は、検査容易化のために追
加する回路によるチップサイズ増加は極力抑えることが
望ましいという観点から、チップサイズ増加を抑制する
ための方策の具体例を示すものである。図４に示すよう
に、ワード線（ＷＬ０〜ＷＬｎ）端に接続されるスイッ
チ１９及びＲＯＭ１６と、テスト機能付きカラム選択ゲ
ート４０を用いてメモリ周辺回路ブロック及び配線の検
査を行うものである。

【００８０】次に、図５は本発明の実施の形態２にかか
る不揮発性半導体装置におけるテスト機能付きカラム選
択ゲート４０の構成図である。図５において、スイッチ
１９及びＲＯＭ１６は図２と同様に接続されており、Ｒ
ＯＭ１６内のメモリセルデータを読み出す場合には、テ
スト信号３１を活性化することによりトランスファゲー
ト３３を導通状態とすることができるようになる。

【００８１】また、カラムデコーダ３より出力されるカ
ラム選択信号３０は、メモリセルアレイ１からの読み出
し動作時と同様に活性化されており、トランスファゲー
ト３２は入力アドレスに応じて選択的に導通状態となる
ことができる。トランスファゲート５０は、カラム選択
信号３０により選択的に導通状態となり、ＲＯＭ１６の
データは、トランスファゲート３３及び５０を介して、
入力カラムアドレスに応じたビット線（ＢＬ０〜ＢＬ
ｍ）を通じて読み出し回路５に接続される。

【００８２】本実施の形態２においても、実施の形態１
における図３（ｂ）で説明したように、ＲＯＭ１６のメ
モリセルデータをワード線（ＷＬ０〜ＷＬｎ）ごとに異
なる値としておく。そうすることによって、入力ローア
ドレスに対応してＲＯＭ１６からアドレスごとに異なる
データが読み出され、入力カラムアドレスに応じてアド
レスごとに異なるビット線（ＢＬ０〜ＢＬｍ）を通じて
読み出し回路５から出力される。つまり、ＲＯＭ１６の
全データを読み出しすることにより、ワード線（ＷＬ０
〜ＷＬｎ）及びビット線（ＢＬ０〜ＢＬｍ）が正しく選
択され、メモリ周辺回路ブロック及び配線に不具合がな
いか否かの検査を行うことが可能となる。

【００８３】以上のように本実施の形態２によれば、カ
ラム選択ゲートにテスト用回路を追加することで、ワー
ド線端にのみＲＯＭを配置するだけでメモリ周辺回路の
検査を容易に行うことができ、検査容易化のためのチッ
プ面積増加を抑えることが可能となる。

【００８４】（実施の形態３）以下、本発明の実施の形
態３にかかる不揮発性半導体装置について、図面を参照
しながら説明する。図６は本発明の実施の形態３にかか
る不揮発性半導体装置におけるカラム選択ゲートの構成
図を示している。

【００８５】実施の形態１にかかる不揮発性半導体記憶
装置においては、ワード線（ＷＬ０〜ＷＬｎ）端に配置
されるＲＯＭにおいてワード線（ＷＬ０〜ＷＬｎ）ごと
に異なるデータを記憶しており、入力ローアドレスごと
に異なるデータを読み出すことができる。そして、ビッ
ト線（ＢＬ０〜ＢＬｍ）端に接続されるＲＯＭにおいて
は、ビット線（ＢＬ０〜ＢＬｍ）ごとに異なるデータを
記憶している。このために、カラムアドレスごとに異な
るデータを読み出すことができるようになっている。

【００８６】したがって、メモリセルアレイ１のワード
線本数が１０２４本の場合には、ＲＯＭ１６のビット線
本数は１０本必要となり、データ入出力ビット幅が１６
ビットの場合には、ＲＯＭ１７のワード線本数は１６本
必要となることから、チップサイズの増加が無視できな
いメモリセル容量となってしまう。そこで本実施の形態
３においては、ＲＯＭ１６及び１７について、セルサイ
ズの小さな低耐圧トランジスタで形成し、高耐圧トラン
ジスタのスイッチを介してワード線及びビット線と接続
することによってチップサイズを増加させない点に特徴
を有する。

【００８７】ここで、周辺回路ブロック及び配線に故障
がある場合を想定すると、メモリセルアレイ１で生じる
不具合の症状としては以下の３種類となる。

【００８８】すなわち、特定ワード線又はビット線が
どの入力アドレスにおいても選択されないという症状、
特定ワード線又はビット線が異なる入力アドレスにお
いて複数回重複して選択されるという症状、及び同一
の入力アドレスで複数のワード線又はビット線が多重選
択されるという症状の３つである。

【００８９】に示す故障が発生する原因としては、ア
ドレスデコード後の選択信号配線が断線している場合、
アドレスデコード後の信号が非活性レベルとなる縮退故
障の場合、又はアドレスデコード以前のアドレス信号あ
るいはデコード回路内部ノードでの“０”又は“１”レ
ベル縮退故障の場合が考えられる。

【００９０】又はに示す故障が発生する原因として
は、アドレスデコード後の選択信号配線間ショートがあ
る場合、又はアドレスデコード以前のアドレス信号ある
いはデコード回路内部ノードでの“０”又は“１”レベ
ル縮退故障の場合が考えられる。

【００９１】の故障が発生した場合には、同一ワード
線及び同一ビット線に接続されるＲＯＭデータとして
“０”及び“１”の両方のデータを配置しておくことで
検出可能である。

【００９２】アドレスデコード後の選択信号配線間ショ
ートにより又はの故障が発生した場合には、レイア
ウト的制約から、近接するワード線又はビット線間での
故障となる。また、アドレスデコード以前のアドレス信
号あるいはデコード回路内部ノードでの“０”又は
“１”レベル縮退故障により、又はの故障が発生し
た場合には、任意のアドレス位置でのワード線又はビッ
ト線間で発生することはなく、規則性を持ったアドレス
位置間での故障となる。

【００９３】このように、メモリの回路あるいはレイア
ウト的特徴から、ＲＯＭに記憶するデータとしては、あ
らゆる組み合せを想定したデータである必要性はない。
そこで、本実施の形態３においては、図６（ｂ）及び
（ｃ）に示すように、かかる観点に鑑みたワード線（Ｗ
Ｌ０〜ＷＬｎ）端に接続されるＲＯＭ６１の記憶データ
と、ビット線（ＢＬ０〜ＢＬｍ）端に接続されるＲＯＭ
６２の記憶データを構成することになる。

【００９４】具体的には、図６（ｂ）及び（ｃ）に示す
ように、ワード線（ＷＬ０〜ＷＬｎ）端に接続されるＲ
ＯＭ６１においては、同一ワード線（ＷＬ０〜ＷＬｎ）
上に“０”と“１”の両方のデータを配置するととも
に、同一ビット線（ＢＬＲ０、ＢＬＲ１）上のメモリセ
ルに対しては、２ⁿビット間隔で同一のデータパターン
を繰り返すことがないデータとし、ビット線（ＢＬ０〜
ＢＬｍ）端に接続されるＲＯＭ６２においては、同一ビ
ット線（ＢＬ０〜ＢＬｍ）上に“０”と“１”の両方の
データを配置するとともに、同一ワード線（ＷＬＲ０、
ＷＬＲ１）上のメモリセルに対しては、２ⁿビット間隔
で同一のデータパターンを繰り返すことがないデータと
している。

【００９５】このようにすることで、ＲＯＭ６１及びＲ
ＯＭ６２に記憶されている記憶データを読み出すことに
より、前記〜で説明したメモリ周辺回路の不具合を
検出することが可能となる。

【００９６】また、図６に示すように、ワード線端に接
続されるＲＯＭ６１の記憶容量をビット線２本分、ビッ
ト線端に接続されるＲＯＭ６１の記憶容量をワード線２
本分とする場合においては、スイッチを介してＲＯＭを
配置するよりも、高耐圧トランジスタを用いてＲＯＭを
形成する方がレイアウト面積を縮小することが可能とな
る。

【００９７】すなわち、図７に示すように、ＲＯＭメモ
リセルを高耐圧トランジスタとすることで、ワード線端
にはスイッチを介することなくＲＯＭ６１を配置するこ
とができ、ビット線端にもスイッチを介することなくＲ
ＯＭ６２を配置することができるようになる。

【００９８】また、図６（ｂ）に示すように、ＲＯＭ６
１でのメモリセルデータは２ビット単位でビット線方向
に“０”及び“１”データが連続しており、隣り合うメ
モリセルのドレインを共有化し、このドレインコンタク
トの有無でデータを記憶することができる。したがっ
て、メモリセルアレイ１のワード線ピッチでメモリセル
トランジスタを配置することが容易となる。このような
構成とすることにより、より少ないチップ面積で検査容
易化を実現することができる。

【００９９】ここで、図６（ｂ）及び（ｃ）に示すＲＯ
Ｍ６１及びＲＯＭ６２のデータを、入力ローアドレス又
はカラムアドレスを順次増加させて読み出す場合には、
ＲＯＭ６１及びＲＯＭ６２からの読み出しデータは同一
となる。したがって、図４に示すように、ワード線（Ｗ
Ｌ０〜ＷＬｎ）端にのみＲＯＭ６１を接続し、テスト機
能付きカラム選択ゲート４０を用いた構成とすることに
より、メモリセル周辺回路ブロック及び配線に不具合が
ないか否かの検査を行うことができる。

【０１００】以上のように本実施の形態３によれば、Ｒ
ＯＭ６１及び６２について高耐圧トランジスタで形成
し、高耐圧トランジスタのスイッチを不要とすることに
よって、検査容易化のためにチップサイズを増加させる
ことがなく、よりコストの低減を図ることが可能とな
る。

【０１０１】（実施の形態４）以下、本発明の実施の形
態４にかかる不揮発性半導体装置について、図面を参照
しながら説明する。本実施の形態４においては、検査容
易化実現のために必要とされるＲＯＭ容量を、より小さ
な面積で実現するための方策について説明する。

【０１０２】デコーダチェックにおける検査容易化のた
めに追加する回路は、製品検査においてのみ用いられる
回路であり、検査実行時における印加電圧及び検査速度
のみの動作保証を必要とする回路である。したがって、
ＲＯＭに記憶されるデータは、検査のためにあらかじめ
決められた値でよいため、ＲＯＭのメモリセルにデータ
を記憶する手段として多値データ記憶を用いることによ
って、検査容易化のための追加回路規模を縮小すること
が可能となる。

【０１０３】具体的には、図８を参照しながら説明す
る。図８は本発明の実施の形態４にかかる不揮発性半導
体装置におけるＲＯＭメモリセルの動作概念の説明図で
ある。図８においては、２ビットのデータを１つのメモ
リセルに記憶する場合における記憶データに応じたメモ
リセル電流を示している。２ビットの記憶データが“１
１”の場合には、セル電流は零であり、２ビットの記憶
データ“０１”、“１０”、及び“００”となるにつれ
て、セル電流は順次大きくなっている。

【０１０４】このようなセル電流を実現する手段として
は、例えば２ビットの記憶データ“００”、“０１”、
及び“１０”に応じてメモリセルのサイズを変えるとい
う手段が考えられる。また、２ビットの記憶データ“１
１”に対応するメモリセルは、メモリセルのビット線に
対するドレインコンタクトを無くすることで実現するこ
とが可能である。

【０１０５】また、スイッチを介してワード線端及びビ
ット線端にＲＯＭを接続することから、ＲＯＭ内に配置
されたメモリセルは低耐圧トランジスタで構成すること
が可能である。このため、メモリセルアレイ１における
Ｘ方向及びＹ方向ピッチに対して、ＲＯＭメモリセルサ
イズを変えて、複数のセル電流値を有するメモリセルを
構成するということは容易に実現することができること
になる。

【０１０６】また、図８に示すような多値データ記憶手
段によりデータが記憶されたメモリセルからの読み出し
においては、図９に示す多値データ読み出し回路を用い
ることになる。図９は本発明の実施の形態４にかかる不
揮発性半導体装置における多値データ読み出し回路の構
成図である。

【０１０７】図９において、９１、９２及び９３は電流
分配回路であり、メモリセルと等価な電流を電流比較回
路９４、９５及び９６に与える。Ｒｅｆ１、Ｒｅｆ２及
びＲｅｆ３は、図８に示す２ビットの記憶データに対応
した４種類のメモリセルの中間に位置するファレンス電
流源であり、電流比較回路９４、９５及び９６により、
電流分配回路９１、９２及び９３を介して与えられるメ
モリセルと等価な電流と比較される。また、９７はデコ
ード回路であり、電流比較回路９４、９５及び９６の出
力をデコードすることにより、メモリセルに記憶された
２ビットのデータＤｏｕｔ１及びＤｏｕｔ２を出力す
る。

【０１０８】このように、低耐圧トランジスタを用いた
ＲＯＭメモリセルとすることにより、フラッシュメモリ
セルのセル配置ピッチ内で多値データ記憶手段を用いた
ＲＯＭメモリセルを構成できるとともに、検査条件下で
のみ動作保証可能な精度で多値データ読み出し回路を構
成することにより、簡単な回路構成でチップサイズの増
加を抑えることが可能となる。

【０１０９】多値データ記憶手段を用いる構成における
ＲＯＭをワード線（ＷＬ０〜ＷＬｎ）端に接続する場合
においても、ＲＯＭメモリセルの記憶データはこれまで
説明してきた内容と同一である。したがって、図４に示
すように、ワード線（ＷＬ０〜ＷＬｎ）端にＲＯＭ１６
を接続し、テスト機能付きカラム選択ゲート４０を用い
る構成とすることにより、メモリセル周辺回路ブロック
及び配線に不具合がないことの検査を行うことができる
ことは明らかである。

【０１１０】また上述したように、メモリセルアレイに
接続されたＲＯＭデータは製品検査時のみ読み出される
ものであり、製品検査条件でのみ動作保証できるもので
あれば良いことから、図９に示す読み出し回路は簡単な
構成で実現できる。

【０１１１】以上のように本実施の形態５によれば、Ｒ
ＯＭでのデータ記憶手段として多値データ記憶手段を用
いることにより、検査容易化のための回路規模を縮小す
ることができ、よりコストの低減を図ることが可能とな
る。

【０１１２】（実施の形態５）以下、本発明の実施の形
態５にかかる不揮発性半導体装置について、図面を参照
しながら説明する。図１０は本発明の実施の形態５にか
かる不揮発性半導体装置におけるＲＯＭメモリセルの構
成図を示している。

【０１１３】実施の形態１から４においては、フラッシ
ュメモリセルの検査簡略化のために、ワード線端及びビ
ット線端にＲＯＭを配置する手段に関して説明を行って
きた。本実施の形態５においては、検査容易化のために
追加する回路によるチップ面積の増加を最小限に抑える
べく、フラッシュメモリセルを用いてＲＯＭを構成する
点に特徴を有する。こうすることで、メモリセルアレイ
１とＲＯＭ間の分離領域が不要となる等、レイアウトサ
イズの縮小が可能であることに加えて、メモリセルレイ
アウトが容易となり、メモリセルアレイにおけるレイア
ウト繰り返し性が確保でき、製造面におけるメリットも
大きくなる。

【０１１４】図１０（ａ）は一般的なフラッシュメモリ
セルの構造を示すものである。図１０（ａ）において、
基板１００の表面に高濃度不純物領域であるソース１０
１及びドレイン１０２が形成されており、ソース１０１
及びドレイン１０２間にはチャネル層１０３が形成され
ている。チャネル１０３上には絶縁膜１０４を介してフ
ローティングゲート１０５が形成され、フローティング
ゲート１０５上には絶縁膜１０６を介してコントロール
ゲート１０７が形成されている。

【０１１５】このような構造を有するフラッシュメモリ
セルにおいては、フローティングゲート１０５に蓄積さ
れる電荷に応じてメモリセルのしきい値が変化する。メ
モリセルのしきい値が、コントロールゲート１０７に印
加される読み出し時の電圧によって、メモリセルのソー
ス１０１とドレイン１０２の間に電流が流れる状態にあ
る場合にはデータ“０”の記憶状態であり、ソース１０
１とドレイン１０２の間に電流が流れない状態にある場
合には、データ“１”の記憶状態である。

【０１１６】メモリセルアレイ１の構成は、図１４に示
すように、ビット線上の隣り合うメモリセルのドレイン
は共有化されてビット線に接続されているため、１ビッ
ト単位でビット線とのコンタクトの有無を制御すること
はできない。このために、ＲＯＭで用いられるドレイン
コンタクトの有無でデータ“０”又は“１”を記憶する
コンタクト方式を採用することはできない。

【０１１７】また、フラッシュメモリは、製造工程にお
ける配線工程で紫外線照射されるため、製造工程修了時
点において、フローティングゲート１０５の蓄積電荷は
零となっている。この状態は、一般にはコントロールゲ
ート１０７に印加される読み出し時の電圧により、メモ
リセルのソース１０１とドレイン１０２の間に電流が流
れる状態となる。

【０１１８】したがって、製造工程修了時点において、
コントロールゲート１０７に読み出し時の電圧を印加し
た場合においても、メモリセルのソース１０１とドレイ
ン１０２の間に電流が流れない状態のメモリセルを作る
ことにより、フラッシュメモリセルを用いたＲＯＭを構
成することが可能となる。

【０１１９】図１０（ｂ）は、フローティングゲートを
形成しないメモリセルの構成を示している。図１０
（ａ）に示すメモリセルでのフローティングゲート１０
５形成時に、図１０（ｂ）に示すメモリセルにおいて
は、フローティングゲートの材料となるポリシリコンを
エッチングするマスクパターンとしておくことにより、
図１０（ｂ）に示す構造のメモリセルを作成することが
できる。図１０（ｂ）に示すメモリセルはゲート酸化膜
が極端に厚いトランジスタとなり、読み出しバイアス条
件下での電流が図１０（ａ）に示すフラッシュメモリセ
ルに比べて少なくなるメモリセル状態を作ることができ
る。

【０１２０】また、図１０（ｃ）に示す構造のメモリセ
ルは、図１０（ａ）及び図１０（ｂ）に示すチャネル領
域１０３を形成しない構造のメモリセルである。このよ
うな構造とすることにより、図１０（ｂ）と同様に、読
み出しバイアス条件下での電流が図１０（ａ）に示すフ
ラッシュメモリセルに比べて少なくなるメモリセル状態
を作ることができる。

【０１２１】さらに、図１０（ｄ）に示す構造のメモリ
セルは、図１０（ｂ）に示すフローティングゲートを削
除したメモリセル構造において、チャネル領域を形成し
ない構造のメモリセルである。このような構造とするこ
とにより、読み出しバイアス条件下での電流が図１０
（ｂ）及び図１０（ｃ）に比べ、さらに少なくなる。

【０１２２】図１０（ａ）、図１０（ｂ）、図１０
（ｃ）又は図１０（ｄ）に示す構造のメモリセルを、Ｒ
ＯＭの記憶データ“１”及び“０“に対応させて配置す
ることにより、フラッシュメモリセル及びフラッシュメ
モリセルの構造を変更したメモリセルを用いて、製造工
程完了後に、任意のデータパターンを有するＲＯＭを形
成することができる。

【０１２３】図１０に示すフラッシュメモリセル及びフ
ラッシュメモリセルの構造を変更したメモリセルを配置
したＲＯＭを、フラッシュメモリセル１のワード線（Ｗ
Ｌ０〜ＷＬｎ）端及びビット線（ＢＬ０〜ＢＬｍ）端に
接続する場合には、図１に示すスイッチ１８及び１９が
不要となる。したがって、これらのＲＯＭは、図６に示
すように、メモリセルアレイに直接接続することができ
る。

【０１２４】図１１は本発明の実施の形態５にかかる不
揮発性半導体装置におけるメモリセルアレイ１及びＲＯ
Ｍセルアレイの構成図である。図１１において、フラッ
シュメモリセル及びフラッシュメモリセルの構造を変更
したメモリセルを配置したＲＯＭを用いて、図６に示す
構成を用いたフラッシュメモリセルアレイ１、ＲＯＭ６
１、ＲＯＭ６２及びテストローデコーダ６５の接続を示
す。

【０１２５】図１１において、ＲＯＭ６１及びＲＯＭ６
２に用いるフラッシュメモリセルの構造を変更したメモ
リセルは、図１０（ｃ）に示す構造のものとした場合を
示している。図１１からも明らかなように、メモリセル
配置においては、フラッシュメモリセルアレイ１とＲＯ
Ｍ６１及びＲＯＭ６２の区別はなく、フラッシュメモリ
セルアレイ１の容量が大きくなった場合と同様のセル配
置となる。

【０１２６】また、ＲＯＭに記憶されるデータは図１で
示すＲＯＭの内容と同じであり、フラッシュメモリセル
１のワード線（ＷＬ０〜ＷＬｎ）端及びビット線（ＢＬ
０〜ＢＬｍ）端に接続されたＲＯＭのデータを読み出す
ことにより、メモリ周辺回路および配線に不具合がない
ことの検査が可能なこと、及び図４に示すように、ワー
ド線（ＷＬ０〜ＷＬｎ）端にＲＯＭ６１を接続し、テス
ト機能付きカラム選択ゲート４０を用いる構成とするこ
とにより、メモリセル周辺回路ブロック及び配線に不具
合がないか否かの検査を行うことができることは言うま
でもない。

【０１２７】また、ＲＯＭをフラッシュメモリセル及び
フラッシュメモリセルの構造を変更したメモリセルで構
成する場合においては、メモリセルアレイ１とＲＯＭ間
における分離のための領域が不要となり、ＲＯＭ面積を
縮小することができる。

【０１２８】そして、メモリセルアレイ１と同一のピッ
チでＲＯＭメモリセルを配置することが可能となり、パ
ターン形成の精度が向上するため、歩留りの向上に有効
である。

【０１２９】さらに、これらのＲＯＭは検査におけるデ
コーダチェックのみに使用されるものであるため、検査
が完了した後には、メモリセルアレイ１と同一のメモリ
セル構造を有するメモリセルを冗長情報記憶や、チップ
固有データ記憶等、他の目的に使用することができ、極
めて有用である。

【０１３０】前述のように、図１０に示すフラッシュメ
モリセルの構造を変更したメモリセル（ｂ）、（ｃ）及
び（ｄ）においては、フラッシュメモリセル（ａ）に対
して３種類の異なるセル電流を有するメモリセルを実現
している。したがって、これらの４種類のセルをＲＯＭ
の記憶データに応じて配置することにより、１つのメモ
リセルで２ビットの情報を記憶する多値記憶手段を用い
たＲＯＭを実現することができる。図８に示す２ビット
の記憶データに応じて、図１０に示した、異なる４種類
のセル電流を有するメモリセルを選択して配置すること
により、２ビットの多値データ記憶が可能となる。

【０１３１】同様に、図９に示す多値データ読み出し回
路において、リファレンスの電流値を、図１０に示す４
種類のメモリセル構造でのセル電流に従った値とするこ
とにより、多値のデータ読み出しを行うことができる。

【０１３２】多値データ記憶手段を用いたＲＯＭにおい
ても、記憶されるデータは図１で示すＲＯＭの内容と同
じであり、フラッシュメモリセル１のワード線（ＷＬ０
〜ＷＬｎ）端およびビット線（ＢＬ０〜ＢＬｍ）端に接
続されたＲＯＭのデータを読み出すことにより、メモリ
周辺回路及び配線に不具合がないか否かの検査が可能な
こと、及び図４に示すように、ワード線（ＷＬ０〜ＷＬ
ｎ）端にＲＯＭ６１を接続し、テスト機能付きカラム選
択ゲート４０を用いる構成とすることにより、メモリセ
ル周辺回路ブロック及び配線に不具合がないか否かの検
査を行うことができることは明らかである。

【０１３３】以上のように本実施の形態５によれば、不
揮発性半導体記憶装置の検査におけるメモリ周辺回路ブ
ロック及び配線の検査であるデコーダチェックを、フラ
ッシュメモリセルアレイのワード線端及びビット線端に
接続されたＲＯＭの読み出しを行うだけで実現できるこ
とから、検査の短縮化を図ることが可能となる。

【０１３４】（実施の形態６）以下、本発明の実施の形
態６にかかる不揮発性半導体装置の検査方法について、
図面を参照しながら説明する。図１２は本発明の実施の
形態６にかかる不揮発性半導体装置（フラッシュメモ
リ）の検査方法の処理流れ図である。

【０１３５】図１２（ａ）には、一般的なフラッシュメ
モリの検査処理の流れ図を示している。上述したよう
に、フラッシュメモリは製造工程における配線工程で紫
外線を照射されるため、製造修了後の全てのメモリセル
において、フローティングゲートには電荷がない状態と
なっている。したがって、コンタクトテストの後に全て
のメモリセルに対して読み出し動作を行いい、配線等の
不良を検査初期段階で検出している。

【０１３６】読み出しテストをパスしたチップに対し
て、全てのメモリセルに対する書き込み、及び消去テス
トが実施される。このテストをパスしたチップに対し
て、メモリ周辺回路及び配線の検査であるデコーダチェ
ックが実施される。

【０１３７】ここで、デコーダチェックは、メモリセル
に対する書き込み動作を必要としているため、多くの検
査時間が必要とされているとともに、次の検査のために
書き込んだデータを消去する必要があった。

【０１３８】そこで、デコーダチェックをパスしたチッ
プに対して消去動作を行った後に、チェッカーデータの
書き込みテスト、及び消去後におけるチェッカーバー書
き込みテストを行い、パスしたチップに対しては全ての
メモリセルを書き込み状態として検査を終了する。

【０１３９】図１２（ｂ）に本発明の実施の形態６にか
かる不揮発性半導体装置（フラッシュメモリ）の検査方
法の処理流れ図を示している。図１２（ｂ）において
は、コンタクトテストの後にデコーダテストを行ってい
る。かかるデコーダテストは、前述したように、メモリ
セルアレイに接続されたＲＯＭデータを読み出すもので
ある。

【０１４０】かかるデコーダチェックを行うことによ
り、メモリ周辺回路ブロック及び配線の不良検査を行う
ことができるとともに、メモリセルアレイ内のワード
線、ソース線及びビット線の配線不具合を検査すること
ができる。このため、図１２（ａ）において、書き込み
及び消去を行った後に検出されていた不良を、読み出し
動作での短時間の検査で、初期の段階で検出することが
できる。

【０１４１】デコーダチェックをパスしたチップに対し
ては、図１２（ａ）に示すフローでのデコーダチェック
及び消去を除く検査が実施される。

【０１４２】以上のように本実施の形態６によれば、検
査時間の短縮化を実現するとともに、不良チップを検査
の初期段階で検出することができることから、検査コス
トの低減を図ることが可能となる。

【０１４３】

【発明の効果】以上のように本発明にかかる不揮発性半
導体記憶装置によれば、メモリセルアレイのワード線端
及びビット線端に接続されたＲＯＭの記憶データの読み
出しを行うだけで、不揮発性半導体記憶装置におけるメ
モリ周辺回路ブロック及び配線の検査を行うことが可能
となり、検査時間の短縮及びコスト低減を図ることが可
能となる。

【０１４４】また、本発明にかかる不揮発性半導体記憶
装置の検査方法によれば、検査時間の短縮化を実現する
とともに、不良チップを検査の初期段階で検出すること
ができることから、検査コストの低減を図ることが可能
となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかる不揮発性半導
体記憶装置の構成図

【図２】本発明の実施の形態１にかかる不揮発性半導
体記憶装置におけるメモリセルアレイ及びＲＯＭセルア
レイの構成図

【図３】本発明の実施の形態１にかかる不揮発性半導
体記憶装置におけるカラム選択ゲートの構成図

【図４】本発明の実施の形態２にかかる不揮発性半導
体記憶装置の構成図

【図５】本発明の実施の形態２にかかる不揮発性半導
体記憶装置にかかるテスト機能付きカラム選択ゲートの
構成図

【図６】本発明の実施の形態３にかかる不揮発性半導
体記憶装置におけるカラム選択ゲートの構成図

【図７】本発明の実施の形態３にかかる不揮発性半導
体記憶装置にかかるメモリセルアレイ及びＲＯＭセルア
レイの構成図

【図８】本発明の実施の形態４にかかる不揮発性半導
体記憶装置におけるＲＯＭメモリセルの動作概念の説明
図

【図９】本発明の実施の形態４にかかる不揮発性半導
体記憶装置における多値データ読み出し回路の構成図

【図１０】本発明の実施の形態５にかかる不揮発性半
導体記憶装置におけるＲＯＭメモリセル構成図

【図１１】本発明の実施の形態５にかかる不揮発性半
導体記憶装置におけるメモリセルアレイ及びＲＯＭセル
アレイの構成図

【図１２】本発明の実施の形態６にかかる不揮発性半
導体記憶装置における検査方法の処理流れ図

【図１３】従来の不揮発性半導体記憶装置の構成図

【図１４】従来の不揮発性半導体記憶装置におけるメ
モリセルアレイの構成図

【図１５】従来の不揮発性半導体記憶装置の検査方法
におけるデコーダチェックの説明図

【符号の説明】

１メモリセルアレイ２ローアドレスバッファ３ローデコーダ４カラムアドレスバッファ５カラムデコーダ６、２１カラム選択ゲート７読み出し回路８読み出しデータ出力バッファ９書き込みデータ入力バッファ１０書き込み回路１１アドレス入力端子１２データ入力端子１３制御信号入力端子１４制御信号発生回路１５電圧発生回路１６、１７、６１、６２ＲＯＭ１８、１９スイッチ２０テストローデコーダ３０カラム選択信号３１テスト信号３２、３３、５０トランスファゲート４０、６３テスト機能付きカラム選択回路６５テストローデコーダ９１、９２、９３電流分配器９４、９５、９６電流比較器９７デコーダ１００半導体基板１０１ソース１０２ドレイン１０３チャネル領域１０４、１０６絶縁膜１０５フローティングゲート１０６絶縁膜１０７コントロールゲート

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G132 AA09 AD15 AK11 AK13 AL09 5B003 AA05 AB05 AD03 AD04 AD08 AE04 5B025 AA03 AB01 AC01 AD02 AD04 AD05 AD08 AD16 AE09 5L106 AA10 DD00 DD21 EE01 EE03 FF05

Claims

【特許請求の範囲】

【請求項１】二重ゲート構造を有するメモリセルがマ
トリクス状に配置されたメモリセルアレイと、前記メモ
リセルアレイ内において同一行に配置されたメモリセル
のコントロールゲートが共通に接続され、第１のローデ
コーダに接続される第１のワード線と前記メモリセルア
レイ内において同一列に配置されたメモリセルのドレイ
ンが共通に接続され、カラム選択ゲートに接続される第
１のビット線とを備えた不揮発性半導体記憶装置であっ
て、同一行に配置されたメモリセルのゲートが共通接続され
る第２のワード線と、同一列に配置されたメモリセルの
ドレインが共通接続される第２のビット線を備えた第１
のＲＯＭと、同一行に配置されたメモリセルのゲートが共通接続され
る第３のワード線と、同一列に配置されたメモリセルの
ドレインが共通接続される第３のビット線を備えた第２
のＲＯＭと、前記メモリセルアレイと前記第１のＲＯＭとの間に配置
された第１のスイッチと、前記メモリセルアレイと前記第２のＲＯＭとの間に配置
された第２のスイッチとを備え、検査時において、前記第１のスイッチ及び前記第２のス
イッチを制御することにより、前記第１のＲＯＭ及び前
記第２のＲＯＭからのデータを読み出すことができるよ
うに制御する制御手段を備えることを特徴とする不揮発
性半導体記憶装置。
【請求項２】前記第１のスイッチを制御することによ
り、前記第１のワード線と前記第２のワード線とを接続
又は遮断することができる請求項１記載の不揮発性半導
体装置。
【請求項３】前記第２のスイッチを制御することによ
り、前記第１のビット線と前記第３のビット線とを接続
又は遮断することができる請求項１記載の不揮発性半導
体装置。
【請求項４】前記第１のスイッチ及び前記第２のスイ
ッチが高耐圧トランジスタである請求項１記載の不揮発
性半導体装置。
【請求項５】前記第１のＲＯＭ及び前記第２のＲＯＭ
に配置されるメモリセルが、前記第１のスイッチ及び前
記第２のスイッチを構成するトランジスタよりも低い耐
圧のトランジスタで構成される請求項１記載の不揮発性
半導体装置。
【請求項６】検査時において、前記第３のワード線を
選択することができる第２のローデコーダをさらに備え
ることを特徴とする請求項１記載の不揮発性半導体装
置。
【請求項７】二重ゲート構造を有するメモリセルがマ
トリクス状に配置されたメモリセルアレイと、前記メモ
リセルアレイ内の同一行に配置されたメモリセルのコン
トロールゲートが共通に接続され、第１のローデコーダ
に接続される第１のワード線と、前記メモリセルアレイ
内の同一列に配置されたメモリセルのドレインが共通に
接続され、カラム選択ゲートに接続される第１のビット
線とを備える不揮発性半導体記憶装置であって、同一行に配置されたメモリセルのゲートが共通接続され
る第２のワード線と、同一列に配置されたメモリセルの
ドレインが共通接続される第２のビット線を備えたＲＯ
Ｍと、前記メモリセルアレイと前記ＲＯＭとの間に配置された
スイッチとを備え、前記第２のビット線が前記カラム選択ゲートに接続さ
れ、検査時において、前記スイッチを制御することによ
り、前記第２のビット線に出力される前記ＲＯＭの読み
出しデータが前記第１のビット線を介して読み出される
ように制御することができる制御手段を備えることを特
徴とする不揮発性半導体記憶装置。
【請求項８】前記スイッチを制御することにより、前
記第１のワード線と前記第２のワード線とを接続又は遮
断することができる請求項７記載の不揮発性半導体装
置。
【請求項９】前記スイッチが高耐圧トランジスタであ
る請求項７記載の不揮発性半導体装置。
【請求項１０】前記ＲＯＭに配置されるメモリセル
が、前記スイッチを構成するトランジスタよりも低い耐
圧のトランジスタで構成される請求項７記載の不揮発性
半導体装置。
【請求項１１】前記カラム選択ゲートが、前記第１の
ビット線を選択的に読み出し回路へ接続するための第１
のトランスファゲートと、前記第２のビット線を選択的に前記第１のビット線に接
続するための第２のトランスファゲートとを備える請求
項７記載の不揮発性半導体記憶装置。
【請求項１２】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイ内の同一行に配置されたメモリセルのコ
ントロールゲートが共通に接続され、第１のローデコー
ダに接続される第１のワード線と、前記メモリセルアレ
イ内の同一列に配置されたメモリセルのドレインが共通
に接続され、カラム選択ゲートに接続される第１のビッ
ト線とをそなえた不揮発性半導体記憶装置であって、同一行に配置されたメモリセルのゲートが前記第１のワ
ード線に共通接続され、同一列に配置されたメモリセル
のドレインが共通接続される第２のビット線を備えた第
１のＲＯＭと、同一列に配置されたメモリセルのドレインが前記第１の
ビット線に共通接続され、同一行に配置されたメモリセ
ルのゲートが共通接続される第２のワード線、を備えた
第２のＲＯＭと、前記第１のＲＯＭにおける前記第１のワード線に接続さ
れる複数のメモリセルに“０”及び“１”のデータを配
置し、前記第２のビット線に接続される複数のメモリセ
ルに、２ⁿビット単位で繰り返すことのないデータを配
置するとともに、前記第２のＲＯＭにおける前記第１の
ビット線に接続された複数のメモリセルに“０”及び
“１”のデータを配置し、前記第２のワード線に接続さ
れた複数のメモリセルに、２ⁿビット単位で繰り返すこ
とのないデータを配置し、検査時において、前記第１のＲＯＭ及び前記第２のＲＯ
Ｍからのデータを読み出すことができるように制御する
制御手段を備えることを特徴とする不揮発性半導体記憶
装置。
【請求項１３】前記第１のＲＯＭ及び前記第２のＲＯ
Ｍに配置されるメモリセルが、二重ゲート構造を有する
メモリセルの書き換え時に印加される電圧値以上の耐圧
を有する高耐圧トランジスタである請求項１２に記載の
不揮発性半導体装置。
【請求項１４】検査時において、前記第２のワード線
を選択することができる第２のローデコーダをさらに備
える請求項１２記載の不揮発性半導体装置。
【請求項１５】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイ内の同一行に配置されたメモリセルのコ
ントロールゲートが共通に接続され、第１のローデコー
ダに接続されるワード線と、前記メモリセルアレイ内の
同一列に配置されたメモリセルのドレインが共通に接続
され、カラム選択ゲートに接続される第１のビット線と
をそなえた不揮発性半導体記憶装置であって、同一行に配置されたメモリセルのゲートが前記ワード線
に共通接続され、同一列に配置されたメモリセルのドレ
インが共通接続される第２のビット線を備えたＲＯＭ
と、前記第２のビット線が前記カラム選択ゲートに接続され
ており、検査時において、前記第２のビット線に出力さ
れる前記ＲＯＭの読み出しデータが、前記第１のビット
線を介して読み出されるように制御する制御手段とを備
えたことを特徴とする不揮発性半導体記憶装置。
【請求項１６】前記ＲＯＭに配置されるメモリセル
が、二重ゲート構造を有するメモリセルの書き換え時に
印加される電圧値以上の耐圧を有する高耐圧トランジス
タである請求項１５に記載の不揮発性半導体装置。
【請求項１７】前記カラム選択ゲートが、前記第１の
ビット線を選択的に読み出し回路へ接続するための第１
のトランスファゲートと、前記第２のビット線を選択的に前記第１のビット線に接
続するための第２のトランスファゲートを備える請求項
１５に記載の不揮発性半導体記憶装置。
【請求項１８】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイ内の同一行に配置されたメモリセルのコ
ントロールゲートが共通に接続され、第１のローデコー
ダに接続される第１のワード線と、前記メモリセルアレ
イ内の同一列に配置されたメモリセルのドレインが共通
に接続され、カラム選択ゲートに接続される第１のビッ
ト線とをそなえた不揮発性半導体記憶装置であって、同一行に配置されたメモリセルのゲートが共通接続され
る第２のワード線と、同一列に配置されたメモリセルの
ドレインが共通接続される第２のビット線を備え、１つ
のメモリセルに２ビット以上の情報が記憶された第１の
ＲＯＭと、同一行に配置されたメモリセルのゲートが共通接続され
る第３のワード線と、同一列に配置されたメモリセルの
ドレインが共通接続される第３のビット線を備え、１つ
のメモリセルに２ビット以上の情報が記憶された第２の
ＲＯＭと、前記メモリセルアレイと前記第１のＲＯＭとの間に配置
された第１のスイッチと、前記メモリセルアレイと前記第２のＲＯＭとの間に配置
された第２のスイッチと、検査時において、前記第１のスイッチ及び前記第２のス
イッチを制御して前記第１のＲＯＭ及び前記第２のＲＯ
Ｍからのデータを読み出すことができるように制御する
制御手段と、２ビット以上の情報が記憶されたメモリセルデータを読
み出すために、複数のリファレンスを備えた読み出し回
路とを備えることを特徴とする不揮発性半導体記憶装
置。
【請求項１９】前記第１のスイッチを制御することに
より、前記第１のワード線と前記第２のワード線とが接
続または遮断となる構成である請求項１８に記載の不揮
発性半導体装置。
【請求項２０】前記第２のスイッチを制御することに
より、前記第１のビット線と前記第３のビット線とが接
続または遮断となる構成である請求項１８に記載の不揮
発性半導体装置。
【請求項２１】前記第１のスイッチ及び前記第２のス
イッチが高耐圧トランジスタである請求項１８に記載の
不揮発性半導体装置。
【請求項２２】前記第１のＲＯＭ及び前記第２のＲＯ
Ｍに配置されたメモリセルが、前記第１のスイッチ及び
前記第２のスイッチを構成するトランジスタよりも低い
耐圧のトランジスタで構成される請求項１８に記載の不
揮発性半導体装置。
【請求項２３】検査時において、前記第３のワード線
を選択することができる第２のローデコーダをさらに備
える請求項１８に記載の不揮発性半導体装置。
【請求項２４】２ビット以上の情報を記憶するＲＯＭ
メモリセルが、記憶データに応じてトランジスタサイズ
が異なるよう構成される請求項１８に記載の不揮発性半
導体装置。
【請求項２５】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイ内の同一行に配置されたメモリセルのコ
ントロールゲートが共通に接続され、第１のローデコー
ダに接続される第１のワード線と、前記メモリセルアレ
イ内の同一列に配置されたメモリセルのドレインが共通
に接続され、カラム選択ゲートに接続される第１のビッ
ト線とをそなえた不揮発性半導体記憶装置であって、同一行に配置されたメモリセルのゲートが共通接続され
る第２のワード線と、同一列に配置されたメモリセルの
ドレインが共通接続される第２のビット線を備え、１つ
のメモリセルに２ビット以上の情報が記憶された第１の
ＲＯＭと、前記メモリセルアレイと前記第１のＲＯＭとの間に配置
されたスイッチと、前記第２のビット線が前記カラム選択ゲートに接続さ
れ、検査時において、前記スイッチを制御して前記第２
のビット線に出力されるＲＯＭの読み出しデータが、前
記第１のビット線を介して読み出すことができるように
制御する制御手段と、２ビット以上の情報が記憶されたメモリセルデータを読
み出すために、複数のリファレンスを備えた読み出し回
路とを備えることを特徴とする不揮発性半導体記憶装
置。
【請求項２６】前記スイッチを制御することにより、
前記第１のワード線と前記第２のワード線とが接続また
は遮断となる構成である請求項２５に記載の不揮発性半
導体装置。
【請求項２７】前記スイッチが高耐圧トランジスタで
ある請求項２５に記載の不揮発性半導体装置。
【請求項２８】前記ＲＯＭに配置されるメモリセル
が、前記スイッチを構成するトランジスタよりも低い耐
圧のトランジスタで構成される請求項２５に記載の不揮
発性半導体装置。
【請求項２９】前記カラム選択ゲートが、前記第１の
ビット線を選択的に前記読み出し回路へ接続するための
第１のトランスファゲートと、前記第２のビット線を選択的に前記第１のビット線に接
続するための第２のトランスファゲートを備える請求項
２５に記載の不揮発性半導体記憶装置。
【請求項３０】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイ内の同一行に配置されたメモリセルのコ
ントロールゲートが共通に接続され、第１のローデコー
ダに接続される第１のワード線と、前記メモリセルアレ
イ内の同一列に配置されたメモリセルのドレインが共通
に接続され、カラム選択ゲートに接続される第１のビッ
ト線とを備える不揮発性半導体記憶装置であって、前記二重ゲート構造を有するメモリセル、もしくは前記
二重ゲート構造を有するメモリセルの代わりに同一電圧
条件下において異なる電流値を有するメモリセルを備
え、同一行に配置されたメモリセルのゲートが前記第１
のワード線と共通接続され、同一列に配置されたメモリ
セルのドレインが共通接続される第２のビット線を備え
た第１のＲＯＭと、前記二重ゲート構造を有するメモリセル、もしくは前記
二重ゲート構造を有するメモリセルの代わりに同一電圧
条件下において異なる電流値を有するメモリセルを備
え、同一列に配置されたメモリセルのドレインが前記第
１のビット線と共通接続され、同一行に配置されたメモ
リセルのゲートが共通接続される第２のワード線を備え
た第２のＲＯＭと、検査時において、前記第１のスイッチ及び前記第２のス
イッチを制御して前記第１のＲＯＭ及び前記第２のＲＯ
Ｍからのデータを読み出すことができるように制御する
制御手段とを備えることを特徴とする不揮発性半導体記
憶装置。
【請求項３１】同一電圧条件下において異なる電流値
を有するメモリセルが、前記二重ゲート構造を有するメ
モリセルから一方のゲートを除いた構成のメモリセルで
ある請求項３０に記載の不揮発性半導体装置。
【請求項３２】同一電圧条件下において異なる電流値
を有するメモリセルが、前記二重ゲート構造を有するメ
モリセルからチャネル領域を除いた構成のメモリセルで
ある請求項３０に記載の不揮発性半導体装置。
【請求項３３】検査時において、前記第２のワード線
を選択する第２のローデコーダをさらに備える請求項３
０に記載の不揮発性半導体装置。
【請求項３４】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイ内の同一行に配置されたメモリセルのコ
ントロールゲートが共通に接続され、第１のローデコー
ダに接続される第１のワード線と、前記メモリセルアレ
イ内の同一列に配置されたメモリセルのドレインが共通
に接続され、カラム選択ゲートに接続される第１のビッ
ト線とをそなえた不揮発性半導体記憶装置であって、前記二重ゲート構造を有するメモリセル、もしくは前記
二重ゲート構造を有するメモリセルの代わりに同一電圧
条件下において異なる電流値を有するメモリセルを備
え、同一行に配置されたメモリセルのゲートが前記ワー
ド線と共通接続され、同一列に配置されたメモリセルの
ドレインが共通接続される第２のビット線を備えたＲＯ
Ｍと、前記第２のビット線が前記カラム選択ゲートに接続され
ており、検査時において、前記第２のビット線に出力さ
れる前記ＲＯＭの読み出しデータが、前記第１のビット
線を介して読み出されるように制御する制御手段とを備
えたことを特徴とする不揮発性半導体記憶装置。
【請求項３５】同一電圧条件下において異なる電流値
を有するメモリセルが、前記二重ゲート構造を有するメ
モリセルから一方のゲートを除いた構成のメモリセルで
ある請求項３４に記載の不揮発性半導体装置。
【請求項３６】同一電圧条件下において異なる電流値
を有するメモリセルが、前記二重ゲート構造を有するメ
モリセルからチャネル領域を除いた構成のメモリセルで
ある請求項３４に記載の不揮発性半導体装置。
【請求項３７】前記カラム選択ゲートが、前記第１の
ビット線を選択的に読み出し回路へ接続するための第１
のトランスファゲートと、前記第２のビット線を選択的に前記第１のビット線に接
続するための第２のトランスファゲートを備える請求項
３４に記載の不揮発性半導体記憶装置。
【請求項３８】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイ内の同一行に配置されたメモリセルのコ
ントロールゲートが共通に接続され、第１のローデコー
ダに接続される第１のワード線と、前記メモリセルアレ
イ内の同一列に配置されたメモリセルのドレインが共通
に接続され、カラム選択ゲートに接続される第１のビッ
ト線とをそなえた不揮発性半導体記憶装置であって、前記二重ゲート構造を有するメモリセル、もしくは前記
二重ゲート構造を有するメモリセルの代わりに同一電圧
条件下において異なる複数種類の電流値を有するメモリ
セルを備え、同一行に配置されたメモリセルのゲートが
前記第１のワード線と共通接続され、同一列に配置され
たメモリセルのドレインが共通接続される第２のビット
線を備え、１つのメモリセルに２ビット以上の情報が記
憶された第１のＲＯＭと、前記二重ゲート構造を有するメモリセル、もしくは前記
二重ゲート構造を有するメモリセルの代わりに同一電圧
条件下において異なる電流値を有するメモリセルを備
え、同一列に配置されたメモリセルのドレインが前記第
１のビット線に共通接続され、同一行に配置されたメモ
リセルのゲートが共通接続される第２のワード線を備
え、１つのメモリセルに２ビット以上の情報が記憶され
た第２のＲＯＭと、検査時において、前記第１のＲＯＭ及び前記第２のＲＯ
Ｍからデータを読み出すように制御する制御手段と、２ビット以上の情報が記憶されたメモリセルデータを読
み出すために、複数のリファレンスを備えた読み出し回
路とを備えることを特徴とする不揮発性半導体記憶装
置。
【請求項３９】記憶データに応じて、二重ゲート構造
を有するメモリセル、前記二重ゲート構造を有するメモ
リセルから一方のゲートを除いた構成のメモリセル、前
記二重ゲート構造を有するメモリセルからチャネル領域
を除いた構成のメモリセル、及び前記二重ゲート構造を
有するメモリセルから一方のゲート及びチャネル領域を
除いた構成のメモリセルのいずれか１つのメモリセルを
前記第１のＲＯＭ及び前記第２のＲＯＭに配置すること
により、２ビット以上の情報を記憶する請求項３８に記
載の不揮発性半導体装置。
【請求項４０】検査時において、前記第２のワード線
を選択する第２のローデコーダを更に備える請求項３８
に記載の不揮発性半導体装置。
【請求項４１】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイ内の同一行に配置されたメモリセルのコ
ントロールゲートが共通に接続され、第１のローデコー
ダに接続されるワード線と、前記メモリセルアレイ内の
同一列に配置されたメモリセルのドレインが共通に接続
され、カラム選択ゲートに接続される第１のビット線と
をそなえた不揮発性半導体記憶装置であって、前記二重ゲート構造を有するメモリセル、もしくは前記
二重ゲート構造を有するメモリセルの代わりに同一電圧
条件下において異なる複数種類の電流値を有するメモリ
セルを備え、同一行に配置されたメモリセルのゲートが
前記ワード線と共通接続され、同一列に配置されたメモ
リセルのドレインが共通接続される第２のビット線を備
え、１つのメモリセルに２ビット以上の情報が記憶され
たＲＯＭと、前記第２のビット線が前記カラム選択ゲートに接続され
ており、検査時において、前記第２のビット線に出力さ
れる前記ＲＯＭの読み出しデータが、前記第１のビット
線を介して読み出されるように制御する制御手段と、２ビット以上の情報が記憶されたメモリセルデータを読
み出すために、複数のリファレンスを備えた読み出し回
路とを備えたことを特徴とする不揮発性半導体記憶装
置。
【請求項４２】記憶データに応じて、二重ゲート構造
を有するメモリセル、前記二重ゲート構造を有するメモ
リセルから一方のゲートを除いた構成のメモリセル、前
記二重ゲート構造を有するメモリセルからチャネル領域
を除いた構成のメモリセル、及び前記二重ゲート構造を
有するメモリセルから一方のゲート及びチャネル領域を
除いた構成のメモリセルのいずれかの１つのメモリセル
を前記ＲＯＭに配置することにより、２ビット以上の情
報を記憶する請求項４１に記載の不揮発性半導体装置。
【請求項４３】カラム選択ゲートが、第１のビット線
を選択的に読み出し回路へ接続するための第１のトラン
スファゲートと、第２のビット線を選択的に前記第１のビット線に接続す
るための第２のトランスファゲートを備える請求項４１
に記載の不揮発性半導体記憶装置。
【請求項４４】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイ内の同一行に配置されたメモリセ
ルのコントロールゲートが共通に接続され、第１のロー
デコーダに接続される第１のワード線と、前記メモリセルアレイ内の同一列に配置されたメモリセ
ルのドレインが共通に接続され、カラム選択ゲートに接
続される第１のビット線と、前記第１のワード線を介して、同一行に配置されたメモ
リセルのゲートが共通接続された第２のワード線が選択
され、同一列に配置されたメモリセルのドレインが共通
接続される第２のビット線が前記カラム選択回路を介し
て読み出し回路に接続される第１のＲＯＭと、前記第１のビット線を介して、メモリセルのドレインが
共通接続される第３のビット線が選択され、同一行に配
置されたメモリセルのゲートが共通接続される第３のワ
ード線が第２のローデコーダにより選択される第２のＲ
ＯＭとを備える不揮発性半導体記憶装置の検査方法であ
って、前記第１のＲＯＭ及び前記第２のＲＯＭからのデータ読
み出しを行うことにより、メモリ周辺回路ブロック及び
配線の検査を行う工程と、前記メモリセルアレイ内のメモリセルの書き込み動作を
検査する工程と、前記メモリセルアレイ内のメモリセルの消去動作を検査
する工程とを有することを特徴とする不揮発性半導体記
憶装置の検査方法。
【請求項４５】二重ゲート構造を有するメモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイ内の同一行に配置されたメモリセ
ルのコントロールゲートが共通に接続され、第１のロー
デコーダに接続される第１のワード線と、前記メモリセルアレイ内の同一列に配置されたメモリセ
ルのドレインが共通に接続され、カラム選択ゲートに接
続される第１のビット線と、前記第１のワード線を介して、同一行に配置されたメモ
リセルのゲートが共通接続された第２のワード線が選択
され、前記第１のビット線及び前記カラム選択ゲートを
介して、メモリセルのドレインが共通接続される第２の
ビット線が選択されＲＯＭとを備える不揮発性半導体記
憶装置の検査方法であって、前記ＲＯＭからのデータ読み出しを行うことにより、メ
モリ周辺回路ブロック及び配線の検査を行う工程と、前記メモリセルアレイ内のメモリセルの書き込み動作を
検査する工程と、前記メモリセルアレイ内のメモリセルの消去動作を検査
する工程とを有することを特徴とする不揮発性半導体記
憶装置の検査方法。