KR20160021975A - 복수의 테스트 유닛들을 동시에 단락 테스트하는 테스트 시스템 및 복수의 테스트 유닛들을 동시에 개방 테스트하는 테스트 시스템 - Google Patents

복수의 테스트 유닛들을 동시에 단락 테스트하는 테스트 시스템 및 복수의 테스트 유닛들을 동시에 개방 테스트하는 테스트 시스템 Download PDF

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KR20160021975A KR1020140107246A KR20140107246A KR20160021975A KR 20160021975 A KR20160021975 A KR 20160021975A KR 1020140107246 A KR1020140107246 A KR 1020140107246A KR 20140107246 A KR20140107246 A KR 20140107246A KR 20160021975 A KR20160021975 A KR 20160021975A
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Abstract

테스트 시스템은 행 디코더, 열 디코더, 열 단위 테스트 제어부 및 테스트 회로를 포함한다. 행 디코더는 복수의 행 입력 신호들에 기초하여 제1 내지 제M 행 신호들 중 하나를 활성화한다. 열 디코더는 복수의 열 입력 신호들에 기초하여 제1 내지 제N 열 신호들 중 하나를 활성화한다. 열 단위 테스트 제어부는 열 단위 테스트 인에이블 신호가 활성화된 경우 활성화된 제1 내지 제N 열 출력 신호들을 출력하고, 열 단위 테스트 인에이블 신호가 비활성화된 경우 제1 내지 제N 열 신호들을 각각 제1 내지 제N 열 출력 신호들로서 출력한다. 테스트 회로는 각각 제1 내지 제N 테스트 유닛들을 구비하는 제1 내지 제M 행 테스트 블록들을 포함한다. 제1 내지 제M 행 테스트 블록들은 각각 제1 내지 제M 행 신호들에 상응한다. 테스트 회로는 열 단위 테스트 인에이블 신호가 활성화된 경우 제1 및 제2 테스트 신호들 및 제1 내지 제N 열 출력 신호들에 기초하여 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 제1 내지 제N 테스트 유닛들의 단락 테스트를 동시에 수행한다.

Description

복수의 테스트 유닛들을 동시에 단락 테스트하는 테스트 시스템 및 복수의 테스트 유닛들을 동시에 개방 테스트하는 테스트 시스템 {TEST SYSTEM EXECUTING SHORT-TEST OF PLURALITY OF TEST UNITS SIMULTANEOUSLY AND TEST SYSTEM EXECUTING OPEN-TEST OF PLURALITY OF TEST UNITS SIMULTANEOUSLY}
본 발명은 테스트 시스템에 관한 것으로서, 더욱 상세하게는 복수의 테스트 유닛들을 동시에 단락 테스트 또는 개방 테스트하는 테스트 시스템에 관한 것이다.
최근 반도체 공정이 발달하면서, 반도체 설계에 사용되는 디자인 룰들(Design rules)이 급격히 증가하고 있다. 디자인 룰들은 여러 레이아웃 패턴(Layout pattern)을 가지는 테스트 유닛들을 통해서 실리콘 웨이퍼 상에서 검증이 되고 있다. 테스트 시스템에 포함되는 테스트 유닛들의 수에 비해 테스트 유닛들과 테스트 시스템 외부와의 신호 전송을 위한 패드들의 수가 현저히 적은 문제점이 있다.
테스트 시스템에 포함되는 패드들을 효율적으로 활용하여 테스트 시스템에 포함되는 테스트 유닛들의 테스트 시간을 줄이는 테스트 시스템이 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 복수의 테스트 유닛들을 동시에 단락 테스트하는 테스트 시스템을 제공하는데 있다.
본 발명의 일 목적은 복수의 테스트 유닛들을 동시에 개방 테스트하는 테스트 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 테스트 시스템(Test system)은 행 디코더, 열 디코더, 열 단위 테스트 제어부 및 테스트 회로를 포함한다. 상기 행 디코더는 복수의 행 입력 신호들에 기초하여 제1 내지 제M 행 신호들(M은 자연수) 중 하나를 활성화한다. 상기 열 디코더는 복수의 열 입력 신호들에 기초하여 제1 내지 제N 열 신호들(N은 자연수) 중 하나를 활성화한다. 상기 열 단위 테스트 제어부는 열 단위 테스트 인에이블 신호가 활성화된 경우 활성화된 제1 내지 제N 열 출력 신호들을 출력한다. 상기 열 단위 테스트 제어부는 상기 열 단위 테스트 인에이블 신호가 비활성화된 경우 상기 제1 내지 제N 열 신호들을 각각 상기 제1 내지 제N 열 출력 신호들로서 출력한다. 상기 테스트 회로는 각각 제1 내지 제N 테스트 유닛들을 구비하는 제1 내지 제M 행 테스트 블록들을 포함한다. 상기 제1 내지 제M 행 테스트 블록들은 각각 상기 제1 내지 제M 행 신호들에 상응한다. 상기 테스트 회로는 상기 열 단위 테스트 인에이블 신호가 활성화된 경우 제1 및 제2 테스트 신호들 및 상기 제1 내지 제N 열 출력 신호들에 기초하여 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 상기 제1 내지 제N 테스트 유닛들의 단락 테스트(Short test)를 동시에 수행한다.
일 실시예에 있어서, 상기 열 단위 테스트 인에이블 신호가 비활성화된 경우, 상기 테스트 회로는 상기 제1 및 제2 테스트 신호들에 기초하여 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호 및 상기 제1 내지 제N 열 출력 신호들 중 활성화된 열 출력 신호에 상응하는 하나의 테스트 유닛의 단락 테스트를 수행할 수 있다.
일 실시예에 있어서, 상기 제1 테스트 신호로서 입력 전류를 인가하고 상기 제2 테스트 신호로서 상기 입력 전류가 측정되지 않는 경우, 상기 제1 내지 제N 테스트 유닛들의 단락 테스트의 결과는 성공이고, 상기 제1 테스트 신호로서 상기 입력 전류를 인가하고 상기 제2 테스트 신호로서 상기 입력 전류가 측정되는 경우, 상기 제1 내지 제N 테스트 유닛들의 단락 테스트의 결과는 실패일 수 있다.
일 실시예에 있어서, 상기 제1 내지 제N 테스트 유닛들의 단락 테스트의 결과가 실패인 경우, 상기 열 단위 테스트 인에이블 신호는 비활성화되고, 상기 테스트 회로는 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 유닛에 포함되는 상기 제1 내지 제N 테스트 유닛들을 하나씩 다시 단락 테스트할 수 있다.
일 실시예에 있어서, 상기 제K 행 테스트 블록(K는 M이하의 자연수)은 행 스위치 및 제1 내지 제N 열 스위치들을 더 포함할 수 있다. 상기 행 스위치의 제1 말단에는 상기 제1 테스트 신호가 인가되고, 상기 행 스위치의 제2 말단은 제1 노드와 연결되고, 상기 행 스위치의 제1 및 제2 말단들은 상기 제K 행 신호에 기초하여 단락 또는 개방될 수 있다. 상기 제1 내지 제N 열 스위치들의 제1 말단들이 연결된 제2 노드에서 상기 제2 테스트 신호가 출력되고, 상기 제1 내지 제N 열 스위치들의 제2 말단들은 각각 상기 제1 내지 제N 테스트 유닛들을 통해 상기 제1 노드와 연결되고, 상기 제1 내지 제N 열 스위치들의 각각의 제1 및 제2 말단들은 상기 제1 내지 제N 열 출력 신호들의 각각에 기초하여 단락 또는 개방될 수 있다.
일 실시예에 있어서, 상기 행 스위치 및 상기 제1 내지 제N 열 스위치들은 각각 패스 트랜지스터(Pass transistor)를 포함할 수 있다.
일 실시예에 있어서, 상기 제K 행 테스트 블록(K는 M이하의 자연수)은 행 스위치 및 제1 내지 제2N 열 스위치들을 더 포함할 수 있다. 상기 행 스위치의 제1 말단에는 상기 제1 테스트 신호가 인가되고, 상기 행 스위치의 제2 말단은 제1 노드와 연결되고, 상기 행 스위치의 제1 및 제2 말단들은 상기 제K 행 신호에 기초하여 단락 또는 개방될 수 있다.
상기 제1 내지 제N 열 스위치들의 제1 말단들이 연결된 제2 노드에서 상기 제2 테스트 신호가 출력되고, 상기 제1 내지 제N 열 스위치들의 제2 말단들은 각각 상기 제1 내지 제N 테스트 유닛들을 통해 상기 제N+1 내지 제2N 열 스위치들의 제1 말단들과 연결되고, 상기 제N+1 내지 제2N 열 스위치들의 제2 말단들은 상기 제1 노드와 연결되고, 상기 제1 내지 제N 열 스위치들의 각각의 제1 및 제2 말단들은 상기 제1 내지 제N 열 출력 신호들의 각각에 기초하여 단락 또는 개방되고, 상기 제N+1 내지 제2N 열 스위치들의 각각의 제1 및 제2 말단들은 상기 제1 내지 제N 열 출력 신호들의 각각에 기초하여 단락 또는 개방될 수 있다.
일 실시예에 있어서, 상기 행 스위치 및 상기 제1 내지 제2N 열 스위치들은 각각 패스 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 테스트 시스템은 실리콘 기판(Substrate)에 구현될 수 있다. 상기 테스트 시스템은 상기 실리콘 기판의 표면 상에 위치하는 복수의 행 입력 신호 메탈들, 제1 및 제2 테스트 신호 메탈들, 열 단위 테스트 인에이블 신호 메탈 및 복수의 열 입력 신호 메탈들을 포함할 수 있다.
일 실시예에 있어서, 절연층은 상기 실리콘 기판 상에 적층될 수 있다. 상기 절연층은 표면 상에 복수의 행 입력 신호 패드들, 제1 및 제2 테스트 신호 패드들, 열 단위 테스트 인에이블 신호 패드 및 복수의 열 입력 신호 패드들을 포함할 수 있다. 상기 절연층은 상기 복수의 행 입력 신호 패드들과 상기 복수의 행 입력 신호 메탈들을 각각 연결하는 제1 연결 메탈들, 상기 제1 테스트 신호 패드와 상기 제1 테스트 신호 메탈을 연결하는 제2 연결 메탈, 상기 제2 테스트 신호 패드와 상기 제2 테스트 신호 메탈을 연결하는 제3 연결 메탈, 상기 열 단위 테스트 인에이블 신호 패드와 상기 열 단위 테스트 인에이블 신호 메탈을 연결하는 제4 연결 메탈 및 상기 복수의 열 입력 신호 패드들과 상기 복수의 열 입력 신호 메탈들을 각각 연결하는 제5 연결 메탈들을 포함할 수 있다. 상기 복수의 행 입력 신호들은 각각 상기 복수의 행 입력 신호 패드들, 상기 제1 연결 메탈들 및 상기 복수의 행 입력 신호 메탈들을 통해 상기 행 디코더에 제공되고, 상기 복수의 열 입력 신호들은 각각 상기 복수의 열 입력 신호 패드들, 상기 제5 연결 메탈들 및 상기 복수의 열 입력 신호 메탈들을 통해 상기 열 디코더에 제공되고, 상기 열 단위 테스트 인에이블 신호는 상기 열 단위 테스트 인에이블 신호 패드, 상기 제4 연결 메탈 및 상기 열 단위 테스트 인에이블 신호 메탈을 통해 상기 열 단위 테스트 제어부에 제공되고, 외부 전류원에 의해 생성된 상기 제1 테스트 신호는 상기 제1 테스트 신호 패드, 상기 제2 연결 메탈 및 상기 제1 테스트 신호 메탈을 통해 상기 테스트 회로에 제공되고, 상기 테스트 회로에 의해 생성된 상기 제2 테스트 신호는 상기 제2 테스트 신호 메탈, 상기 제3 연결 메탈 및 상기 제2 테스트 신호 패드를 통해 외부 전류 측정기에 제공될 수 있다.
일 실시예에 있어서, 상기 열 단위 테스트 제어부는 제1 내지 제N 논리합 게이트들을 포함할 수 있다. 상기 제1 내지 제N 논리합 게이트들은 상기 열 단위 테스트 인에이블 신호와 상기 제1 내지 제N 열 신호들을 각각 논리합 연산하여 상기 제1 내지 제N 열 출력 신호들을 생성할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 테스트 시스템(Test system)은 행 디코더, 열 디코더 및 테스트 회로를 포함한다. 상기 행 디코더는 복수의 행 입력 신호들에 기초하여 제1 내지 제M 행 신호들(M은 자연수) 중 하나를 활성화한다. 상기 열 디코더는 복수의 열 입력 신호들에 기초하여 열 단위 테스트 인에이블 신호 및 제1 내지 제N 열 신호들(N은 자연수) 중 하나를 활성화한다. 상기 테스트 회로는 각각 제1 내지 제N 테스트 유닛들을 구비하는 제1 내지 제M 행 테스트 유닛들을 포함한다. 상기 제1 내지 제M 행 테스트 블록들은 각각 상기 제1 내지 제M 행 신호들에 상응한다. 상기 테스트 회로는 상기 열 단위 테스트 인에이블 신호가 활성화된 경우 제1 및 제2 테스트 신호들 및 상기 제1 내지 제N 열 신호들에 기초하여 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 상기 제1 내지 제N 테스트 유닛들의 개방 테스트(Open test)를 동시에 수행한다.
일 실시예에 있어서, 상기 열 단위 테스트 인에이블 신호가 비활성화된 경우, 상기 테스트 회로는 상기 제1 및 제2 테스트 신호들에 기초하여 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호 및 상기 제1 내지 제N 열 신호들 중 활성화된 열 신호에 상응하는 하나의 테스트 유닛의 개방 테스트를 수행한다.
일 실시예에 있어서, 상기 제1 테스트 신호로서 입력 전류를 인가하고 상기 제2 테스트 신호로서 상기 입력 전류가 측정되는 경우, 상기 제1 내지 제N 테스트 유닛들의 개방 테스트의 결과는 성공이고, 상기 제1 테스트 신호로서 상기 입력 전류를 인가하고 상기 제2 테스트 신호로서 상기 입력 전류가 측정되지 않는 경우, 상기 제1 내지 제N 테스트 유닛들의 개방 테스트의 결과는 실패일 수 있다.
일 실시예에 있어서, 상기 제1 내지 제N 테스트 유닛들의 개방 테스트의 결과가 실패인 경우, 상기 열 단위 테스트 인에이블 신호는 비활성화되고, 상기 테스트 회로는 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 상기 제1 내지 제N 테스트 유닛들을 하나씩 다시 개방 테스트할 수 있다.
일 실시예에 있어서, 상기 제K 행 테스트 블록(K는 M이하의 자연수)은 제1 내지 제3 행 스위치들 및 제1 내지 제2N 열 스위치들을 더 포함할 수 있다. 상기 제1 행 스위치의 제1 말단에는 상기 제1 테스트 신호가 인가되고, 상기 제1 행 스위치의 제2 말단은 제1 노드와 연결되고, 상기 제1 행 스위치의 제1 및 제2 말단들은 상기 제K 행 신호에 기초하여 단락 또는 개방될 수 있다. 상기 제L 테스트 유닛(L은 N미만의 자연수)의 제2 말단은 상기 제L+1 테스트 유닛의 제1 말단과 연결될 수 있다. 상기 제2 행 스위치의 제1 말단은 상기 제1 노드와 연결되고, 상기 제2 행 스위치의 제2 말단은 상기 제1 테스트 유닛의 제1 말단과 연결되고, 상기 제2 행 스위치의 제1 및 제2 말단들은 상기 열 단위 테스트 인에이블 신호에 기초하여 단락 또는 개방될 수 있다. 상기 제3 행 스위치의 제1 말단은 상기 제N 테스트 유닛의 제2 말단과 연결되고, 상기 제3 행 스위치의 제2 말단에 연결된 제2 노드에서 상기 제2 테스트 신호가 출력되고, 상기 제3 행 스위치의 제1 및 제2 말단들은 상기 열 단위 테스트 인에이블 신호에 기초하여 단락 또는 개방될 수 있다. 상기 제1 내지 제N 열 스위치들의 제1 말단들은 상기 제2 노드에 연결되고, 상기 제1 내지 제N 열 스위치들의 제2 말단들은 각각 상기 제1 내지 제N 테스트 유닛들의 제2 말단들에 연결되고, 상기 제1 내지 제N 열 스위치들의 각각의 제1 및 제2 말단들은 상기 제1 내지 제N 열 신호들의 각각에 기초하여 단락 또는 개방될 수 있다. 상기 제N+1 내지 제2N 열 스위치들의 제1 말단들은 상기 제1 노드에 연결되고, 상기 제N+1 내지 제2N 열 스위치들의 제2 말단들은 각각 상기 제1 내지 제N 테스트 유닛들의 제1 말단들에 각각 연결되고, 상기 N+1 내지 제2N 열 스위치들의 각각의 제1 및 제2 말단들은 상기 제1 내지 제N 열 신호들의 각각에 기초하여 단락 또는 개방될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제3 행 스위치들 및 상기 제1 내지 제2N 열 스위치들은 각각 패스 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 테스트 시스템은 실리콘 기판(Substrate)에 구현될 수 있다. 상기 테스트 시스템은 상기 실리콘 기판의 표면 상에 위치하는 복수의 행 입력 신호 메탈들, 제1 및 제2 테스트 신호 메탈들 및 복수의 열 입력 신호 메탈들을 포함할 수 있다.
일 실시예에 있어서, 절연층은 상기 실리콘 기판 상에 적층될 수 있다. 상기 절연층은 표면 상에 복수의 행 입력 신호 패드들, 제1 및 제2 테스트 신호 패드들 및 복수의 열 입력 신호 패드들을 포함할 수 있다. 상기 절연층은 상기 복수의 행 입력 신호 패드들과 상기 복수의 행 입력 신호 메탈들을 각각 연결하는 제1 연결 메탈들, 상기 제1 테스트 신호 패드와 상기 제1 테스트 신호 메탈을 연결하는 제2 연결 메탈, 상기 제2 테스트 신호 패드와 상기 제2 테스트 신호 메탈을 연결하는 제3 연결 메탈 및 상기 복수의 열 입력 신호 패드들과 상기 복수의 열 입력 신호 메탈들을 각각 연결하는 제4 연결 메탈들을 포함할 수 있다. 상기 복수의 행 입력 신호들은 각각 상기 복수의 행 입력 신호 패드들, 상기 제1 연결 메탈들 및 상기 복수의 행 입력 신호 메탈들을 통해 상기 행 디코더에 제공되고, 상기 복수의 열 입력 신호들은 각각 상기 복수의 열 입력 신호 패드들, 상기 제4 연결 메탈들 및 상기 복수의 열 입력 신호 메탈들을 통해 상기 열 디코더에 제공되고, 외부 전류원에 의해 생성된 상기 제1 테스트 신호는 상기 제1 테스트 신호 패드, 상기 제2 연결 메탈 및 상기 제1 테스트 신호 메탈을 통해 상기 테스트 회로에 제공되고, 상기 테스트 회로에 의해 생성된 상기 제2 테스트 신호는 상기 제2 테스트 신호 메탈, 상기 제3 연결 메탈 및 상기 제2 테스트 신호 패드를 통해 외부 전류 측정기에 제공될 수 있다.
본 발명의 실시예들에 따른 테스트 시스템은 비교적 적은 수의 패드들을 효율적으로 사용하기 위해 복수의 행 신호들 및 복수의 열 신호들에 의해 선택되는 복수의 테스트 유닛들을 각각 테스트할 수 있는 2D 유동적 테스트 시스템(2D addressable testisite)을 열 단위 테스트 인에이블 신호에 기초하여 하나의 열에 포함되는 복수의 테스트 유닛들을 동시에 단락 테스트 혹은 개방 테스트할 수 있도록 변경하여 복수의 테스트 유닛들의 테스트 시간을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 테스트 시스템(Test system)을 나타내는 블록도이다.
도 2는 도 1의 테스트 시스템에 포함되는 제1 행 테스트 블록을 나타내는 블록도이다.
도 3은 도 2의 제1 행 테스트 블록에 포함되는 제1 회로의 일 실시예를 나타내는 회로도이다.
도 4 내지 7은 도 2의 제1 행 테스트 블록에 포함되는 제1, 2, N-1 및 N 테스트 유닛들의 레이아웃들의 실시예들을 나타내는 도면이다.
도 8은 도 1의 테스트 시스템에 포함되는 제1 행 테스트 블록을 나타내는 블록도이다.
도 9는 도 1의 테스트 시스템에 포함되는 열 단위 테스트 제어기를 나타내는 블록도이다.
도 10은 도 1의 테스트 시스템이 구현된 일 실시예를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 12는 도 11의 테스트 시스템에 포함되는 제1 행 테스트 블록을 나타내는 블록도이다.
도 13 내지 15는 도 12의 제1 행 테스트 블록에 포함되는 제1, N-1 및 N 테스트 유닛들의 레이아웃들(Layouts)의 실시예들을 나타내는 도면이다.
도 16은 도 11의 테스트 시스템이 구현된 일 실시예를 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 테스트 시스템(Test system)을 나타내는 블록도이다.
도 1을 참조하면, 테스트 시스템(100)은 행 디코더(RD; 150), 열 디코더(CD; 170), 열 단위 테스트 제어부(CLEC; 160) 및 테스트 회로(110)를 포함한다. 테스트 회로(110)는 각각 제1 내지 제N 테스트 유닛들(DUT1, DUT2 내지 DUTN-1, DUTN)을 구비하는 제1 내지 제M 행 테스트 블록들(RTC1(120), RTC2 내지 RTCM-1, RTCM)을 포함한다.
행 디코더(150)는 복수의 행 입력 신호들(RIS1 내지 RISP)에 기초하여 제1 내지 제M 행 신호들(RS1, RS2 내지 RSM-1, RSM) 중 하나를 활성화한다. M은 자연수이다. 열 디코더(170)는 복수의 열 입력 신호들(CIS1 내지 CISQ)에 기초하여 제1 내지 제N 열 신호들(CS1, CS2 내지 CSN-1, CSN) 중 하나를 활성화한다. 열 단위 테스트 제어부(160)는 열 단위 테스트 인에이블 신호(RTS)가 활성화된 경우 활성화된 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)을 출력한다. 열 단위 테스트 제어부(160)는 열 단위 테스트 인에이블 신호(RTS)가 비활성화된 경우 제1 내지 제N 열 신호(CS1, CS2 내지 CSN-1, CSN)들을 각각 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)로서 출력한다.
제1 내지 제M 행 테스트 블록들(RTC1(120), RTC2 내지 RTCM-1, RTCM)은 각각 제1 내지 제M 행 신호들(RS1, RS2 내지 RSM-1, RSM)에 상응한다. 테스트 회로(110)는 열 단위 테스트 인에이블 신호(RTS)가 활성화된 경우 제1 및 제2 테스트 신호들(TS1, TS2) 및 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)에 기초하여 제1 내지 제M 행 신호들(RS1, RS2 내지 RSM-1, RSM) 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 제1 내지 제N 테스트 유닛들의 단락 테스트(Short test)를 동시에 수행한다.
열 단위 테스트 인에이블 신호(RTS)가 비활성화된 경우, 테스트 회로(110)는 제1 및 제2 테스트 신호들(TS1, TS2)에 기초하여 제1 내지 제M 행 신호들(RS1, RS2 내지 RSM-1, RSM) 중 활성화된 행 신호 및 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN) 중 활성화된 열 출력 신호에 상응하는 하나의 테스트 유닛의 단락 테스트를 수행할 수 있다.
제1 내지 제N 테스트 유닛들(DUT1, DUT2 내지 DUTN-1, DUTN)을 동시에 단락 테스트하는 과정과 제1 내지 제N 테스트 유닛들(DUT1, DUT2 내지 DUTN-1, DUTN)을 하나씩 단락 테스트하는 과정을 도 2 및 3을 참조하여 후술한다.
도 2는 도 1의 테스트 시스템에 포함되는 제1 행 테스트 블록을 나타내는 블록도이다.
도 2를 참조하면, 제1 행 테스트 블록(120a)은 행 스위치(SRa) 및 제1 내지 제N 열 스위치들(S1a, S2a 내지 SN-1a, SNa)을 더 포함할 수 있다. 도 1의 테스트 시스템(100)에 포함되는 제2 내지 제M 행 테스트 블록(RTC2, RTCM-1, RTCM)은 제1 행 테스트 블록(120a)과 동일 또는 유사한 구조를 가질 수 있다.
행 스위치(SRa)의 제1 말단에는 제1 테스트 신호(TS1)가 인가된다. 행 스위치(SRa)의 제2 말단은 제1 노드(122a)와 연결된다. 행 스위치(SRa)의 제1 및 제2 말단들은 제1 행 신호(RS1)에 기초하여 단락 또는 개방될 수 있다. 제1 내지 제N 열 스위치(S1a, S2a 내지 SN-1a, SNa)들의 제1 말단들이 연결된 제2 노드(121a)에서 제2 테스트 신호(TS2)가 출력된다. 제1 내지 제N 열 스위치들(S1a, S2a 내지 SN-1a, SNa)의 제2 말단들은 각각 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)을 통해 제1 노드(122a)와 연결된다. 제1 내지 제N 열 스위치들(S1a, S2a 내지 SN-1a, SNa)의 각각의 제1 및 제2 말단들은 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)의 각각에 기초하여 단락 또는 개방될 수 있다.
제1 행 신호(RS1)가 활성화된 경우에 행 스위치(SRa)의 제1 및 제2 말단들은 단락되고, 제1 행 신호(RS1)가 비활성화된 경우에 행 스위치(SRa)의 제1 및 제2 말단들은 개방되고, 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)의 각각이 활성화된 경우에 제1 내지 제N 열 스위치들(S1a, S2a 내지 SN-1a, SNa)의 각각의 제1 및 제2 말단들은 단락되고, 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)의 각각이 비활성화된 경우에 제1 내지 제N 열 스위치들(S1a, S2a 내지 SN-1a, SNa)의 각각의 제1 및 제2 말단들은 개방될 수 있다.
일 실시예에 있어서, 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)은 동일한 회로 구성을 가지되, 서로 상이한 레이아웃 패턴(Layout pattern)을 가질 수 있다. 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)의 레이아웃들의 실시예들은 도 4 내지 7을 참조하여 후술한다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 제어기(160)에 활성화된 열 단위 테스트 인에이블 신호(RTS)가 인가된 경우, 행 스위치(SRa) 의 양 말단들 및 제1 내지 제N 열 스위치들(S1a, S2a 내지 SN-1a, SNa)의 각각의 양 말단들은 모두 단락된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우, 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)의 각각의 양 말단들은 모두 개방된 것이고, 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)의 단락 테스트의 결과는 성공을 나타낸다. 다시 말해서, "제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)이 모두 개방되었다"라는 사실을 한 번의 테스트를 통해서 알아낼 수 있다.
제1 테스트 신호(TS1)로서 입력 전류를 인가하고 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우, 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa) 중 적어도 하나의 양 말단이 단락된 것이고, 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)의 단락 테스트의 결과는 실패를 나타낸다. 다시 말해서, "제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)이 모두 개방되지는 않았다"라는 사실을 알아낼 수 있다. 이 경우, 열 단위 테스트 인에이블 신호(RTS)를 비활성화하고 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)을 하나씩 순차적으로 활성화시켜 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)을 각각 다시 단락 테스트할 수 있다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 인에이블 신호(RTS)가 비활성화되고 제1 열 출력 신호(COS1)가 활성화된 경우, 행 스위치(SRa)의 양 말단들 및 제1 열 스위치(S1a)의 양 말단들은 단락된다. 나머지 열 스위치들(S2a 내지 SN-1a, SNa)의 각각의 양 말단들은 개방된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우 제1 테스트 유닛(DUT1a)의 양 말단들은 개방된 것이고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우 제1 테스트 유닛(DUT1a)의 양 말단들은 단락된 것을 알아낼 수 있다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 인에이블 신호(RTS)가 비활성화되고 제2 열 출력 신호(COS2)가 활성화된 경우, 행 스위치(SRa)의 양 말단들 및 제2 열 스위치(S2a)의 양 말단들은 단락된다. 나머지 열 스위치들(S1a, SN-1a 및 SNa)의 양 말단들은 개방된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우 제2 테스트 유닛(DUT2a)의 양 말단들은 개방된 것이고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우 제2 테스트 유닛(DUT2a)의 양 말단들은 단락된 것을 알아낼 수 있다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 인에이블 신호(RTS)가 비활성화되고 제N-1 열 출력 신호(COSN-1)가 활성화된 경우, 행 스위치(SRa)의 양 말단들 및 제N-1 열 스위치(SN-1a)의 양 말단들은 단락된다. 나머지 열 스위치들(S1a, S2a 및 SNa)의 양 말단들은 개방된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우 제N-1 테스트 유닛(DUTN-1a)의 양 말단들은 개방된 것이고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우 제N-1 테스트 유닛(DUTN-1a)의 양 말단들은 단락된 것을 알아낼 수 있다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 인에이블 신호(RTS)가 비활성화되고 제N 열 출력 신호(COSN)가 활성화된 경우, 행 스위치(SRa)의 양 말단들 및 제N 열 스위치(SNa)의 양 말단들은 단락된다. 나머지 열 스위치들(S1a, S2a 내지 SN-1a)의 양 말단들은 개방된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우 제N 테스트 유닛(DUTNa)의 양 말단들은 개방된 것이고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우 제N 테스트 유닛(DUTNa)의 양 말단들은 단락된 것을 알아낼 수 있다.
제1 회로(123a)는 제1 내지 제N 열 스위치(S1a, S2a 내지 SN-1a, SNa) 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)을 포함한다. 제1 회로(123a)에 대하여 도 3을 참조하여 후술한다.
도 3은 도 2의 제1 행 테스트 블록에 포함되는 제1 회로의 일 실시예를 나타내는 회로도이다.
도 3을 참조하면, 제1 열 스위치(S1a)는 제1 패스 트랜지스터(141a) 및 제1 인버터(124a)를 포함한다. 제2 열 스위치(S2a)는 제2 패스 트랜지스터(142a) 및 제2 인버터(125a)를 포함한다. 제N-1 열 스위치(SN-1a)는 제N-1 패스 트랜지스터(143a) 및 제N-1 인버터(126a)를 포함한다. 제N 열 스위치(SNa)는 제N 패스 트랜지스터(144a) 및 제N 인버터(127a)를 포함한다.
제1 패스 트랜지스터(141a)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한다. 제2 패스 트랜지스터(142a)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함한다. 제N-1 패스 트랜지스터(143a)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다. 제N 패스 트랜지스터(144a)는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함한다.
제1 인버터(124a)는 제1 열 출력 신호(COS1)를 반전하여 반전된 제1 열 출력 신호를 생성한다. 제1 트랜지스터(T1)의 드레인 터미널은 제2 노드(121a)에 연결되고, 제1 트랜지스터(T1)의 게이트 터미널에는 제1 열 출력 신호(COS1)가 인가되고, 제1 트랜지스터(T1)의 소스 터미널은 제3 노드(128a)에 연결된다. 제2 트랜지스터(T2)의 드레인 터미널을 제2 노드(121a)에 연결되고, 제2 트랜지스터(T2)의 게이트 터미널에는 상기 반전된 제1 열 출력 신호가 인가되고, 제2 트랜지스터(T2)의 소스 터미널은 제3 노드(128a)에 연결된다. 제1 테스트 유닛(DUT1a)의 제1 말단은 제3 노드(128a)와 연결되고, 제1 테스트 유닛(DUT1a)의 제2 말단은 제1 노드(122a)와 연결된다.
제2 인버터(125a)는 제2 열 출력 신호(COS2)를 반전하여 반전된 제2 열 출력 신호를 생성한다. 제3 트랜지스터(T3)의 드레인 터미널은 제2 노드(121a)에 연결되고, 제3 트랜지스터(T3)의 게이트 터미널에는 제2 열 출력 신호(COS2)가 인가되고, 제3 트랜지스터(T3)의 소스 터미널은 제4 노드(129a)에 연결된다. 제4 트랜지스터(T4)의 드레인 터미널을 제2 노드(121a)에 연결되고, 제4 트랜지스터(T4)의 게이트 터미널에는 상기 반전된 제2 열 출력 신호가 인가되고, 제4 트랜지스터(T4)의 소스 터미널은 제4 노드(129a)에 연결된다. 제2 테스트 유닛(DUT2a)의 제1 말단은 제4 노드(129a)와 연결되고, 제2 테스트 유닛(DUT2a)의 제2 말단은 제1 노드(122a)와 연결된다.
제N-1 인버터(126a)는 제N-1 열 출력 신호(COSN-1)를 반전하여 반전된 제N-1 열 출력 신호를 생성한다. 제5 트랜지스터(T5)의 드레인 터미널은 제2 노드(121a)에 연결되고, 제5 트랜지스터(T5)의 게이트 터미널에는 제N-1 열 출력 신호(COSN-1)가 인가되고, 제5 트랜지스터(T5)의 소스 터미널은 제5 노드(130a)에 연결된다. 제6 트랜지스터(T6)의 드레인 터미널을 제2 노드(121a)에 연결되고, 제6 트랜지스터(T6)의 게이트 터미널에는 상기 반전된 제N-1 열 출력 신호가 인가되고, 제6 트랜지스터(T6)의 소스 터미널은 제5 노드(130a)에 연결된다. 제N-1 테스트 유닛(DUTN-1a)의 제1 말단은 제5 노드(130a)와 연결되고, 제N-1 테스트 유닛(DUTN-1a)의 제2 말단은 제1 노드(122a)와 연결된다.
제N 인버터(127a)는 제N 열 출력 신호(COSN)를 반전하여 반전된 제N 열 출력 신호를 생성한다. 제7 트랜지스터(T7)의 드레인 터미널은 제2 노드(121a)에 연결되고, 제7 트랜지스터(T7)의 게이트 터미널에는 제N 열 출력 신호(COSN)가 인가되고, 제7 트랜지스터(T7)의 소스 터미널은 제6 노드(131a)에 연결된다. 제8 트랜지스터(T8)의 드레인 터미널을 제2 노드(121a)에 연결되고, 제8 트랜지스터(T8)의 게이트 터미널에는 상기 반전된 제N 열 출력 신호가 인가되고, 제8 트랜지스터(T8)의 소스 터미널은 제6 노드(131a)에 연결된다. 제N 테스트 유닛(DUTNa)의 제1 말단은 제6 노드(131a)와 연결되고, 제N 테스트 유닛(DUTNa)의 제2 말단은 제1 노드(122a)와 연결된다.
도 4 내지 7은 도 2의 제1 행 테스트 블록에 포함되는 제1, 2, N-1 및 N 테스트 유닛들의 레이아웃들의 실시예들을 나타내는 도면이다.
도 4는 제1 테스트 유닛(DUT1a)의 레이아웃을 나타낸다. 제1 메탈(132a)은 제1 노드(122a)와 전기적으로 연결되고, 제2 메탈(133a)은 제3 노드(128a)와 전기적으로 연결된다. 제1 메탈(132a)과 제2 메탈(133a)의 거리는 10U(Unit)이다.
도 5는 제2 테스트 유닛(DUT2a)의 레이아웃을 나타낸다. 제3 메탈(134a)은 제1 노드(122a)와 전기적으로 연결되고, 제4 메탈(135a)은 제4 노드(129a)와 전기적으로 연결된다. 제3 메탈(134a)과 제4 메탈(135a)의 거리는 9U이다.
도 6은 제N-1 테스트 유닛(DUTN-1a)의 레이아웃을 나타낸다. 제5 메탈(136a)은 제1 노드(122a)와 전기적으로 연결되고, 제6 메탈(137a)은 제5 노드(130a)와 전기적으로 연결된다. 제5 메탈(136a)과 제6 메탈(137a)의 거리는 5U이다.
도 7은 제N 테스트 유닛(DUTNa)의 레이아웃을 나타낸다. 제7 메탈(138a)은 제1 노드(122a)와 전기적으로 연결되고, 제8 메탈(139a)은 제6 노드(131a)와 전기적으로 연결된다. 제7 메탈(138a)과 제8 메탈(139a)의 거리는 4U이다.
도 4 내지 7 및 도 2를 참조하면, 일 실시예에 있어서, 제1 행 신호(RS1)가 활성화되고, 열 단위 테스트 제어기(160)에 활성화된 열 단위 테스트 인에이블 신호(RTS)가 인가되고, 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우, "제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)이 모두 개방되었다"라는 사실을 한 번의 테스트를 통해서 알아낼 수 있다. 이 경우, 디자인 룰(Design rule) 상에서 메탈 간의 최소 거리가 4U 이하인 것을 알아낼 수 있으며, 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)을 각각 다시 단락 테스트할 필요는 없다.
다른 실시예에 있어서, 제1 행 신호(RS1)가 활성화되고, 열 단위 테스트 제어기(160)에 활성화된 열 단위 테스트 인에이블 신호(RTS)가 인가되고, 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우, "제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)이 모두 개방되지는 않았다"라는 사실을 알아낼 수 있다. 이 경우, 열 단위 테스트 인에이블 신호(RTS)를 비활성화하고 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)을 하나씩 순차적으로 활성화시켜 제1 내지 제N 테스트 유닛들(DUT1a, DUT2a 내지 DUTN-1a, DUTNa)을 각각 다시 단락 테스트해야 한다. 만약 다시 단락 테스트한 결과, 제N-1 테스트 유닛(DUTN-1a)의 제1 및 제2 말단들이 개방되고, 제N 테스트 유닛(DUTNa)의 제1 및 제2 말단들이 단락된 경우, 디자인 룰 상에서 메탈들 간의 최소 거리가 5U임을 알아낼 수 있다.
도 8은 도 1의 테스트 시스템에 포함되는 제1 행 테스트 블록을 나타내는 블록도이다.
도 8을 참조하면, 제1 행 테스트 블록(120b)은 행 스위치(SRb) 및 제1 내지 제2N 열 스위치들(S1b, S2b 내지 SN-1b, SNb, SN+1b, SN+2b 내지 S2N-1b 및 S2Nb)을 더 포함할 수 있다. 도 1의 테스트 시스템(100)에 포함되는 제2 내지 제M 행 테스트 블록(RTC2, RTCM-1, RTCM)은 제1 행 테스트 블록(120b)과 동일 또는 유사한 구조를 가질 수 있다.
행 스위치(SRb)의 제1 말단에는 제1 테스트 신호(TS1)가 인가된다. 행 스위치(SRb)의 제2 말단은 제1 노드(122b)와 연결된다. 행 스위치(SRb)의 제1 및 제2 말단들은 제1 행 신호(RS1)에 기초하여 단락 또는 개방될 수 있다. 제1 내지 제N 열 스위치들(S1b, S2b 내지 SN-1b, SNb)의 제1 말단들이 연결된 제2 노드(121b)에서 제2 테스트 신호(TS2)가 출력된다. 제1 내지 제N 열 스위치들(S1b, S2b 내지 SN-1b, SNb)의 제2 말단들은 각각 제1 내지 제N 테스트 유닛들(DUT1b, DUT2b 내지 DUTN-1b, DUTNb)을 통해 제N+1 내지 제2N 열 스위치들(SN+1b, SN+2b 내지 S2N-1b, S2Nb)의 제1 말단들과 연결된다. 제N+1 내지 제2N 열 스위치들(SN+1b, SN+2b 내지 S2N-1b, S2Nb)의 제2 말단들은 제1 노드(S122b)와 연결된다. 제1 내지 제N 열 스위치들(S1b, S2b 내지 SN-1b, SNb)의 각각의 제1 및 제2 말단들은 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)의 각각에 기초하여 단락 또는 개방된다. 제N+1 내지 제2N 열 스위치들(SN+1b, SN+2b 내지 S2N-1b, S2Nb)의 각각의 제1 및 제2 말단들은 제1 내지 제N 열 출력 신호들(COS1, COS2 내지 COSN-1, COSN)의 각각에 기초하여 단락 또는 개방될 수 있다.
제1 행 테스트 블록(120b)의 동작은 도 2의 제1 행 테스트 블록(120a)의 동작을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 9는 도 1의 테스트 시스템에 포함되는 열 단위 테스트 제어기를 나타내는 블록도이다.
도 9를 참조하면, 열 단위 테스트 제어부(160)는 제1 내지 제N 논리합 게이트들(181, 182, 183 및 184)을 포함할 수 있다. 제1 논리합 게이트(181)는 열 단위 테스트 인에이블 신호(RTS)와 제1 열 신호(CS1)를 논리합(OR) 연산하여 제1 열 출력 신호(COS1)를 생성할 수 있다. 제2 논리합 게이트(182)는 열 단위 테스트 인에이블 신호(RTS)와 제2 열 신호(CS2)를 논리합 연산하여 제2 열 출력 신호(COS2)를 생성할 수 있다. 제N-1 논리합 게이트(183)는 열 단위 테스트 인에이블 신호(RTS)와 제N-1 열 신호(CSN-1)를 논리합 연산하여 제N-1 열 출력 신호(COSN-1)를 생성할 수 있다. 제N 논리합 게이트(184)는 열 단위 테스트 인에이블 신호(RTS)와 제N 열 신호(CSN)를 논리합 연산하여 제N 열 출력 신호(COSN)를 생성할 수 있다.
도 10은 도 1의 테스트 시스템이 구현된 일 실시예를 나타내는 단면도이다.
도 10을 참조하면, 도 1의 테스트 시스템(100)은 실리콘 기판(220)에 구현될 수 있다. 테스트 시스템(100)은 실리콘 기판(220)의 표면 상에 위치하는 복수의 행 입력 신호 메탈들(151, 152), 제1 및 제2 테스트 신호 메탈들(111, 112), 열 단위 테스트 인에이블 신호 메탈(161) 및 복수의 열 입력 신호 메탈들(171, 172)을 포함할 수 있다.
절연층(210)은 실리콘 기판(220) 상에 적층될 수 있다. 절연층(220)은 표면 상에 복수의 행 입력 신호 패드들(PR1, PRP), 제1 및 제2 테스트 신호 패드들(PTS1, PTS2), 열 단위 테스트 인에이블 신호 패드(PRTS) 및 복수의 열 입력 신호 패드들(PC1, PCQ)을 포함할 수 있다. 절연층(210)은 복수의 행 입력 신호 패드들(PR1, PRP)과 복수의 행 입력 신호 메탈들(151, 152)을 각각 연결하는 제1 연결 메탈들(211, 212)을 포함할 수 있다. 절연층(210)은 제1 테스트 신호 패드(PTS1)와 제1 테스트 신호 메탈(111)을 연결하는 제2 연결 메탈(213)을 포함할 수 있다. 절연층(210)은 제2 테스트 신호 패드(PTS2)와 제2 테스트 신호 메탈(112)을 연결하는 제3 연결 메탈(214)을 포함할 수 있다. 절연층(210)은 열 단위 테스트 인에이블 신호 패드(PRTS)와 열 단위 테스트 인에이블 신호 메탈(161)을 연결하는 제4 연결 메탈을 포함할 수 있다. 절연층(210)은 복수의 열 입력 신호 패드들(PC1, PCQ)과 복수의 열 입력 신호 메탈들(171, 172)을 각각 연결하는 제5 연결 메탈들(216, 217)을 포함할 수 있다.
복수의 행 입력 신호들(RIS1, RISP)은 각각 복수의 행 입력 신호 패드들(PR1, PRP), 제1 연결 메탈들(211, 212) 및 복수의 행 입력 신호 메탈들(151, 152)을 통해 행 디코더(150)에 제공될 수 있다. 복수의 열 입력 신호들(CIS1, CISQ)은 각각 복수의 열 입력 신호 패드들(PC1, PCQ), 제5 연결 메탈들(216, 217) 및 복수의 열 입력 신호 메탈들(171, 172)을 통해 열 디코더(170)에 제공될 수 있다. 열 단위 테스트 인에이블 신호(RTS)는 열 단위 테스트 인에이블 신호 패드(PRTS), 제4 연결 메탈(215) 및 열 단위 테스트 인에이블 신호 메탈(161)을 통해 열 단위 테스트 제어부(160)에 제공될 수 있다. 외부 전류원(231)에 의해 생성된 제1 테스트 신호(TS1)는 제1 테스트 신호 패드(PTS1), 제2 연결 메탈(213) 및 제1 테스트 신호 메탈(111)을 통해 테스트 회로(110)에 제공될 수 있다. 테스트 회로(110)에 의해 생성된 제2 테스트 신호(TS2)는 제2 테스트 신호 메탈(112), 제3 연결 메탈(214) 및 제2 테스트 신호 패드(PTS2)를 통해 외부 전류 측정기(232)에 제공될 수 있다.
도 11은 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 11을 참조하면, 테스트 시스템(300)은 행 디코더(350), 열 디코더(360) 및 테스트 회로(310)를 포함한다. 행 디코더(350)는 복수의 행 입력 신호들(RIS1 내지 RISP)에 기초하여 제1 내지 제M 행 신호들(RS1, RS2 내지 RSM-1, RSM) 중 하나를 활성화한다. M은 자연수이다. 열 디코더(360)는 복수의 열 입력 신호들(CIS1 내지 CISQ)에 기초하여 열 단위 테스트 인에이블 신호(RTS) 및 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN) 중 하나를 활성화한다. N은 자연수이다. 테스트 회로(310)는 각각 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)을 구비하는 제1 내지 제M 행 테스트 유닛들(RTC1(320), RTC2 내지 RTCM-1, RTCM)을 포함한다. 제1 내지 제M 행 테스트 블록들(RTC1(320), RTC2 내지 RTCM-1, RTCM)은 각각 제1 내지 제M 행 신호들(RS1, RS2 내지 RSM-1, RSM)에 상응한다. 테스트 회로(310)는 열 단위 테스트 인에이블 신호(RTS)가 활성화된 경우 제1 및 제2 테스트 신호들(TS1, TS2) 및 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN)에 기초하여 제1 내지 제M 행 신호들(RS1, RS2 내지 RSM-1, RSM) 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 제1 내지 제N 테스트 유닛들의 개방 테스트(Open test)를 동시에 수행한다.
열 단위 테스트 인에이블 신호(RTS)가 비활성화된 경우, 테스트 회로(310)는 제1 및 제2 테스트 신호들(TS1, TS2)에 기초하여 제1 내지 제M 행 신호들(RS1, RS2 내지 RSM-1, RSM) 중 활성화된 행 신호 및 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN) 중 활성화된 열 신호에 상응하는 하나의 테스트 유닛의 개방 테스트를 수행한다.
제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)을 동시에 개방 테스트하는 과정과 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)을 하나씩 개방 테스트하는 과정을 도 12를 참조하여 후술한다.
도 12는 도 11의 테스트 시스템에 포함되는 제1 행 테스트 블록을 나타내는 블록도이다.
도 12를 참조하면, 제1 행 테스트 블록(320)은 제1 내지 제3 행 스위치들(SR1, SR2 및 SR3) 및 제1 내지 제2N 열 스위치들(S1 내지 SN-1, SN, SN+1 내지 S2N-1, S2N)을 더 포함할 수 있다. 도 11의 테스트 시스템(300)에 포함되는 제2 내지 제M 행 테스트 블록(RTC2, RTCM-1, RTCM)은 제1 행 테스트 블록(320)과 동일 또는 유사한 구조를 가질 수 있다.
제1 행 스위치(SR1)의 제1 말단에는 제1 테스트 신호(TS1)가 인가된다. 제1 행 스위치(SR1)의 제2 말단은 제1 노드(322)와 연결된다. 제1 행 스위치(SR1)의 제1 및 제2 말단들은 제1 행 신호(RS1)에 기초하여 단락 또는 개방된다. 제L 테스트 유닛(L은 N미만의 자연수)의 제2 말단은 상기 제L+1 테스트 유닛의 제1 말단과 연결된다. 다시 말하면, 제1 테스트 유닛(DUT1)의 제2 말단은 제4 노드(324)를 통해 제2 테스트 유닛의 제1 말단과 연결된다. 제N-1 테스트 유닛(DUTN-1)의 제2 말단은 제6 노드(326)을 통해 제N 테스트 유닛(DUTN)의 제1 말단과 연결된다. 제2 행 스위치(SR2)의 제1 말단은 제1 노드(322)와 연결된다. 제2 행 스위치(SR2)의 제2 말단은 제1 테스트 유닛(DUT1)의 제1 말단과 제3 노드(323)을 통해 연결된다. 제2 행 스위치(SR2)의 제1 및 제2 말단들은 열 단위 테스트 인에이블 신호(RTS)에 기초하여 단락 또는 개방된다. 제3 행 스위치(SR3)의 제1 말단은 제N 테스트 유닛(DUTN)의 제2 말단과 제7 노드(327)을 통해 연결된다. 제3 행 스위치(SR3)의 제2 말단에 연결된 제2 노드(321)에서 제2 테스트 신호(TS2)가 출력된다. 제3 행 스위치(SR3)의 제1 및 제2 말단들은 열 단위 테스트 인에이블 신호(RTS)에 기초하여 단락 또는 개방된다. 제1 내지 제N 열 스위치들(S1 내지 SN-1, SN)의 제1 말단들은 제2 노드(321)에 연결된다. 제1 내지 제N 열 스위치들(S1 내지 SN-1, SN)의 제2 말단들은 각각 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)의 제2 말단들에 연결된다. 제1 내지 제N 열 스위치들(S1 내지 SN-1, SN)의 각각의 제1 및 제2 말단들은 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN)의 각각에 기초하여 단락 또는 개방될 수 있다. 제N+1 내지 제2N 열 스위치들(SN+1 내지 S2N-1, S2N)의 제1 말단들은 제1 노드(322)에 연결된다. 제N+1 내지 제2N 열 스위치들(SN+1 내지 S2N-1, S2N)의 제2 말단들은 각각 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)의 제1 말단들에 각각 연결된다. N+1 내지 제2N 열 스위치들(SN+1 내지 S2N-1, S2N)의 각각의 제1 및 제2 말단들은 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN)의 각각에 기초하여 단락 또는 개방될 수 있다.
제1 행 신호(RS1)가 활성화된 경우에 제1 행 스위치(SR1)의 제1 및 제2 말단들은 단락되고, 제1 행 신호(RS1)가 비활성화된 경우에 제1 행 스위치(SR1)의 제1 및 제2 말단은 개방되고, 열 단위 테스트 인에이블 신호(RTS)가 활성화된 경우에 제2 행 스위치(SR2)의 제1 및 제2 말단들은 단락되고, 열 단위 테스트 인에이블 신호(RTS)가 비활성화된 경우에 제2 행 스위치(SR2)의 제1 및 제2 말단들은 개방되고, 열 단위 테스트 인에이블 신호(RTS)가 활성화된 경우에 제3 행 스위치(SR3)의 제1 및 제2 말단들은 단락되고, 열 단위 테스트 인에이블 신호(RTS)가 비활성화된 경우에 제3 행 스위치(SR3)의 제1 및 제2 말단들은 개방되고, 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN)의 각각이 활성화된 경우에 제1 내지 제2N 열 스위치들(S1 내지 SN-1, SN, SN+1 내지 S2N-1, S2N)의 각각의 제1 및 제2 말단들은 단락되고, 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN)의 각각이 비활성화된 경우에 제1 내지 제2N 열 스위치들(S1 내지 SN-1, SN, SN+1 내지 S2N-1, S2N)의 각각의 제1 및 제2 말단들은 개방될 수 있다.
일 실시예에 있어서, 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)은 동일한 회로 구성을 가지되, 서로 상이한 레이아웃 패턴을 가질 수 있다. 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)의 레이아웃들의 실시예들은 도 13 내지 15를 참조하여 후술한다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 인에이블 신호(RTS)가 활성화된 경우, 제1 행 스위치(SR1)의 제1 및 제2 말단들, 제2 행 스위치(SR2)의 제1 및 제2 말단들 및 제3 행 스위치(SR3)의 제1 및 제2 말단들은 모두 단락된다. 열 단위 테스트 인에이블 신호(RTS)가 활성화되었으므로, 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN)은 비활성화되고, 제1 내지 제2N 열 스위치들(S1 내지 SN-1, SN, SN+1 내지 S2N-1, S2N)의 각각의 제1 및 제2 말단들은 모두 개방된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우, 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)의 각각의 제1 및 제2 말단들은 모두 단락된 것이고, 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)의 개방 테스트의 결과는 성공을 나타낸다. 다시 말해서, "제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)이 모두 단락되었다"라는 사실을 한 번의 테스트를 통해서 알아낼 수 있다.
제1 테스트 신호(TS1)로서 입력 전류를 인가하고 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우, 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN) 중 적어도 하나의 양 말단이 개방된 것이고, 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)의 개방 테스트의 결과는 실패를 나타낸다. 다시 말해서, "제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)이 모두 단락되지는 않았다"라는 사실을 알아낼 수 있다. 이 경우, 열 단위 테스트 인에이블 신호(RTS)를 비활성화하고 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN)을 하나씩 순차적으로 활성화시켜 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)을 각각 다시 개방 테스트할 수 있다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 인에이블 신호(RTS)가 비활성화되고 제1 열 신호(CS1)가 활성화되고, 나머지 열 신호들(CSN-1, CSN)이 비활성화된 경우, 제1 행 스위치(RS1)의 제1 및 제2 말단들, 제1 열 스위치(S1)의 제1 및 제2 말단들 및 제N+1 열 스위치(SN+1)의 제1 및 제2 말단들은 단락된다. 제2 행 스위치(SR2)의 제1 및 제2 말단들, 제3 행 스위치(SR3)의 제1 및 제2 말단들 및 나머지 열 스위치들(SN-1, SN, S2N-1 및 S2N)의 각각의 제1 및 제2 말단들은 개방된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우 제1 테스트 유닛(DUT1)의 제1 및 제2 말단들은 단락된 것이고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우 제1 테스트 유닛(DUT1)의 제1 및 제2 말단들은 개방된 것을 알아낼 수 있다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 인에이블 신호(RTS)가 비활성화되고 제N-1 열 신호(CSN-1)가 활성화되고, 나머지 열 신호들(CS1, CSN)이 비활성화된 경우, 제1 행 스위치(RS1)의 제1 및 제2 말단들, 제N-1 열 스위치(SN-1)의 제1 및 제2 말단들 및 제2N-1 열 스위치(S2N-1)의 제1 및 제2 말단들은 단락된다. 제2 행 스위치(SR2)의 제1 및 제2 말단들, 제3 행 스위치(SR3)의 제1 및 제2 말단들 및 나머지 열 스위치들(S1, SN+1, SN 및 S2N)의 각각의 제1 및 제2 말단들은 개방된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우 제N-1 테스트 유닛(DUTN-1)의 제1 및 제2 말단들은 단락된 것이고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우 제2 테스트 유닛(DUTN-1)의 제1 및 제2 말단들은 개방된 것을 알아낼 수 있다.
제1 행 신호(RS1)가 활성화되고 열 단위 테스트 인에이블 신호(RTS)가 비활성화되고 제N 열 신호(CSN)가 활성화되고, 나머지 열 신호들(CS1, CSN-1)이 비활성화된 경우, 제1 행 스위치(RS1)의 제1 및 제2 말단들, 제N 열 스위치(SN)의 제1 및 제2 말단들 및 제2N 열 스위치(S2N)의 제1 및 제2 말단들은 단락된다. 제2 행 스위치(SR2)의 제1 및 제2 말단들, 제3 행 스위치(SR3)의 제1 및 제2 말단들 및 나머지 열 스위치들(S1, SN+1, SN-1 및 S2N-1)의 각각의 제1 및 제2 말단들은 개방된다. 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우 제N 테스트 유닛(DUTN)의 제1 및 제2 말단들은 단락된 것이고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우 제N 테스트 유닛(DUTN)의 제1 및 제2 말단들은 개방된 것을 알아낼 수 있다.
도 13 내지 15는 도 12의 제1 행 테스트 블록에 포함되는 제1, N-1 및 N 테스트 유닛들의 레이아웃들(Layouts)의 실시예들을 나타내는 도면이다.
도 13은 제1 테스트 유닛(DUT1)의 레이아웃을 나타낸다. 제1 메탈(331)은 제1 테스트 유닛(DUT1)의 제1 말단으로서 제3 노드(323)에 연결되고, 제3 메탈(335)은 제1 테스트 유닛(DUT1)의 제2 말단으로서 제4 노드(324)에 연결되고, 제2 메탈(333)은 제1 메탈(331)과 제1 컨택(332)을 통해 연결되고, 제2 메탈(333)은 제3 메탈(335)과 제2 컨택(334)을 통해 연결된다. 제1 컨택(332) 및 제2 컨택(334)은 각각 4U * 4U의 크기를 가진다.
도 14는 제N-1 테스트 유닛(DUTN-1)의 레이아웃을 나타낸다. 제4 메탈(336)은 제N-1 테스트 유닛(DUTN-1)의 제1 말단으로서 제5 노드(325)에 연결되고, 제6 메탈(340)은 제N-1 테스트 유닛(DUTN-1)의 제2 말단으로서 제6 노드(326)에 연결되고, 제5 메탈(338)은 제4 메탈(336)과 제3 컨택(337)을 통해 연결되고, 제5 메탈(338)은 제6 메탈(340)과 제4 컨택(339)을 통해 연결된다. 제3 컨택(337) 및 제4 컨택(339)은 각각 3U * 3U의 크기를 가진다.
도 15는 제N 테스트 유닛(DUTN)의 레이아웃을 나타낸다. 제7 메탈(341)은 제N 테스트 유닛(DUTN)의 제1 말단으로서 제6 노드(326)에 연결되고, 제9 메탈(345)은 제N 테스트 유닛(DUTN)의 제2 말단으로서 제7 노드(327)에 연결되고, 제8 메탈(343)은 제7 메탈(341)과 제5 컨택(342)을 통해 연결되고, 제8 메탈(343)은 제9 메탈(345)과 제6 컨택(344)을 통해 연결된다. 제5 컨택(342) 및 제6 컨택(344)은 각각 2U * 2U의 크기를 가진다.
도 12 내지 15를 참조하면, 일 실시예에 있어서, 제1 행 신호(RS1)가 활성화 되고, 열 단위 테스트 인에이블 신호(RTS)가 활성화되고, 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되는 경우, "제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)이 모두 단락되었다"라는 사실을 한 번의 테스트를 통해서 알아낼 수 있다. 이 경우, 디자인 룰 상에서 컨택의 최소 크기는 2U * 2U이하 인 것을 알아낼 수 있으며, 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)을 각각 다시 개방 테스트할 필요는 없다.
제1 행 신호(RS1)가 활성화되고, 열 단위 테스트 인에이블 신호(RTS)가 활성화되고, 제1 테스트 신호(TS1)로서 입력 전류를 인가하고, 제2 테스트 신호(TS2)로서 입력 전류가 측정되지 않는 경우, "제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)이 모두 단락되지는 않았다"라는 사실을 알아낼 수 있다. 이 경우, 열 단위 테스트 인에이블 신호(RTS)를 비활성화하고 제1 내지 제N 열 신호들(CS1 내지 CSN-1, CSN)을 하나씩 순차적으로 활성화시켜 제1 내지 제N 테스트 유닛들(DUT1 내지 DUTN-1, DUTN)을 각각 다시 개방 테스트해야 한다. 만약 다시 테스트한 결과, 제N-1 테스트 유닛(DUTN-1)의 제1 및 제2 말단들이 단락되고, 제N 테스트 유닛(DUTN)의 제1 및 제2 말단들이 개방된 경우, 디자인 룰 상에서 컨택의 최소 크기는 3U * 3U인 것을 알 수 있다.
도 16은 도 11의 테스트 시스템이 구현된 일 실시예를 나타내는 단면도이다.
도 16을 참조하면, 도 11의 테스트 시스템(300)은 실리콘 기판(420) 에 구현될 수 있다. 테스트 시스템(300)은 상기 실리콘 기판(420)의 표면 상에 위치하는 복수의 행 입력 신호 메탈들(351, 352), 제1 및 제2 테스트 신호 메탈들(311, 312) 및 복수의 열 입력 신호 메탈들(361, 362)을 포함할 수 있다.
절연층(410)은 실리콘 기판(420) 상에 적층될 수 있다. 절연층(410)은 표면 상에 복수의 행 입력 신호 패드들(PR1, PRP), 제1 및 제2 테스트 신호 패드들(PTS1, PTS2) 및 복수의 열 입력 신호 패드들(PC1, PCQ)을 포함할 수 있다. 절연층(410)은 복수의 행 입력 신호 패드들(PR1, PRP)과 복수의 행 입력 신호 메탈들(351, 352)을 각각 연결하는 제1 연결 메탈들(411, 412)을 포함할 수 있다. 절연층(410)은 제1 테스트 신호 패드(PTS1)와 제1 테스트 신호 메탈(311)을 연결하는 제2 연결 메탈(413)을 포함할 수 있다. 절연층(410)은 제2 테스트 신호 패드(PTS2)와 제2 테스트 신호 메탈(312)을 연결하는 제3 연결 메탈(414)을 포함할 수 있다. 절연층(410)은 복수의 열 입력 신호 패드들(PC1, PCQ)과 복수의 열 입력 신호 메탈들(361, 362)을 각각 연결하는 제4 연결 메탈들(415, 416)을 포함할 수 있다.
복수의 행 입력 신호들(RIS1, RISP)은 각각 복수의 행 입력 신호 패드들(PR1, PRP), 제1 연결 메탈들(411, 412) 및 복수의 행 입력 신호 메탈들(351, 352)을 통해 행 디코더(350)에 제공될 수 있다. 복수의 열 입력 신호들(CIS1, CISQ)은 각각 복수의 열 입력 신호 패드들(PC1, PCQ), 제4 연결 메탈들(415, 416) 및 복수의 열 입력 신호 메탈들(361, 362)을 통해 열 디코더(360)에 제공될 수 있다. 외부 전류원(431)에 의해 생성된 제1 테스트 신호(TS1)는 제1 테스트 신호 패드(PTS1), 제2 연결 메탈(413) 및 제1 테스트 신호 메탈(311)을 통해 테스트 회로(310)에 제공될 수 있다. 테스트 회로(310)에 의해 생성된 제2 테스트 신호(TS2)는 제2 테스트 신호 메탈(312), 제3 연결 메탈(414) 및 제2 테스트 신호 패드(PTS2)를 통해 외부 전류 측정기(432)에 제공될 수 있다.
본 발명은 반도체 제조 공정의 디자인 룰(Design rule)을 테스트하는 테스트 시스템에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 행 입력 신호들에 기초하여 제1 내지 제M 행 신호들(M은 자연수) 중 하나를 활성화하는 행 디코더;
    복수의 열 입력 신호들에 기초하여 제1 내지 제N 열 신호들(N은 자연수) 중 하나를 활성화하는 열 디코더;
    열 단위 테스트 인에이블 신호가 활성화된 경우 활성화된 제1 내지 제N 열 출력 신호들을 출력하고, 상기 열 단위 테스트 인에이블 신호가 비활성화된 경우 상기 제1 내지 제N 열 신호들을 각각 상기 제1 내지 제N 열 출력 신호들로서 출력하는 열 단위 테스트 제어부; 및
    각각 제1 내지 제N 테스트 유닛들을 구비하는 제1 내지 제M 행 테스트 블록들을 갖는 테스트 회로를 포함하고,
    상기 제1 내지 제M 행 테스트 블록들은 각각 상기 제1 내지 제M 행 신호들에 상응하고, 상기 테스트 회로는 상기 열 단위 테스트 인에이블 신호가 활성화된 경우 제1 및 제2 테스트 신호들 및 상기 제1 내지 제N 열 출력 신호들에 기초하여 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 상기 제1 내지 제N 테스트 유닛들의 단락 테스트(Short test)를 동시에 수행하는 테스트 시스템(Test system).
  2. 제1 항에 있어서,
    상기 열 단위 테스트 인에이블 신호가 비활성화된 경우, 상기 테스트 회로는 상기 제1 및 제2 테스트 신호들에 기초하여 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호 및 상기 제1 내지 제N 열 출력 신호들 중 활성화된 열 출력 신호에 상응하는 하나의 테스트 유닛의 단락 테스트를 수행하는 테스트 시스템.
  3. 제1 항에 있어서,
    상기 제1 테스트 신호로서 입력 전류를 인가하고 상기 제2 테스트 신호로서 상기 입력 전류가 측정되지 않는 경우, 상기 제1 내지 제N 테스트 유닛들의 단락 테스트의 결과는 성공이고,
    상기 제1 테스트 신호로서 상기 입력 전류를 인가하고 상기 제2 테스트 신호로서 상기 입력 전류가 측정되는 경우, 상기 제1 내지 제N 테스트 유닛들의 단락 테스트의 결과는 실패이고,
    상기 제1 내지 제N 테스트 유닛들의 단락 테스트의 결과가 실패인 경우, 상기 열 단위 테스트 인에이블 신호는 비활성화되고, 상기 테스트 회로는 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 유닛에 포함되는 상기 제1 내지 제N 테스트 유닛들을 하나씩 다시 단락 테스트하는 테스트 시스템.
  4. 제1 항에 있어서,
    상기 제K 행 테스트 블록(K는 M이하의 자연수)은 행 스위치 및 제1 내지 제N 열 스위치들을 더 포함하고,
    상기 행 스위치의 제1 말단에는 상기 제1 테스트 신호가 인가되고, 상기 행 스위치의 제2 말단은 제1 노드와 연결되고, 상기 행 스위치의 제1 및 제2 말단들은 상기 제K 행 신호에 기초하여 단락 또는 개방되고,
    상기 제1 내지 제N 열 스위치들의 제1 말단들이 연결된 제2 노드에서 상기 제2 테스트 신호가 출력되고, 상기 제1 내지 제N 열 스위치들의 제2 말단들은 각각 상기 제1 내지 제N 테스트 유닛들을 통해 상기 제1 노드와 연결되고, 상기 제1 내지 제N 열 스위치들의 각각의 제1 및 제2 말단들은 상기 제1 내지 제N 열 출력 신호들의 각각에 기초하여 단락 또는 개방되는 테스트 시스템.
  5. 제1 항에 있어서,
    상기 테스트 시스템은 실리콘 기판(Substrate)에 구현되고, 절연층은 상기 실리콘 기판 상에 적층되며,
    상기 테스트 시스템은 상기 실리콘 기판의 표면 상에 위치하는 복수의 행 입력 신호 메탈들, 제1 및 제2 테스트 신호 메탈들, 열 단위 테스트 인에이블 신호 메탈 및 복수의 열 입력 신호 메탈들을 포함하고,
    상기 절연층은 표면 상에 복수의 행 입력 신호 패드들, 제1 및 제2 테스트 신호 패드들, 열 단위 테스트 인에이블 신호 패드 및 복수의 열 입력 신호 패드들을 포함하고,
    상기 절연층은 상기 복수의 행 입력 신호 패드들과 상기 복수의 행 입력 신호 메탈들을 각각 연결하는 제1 연결 메탈들, 상기 제1 테스트 신호 패드와 상기 제1 테스트 신호 메탈을 연결하는 제2 연결 메탈, 상기 제2 테스트 신호 패드와 상기 제2 테스트 신호 메탈을 연결하는 제3 연결 메탈, 상기 열 단위 테스트 인에이블 신호 패드와 상기 열 단위 테스트 인에이블 신호 메탈을 연결하는 제4 연결 메탈 및 상기 복수의 열 입력 신호 패드들과 상기 복수의 열 입력 신호 메탈들을 각각 연결하는 제5 연결 메탈들을 포함하고,
    상기 복수의 행 입력 신호들은 각각 상기 복수의 행 입력 신호 패드들, 상기 제1 연결 메탈들 및 상기 복수의 행 입력 신호 메탈들을 통해 상기 행 디코더에 제공되고, 상기 복수의 열 입력 신호들은 각각 상기 복수의 열 입력 신호 패드들, 상기 제5 연결 메탈들 및 상기 복수의 열 입력 신호 메탈들을 통해 상기 열 디코더에 제공되고, 상기 열 단위 테스트 인에이블 신호는 상기 열 단위 테스트 인에이블 신호 패드, 상기 제4 연결 메탈 및 상기 열 단위 테스트 인에이블 신호 메탈을 통해 상기 열 단위 테스트 제어부에 제공되고, 외부 전류원에 의해 생성된 상기 제1 테스트 신호는 상기 제1 테스트 신호 패드, 상기 제2 연결 메탈 및 상기 제1 테스트 신호 메탈을 통해 상기 테스트 회로에 제공되고, 상기 테스트 회로에 의해 생성된 상기 제2 테스트 신호는 상기 제2 테스트 신호 메탈, 상기 제3 연결 메탈 및 상기 제2 테스트 신호 패드를 통해 외부 전류 측정기에 제공되는 테스트 시스템.
  6. 제1 항에 있어서,
    상기 열 단위 테스트 제어부는 제1 내지 제N 논리합 게이트들을 포함하고,
    상기 제1 내지 제N 논리합 게이트들은 상기 열 단위 테스트 인에이블 신호와 상기 제1 내지 제N 열 신호들을 각각 논리합 연산하여 상기 제1 내지 제N 열 출력 신호들을 생성하는 테스트 시스템.
  7. 복수의 행 입력 신호들에 기초하여 제1 내지 제M 행 신호들(M은 자연수) 중 하나를 활성화하는 행 디코더;
    복수의 열 입력 신호들에 기초하여 열 단위 테스트 인에이블 신호 및 제1 내지 제N 열 신호들(N은 자연수) 중 하나를 활성화하는 열 디코더;
    각각 제1 내지 제N 테스트 유닛들을 구비하는 제1 내지 제M 행 테스트 유닛들을 갖는 테스트 회로를 포함하고,
    상기 제1 내지 제M 행 테스트 블록들은 각각 상기 제1 내지 제M 행 신호들에 상응하고, 상기 테스트 회로는 상기 열 단위 테스트 인에이블 신호가 활성화된 경우 제1 및 제2 테스트 신호들 및 상기 제1 내지 제N 열 신호들에 기초하여 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 상기 제1 내지 제N 테스트 유닛들의 개방 테스트(Open test)를 동시에 수행하는 테스트 시스템(Test system).
  8. 제7 항에 있어서,
    상기 열 단위 테스트 인에이블 신호가 비활성화된 경우, 상기 테스트 회로는 상기 제1 및 제2 테스트 신호들에 기초하여 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호 및 상기 제1 내지 제N 열 신호들 중 활성화된 열 신호에 상응하는 하나의 테스트 유닛의 개방 테스트를 수행하는 테스트 시스템.
  9. 제7 항에 있어서,
    상기 제1 테스트 신호로서 입력 전류를 인가하고 상기 제2 테스트 신호로서 상기 입력 전류가 측정되는 경우, 상기 제1 내지 제N 테스트 유닛들의 개방 테스트의 결과는 성공이고,
    상기 제1 테스트 신호로서 상기 입력 전류를 인가하고 상기 제2 테스트 신호로서 상기 입력 전류가 측정되지 않는 경우, 상기 제1 내지 제N 테스트 유닛들의 개방 테스트의 결과는 실패이고,
    상기 제1 내지 제N 테스트 유닛들의 개방 테스트의 결과가 실패인 경우, 상기 열 단위 테스트 인에이블 신호는 비활성화되고, 상기 테스트 회로는 상기 제1 내지 제M 행 신호들 중 활성화된 행 신호에 상응하는 행 테스트 블록에 포함되는 상기 제1 내지 제N 테스트 유닛들을 하나씩 다시 개방 테스트하는 테스트 시스템.
  10. 제7 항에 있어서,
    상기 제K 행 테스트 블록(K는 M이하의 자연수)은 제1 내지 제3 행 스위치들 및 제1 내지 제2N 열 스위치들을 더 포함하고,
    상기 제1 행 스위치의 제1 말단에는 상기 제1 테스트 신호가 인가되고, 상기 제1 행 스위치의 제2 말단은 제1 노드와 연결되고, 상기 제1 행 스위치의 제1 및 제2 말단들은 상기 제K 행 신호에 기초하여 단락 또는 개방되고,
    상기 제L 테스트 유닛(L은 N미만의 자연수)의 제2 말단은 상기 제L+1 테스트 유닛의 제1 말단과 연결되고,
    상기 제2 행 스위치의 제1 말단은 상기 제1 노드와 연결되고, 상기 제2 행 스위치의 제2 말단은 상기 제1 테스트 유닛의 제1 말단과 연결되고, 상기 제2 행 스위치의 제1 및 제2 말단들은 상기 열 단위 테스트 인에이블 신호에 기초하여 단락 또는 개방되고,
    상기 제3 행 스위치의 제1 말단은 상기 제N 테스트 유닛의 제2 말단과 연결되고, 상기 제3 행 스위치의 제2 말단에 연결된 제2 노드에서 상기 제2 테스트 신호가 출력되고, 상기 제3 행 스위치의 제1 및 제2 말단들은 상기 열 단위 테스트 인에이블 신호에 기초하여 단락 또는 개방되고,
    상기 제1 내지 제N 열 스위치들의 제1 말단들은 상기 제2 노드에 연결되고, 상기 제1 내지 제N 열 스위치들의 제2 말단들은 각각 상기 제1 내지 제N 테스트 유닛들의 제2 말단들에 연결되고, 상기 제1 내지 제N 열 스위치들의 각각의 제1 및 제2 말단들은 상기 제1 내지 제N 열 신호들의 각각에 기초하여 단락 또는 개방되고,
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