JP2006118995A - 半導体集積回路 - Google Patents

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豊 奥井
Kenji Terui
健二 照井
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Abstract

【課題】 入力バッファ回路用のテスト回路を備える従来の半導体集積回路では、入力バッファ回路を一つ一つ選択してテストを行う必要があるので、多数の入力バッファ回路のテストを行う場合、テスト時間が増大してしまう可能性があった。
【解決手段】 本願発明の半導体集積回路は、入力される複数の第１の信号が全て第１の論理状態の場合とその他の場合とで異なる論理状態の信号を出力する第１の多入力論理回路と、入力される複数の第１の信号が全て第１の論理状態とは異なる第２の論理状態の場合とその他の場合とで異なる論理状態の信号を出力する第２の多入力論理回路とを備えるテスト回路を有する。
【選択図】 図１

Description

本願発明は、半導体集積回路に関するものであり、特に、複数の入力バッファ回路の電気的特性テストを行うテスト回路を備えた半導体集積回路に関するものである。
従来、入力バッファ回路用のテスト回路を備えた半導体集積回路として、複数の入力バッファ回路から出力される信号をマルチプレクサにより選択して直接出力端子に出力し、選択された入力バッファ回路の電気的特性を測定する構成が知られている。（例えば、特許文献１参照）。
特開平５−１２６９０８号公報
しかしながら、特許文献１に開示された技術では、入力バッファ回路を一つ一つ選択してテストを行う必要があるので、多数の入力バッファ回路のテストを行う場合、テスト時間が増大してしまう可能性があった。
上述した課題を解決する為、本願発明の半導体集積回路は、入力される複数の第１の信号が全て第１の論理状態の場合とその他の場合とで異なる論理状態の信号を出力する第１の多入力論理回路と、入力される複数の第１の信号が全て第１の論理状態とは異なる第２の論理状態の場合とその他の場合とで異なる論理状態の信号を出力する第２の多入力論理回路とを備えるテスト回路を有する。
本願発明によれば、複数の入力バッファ回路の電気的特性テストを、テスト時間を大幅に増大させることなく行うことが可能となる。
以下、本願発明の実施例について図面を参照して詳細に説明する。なお、全図面を通して同様の構成には同様の符号を付与する。
図１は本願発明の実施例１における半導体集積回路を示す図である。
本願発明の半導体集積回路は、入力信号がそれぞれ供給される入力端子１００を複数有する。
さらに、本願発明では、入力端子１００に供給された入力信号に応じた信号をそれぞれ出力する複数の入力バッファ回路２００を有し、入力バッファ回路２００から出力された複数の信号が入力される内部論理回路３００を有する。
入力バッファ回路２００には、内部論理回路３００を駆動する内部電源電位および接地電位が供給され、入力端子１００に供給された入力信号に応じて、Ｈレベル、若しくは、Ｌレベルの信号を内部論理回路３００に出力する。
内部論理回路３００は所定の機能を有し、入力バッファ回路２００からそれぞれ出力される出力信号に応じて所定の出力信号を複数の出力端子４００に出力する。
さらに、本願発明では、入力バッファ回路２００から出力された複数の信号が入力されるテスト回路５００を有する。
テスト回路５００は、入力バッファ回路２００から出力された複数の信号に応じた出力信号を出力端子４００に出力する。
本願発明では、テスト回路５００は、入力される複数の信号が全て第１の論理状態の場合と、その他の場合とで、異なる論理状態の信号を出力する第１の多入力論理回路５１０と、入力される複数の信号が全て前記第１の論理状態とは異なる第２の論理状態の場合と、その他の場合とで、異なる論理状態の信号を出力する第２の多入力論理回路５２０とを有する。
入力バッファ回路２００から出力された複数の信号は、第１の多入力論理回路５１０と第２の多入力論理回路５２０とにそれぞれ入力され、各多入力論理回路の出力信号は出力端子４００に出力される。
本願発明では、第１の多入力論理回路５１０はＡＮＤ論理回路により構成され、図２の真理値表で示されるように、入力信号の論理状態が全てＨレベルではない場合、すなわち、一つでもＬレベルの入力信号を含む場合には、Ｌレベルの信号を出力し、入力信号の論理状態が全てＨレベルの場合、Ｈレベルの信号を出力する。
さらに、第２の多入力論理回路５２０はＮＯＲ論理回路により構成され、図３の真理値表で示されるように、入力信号の論理状態が全てＬレベルではない場合、すなわち、一つでもＨレベルの入力信号を含む場合には、Ｌレベルの信号を出力し、入力信号の論理状態が全てＬレベルの場合、Ｈレベルの信号を出力する。
次に、本願発明の半導体集積回路のテスト動作について説明する。
入力端子１００には入力バッファ回路２００の電気的特性をテストする為のテスト信号が供給される。
本願発明では、入力バッファ回路２００が所定の電位に応じて適正に動作するかをテストする為に、例えば、Ｈレベル側のテストを行う場合には所定電圧（ＶＩＨ）が、Ｌレベル側のテストを行う場合には所定電位（ＶＩＬ）がそれぞれ入力バッファ回路２００に供給される。
次に、テスト回路５００の動作を、ＶＩＨが供給された時に入力バッファ回路２００からＨレベルの信号が出力され、ＶＩＬが供給された時に入力バッファ回路２００からＬレベルの信号が出力される構成の場合を例にして説明する。
ＶＩＨが入力端子１００に入力された場合、入力バッファ回路２００が全て正常に動作する際には、入力バッファ回路２００の出力信号は全て“Ｈ”レベルとなり、第１の多入力回路５１０の出力は“Ｈ”となる。
また、入力バッファ回路２００のどれか一つにでも不良がある場合には、入力バッファ回路２００の出力信号は全て“Ｈ”レベルとならずに、第１の多入力回路５１０の出力は“Ｌ”となる。
これにより、第１の多入力回路５１０の出力を測定することにより、入力バッファ回路２００のＨレベル側の動作テストを行うことが可能となる。
さらに、ＶＩＬが入力端子１００に入力された場合、入力バッファ回路２００が全て正常に動作する際には、入力バッファ回路２００の出力信号は全てＬレベルとなり、第２の多入力回路５２０の出力はＨとなる。
また、入力バッファ回路２００のどれか一つにでも不良がある場合には、入力バッファ回路２００の出力信号は全てＬレベルとならずに、第２の多入力回路５２０の出力はＬレベルとなる。
これにより、第２の多入力回路５２０の出力を測定することにより、入力バッファ回路２００のＬレベル側の動作テストを行うことが可能となる。
このように、本願発明では、複数の入力バッファ回路２００の電気的特性テスト、特に、入力バッファ回路２００のＨレベル側の動作テストとＬレベル側の動作テストとを、一括して行うことが可能となり、テスト時間を大幅に低減させることが可能となります。
また、ＶＩＨが供給された時に入力バッファ回路２００からＬレベルの信号が出力され、ＶＩＬが供給された時に入力バッファ回路２００からＨレベルの信号が出力される構成の場合には、第１の多入力回路５１０の出力を測定することにより、入力バッファ回路２００のＬレベル側の動作テストが行われ、第２の多入力回路５２０の出力を測定することにより、入力バッファ回路２００のＨレベル側の動作テストが行われる。
図２は本願発明の実施例２における半導体集積回路を示す図である。
本願発明の実施例２の半導体集積回路は、図２に示されるように、テスト回路５００は、第１の多入力論理回路５１０および第２の多入力論理回路５２０の出力信号が入力され、第１の多入力論理回路５１０の出力信号と、第２の多入力論理回路５２０の出力信号とのいずれかを選択して出力するセレクタ回路５３０を有する。
セレクタ回路５３０には外部から制御信号Ｓｅｌが供給され、この制御信号Ｓｅｌに応じて、第１の多入力論理回路５１０の出力信号と、第２の多入力論理回路５２０の出力信号とのいずれかが出力端子４００に出力される。
つまり、セレクタ回路５３０により、入力バッファ回路２００のＨレベル側の動作テストを行う時と、Ｌレベル側の動作テストを行う時とで、出力端子４００に出力される信号が切り替わる。
これにより、同じ出力端子４００を用いて、Ｈレベル側の動作テストとＬレベル側の動作テストとを行うことが可能となる。
このように、実施例２の本願発明では、測定用の出力端子４００の個数を低減することが可能となり、出力端子の数に余裕のないような場合においても発明を実現させることが可能となる。
図５は本願発明の実施例３における半導体集積回路を示す図である。
本願発明の実施例３の半導体集積回路は、図５に示されるように、テスト回路５００は、第１の多入力論理回路５１０の出力信号が入力される第１のレジスタ５４０と、第２の多入力論理回路５２０の出力信号が入力される第２のレジスタ５５０とを有する。
この構成によれば、入力バッファ回路２００のＨレベル側およびＬレベル側の動作テストを、それぞれ複数のレベルに対して行う場合において、対応する各多入力論理回路の複数の出力信号を、レジスタ５４０およびレジスタ５５０により、それぞれデータとして出力端子４００に出力することが可能となり、このデータを測定することのみにより複数のレベルに対しての動作テストを行うことが可能となる。
つまり、実施例３の本願発明では、テスト時間を大幅に増大させることなく、入力バッファ回路２００のＨレベル側およびＬレベル側の動作テストを、複数のレベルに対して行うことが可能となる。
本願発明の実施例１における半導体集積回路を説明する図。 本願発明の実施例１における半導体集積回路の動作を説明する真理値図。 本願発明の実施例１における半導体集積回路を動作を説明する真理値図。 本願発明の実施例２における半導体集積回路を説明する図。 本願発明の実施例３における半導体集積回路を説明する図。
符号の説明
１００ 入力端子
２００ 入力バッファ回路
３００ 内部論理回路
４００ 出力端子
５００ テスト回路
５１０ 第１の多入力論理回路
５２０ 第２の多入力論理回路
５３０ セレクタ回路
５４０ 第１のレジスタ
５５０ 第２のレジスタ

Claims (4)

  1. 入力信号がそれぞれ供給される複数の入力端子と、
    前記入力端子に供給された前記入力信号に応じて第１の信号をそれぞれ出力する複数のバッファ回路と、
    前記バッファ回路から出力された複数の前記第１の信号が入力される内部論理回路と、
    前記バッファ回路から出力された複数の前記第１の信号が入力されるテスト回路とを有し、
    前記テスト回路は、
    入力される複数の前記第１の信号が全て第１の論理状態の場合と、その他の場合とで、異なる論理状態の出力信号を出力する第１の多入力論理回路と、
    入力される複数の前記第１の信号が全て前記第１の論理状態とは異なる第２の論理状態の場合と、その他の場合とで、異なる論理状態の出力信号を出力する第２の多入力論理回路と、
    を備えることを特徴とする半導体集積回路。
  2. 前記第１の多入力論理回路はＡＮＤ論理回路により構成され、前記第２の多入力論理回路はＮＯＲ論理回路により構成されていることを特徴とする請求項１記載の半導体集積回路。
  3. 前記テスト回路は、
    前記第１の多入力論理回路および前記第２の多入力論理回路の前記出力信号が入力され、該第１の多入力論理回路の該出力信号と、該第２の多入力論理回路の該出力信号とのいずれかを選択して出力するセレクタを有することを特徴とする請求項１に記載の半導体集積回路。
  4. 前記テスト回路は、
    前記第１の多入力論理回路の前記出力信号が入力される第１のレジスタと、前記第２の多入力論理回路の前記出力信号が入力される第２のレジスタとを有することを特徴とする請求項１に記載の半導体集積回路。
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