JPH0572267A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0572267A JPH0572267A JP3263116A JP26311691A JPH0572267A JP H0572267 A JPH0572267 A JP H0572267A JP 3263116 A JP3263116 A JP 3263116A JP 26311691 A JP26311691 A JP 26311691A JP H0572267 A JPH0572267 A JP H0572267A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- selector
- testing
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 試験用入力端子の数を低減することができる
半導体集積回路を提供する。 【構成】 テスト容易化回路として、内部信号情報を直
接出力端子により観測する為、ＬＳＩ内部にセレクタ１
５を付加し、これを制御する試験用入力端子２２に、異
なる閾値電圧をもつ２つ以上のインバータ回路２３，２
４，２５の入力を並列に接続し、入力印可電圧を変える
ことにより、１つの試験用入力端子２２より得られる論
理状態を３つ以上可能とすることができ、したがってテ
スト容易化用の多入力セレクタの制御を、より少ない試
験用入力端子２２により実現することができる。
半導体集積回路を提供する。 【構成】 テスト容易化回路として、内部信号情報を直
接出力端子により観測する為、ＬＳＩ内部にセレクタ１
５を付加し、これを制御する試験用入力端子２２に、異
なる閾値電圧をもつ２つ以上のインバータ回路２３，２
４，２５の入力を並列に接続し、入力印可電圧を変える
ことにより、１つの試験用入力端子２２より得られる論
理状態を３つ以上可能とすることができ、したがってテ
スト容易化用の多入力セレクタの制御を、より少ない試
験用入力端子２２により実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は、テスト容易化回路が組
み込まれた半導体集積回路に関するものである。
み込まれた半導体集積回路に関するものである。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）の回路規模
は、微細加工技術の発展に伴い大規模、複雑化してきて
おり、この為、ＬＳＩのテストも、回路の複雑さに応じ
て長時間化している。ＬＳＩのテスト時間は製造原価に
反映される為、原価削減を目的とした様々なテスト容易
化設計が工夫されている。
は、微細加工技術の発展に伴い大規模、複雑化してきて
おり、この為、ＬＳＩのテストも、回路の複雑さに応じ
て長時間化している。ＬＳＩのテスト時間は製造原価に
反映される為、原価削減を目的とした様々なテスト容易
化設計が工夫されている。
【０００３】ここで、テスト容易化回路の例を図３及び
図４に基づき説明する。図４は「超ＬＳＩ設計シリコン
コンパイレーション」（編集委員，今井 正治，杉山
尚志）のＰ１３３，Ｐ１３４に記載されているように、
ＬＳＩ内部にテスト容易化回路が組み込まれていない場
合の回路例である。図４において１６，１７，１８はそ
れぞれ各回路ブロック１１，１２，１３内部で演算処理
した結果を出力データとして回路ブロック１４に送る為
の内部信号経路である。回路ブロック１４は回路ブロッ
ク１１，１２，１３からのデータを取り込み演算処理を
行い、その結果は内部信号経路１９を介して出力端子２
１に出力される。上記のごとく動作するＬＳＩをテスト
する場合、特に回路ブロック１１，１２，１３の機能を
確認するには、内部信号経路１６，１７，１８は外部端
子に直接つながっていない為、回路ブロック１４を介し
て出力端子２１の結果により間接的に判断しなければな
らない。
図４に基づき説明する。図４は「超ＬＳＩ設計シリコン
コンパイレーション」（編集委員，今井 正治，杉山
尚志）のＰ１３３，Ｐ１３４に記載されているように、
ＬＳＩ内部にテスト容易化回路が組み込まれていない場
合の回路例である。図４において１６，１７，１８はそ
れぞれ各回路ブロック１１，１２，１３内部で演算処理
した結果を出力データとして回路ブロック１４に送る為
の内部信号経路である。回路ブロック１４は回路ブロッ
ク１１，１２，１３からのデータを取り込み演算処理を
行い、その結果は内部信号経路１９を介して出力端子２
１に出力される。上記のごとく動作するＬＳＩをテスト
する場合、特に回路ブロック１１，１２，１３の機能を
確認するには、内部信号経路１６，１７，１８は外部端
子に直接つながっていない為、回路ブロック１４を介し
て出力端子２１の結果により間接的に判断しなければな
らない。
【０００４】図３は図４に示すＬＳＩの内部に従来のテ
スト容易化回路を追加した回路例である。図３において
セレクタ１５の入力には、回路ブロック１１，１２，１
３からの内部信号経路１６１，１７１，１８１及び回路
ブロック１４からの信号経路１９１の計４経路が接続さ
れ、セレクタの出力に接続された内部信号経路１９２に
は、２ｂｉｔのセレクタの試験用入力端子２２１，２２
２により指定されたデータが出力され出力端子２１に送
られる。
スト容易化回路を追加した回路例である。図３において
セレクタ１５の入力には、回路ブロック１１，１２，１
３からの内部信号経路１６１，１７１，１８１及び回路
ブロック１４からの信号経路１９１の計４経路が接続さ
れ、セレクタの出力に接続された内部信号経路１９２に
は、２ｂｉｔのセレクタの試験用入力端子２２１，２２
２により指定されたデータが出力され出力端子２１に送
られる。
【０００５】図３のごときＬＳＩにおいて、正常動作時
には内部信号経路１９１が選択され、又テスト時には、
例えば回路ブロック１１を評価する場合には内部信号経
路１６１が選択される。この様に図３のごとくＬＳＩ内
部にテスト容易化回路を追加し、例えばＬＳＩの内部信
号経路を出力端子に引き出してやることにより、テスト
内容も簡略化され、故障箇所の検出も比較的容易にな
る。
には内部信号経路１９１が選択され、又テスト時には、
例えば回路ブロック１１を評価する場合には内部信号経
路１６１が選択される。この様に図３のごとくＬＳＩ内
部にテスト容易化回路を追加し、例えばＬＳＩの内部信
号経路を出力端子に引き出してやることにより、テスト
内容も簡略化され、故障箇所の検出も比較的容易にな
る。
【０００６】
【発明が解決しようとする課題】上述のように、従来の
テスト容易化回路では、直接出力端子により観測したい
内部信号経路の数に応じた入力を持つ専用のセレクタを
用け、セレクタの制御用端子により任意の内部信号を直
接出力端子から取り出すことにより、テストの容易化を
図っている。しかしながら、ＬＳＩの回路規模が増大
し、直接外部に取り出したい内部信号の数が増えてくる
と、それに応じて実際のＬＳＩの動作時には不必要なセ
レクタの制御用端子の数が増え、したがってその制御用
端子に接続された、ＬＳＩの試験用入力端子の数も増え
るという問題がある。
テスト容易化回路では、直接出力端子により観測したい
内部信号経路の数に応じた入力を持つ専用のセレクタを
用け、セレクタの制御用端子により任意の内部信号を直
接出力端子から取り出すことにより、テストの容易化を
図っている。しかしながら、ＬＳＩの回路規模が増大
し、直接外部に取り出したい内部信号の数が増えてくる
と、それに応じて実際のＬＳＩの動作時には不必要なセ
レクタの制御用端子の数が増え、したがってその制御用
端子に接続された、ＬＳＩの試験用入力端子の数も増え
るという問題がある。
【０００７】例えば取り出したい内部信号経路の数をｍ
とすると、実動作時の信号経路１つを加え、ｍ＋１入力
のセレクタが必要となり、これに伴う制御用端子（及び
試験用入力端子）ｎは ｎ＝１ｏｇ2 （ｍ＋１） 必要となる。これはセレクタの制御用端子１ｂｉｔであ
つかえる論理状態が通常２通りであるという前提に基づ
いている。
とすると、実動作時の信号経路１つを加え、ｍ＋１入力
のセレクタが必要となり、これに伴う制御用端子（及び
試験用入力端子）ｎは ｎ＝１ｏｇ2 （ｍ＋１） 必要となる。これはセレクタの制御用端子１ｂｉｔであ
つかえる論理状態が通常２通りであるという前提に基づ
いている。
【０００８】本発明は上記の事情に基づいてなされたも
のであり、試験用入力端子の数を低減することができる
半導体集積回路を提供することを目的とするものであ
る。
のであり、試験用入力端子の数を低減することができる
半導体集積回路を提供することを目的とするものであ
る。
【０００９】
【課題を解決するための手段】上述のごとき問題を解決
するため本発明は、複数の回路手段と、この複数の回路
手段からの信号を選択出力する選択手段と、試験用入力
端子に接続され、複数の異なる閾値電圧を前記選択手段
に出力する制御手段とを備え、前記閾値電圧により、前
記選択手段の出力を制御して前記複数の回路手段の動作
を試験することを特徴とするものである。
するため本発明は、複数の回路手段と、この複数の回路
手段からの信号を選択出力する選択手段と、試験用入力
端子に接続され、複数の異なる閾値電圧を前記選択手段
に出力する制御手段とを備え、前記閾値電圧により、前
記選択手段の出力を制御して前記複数の回路手段の動作
を試験することを特徴とするものである。
【００１０】
【作用】本発明は前記の構成によって、試験用入力端子
に印加する入力電圧を変えることにより、１つの試験用
入力端子に対して、複数通りの論理状態をとりうるよう
にすることかでき、したがってテスト容易化用のセレク
タの制御をより少ない試験用入力端子により実現するこ
とができる。すなわち、テスト容易化を実現する為、例
えば試験用入力端子に入力する１ｂｉｔの試験信号のと
りうる論理レベルをｉ（＞２）、試験用入力端子数を
ｊ、また内部信号経路として選択できる数をｋとすると ｋ＝ｉj 通りの選択が可能となり、より少ない試験用入力端子数
で多くの内部状態を評価することが可能となる
に印加する入力電圧を変えることにより、１つの試験用
入力端子に対して、複数通りの論理状態をとりうるよう
にすることかでき、したがってテスト容易化用のセレク
タの制御をより少ない試験用入力端子により実現するこ
とができる。すなわち、テスト容易化を実現する為、例
えば試験用入力端子に入力する１ｂｉｔの試験信号のと
りうる論理レベルをｉ（＞２）、試験用入力端子数を
ｊ、また内部信号経路として選択できる数をｋとすると ｋ＝ｉj 通りの選択が可能となり、より少ない試験用入力端子数
で多くの内部状態を評価することが可能となる
【００１１】
【実施例】以下に本発明の一実施例について図面を参照
しつつ説明する。図１は本発明の一実施例であるＬＳＩ
の概略回路図である。なお、以下においては回路動作は
正論理であるという前提で説明する。図１に示す回路に
おいて１ｂｉｔのセレクタの試験用入力端子２２には、
異なる閾値電圧を持つ３つのインバータ回路２３，２
４，２５が並列に接続されている。尚、図１において図
３に示す従来のものと同一の機能を有するものには同一
の符号を付することによりその詳細な説明を省略する。
しつつ説明する。図１は本発明の一実施例であるＬＳＩ
の概略回路図である。なお、以下においては回路動作は
正論理であるという前提で説明する。図１に示す回路に
おいて１ｂｉｔのセレクタの試験用入力端子２２には、
異なる閾値電圧を持つ３つのインバータ回路２３，２
４，２５が並列に接続されている。尚、図１において図
３に示す従来のものと同一の機能を有するものには同一
の符号を付することによりその詳細な説明を省略する。
【００１２】今、電源電圧を５Ｖとして、インバータ回
路２３，２４，２５の閾値電圧をそれぞれ４Ｖ、３Ｖ、
２Ｖとする。セレクタの試験用入力端子２２に印可する
制御信号の電圧レベルを０Ｖ〜５Ｖまで変化させた場合
のインバータ回路２３，２４，２５の出力の値を図２に
示す。図２に示すごとくセレクタの試験用入力端子２２
に印加する入力電圧を０Ｖ〜５Ｖまで変化させると、イ
ンバータ回路２３，２４，２５の出力は４通りの状態が
得られることになる。したがって、３つのインバータ回
路の出力を、４つの入力を選択できるセレクタ１５の制
御信号として用いることにより、従来２ｂｉｔで制御し
ていたセレクタを１ｂｉｔで制御することが可能とな
る。
路２３，２４，２５の閾値電圧をそれぞれ４Ｖ、３Ｖ、
２Ｖとする。セレクタの試験用入力端子２２に印可する
制御信号の電圧レベルを０Ｖ〜５Ｖまで変化させた場合
のインバータ回路２３，２４，２５の出力の値を図２に
示す。図２に示すごとくセレクタの試験用入力端子２２
に印加する入力電圧を０Ｖ〜５Ｖまで変化させると、イ
ンバータ回路２３，２４，２５の出力は４通りの状態が
得られることになる。したがって、３つのインバータ回
路の出力を、４つの入力を選択できるセレクタ１５の制
御信号として用いることにより、従来２ｂｉｔで制御し
ていたセレクタを１ｂｉｔで制御することが可能とな
る。
【００１３】尚、本実施例では１つの試験用入力端子に
３つの異なる閾値電圧を持つインバータ回路を並列に接
続しているが、ウエハプロセスが安定し、閾値電圧が高
精度に制御できればさらにインバータ回路の数を増やす
ことも可能である。並列に接続するインバータ回路の数
をｐ個とすると、ｐ＋１の論理状態を設定することがで
き、従来のものに比べて１つの試験用入力端子で多くの
内部信号を評価することが可能となる。
３つの異なる閾値電圧を持つインバータ回路を並列に接
続しているが、ウエハプロセスが安定し、閾値電圧が高
精度に制御できればさらにインバータ回路の数を増やす
ことも可能である。並列に接続するインバータ回路の数
をｐ個とすると、ｐ＋１の論理状態を設定することがで
き、従来のものに比べて１つの試験用入力端子で多くの
内部信号を評価することが可能となる。
【００１４】また、上記の実施例では、論理回路がイン
バータ回路である場合について説明したが、論理回路は
他の論理回路であってもよい。
バータ回路である場合について説明したが、論理回路は
他の論理回路であってもよい。
【００１５】
【発明の効果】以上説明したように本発明によれば、複
数の回路手段と、この複数の回路手段からの信号を選択
出力する選択手段と、試験用入力端子に接続され、複数
の異なる閾値電圧を選択手段に出力する制御手段とを備
え、閾値電圧により、選択手段の出力を制御して複数の
回路手段の動作を試験するので、１の試験用入力端子に
印可する電圧を変えることによって、少なくとも複数の
論理状態をとることができ、したがって少ない試験用入
力端子数で多くの内部信号を評価することが可能となる
半導体集積回路を提供することができる。
数の回路手段と、この複数の回路手段からの信号を選択
出力する選択手段と、試験用入力端子に接続され、複数
の異なる閾値電圧を選択手段に出力する制御手段とを備
え、閾値電圧により、選択手段の出力を制御して複数の
回路手段の動作を試験するので、１の試験用入力端子に
印可する電圧を変えることによって、少なくとも複数の
論理状態をとることができ、したがって少ない試験用入
力端子数で多くの内部信号を評価することが可能となる
半導体集積回路を提供することができる。
【図１】本発明の一実施例であるテスト容易化回路を組
み込んだ半導体集積回路の概略回路図である。
み込んだ半導体集積回路の概略回路図である。
【図２】試験用入力端子に印加する制御信号の電圧を変
えたときのインバータ回路２３，２４，２５のとりうる
状態を示した図である。
えたときのインバータ回路２３，２４，２５のとりうる
状態を示した図である。
【図３】従来のテスト容易化回路を組み込んだ半導体集
積回路の概略回路図である。
積回路の概略回路図である。
【図４】テスト容易化回路を組み込んでいない半導体集
積回路の概略回路図である。
積回路の概略回路図である。
１１，１２，１３，１４ 回路ブロック １５ セレクタ １６〜１９，１６１，１７１，１８１，１９１，１９２
内部信号経路 ２１ 出力端子 ２２，２２１，２２２ 試験用入力端子 ２３，２４，２５ インバータ回路 ２０２ セレクタ制御用の内部信号経路
内部信号経路 ２１ 出力端子 ２２，２２１，２２２ 試験用入力端子 ２３，２４，２５ インバータ回路 ２０２ セレクタ制御用の内部信号経路
Claims (2)
- 【請求項１】 複数の回路手段と、 この複数の回路手段からの信号を選択出力する選択手段
と、 試験用入力端子に接続され、複数の異なる閾値電圧を前
記選択手段に出力する制御手段とを備え、 前記閾値電圧により、前記選択手段の出力を制御して前
記複数の回路手段の動作を試験することを特徴とする半
導体集積回路。 - 【請求項２】 前記制御手段はインバータ回路であるこ
とを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263116A JPH0572267A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263116A JPH0572267A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572267A true JPH0572267A (ja) | 1993-03-23 |
Family
ID=17385052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3263116A Withdrawn JPH0572267A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8325946B2 (en) | 2009-02-09 | 2012-12-04 | Rohm Co., Ltd. | Input selector |
-
1991
- 1991-09-13 JP JP3263116A patent/JPH0572267A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8325946B2 (en) | 2009-02-09 | 2012-12-04 | Rohm Co., Ltd. | Input selector |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |