JP3156870B2

JP3156870B2 - 半導体集積回路装置及びその電気的特性試験方法

Info

Publication number: JP3156870B2
Application number: JP10977492A
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Inventors: 慶一前田
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Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
（以下ＩＣと称する）に関し、特にＩＣの出力バッファ
の電気的特性試験用テスト回路に関する。

【０００２】

【従来の技術】従来技術を［図８］に示すＩＣ構成図並
びに［図９］に示す選択回路を参照して説明する。

【０００３】［図８］に、従来技術であるＩＣ内に設け
られた出力バッファの電気的特性試験用テスト回路を用
いた時のＩＣ構成図を示す。ＩＣ１は、入力端子２、内
部回路３、出力端子４並びに内部回路３と出力端子４と
の間に挿入された選択回路５並びに出力バッファ６から
構成され、出力端子４からは外部回路７へ出力信号を出
力している。選択回路５は、入力端子２ｂに入力するテ
ストモ−ド信号により、出力バッファ６に入力する信号
を、内部回路３からのそれぞれの出力信号または入力端
子２ａに入力するテスト信号に切り換えることにより、
出力端子４から外部回路７へ出力される出力バッファ６
の出力信号を選択している。ここでは、テストモ−ド信
号はテスト回路を動作状態にするための切り換え信号で
あり、テスト信号は、出力信号の期待値を設定するため
の入力信号である。すなわち、テストモ−ド信号により
テスト回路を動作させ、テスト信号を切り換えることに
より、出力端子４から出力される信号の期待値が設定で
き、その期待値を基に出力端子４から実際に出力される
信号と比較することにより、電気的特性試験を行なうこ
とができる。［図９］に示す回路は、［図８］の選択回
路５の具体例であり、２入力ＮＡＮＤとインバ−タから
構成されている。

【０００４】出力バッファ６の電気的特性試験は、入力
端子２ｂに入力するテストモ−ド信号により選択回路５
の出力として入力端子２ａに入力するテスト信号を選択
することにより行なわれる。選択回路５の出力、すなわ
ち入力端子２ａに入力する予め内容が判明しているテス
ト信号が、出力バッファ６により駆動されて出力端子４
から出力される訳であるから、入力端子２ａに入力する
テスト信号を切り換えることにより、全ての出力端子４
からの出力信号の期待値を一律に容易に設定することが
できる。この様に、テスト動作時には、入力端子２ａに
入力するテスト信号に応じて、全ての出力端子から同一
の期待値を持つ出力信号が出力されるので、容易に短時
間で電気的特性試験を行なっていた。

【０００５】選択回路５を設けずに、入力端子２ａから
内部回路３へ入力される入力信号を設定し、内部回路３
からの出力信号を設定すること、すなわち通常動作状態
において出力端子４からの出力信号を設定した後に、測
定に要する間、出力信号を保持し、出力端子４の電気的
特性試験を行なうことも可能ではあるが、出力端子４か
らの出力信号の期待値の設定に多くのテストパタ−ンを
費やす必要があり、さらに、電気的特性試験に必要なテ
スト時間も増えてしまう。

【０００６】また、ＩＣのすべての出力端子に三値出力
バッファを設けることにより、そのＩＣをハイインピ−
ダンス（以下Ｈｚと称する）状態とし、基板上の他のＩ
Ｃの試験を行なう方法も知られている（特許公開公報
平３−２２５８４５号参照）が、これはＩＣを基板上の
他のＩＣから配線したまま絶縁するための方法であり、
ＩＣ自体の試験とは、何ら関係がないものである。

【０００７】

【発明が解決しようとする課題】電気的特性試験では、
出力バッファの能力を制限することなく最大限に発揮さ
せなければならない。そのうえ、近年では出力バッファ
の電流駆動力の増大に伴い出力端子当たりの消費電流値
が増大して来た。従来のテスト回路では、複数の出力バ
ッファが同時に出力するため、電気的特性試験を行なう
場合は、消費電流が膨大なものとなる。従って、通常の
ＬＳＩテスタでは電流容量が不足するため電源が不安定
となり、出力端子から出力する出力電流値が制限され、
精密な試験ができない。精密な試験を行なうためには、
補助電源などの付属設備が必要となるか、もしくは大電
流容量ＬＳＩテスタを使わざるをえなくなる。これらの
問題は、近年多ピン化傾向が顕著であるため出力ピン数
が増大しさらに大きな問題となっている。

【０００８】上記のごとく従来のテスト回路では、複数
の出力バッファを同時に起動するため、電流容量が不足
し、精密な試験ができなくなるか、もしくは外付部品が
必要となるという問題があった。

【０００９】そこで、本発明は上記欠点を除去し、精密
な試験が可能であり、なおかつ出力信号の期待値が容易
に設定できるテスト回路を持つＩＣを提供することを目
的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、内部回路と、複数の出力バッフ
ァと、前記出力バッファをそれぞれ選択的に作動せしめ
る複数の制御回路と、前記複数の出力バッファを順次選
択する順次選択回路とを備えた半導体集積回路装置を提
供する。さらに、本発明においては、前記順次選択回路
からの出力信号は前記複数の制御回路の各々に接続され
ている半導体集積回路装置を提供する。

【００１１】さらに、本発明においては、前記順次選択
回路からの出力信号の内少なくとも一つの出力信号が、
前記複数の制御回路に共通に接続されている半導体集積
回路装置を提供する。

【００１２】さらに、本発明においては、複数の出力バ
ッファの内、選択された出力バッファのみを通常動作状
態とし、他の出力バッファをハイインピ−ダンス出力状
態として、この通常出力状態にある選択された出力バッ
ファを試験し、この選択する出力バッファを順次切り換
えることにより、必要な出力バッファの試験を行なう半
導体集積回路装置の電気的特性試験方法を提供する。さ
らに、本発明においては、前記出力バッファの選択時
に、出力バッファの全てを個別に選択する半導体集積回
路装置の電気的特性試験方法を提供する。

【００１３】さらに、本発明においては、前記出力バッ
ファの選択時に、少なくとも１回は、複数の出力バッフ
ァを同時に選択する半導体集積回路装置の電気的特性試
験方法を提供する。

【００１４】

【作用】上記のように構成された本発明に係わるＩＣに
おいては、電気的特性試験を行ないたい出力端子のみを
選択的に通常動作状態とし、他の出力端子をＨｚ状態と
することができるため、試験時に消費電流値を小さくす
ることができる。従って、出力端子の期待値設定の容易
さを損なわずに、精密な試験が可能となる。さらにま
た、選択した出力端子を順次切り換えることにより、容
易にすべての出力端子の試験が行なえる。

【００１５】

【実施例】以下、本発明の実施例を［図１］乃至［図
７］を参照して説明する。

【００１６】［図１］は、本発明の一実施例を示す構成
図である。ＩＣ１内へ第１入力端子２ａから入力したテ
スト信号は、入力信号線８を介して、内部回路３と第
１、第２及び第３制御回路９ａ、９ｂ、９ｃに入力す
る。第２入力端子２ｂから入力したテストモ−ド信号
は、入力信号線１０を介して、第１、第２及び第３制御
回路９ａ、９ｂ、９ｃと順次選択回路１１に入力する。
内部回路３からの内部回路出力信号と順次選択回路１１
の出力である順次選択信号とは、内部回路出力信号線１
２と第１、第２及び第３順次選択信号線１３ａ、１３
ｂ、１３ｃとを介して第１、第２及び第３制御回路９
ａ、９ｂ、９ｃにそれぞれ入力する。第１、第２及び第
３制御回路９ａ、９ｂ、９ｃの出力である制御回路出力
信号は第１、第２及び第３制御回路出力信号線１４ａ、
１４ｂ、１４ｃを介してそれぞれ第１、第２及び第３出
力バッファ６ａ、６ｂ、６ｃに入力する。第１、第２及
び第３出力バッファ６ａ、６ｂ、６ｃの出力は第１、第
２及び第３出力信号線１５ａ、１５ｂ、１５ｃを介して
第１、第２及び第３出力端子４ａ、４ｂ、４ｃから外部
回路７に出力される。

【００１７】次に、上述した［図１］の動作を説明す
る。第１、第２及び第３制御回路９ａ、９ｂ、９ｃで
は、順次選択回路１１から第１、第２及び第３順次選択
信号線１３ａ、１３ｂ、１３ｃを介して入力する順次選
択信号により第１、第２及び第３出力バッファ６ａ、６
ｂ、６ｃを選択する。すなわち、選択された第１、第２
及び第３出力バッファ６ａ、６ｂ、６ｃは通常動作し、
選択されなかった第１、第２及び第３出力バッファ６
ａ、６ｂ、６ｃはＨｚ出力動作する。さらに、第１、第
２及び第３制御回路９ａ、９ｂ、９ｃでは、第２入力端
子２ｂから入力信号線１０を介して入力するテストモ−
ド信号により、内部回路３から内部回路出力信号線１２
を介して入力する内部回路出力信号と第１入力端子２ａ
から入力信号線８を介して入力するテスト信号とを選択
する。すなわち、テストモ−ド信号の状態に応じて、内
部回路３からの出力信号を選択するか、テスト信号を選
択するかが切り換えられる。選択された信号は、順次選
択信号により第１、第２及び第３制御回路９ａ、９ｂ、
９ｃの内どれかが選択されている場合に、対応する第
１、第２及び第３出力バッファ６ａ、６ｂ、６ｃに出力
される。すなわち、テスト時以外、通常動作時において
は、第１、第２及び第３出力バッファ６ａ、６ｂ、６ｃ
のすべてを通常動作状態とするが、テスト時には、順次
選択回路１１により選択された出力バッファのみが通常
動作状態とされる。順次選択回路１１では、任意の数の
出力バッファ６をクロック信号に同期し順次切り換えて
選択することができる。

【００１８】すなわち、電気的特性試験時に、電流駆動
する出力バッファ６が選択されたものだけになり、選択
されない出力バッファ６は、電流駆動を行なわないＨｚ
出力となるので、電流容量に余裕を持たせることがで
き、かつ、テスト信号により容易に出力の期待値を設定
することができる。

【００１９】なお、［図１］では、テスト信号並びにテ
ストモ−ド信号はそれぞれ第１及び第２入力端子２ａ、
２ｂから入力され、各信号は入力後に別個の回路に分け
られているが、各回路ごとに入力端子を別に設けてもよ
い。さらに、テストモ−ド信号については、単一の入力
信号としているが、複数のモ−ド信号から、デコ−ド等
を行ないその出力をテストモ−ド信号としてもよい。ま
た、順次選択回路１１に入力する信号も、テストモ−ド
信号、テスト信号及び順次選択回路１１を動作させるた
めのクロック信号、さらにそれらを組み合わせたものな
どを入力しても同様である。同様に、出力端子数も三端
子のみに限定されるものではなく、いくつあってもかま
わない。

【００２０】［図２］に、［図１］に示した第１制御回
路９ａと第１出力バッファ６ａの具体例を示す。なお、
第２及び第３制御回路９ｂ、９ｃ、第２及び第３出力バ
ッファ６ｂ、６ｃは第１制御回路９ａ、第１出力バッフ
ァ６ａと同一回路でもよいが、異なる回路でもよい。第
１制御回路９ａは、２入力ＮＡＮＤとインバ−タから構
成されている選択回路１６と、インバ−タ、２入力ＮＡ
ＮＤと２入力ＮＯＲから構成されている三値出力制御回
路１７とから構成されている。第１出力バッファ６ａは
ＣＭＯＳインバ−タである。

【００２１】［図２］において、第１出力バッファ６ａ
を通常動作させる場合は、第１順次選択信号線１３ａを
介して入力する順次選択信号を低レベル信号（以下Ｌと
称する）とし、Ｈｚ出力動作させたい場合は、高レベル
信号（以下Ｈと称する）とする。第１出力バッファ６ａ
に入力する信号は、入力信号線１０を介して入力するテ
ストモ−ド信号をＨにすることにより入力信号線８を介
して入力するテスト信号が選択され、入力信号線１０を
介して入力するテストモ−ド信号をＬにすることにより
内部回路出力信号線１２を介して入力する内部回路出力
信号が選択される。

【００２２】［図２］では、選択回路１６として２入力
ＮＡＮＤとインバ−タから構成されている回路を示した
が、クロックドインバ−タを用いる回路、複合ゲ−トを
用いる回路など様々な論理回路で構成することができ
る。三値出力制御回路１７についても同様に様々な論理
回路で構成することができる。また、第１出力バッファ
６ａとしてＣＭＯＳインバ−タを用いた出力バッファを
示したが、Ｂｉ−ＣＭＯＳを用いた出力バッファ、ＮＭ
ＯＳのみで構成された出力バッファなど様々な素子で構
成することができる。

【００２３】［図３］に、［図１］に示した順次選択回
路１１の具体例を示す。クロック信号線１８を介するク
ロック信号とリセット信号線１９を介するリセット信号
とはリセット付バイナリカウンタ２０に入力し、リセッ
ト付バイナリカウンタ２０は、最下位ビットから順次キ
ャリ信号により接続され、バイナリカウンタ出力信号２
１は２入力ＮＡＮＤとインバ−タから構成されるデコ−
ド回路２２に入力する。デコ−ド回路２２の出力信号は
入力信号線１０を介して入力するテストモ−ド信号と共
に２入力ＡＮＤ回路２３に入力し、２入力ＡＮＤ回路２
３の出力は、順次選択信号として、第１、第２及び第３
順次選択信号線１３ａ、１３ｂ、１３ｃを介して出力さ
れる。

【００２４】［図３］において、テスト時以外には、テ
ストモ−ド信号をＬとすると２入力ＡＮＤ回路２３によ
り、順次選択信号はデコ−ド回路２２の出力信号にかか
わらず選択状態Ｌとなる。テスト時には、テストモ−ド
信号をＨとすると、２入力ＡＮＤ回路２３は、単なるバ
ッファとして動作し、デコ−ド回路２２の出力信号がバ
ッファされて順次選択信号として出力される。リセット
付バイナリカウンタ２０は、リセット信号によりリセッ
トされ、クロック信号によりカウント動作する。デコ−
ド回路２２の出力信号は、カウンタ出力をデコ−ドした
信号であるから、順次選択信号は、一つの信号のみ選択
されＬとなり、他の信号は、非選択すなわちＨとなる。
選択される信号は、クロック信号に従ってリセット付バ
イナリカウンタ２０がカウント動作するごとに、第１順
次選択信号線１３ａを介する順次選択信号、第２順次選
択信号線１３ｂを介する順次選択信号さらに第３順次選
択信号線１３ｃを介する順次選択信号へと順次移る。

【００２５】［図４］は、［図１］、［図２］及び［図
３］に示した本発明の一実施例の動作を説明する信号波
形図である。テストモ−ド信号がＨである場合、すなわ
ちテスト時の例である。リセット信号がＨになるとバイ
ナリカウンタ２０が初期化され、その出力はＬとなる。
バイナリカウンタ２０は、リセット信号がＬになった後
に、クロック信号の立ち上がりに従いカウント動作す
る。デコ−ド回路２２により選択された出力端子は、選
択されたときのみ通常出力状態となり、Ｈであるテスト
信号に従いＨを出力する。選択されないときは、Ｈｚ出
力状態となる。出力端子は、クロック信号により順次選
択されて移っていく。第３出力端子までの試験終了後
は、テスト信号をＬに切り換え、従って期待値をＬと換
えて、再び試験を行なう。

【００２６】［図５］は、本発明の他の実施例を示す構
成図である。ＩＣ１内へ第１入力端子２ａから入力した
テスト信号は、入力信号線８を介して、内部回路３，第
１、第２及び第３制御回路９ａ、９ｂ、９ｃ及び順次選
択回路１１に入力する。第２入力端子２ｂから入力した
テストモ−ド信号は、入力信号線１０を介して、第１、
第２及び第３制御回路９ａ、９ｂ、９ｃと順次選択回路
１１に入力する。内部回路３からの内部回路出力信号
は、内部回路出力信号線１２を介して第１、第２及び第
３制御回路９ａ、９ｂ、９ｃにそれぞれ入力する。順次
選択回路１１の出力である順次選択信号は、第１順次選
択信号線１３ａを介して第１制御回路９ａに、第２順次
選択信号線１３ｂを介して第２及び第３制御回路９ｂ、
９ｃにそれぞれ入力する。第１、第２及び第３制御回路
９ａ、９ｂ、９ｃの出力である制御回路出力信号は第
１、第２及び第３制御回路出力信号線１４ａ、１４ｂ、
１４ｃを介してそれぞれ第１、第２及び第３出力バッフ
ァ６ａ、６ｂ、６ｃに入力する。第１、第２及び第３出
力バッファ６ａ、６ｂ、６ｃの出力は第１、第２及び第
３出力信号線１５ａ、１５ｂ、１５ｃを介して第１、第
２及び第３出力端子４ａ、４ｂ、４ｃから外部回路７に
出力される。

【００２７】［図５］に示した実施例では、順次選択回
路１１の出力である順次選択信号は、共通に第２及び第
３制御回路９ｂ、９ｃに入力する信号と第１制御回路９
ａのみに入力する信号とがある。この様に、出力バッフ
ァ６の駆動する出力電流値により、同時に複数の出力端
子を通常動作状態にすることもできる。すなわち、小電
流駆動バッファである第２及び第３出力バッファ６ｂ、
６ｃは複数で電気的特性試験を行ない、大電流駆動バッ
ファである第１出力バッファ６ａは単独で電気的特性試
験を行なうこともできる。

【００２８】［図６］に、［図５］に示した順次選択回
路１１の具体例を示す。リセット付シフトレジスタ２４
とセット、リセット付シフトレジスタ２５とで、リング
カウンタ２６を構成し、このリングカウンタ２６は、入
力信号線８を介して入力するテスト信号をクロックとし
て動作する。入力信号線１０を介して入力するテストモ
−ド信号は、このリングカウンタのセット、リセット信
号として用いられる。セット、リセット付シフトレジス
タ２５の出力は、それぞれ順次選択信号として第１及び
第２順次選択信号線１３ａ、１３ｂを介して出力される
と共に、リングカウンタ２６を構成する次段のシフトレ
ジスタに入力する。リセット付シフトレジスタ２４は、
リングカウンタ２６の初期値を決めやすくするために設
けたものである。

【００２９】［図６］に示した回路から出力される順次
選択信号をＬで選択、Ｈで非選択として考える。テスト
時には、テストモ−ド信号をＨにし、その立ち上がりエ
ッジから作られたパルス信号により、リセット付シフト
レジスタ２４をリセットし、セット、リセット付シフト
レジスタ２５をセットし、出力である順次選択信号を非
選択状態すなわちＨとする。初期値を設定した後は、入
力信号線８を介して入力するテスト信号を切り換えるこ
とにより、リングカウンタ２６が動作し、順次選択され
る端子が移る。テスト信号を切り換えると、選択された
出力端子の出力が、ＨからＬに切り換えられてから次の
端子を選択することになるが、出力を固定したまま、次
の端子を測定したい場合は、リングカウンタ２６のクロ
ック信号とテスト信号を別々の信号とすればよい。通常
動作時には、テストモ−ド信号をＬとすることにより、
セット、リセット付シフトレジスタ２５をリセットし、
その出力である順次選択信号をＬすなわち選択状態とす
る。

【００３０】［図７］は、［図５］及び［図６］に示し
た本発明の他の実施例の動作を説明する信号波形図であ
る。テストモ−ド信号がＬであれば、順次選択信号はＬ
となり、出力端子４には内部回路３からの出力信号に従
った信号が出力される。テストモ−ド信号がＨになる
と、その立ち上がりエッジからセットパルスが生成さ
れ、リングカウンタ２６が初期化され、順次選択信号は
すべてＨとなり、第１、第２及び第３出力端子４ａ、４
ｂ、４ｃにはＨｚが出力される。この時点ですべての出
力端子のＨｚ特性を測定してもよい。セットパルスがＬ
となった後の最初のテスト信号立ち上がりにより、リン
グカウンタ２６が動作を始め、第１順次選択信号線１３
ａを介する第１の順次選択信号がＬとなり、その信号に
より選択された第１出力端子４ａからの出力は、テスト
信号に従ってＨとなる。選択されない第２及び第３出力
端子４ｂ、４ｃにはＨｚが出力されたままである。テス
ト信号がＬになると、前記選択された第１出力端子４ａ
からの出力は、Ｌとなる。ここでこの第１出力端子４ａ
の測定を終える。次にテスト信号が立ち上がると、選択
される出力端子が次に移り、同様の動作が繰り返され
る。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
出力端子の期待値設定の容易さを損なわずに、精密な試
験が可能となる。また、選択した出力端子を順次切り換
えることにより、容易にすべての出力端子の試験が行な
える。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図

【図２】［図１］の制御回路並びに出力バッファを具体
的に示す回路図

【図３】［図１］の順次選択回路を具体的に示す回路図

【図４】本発明の一実施例の電気的特性試験時の動作を
示す信号波形図

【図５】本発明の他の実施例を示す構成図

【図６】［図５］の順次選択回路を具体的に示す回路図

【図７】本発明の他の実施例の電気的特性試験時の動作
を示す信号波形図

【図８】従来技術を示す構成図

【図９】［図８］の選択回路を具体的に示す回路図

【符号の説明】

１ＩＣ２入力端子３内部回路４出力端子６出力バッファ７外部回路９制御回路１１順次選択回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−103143（ＪＰ，Ａ) 特開昭63−150680（ＪＰ，Ａ) 特開平４−256145（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】内部回路と、前記内部回路から外部回路へ出力信号を送出する複数の
出力端子と、前記複数の出力端子の各々に対応して設けられた複数の
出力バッファと、前記複数の出力バッファと対応して設けられ前記出力バ
ッファをそれぞれ選択的に作動せしめ出力バッファの出
力の期待値を設定する制御回路と、前記複数の出力バッファを前記制御回路を介して順次選
択する順次選択回路とを具備することを特徴とする半導
体集積回路装置。
【請求項２】前記順次選択回路からの出力信号は前記複
数の制御回路の各々に接続されていることを特徴とする
請求項１記載の半導体集積回路装置。
【請求項３】前記順次選択回路からの出力信号の内少な
くとも一つの出力信号が、前記複数の制御回路に共通に
接続されていることを特徴とする請求項１記載の半導体
集積回路装置。
【請求項４】半導体集積回路装置の電気的特性試験方法
において、テストモード信号に応じて、それぞれが出力
端子に接続された複数の出力バッファの内、第１の出力
バッファのみを通常出力状態とし、他の出力バッファを
ハイインピーダンス出力状態として、この通常出力状態
にある第１の出力バッファの出力の期待値を設定し、第
１の出力バッファを試験し、この試験の終了後、第２の
出力バッファのみを通常出力状態とし、他の出力バッフ
ァをハイインピーダンス出力状態として、この通常出力
状態にある第２の出力バッファの出力の期待値を設定
し、第２の出力バッファを試験し、以後順次他の出力バ
ッファを選択する出力端子選択手段を具備することを特
徴とする半導体集積回路装置の電気的特性試験方法。
【請求項５】前記出力端子選択手段は、前記出力バッフ
ァの全てを個別に選択することを特徴とする請求項４記
載の半導体集積回路装置の電気的特性試験方法。
【請求項６】半導体集積回路装置の電気的特性試験方法
において、テストモード信号に応じて、それぞれが出力
端子に接続された複数の出力バッファの内、第１群の出
力バッファを通常出力状態とし、他の出力バッファをハ
イインピーダンス出力状態として、この通常出力状態に
ある第１群の出力バッファの出力の期待値を設定し、第
１群の出力バッファを試験し、この試験の終了後、第２
群の出力バッファを通常出力状態とし、他の出力バッフ
ァをハイインピーダンス出力状態として、この通常出力
状態にある第２群の出力バッファの出力の期待値を設定
し、第２群の出力バッファを試験し、以後順次他の出力
バッファを選択する出力端子選択手段を具備し、前記第
１群の出力バッファは複数の出力バッファであり、前記
第２群の出力バッファは単数の出力バッファであること
を特徴とする半導体集積回路装置の電気的特性試験方
法。
【請求項７】半導体集積回路装置の電気的特性試験方法
において、テストモード信号に応じて、それぞれが出力
端子に接続された複数の出力バッファの内、第１群の出
力バッファを通常出力状態とし、他の出力バッファをハ
イインピーダンス出力状態として、この通常出力状態に
ある第１群の出力バッファの出力の期待値を設定し、第
１群の出力バッファを試験し、この試験の終了後、第２
群の出力バッファを通常出力状態とし、他の出力バッフ
ァをハイインピーダンス出力状態として、この通常出力
状態にある第２群の出力バッファの出力の期待値を設定
し、第２群の出力バッファを試験し、以後順次他の出力
バッファを選択する出力端子選択手段を具備し、前記第
１群の出力バッファは単数の出力バッファであり、前記
第２群の出力バッファは複数の出力バッファであること
を特徴とする半導体集積回路装置の電気的特性試験方
法。
【請求項８】半導体集積回路装置の電気的特性試験方法
において、テストモード信号に応じて、それぞれが出力
端子に接続された複数の出力バッファの内、第１群の出
力バッファを通常出力状態とし、他の出力バッファをハ
イインピーダンス出力状態として、この通常出力状態に
ある第１群の出力バッファの出力の期待値を設定し、第
１群の出力バッファを試験し、この試験の終了後、第２
群の出力バッファを通常出力状態とし、他の出力バッフ
ァをハイインピーダンス出力状態として、この通常出力
状態にある第２群の出力バッファの出力の期待値を設定
し、第２群の出力バッファを試験し、以後順次他の出力
バッファを選択する出力端子選択手段を具備し、前記第
１群の出力バッファ及び前記第２群の出力バッファは複
数の出力バッファであることを特徴とする半導体集積回
路装置の電気的特性試験方法。