JP3564243B2 - 自己活性化機能付きフリップフロップ回路及び半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、通常のフリップフロップ回路に自己活性化機能を付加した自己活性化機能付きフリップフロップ回路、及びこのフリップフロップ回路を搭載した半導体集積回路に関する。
【０００２】
【従来の技術】
機器の高度化や複雑化およびシステム化の進展に伴い、故障が社会に与える影響や損害が大きくなり、信頼性が重要な品質の一特性として注目されている。半導体集積回路においても、機器に組み込まれた後、最終ユーザーにおいて所望の時間、機器の機能や性能が発揮できる信頼性を確保するために、スクリーニングを行うのが一般的となっている。
【０００３】
スクリーニングは、通常、最大定格より厳しいストレスを加え、劣化の原因を物理的、時間的に加速することにより、潜在的故障要因を持つデバイスを不良として取り除くことを目的としている。
【０００４】
半導体集積回路のスクリーニングにおいてストレスをかける方法として代表的なものがバーンインと呼ばれる手法である。
【０００５】
図１４に示すように、従来の半導体集積回路は、現在の入力のみによって出力が決定される組み合わせ回路１１０と、フリップフロップ回路（以下、Ｆ／Ｆ回路という）１２１のように現在の入力と回路の状態によって出力が決定される順序回路１２０とで構成されている。
【０００６】
このような半導体集積回路のバーンイン工程では、バーンイン装置を使用して、バーイン用の入力パターン（以下、バーインパターンという）を集積回路に送り集積回路を活性化させた状態（回路が動作している様態）にし、外部からストレス（電圧、温度等）を加えることが行われる。バーンインパターンの一例としては、図１５に示すように、例えば入力信号数は最大２５６本とし、パターン長は最大３２Ｋステップとするものが用いられる。バーンイン工程中は、このようなバーンインパターンを繰り返し実行し、集積回路を活性化させることになる。
【０００７】
その際、集積回路に十分なストレスをかけるためには、できるだけ回路を活性化させること（広範囲で動作している状態）が必要である。回路を十分活性化させることによって効果的なスクリーニングが可能となり、極めて高い信頼性を得ることができる。
【０００８】
【発明が解決しようとする課題】
上記したように、スクリーニングを効率的に行うには、できるだけ広範囲に回路を動作させる（活性化する）ことが必要であるが、近年の半導体プロセスの微細化による回路規模増大に伴い回路全体を動作させるためのバーンインパターンは益々長大で複雑となる傾向にある。
【０００９】
一般にバーンインパターンの長さは、組み合わせ回路より順序回路に大きく左右される。すなわち、順序回路の出力値は入力端子に与えられた値だけでなく回路の内部状態に依存し、この順序回路を活性化するために、長大なパターンが必要となる。通常１００Ｋゲート規模の大規模集積回路では、最低１００Ｋステップのバーンインパターンが必要とされている。
【００１０】
そのため、一般に使われているバーンイン装置において、例えば上記のように入力信号数＝最大２５６本、パターン長＝最大３２Ｋステップ等の制約があった場合には、大規模集積回路を十分に活性化させるのは困難となる。このようなことから、従来では、より高機能で高価なバーンイン装置が必要になっていた。
【００１１】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、回路の自己活性化を可能にする自己活性化機能付きフリップフロップ回路を提供することである。またその他の目的は、高機能なバーンイン装置を用いることなく容易に効果的なスクリーニングを行うことができる半導体集積回路を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、第１の発明である半導体集積回路の特徴は、外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、前記各フリップフロップ回路に保持されている論理値を反転させた反転出力信号と前記組み合わせ回路からの信号を前記モード切換え信号に応じて選択する選択回路を前記各フリップフロップ回路に対応してそれぞれ設け、前記各々の選択回路の選択結果を前記各フリップフロップ回路の入力信号としてそれぞれ供給し、活性化モード時には前記各選択回路により前記各フリップフロップ回路の反転出力信号をそれぞれ選択してその各々のフリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことにある。
【００１９】
この第１の発明によれば、活性化モード時には、各選択回路によりフリップフロップ回路の反転出力信号をそれぞれ選択し、各フリップフロップ回路の入力信号値をトグルさせて、全てのフリップフロップ回路を自ら活性化する。これにより、半導体集積回路のバーンイン工程でフリップフロップ回路を活性化するために必要とされるバーンインパターンのビット幅とステップ数を著しく少なくすることができる。
【００２０】
第２の発明である半導体集積回路の特徴は、外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、前記各フリップフロップ回路の正転出力信号の論理値を反転する反転回路と、該反転回路の出力信号と前記組み合わせ回路からの信号を前記モード切換え信号に応じて選択する選択回路とを前記各フリップフロップ回路に対応してそれぞれ設け、前記選択回路の選択結果を前記各フリップフロップ回路の入力信号としてそれぞれ供給し、活性化モード時には前記各選択回路により前記反転回路の出力信号をそれぞれ選択して前記各フリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことにある。
【００２１】
この第２の発明によれば、活性化モード時には、各選択回路により反転回路の出力信号をそれぞれ選択し、各フリップフロップ回路の入力信号値をトグルさせて、全てのフリップフロップ回路を自ら活性化する。これにより、第１の発明と同様にバーンインパターンのビット幅とステップ数を著しく少なくすることができる。
【００２２】
第３の発明である半導体集積回路の特徴は、外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、前記組み合わせ回路から与えられた信号の論理の反転切換えを前記モード切換え信号に応じて行う反転切換え回路を前記各フリップフロップ回路に対応してそれぞれ設け、前記各反転切換え回路の出力を各々のフリップフロップ回路の入力信号としてそれぞれ供給すると共に、活性化モード時には前記モード切換え信号によって前記各フリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことにある。
【００２３】
第３の発明によれば、活性化モード時には、組み合わせ回路から与えられた信号の論理の反転切換えを制御するモード切換え信号によって各フリップフロップ回路の入力信号値をトグルさせ、全てのフリップフロップ回路を自ら活性化する。これにより、第１の発明と同様にバーンインパターンのビット幅とステップ数を著しく少なくすることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の自己活性化機能付きフリップフロップ回路の基本原理を示す概念図である。
【００２５】
本発明の自己活性化機能付きＦ／Ｆ回路は、図１に示すように、半導体集積回路内の通常のＦ／Ｆ回路１の入力側に、通常入力信号とその反転信号を切換える切換え回路２を設け、この切換え回路２の出力をＦ／Ｆ回路１のＤ端子に入力させて、Ｆ／Ｆ回路１にシステムクロックを与えることにより、Ｆ／Ｆ回路１を自ら活性化するものである。
【００２６】
次に、このような基本原理を踏まえて第１実施形態の構成及び動作を説明をする。
【００２７】
図２は、本発明の第１実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【００２８】
この半導体集積回路は、組み合わせ回路１０と順序回路２０とで構成されている。組み合わせ回路１０は、外部より入力データＩＮを取り込んで所定の論理動作を行いその結果である出力データＯＵＴを外部に出力する機能を有する回路であり、順序回路２０は、組み合わせ回路１０の中間処理データを一旦保持し、所定のタイミングでその保持データを組み合わせ回路１０に送り返す機能を有している。
【００２９】
順序回路２０は、本発明の自己活性化機能付きＦ／Ｆ回路で構成されるが、本実施形態では、説明を簡単にするためその個数を例えば３個とし、自己活性化機能付きＦ／Ｆ回路２１，２２，２３で構成されるものとする。
【００３０】
この自己活性化機能付きＦ／Ｆ回路２１〜２３は、通常Ｆ／Ｆ回路２１ａ，２２ａ，２３ａと、切換え回路（選択回路）２１ｂ，２２ｂ，２３ｂとでそれぞれ構成され、各々の切換え回路２１ｂ〜２３ｂにより、通常モード時の入力信号（Ｓ２１〜Ｓ２３）と活性化モード時の入力信号（通常Ｆ／Ｆ回路２１ａ〜２３ａのＱＮ出力）を切り換える構造となっている。
【００３１】
具体的には、切換え回路２１ｂは、通常Ｆ／Ｆ回路２１ａの反転出力端子ＱＮから出力される反転出力信号と組み合わせ回路１０から送られてくる入力信号Ｓ２１をモード切換え信号ＭＤに応じて切換える機能を有している。同様に、切換え回路２２ｂ，２３ｂは、それぞれ通常Ｆ／Ｆ回路２２ａ，２３ａの反転出力端子ＱＮから出力される反転出力信号と組み合わせ回路１０から送られてくる入力信号Ｓ２２，Ｓ２３をモード切換え信号ＭＤに応じて切換えるようになっている。
【００３２】
図３（ａ），（ｂ），（ｃ）に上記切換え回路（選択回路）２１ｂ〜２３ｂの構成例を示す。同図（ａ）の例では、インバータ３１、ＡＮＤゲート３２，３３、及びＯＲゲート３４で構成されている。また、同図（ｂ）の例では、インバータ４１とアナログスイッチ４２，４３で構成され、同図（ｃ）の例では、インバータ５１とトライステートバッファ５２，５３で構成されている。
【００３３】
ここで、入力信号Ｓ２１，Ｓ２２，Ｓ２３は、任意のレベルにあり、外部からはダイレクトに制御できない信号であり、自己活性化機能付きＦ／Ｆ回路２１〜２３に与えられるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、クロック端子３０ａ，３０ｂ，３０ｃに接続されたクロックバッファ３１ａ，３１ｂ，３１ｃを介して供給され、外部よりダイレクトに入力することができるようになっている。なお、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は共通のクロック信号を使用している。
【００３４】
また、前記モード切換え信号ＭＤは、活性化モード設定回路６０で設定されるようになっている。活性化モード設定回路６０は、図４に示すように例えばＤ−ＦＦ回路で構成され、ＴＥＳＴ信号入力用の外部端子６１とＭＯＤＥＳＥＬ信号入力用の外部端子６２にそれぞれバッファ６３，６４を介して接続されている。本例のモード切換え信号ＭＤは、活性化モード時には“Ｌ”レベルに、通常モード時には“Ｈ”レベルに設定されるものとする。
【００３５】
図５は、本実施形態の自己活性化機能付きＦ／Ｆ回路の動作を示すタイミングチャートであり、同図を参照しつつ本実施形態の動作を説明する。
【００３６】
通常モード時では、活性化モード設定回路６０の出力であるモード切換え信号ＭＤが“１”であり（図５参照）、その結果、自己活性化機能付きＦ／Ｆ回路２１〜２３内部の切換回路２１ｂ〜２３ｂにより、入力信号Ｓ２１〜Ｓ２３が通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に入力される状態となり、従来回路のＦ／Ｆ回路と同じ動作をする。
【００３７】
活性化モード設定回路６０を活性化モードに設定すると、モード切換え信号ＭＤは“０”になり、自己活性化機能付きＦ／Ｆ回路２１〜２３内部の切換え回路２１ｂ〜２３ｂにより、通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に当該Ｆ／Ｆ回路２１ａ〜２３ａのＱＮ端子の出力が入力される状態となる。
【００３８】
この状態で通常Ｆ／Ｆ回路２１ａ〜２３ａのクロック端子ＣＫにシステムクロックＣＬＫを入力すれば、通常Ｆ／Ｆ回路２１ａ〜２３ａの端子Ｑの出力は、図５に示すようにシステムクロックＣＬＫの１周期毎に“Ｈ”レベル→“Ｌ”レベル→“Ｈ”レベル→“Ｌ”レベルを繰り返す。これにより、Ｆ／Ｆ回路２１〜２３を活性化することができる。
【００３９】
このような半導体集積回路のスクリーニング方法としては、バーイン装置（図示省略）を当該半導体集積回路に接続し、その全外部端子を介してバーンインパターンを集積回路内に入力する。そのうち前記クロック端子３０ａ〜３０ｃ及び前記外部端子６１，６２には、上記自己活性化機能付きＦ／Ｆ回路２１〜２３からなる順序回路２０を活性化すべく、図６に示すバーンインパターンを入力するようにする。
【００４０】
このようにして集積回路を活性化させた状態にし、外部からストレス（電圧、温度等）を加え、潜在的故障要因を持つデバイスを不良として排除する。
【００４１】
このように実際に本実施形態の自己活性化機能付きＦ／Ｆ回路２１〜２３を使用すると、バーンインパターンは、図６に示したように端子数５本（ＣＬＫ入力端子３本＋活性化モード設定端子２本）、及びテストステップ数６ステップという極小規模にもかかわらず、全ての順序回路を活性化することができる。また、全てのＦ／Ｆ回路２１〜２３の出力信号が変化することにより、組み合わせ回路１０も活性化することが可能である。
【００４２】
図７は、本発明の第２実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図であり、図２に共通する要素には同一の符号が付されている。
【００４３】
本実施形態の半導体集積回路は、上記図２に示した第１実施形態の半導体集積回路において、自己活性化機能付きＦ／Ｆ回路のみの構成が変更されている。すなわち、本実施形態の自己活性化機能付きＦ／Ｆ回路７１，７２，７３は、それぞれ通常Ｆ／Ｆ回路２１ａ〜２３ａの正転出力端子Ｑの出力である正転出力信号を一旦反転回路７１ａ，７２ａ，７３ａに入力し、切換回路２１ｂ〜２３ｂの入力側に接続する構成となっている。
【００４４】
このような通常Ｆ／Ｆ回路の正転出力端子Ｑの出力を用いた構成であっても、上記第１実施形態と同様の作用効果を有する。
【００４５】
図８は、本発明の第３実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図であり、図２に共通する要素には同一の符号が付されている。
【００４６】
本実施形態の半導体集積回路は、上記図２に示した第１実施形態の半導体集積回路において、自己活性化機能付きＦ／Ｆ回路のみの構成が変更されている。すなわち、本実施形態の自己活性化機能付きＦ／Ｆ回路８１，８２，８３は、反転切換え回路８１ａ，８２ａ，８３ａにより活性化モード時に通常モード時の入力信号Ｓ２１〜Ｓ２３を反転し、これを通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に供給する構成となっている。
【００４７】
反転切換え回路８１ａ〜８３ａは、例えば、図９（ａ）に示すように排他的論理和回路（ＥＸ−ＯＲ回路）で構成するほか、図９（ｂ）に示すように、インバータ９１、トライステートバッファ９２及びトライステートインバータ９３を用いた回路で構成することも可能である。
【００４８】
図１０は、本実施形態の自己活性化機能付きＦ／Ｆ回路の活性化モード時の動作を示すタイミングチャートであり、同図を参照しつつ本実施形態の動作を説明する。
【００４９】
通常モード時には、活性化モード設定回路６０の出力信号（モード切換え信号ＭＤ）は“０”になる。その結果、自己活性化機能付きＦ／Ｆ回路８１〜８３内部の反転切換え回路８１ａ〜８３ａにより、入力信号Ｓ２１〜Ｓ２３がそのまま通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に入力される状態となり、従来のＦ／Ｆ回路と同じ動作をする。
【００５０】
活性化モード設定回路６０を活性化モードに設定すると、モード切換え信号ＭＤは“１”になり、自己活性化機能付きＦ／Ｆ回路８１〜８３内部の反転切換え回路８１ａ〜８３ａにより、通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に入力信号Ｓ２１〜Ｓ２３が反転されて入力される状態となる。
【００５１】
このような状態でシステムクロックＣＬＫを入力しながら、活性化モードと通常モードを交互に切り替えると（図１０参照）、自己活性化機能付きＦ／Ｆ回路８１〜８３内部の通常Ｆ／Ｆ回路２１ａ〜２３ａの正転出力端子Ｑの出力は、システムクロックＣＬＫの１周期毎に“Ｈ”レベル→“Ｌ”レベル→“Ｈ”レベル→“Ｌ”レベルを繰り返す。これにより半導体集積回路内の通常Ｆ／Ｆ回路２１ａ〜２３ａを活性化することができる。
【００５２】
実際に本実施形態の自己活性化機能付きＦ／Ｆ回路を適用するバーンインパターンは、図１１に示したように端子数５本（ＣＬＫ入力端子３本＋活性化モード設定端子２本）、及びテストステップ数１３ステップという極小規模にもかかわらず、全ての順序回路２０を活性化することができる。また、全てのＦ／Ｆ回路の出力信号が変化することにより、組み合わせ回路１０も活性化することが可能である。
【００５３】
図１２は、本発明の第４実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図であり、図２に共通する要素には同一の符号が付されている。
【００５４】
本実施形態は、上記第１実施形態の自己活性化機能付きＦ／Ｆ回路２１〜２３のクロックＣＬＫが組み合わせ回路１０に接続されている例を示すものである。この場合、通常Ｆ／Ｆ回路２１ａを活性化し、組み合わせ回路１０を動作させることによって、組み合わせ回路１０の出力信号Ｓ２２ａ，Ｓ２３ａが変化し、通常Ｆ／Ｆ回路２２ａ，２３ａを活性化することが可能である。
【００５５】
図１３は、本発明の第５実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図であり、図２に共通する要素には同一の符号が付されている。
【００５６】
本実施形態は、上記第１実施形態の自己活性化機能付きＦ／Ｆ回路２２，２３のクロック端子ＣＫが前段の自己活性化機能付きＦ／Ｆ回路２１の出力に接続されている例を示すものである。
【００５７】
この場合、通常Ｆ／Ｆ回路２１ａを活性化することにより、そのＦ／Ｆ回路２１ａの出力信号Ｑａが変化し、通常Ｆ／Ｆ回路２２ａ，２３ａを活性化することが可能である。
【００５８】
【発明の効果】
以上詳細に説明したように、第１乃至第３の発明である自己活性化機能付きＦ／Ｆ回路によれば、比較的簡単な構成により、通常のＦ／Ｆ回路に自己活性化機能を付加することができる。
【００５９】
第４乃至第６の発明である半導体集積回路によれば、自己活性化機能付きＦ／Ｆ回路を搭載したので、半導体集積回路のバーンイン工程でＦ／Ｆ回路を活性化するために通常必要とされるバーンインパターンのビット幅とステップ数を著しく少なくすることができる。これにより、大規模半導体集積回路の十分なスクリーニングを比較的簡単なバーイン装置で実現することができ、バーイン装置の大幅なコスト削減が可能になる。さらに、Ｆ／Ｆ回路の活性化率を１００％にすることができるため、初期不良が収束するまでの時間が短縮され、半導体集積回路のコストダウン、及び量産ＴＡＴの短縮が可能になる。
【図面の簡単な説明】
【図１】本発明の自己活性化機能付きフリップフロップ回路の基本原理を示す概念図である。
【図２】本発明の第１実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図３】第１実施形態における切換え回路の構成例を示す図である。
【図４】第１実施形態における活性化モード設定回路の構成例を示す図である。
【図５】第１実施形態における自己活性化機能付きＦ／Ｆ回路の活性化モード時の動作を示すタイミングチャートである。
【図６】第１実施形態における活性化に必要なバーンインパターン例を示す図である。
【図７】本発明の第２実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図８】本発明の第３実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図９】第３実施形態における反転切換え回路の構成例を示す図である。
【図１０】第３実施形態の自己活性化機能付きＦ／Ｆ回路の活性化モード時の動作を示すタイミングチャートである。
【図１１】第３実施形態における活性化に必要なバーンインパターン例を示す図である。
【図１２】本発明の第４実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図１３】本発明の第５実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図１４】従来の半導体集積回路の構成図である。
【図１５】従来のバーンインパターンの一例を示す図である。
【符号の説明】
１０ 組み合わせ回路
２０ 順序回路
２１〜２３，７１〜７３，８１〜８３ 自己活性化機能付きＦ／Ｆ回路
６０ 活性化モード設定回路
ＭＤ モード切換え信号
ＣＬＫ システムクロック
Ｓ２１〜Ｓ２３ 入力信号
【発明の属する技術分野】
本発明は、通常のフリップフロップ回路に自己活性化機能を付加した自己活性化機能付きフリップフロップ回路、及びこのフリップフロップ回路を搭載した半導体集積回路に関する。
【０００２】
【従来の技術】
機器の高度化や複雑化およびシステム化の進展に伴い、故障が社会に与える影響や損害が大きくなり、信頼性が重要な品質の一特性として注目されている。半導体集積回路においても、機器に組み込まれた後、最終ユーザーにおいて所望の時間、機器の機能や性能が発揮できる信頼性を確保するために、スクリーニングを行うのが一般的となっている。
【０００３】
スクリーニングは、通常、最大定格より厳しいストレスを加え、劣化の原因を物理的、時間的に加速することにより、潜在的故障要因を持つデバイスを不良として取り除くことを目的としている。
【０００４】
半導体集積回路のスクリーニングにおいてストレスをかける方法として代表的なものがバーンインと呼ばれる手法である。
【０００５】
図１４に示すように、従来の半導体集積回路は、現在の入力のみによって出力が決定される組み合わせ回路１１０と、フリップフロップ回路（以下、Ｆ／Ｆ回路という）１２１のように現在の入力と回路の状態によって出力が決定される順序回路１２０とで構成されている。
【０００６】
このような半導体集積回路のバーンイン工程では、バーンイン装置を使用して、バーイン用の入力パターン（以下、バーインパターンという）を集積回路に送り集積回路を活性化させた状態（回路が動作している様態）にし、外部からストレス（電圧、温度等）を加えることが行われる。バーンインパターンの一例としては、図１５に示すように、例えば入力信号数は最大２５６本とし、パターン長は最大３２Ｋステップとするものが用いられる。バーンイン工程中は、このようなバーンインパターンを繰り返し実行し、集積回路を活性化させることになる。
【０００７】
その際、集積回路に十分なストレスをかけるためには、できるだけ回路を活性化させること（広範囲で動作している状態）が必要である。回路を十分活性化させることによって効果的なスクリーニングが可能となり、極めて高い信頼性を得ることができる。
【０００８】
【発明が解決しようとする課題】
上記したように、スクリーニングを効率的に行うには、できるだけ広範囲に回路を動作させる（活性化する）ことが必要であるが、近年の半導体プロセスの微細化による回路規模増大に伴い回路全体を動作させるためのバーンインパターンは益々長大で複雑となる傾向にある。
【０００９】
一般にバーンインパターンの長さは、組み合わせ回路より順序回路に大きく左右される。すなわち、順序回路の出力値は入力端子に与えられた値だけでなく回路の内部状態に依存し、この順序回路を活性化するために、長大なパターンが必要となる。通常１００Ｋゲート規模の大規模集積回路では、最低１００Ｋステップのバーンインパターンが必要とされている。
【００１０】
そのため、一般に使われているバーンイン装置において、例えば上記のように入力信号数＝最大２５６本、パターン長＝最大３２Ｋステップ等の制約があった場合には、大規模集積回路を十分に活性化させるのは困難となる。このようなことから、従来では、より高機能で高価なバーンイン装置が必要になっていた。
【００１１】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、回路の自己活性化を可能にする自己活性化機能付きフリップフロップ回路を提供することである。またその他の目的は、高機能なバーンイン装置を用いることなく容易に効果的なスクリーニングを行うことができる半導体集積回路を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、第１の発明である半導体集積回路の特徴は、外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、前記各フリップフロップ回路に保持されている論理値を反転させた反転出力信号と前記組み合わせ回路からの信号を前記モード切換え信号に応じて選択する選択回路を前記各フリップフロップ回路に対応してそれぞれ設け、前記各々の選択回路の選択結果を前記各フリップフロップ回路の入力信号としてそれぞれ供給し、活性化モード時には前記各選択回路により前記各フリップフロップ回路の反転出力信号をそれぞれ選択してその各々のフリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことにある。
【００１９】
この第１の発明によれば、活性化モード時には、各選択回路によりフリップフロップ回路の反転出力信号をそれぞれ選択し、各フリップフロップ回路の入力信号値をトグルさせて、全てのフリップフロップ回路を自ら活性化する。これにより、半導体集積回路のバーンイン工程でフリップフロップ回路を活性化するために必要とされるバーンインパターンのビット幅とステップ数を著しく少なくすることができる。
【００２０】
第２の発明である半導体集積回路の特徴は、外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、前記各フリップフロップ回路の正転出力信号の論理値を反転する反転回路と、該反転回路の出力信号と前記組み合わせ回路からの信号を前記モード切換え信号に応じて選択する選択回路とを前記各フリップフロップ回路に対応してそれぞれ設け、前記選択回路の選択結果を前記各フリップフロップ回路の入力信号としてそれぞれ供給し、活性化モード時には前記各選択回路により前記反転回路の出力信号をそれぞれ選択して前記各フリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことにある。
【００２１】
この第２の発明によれば、活性化モード時には、各選択回路により反転回路の出力信号をそれぞれ選択し、各フリップフロップ回路の入力信号値をトグルさせて、全てのフリップフロップ回路を自ら活性化する。これにより、第１の発明と同様にバーンインパターンのビット幅とステップ数を著しく少なくすることができる。
【００２２】
第３の発明である半導体集積回路の特徴は、外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、前記組み合わせ回路から与えられた信号の論理の反転切換えを前記モード切換え信号に応じて行う反転切換え回路を前記各フリップフロップ回路に対応してそれぞれ設け、前記各反転切換え回路の出力を各々のフリップフロップ回路の入力信号としてそれぞれ供給すると共に、活性化モード時には前記モード切換え信号によって前記各フリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことにある。
【００２３】
第３の発明によれば、活性化モード時には、組み合わせ回路から与えられた信号の論理の反転切換えを制御するモード切換え信号によって各フリップフロップ回路の入力信号値をトグルさせ、全てのフリップフロップ回路を自ら活性化する。これにより、第１の発明と同様にバーンインパターンのビット幅とステップ数を著しく少なくすることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の自己活性化機能付きフリップフロップ回路の基本原理を示す概念図である。
【００２５】
本発明の自己活性化機能付きＦ／Ｆ回路は、図１に示すように、半導体集積回路内の通常のＦ／Ｆ回路１の入力側に、通常入力信号とその反転信号を切換える切換え回路２を設け、この切換え回路２の出力をＦ／Ｆ回路１のＤ端子に入力させて、Ｆ／Ｆ回路１にシステムクロックを与えることにより、Ｆ／Ｆ回路１を自ら活性化するものである。
【００２６】
次に、このような基本原理を踏まえて第１実施形態の構成及び動作を説明をする。
【００２７】
図２は、本発明の第１実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【００２８】
この半導体集積回路は、組み合わせ回路１０と順序回路２０とで構成されている。組み合わせ回路１０は、外部より入力データＩＮを取り込んで所定の論理動作を行いその結果である出力データＯＵＴを外部に出力する機能を有する回路であり、順序回路２０は、組み合わせ回路１０の中間処理データを一旦保持し、所定のタイミングでその保持データを組み合わせ回路１０に送り返す機能を有している。
【００２９】
順序回路２０は、本発明の自己活性化機能付きＦ／Ｆ回路で構成されるが、本実施形態では、説明を簡単にするためその個数を例えば３個とし、自己活性化機能付きＦ／Ｆ回路２１，２２，２３で構成されるものとする。
【００３０】
この自己活性化機能付きＦ／Ｆ回路２１〜２３は、通常Ｆ／Ｆ回路２１ａ，２２ａ，２３ａと、切換え回路（選択回路）２１ｂ，２２ｂ，２３ｂとでそれぞれ構成され、各々の切換え回路２１ｂ〜２３ｂにより、通常モード時の入力信号（Ｓ２１〜Ｓ２３）と活性化モード時の入力信号（通常Ｆ／Ｆ回路２１ａ〜２３ａのＱＮ出力）を切り換える構造となっている。
【００３１】
具体的には、切換え回路２１ｂは、通常Ｆ／Ｆ回路２１ａの反転出力端子ＱＮから出力される反転出力信号と組み合わせ回路１０から送られてくる入力信号Ｓ２１をモード切換え信号ＭＤに応じて切換える機能を有している。同様に、切換え回路２２ｂ，２３ｂは、それぞれ通常Ｆ／Ｆ回路２２ａ，２３ａの反転出力端子ＱＮから出力される反転出力信号と組み合わせ回路１０から送られてくる入力信号Ｓ２２，Ｓ２３をモード切換え信号ＭＤに応じて切換えるようになっている。
【００３２】
図３（ａ），（ｂ），（ｃ）に上記切換え回路（選択回路）２１ｂ〜２３ｂの構成例を示す。同図（ａ）の例では、インバータ３１、ＡＮＤゲート３２，３３、及びＯＲゲート３４で構成されている。また、同図（ｂ）の例では、インバータ４１とアナログスイッチ４２，４３で構成され、同図（ｃ）の例では、インバータ５１とトライステートバッファ５２，５３で構成されている。
【００３３】
ここで、入力信号Ｓ２１，Ｓ２２，Ｓ２３は、任意のレベルにあり、外部からはダイレクトに制御できない信号であり、自己活性化機能付きＦ／Ｆ回路２１〜２３に与えられるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、クロック端子３０ａ，３０ｂ，３０ｃに接続されたクロックバッファ３１ａ，３１ｂ，３１ｃを介して供給され、外部よりダイレクトに入力することができるようになっている。なお、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は共通のクロック信号を使用している。
【００３４】
また、前記モード切換え信号ＭＤは、活性化モード設定回路６０で設定されるようになっている。活性化モード設定回路６０は、図４に示すように例えばＤ−ＦＦ回路で構成され、ＴＥＳＴ信号入力用の外部端子６１とＭＯＤＥＳＥＬ信号入力用の外部端子６２にそれぞれバッファ６３，６４を介して接続されている。本例のモード切換え信号ＭＤは、活性化モード時には“Ｌ”レベルに、通常モード時には“Ｈ”レベルに設定されるものとする。
【００３５】
図５は、本実施形態の自己活性化機能付きＦ／Ｆ回路の動作を示すタイミングチャートであり、同図を参照しつつ本実施形態の動作を説明する。
【００３６】
通常モード時では、活性化モード設定回路６０の出力であるモード切換え信号ＭＤが“１”であり（図５参照）、その結果、自己活性化機能付きＦ／Ｆ回路２１〜２３内部の切換回路２１ｂ〜２３ｂにより、入力信号Ｓ２１〜Ｓ２３が通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に入力される状態となり、従来回路のＦ／Ｆ回路と同じ動作をする。
【００３７】
活性化モード設定回路６０を活性化モードに設定すると、モード切換え信号ＭＤは“０”になり、自己活性化機能付きＦ／Ｆ回路２１〜２３内部の切換え回路２１ｂ〜２３ｂにより、通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に当該Ｆ／Ｆ回路２１ａ〜２３ａのＱＮ端子の出力が入力される状態となる。
【００３８】
この状態で通常Ｆ／Ｆ回路２１ａ〜２３ａのクロック端子ＣＫにシステムクロックＣＬＫを入力すれば、通常Ｆ／Ｆ回路２１ａ〜２３ａの端子Ｑの出力は、図５に示すようにシステムクロックＣＬＫの１周期毎に“Ｈ”レベル→“Ｌ”レベル→“Ｈ”レベル→“Ｌ”レベルを繰り返す。これにより、Ｆ／Ｆ回路２１〜２３を活性化することができる。
【００３９】
このような半導体集積回路のスクリーニング方法としては、バーイン装置（図示省略）を当該半導体集積回路に接続し、その全外部端子を介してバーンインパターンを集積回路内に入力する。そのうち前記クロック端子３０ａ〜３０ｃ及び前記外部端子６１，６２には、上記自己活性化機能付きＦ／Ｆ回路２１〜２３からなる順序回路２０を活性化すべく、図６に示すバーンインパターンを入力するようにする。
【００４０】
このようにして集積回路を活性化させた状態にし、外部からストレス（電圧、温度等）を加え、潜在的故障要因を持つデバイスを不良として排除する。
【００４１】
このように実際に本実施形態の自己活性化機能付きＦ／Ｆ回路２１〜２３を使用すると、バーンインパターンは、図６に示したように端子数５本（ＣＬＫ入力端子３本＋活性化モード設定端子２本）、及びテストステップ数６ステップという極小規模にもかかわらず、全ての順序回路を活性化することができる。また、全てのＦ／Ｆ回路２１〜２３の出力信号が変化することにより、組み合わせ回路１０も活性化することが可能である。
【００４２】
図７は、本発明の第２実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図であり、図２に共通する要素には同一の符号が付されている。
【００４３】
本実施形態の半導体集積回路は、上記図２に示した第１実施形態の半導体集積回路において、自己活性化機能付きＦ／Ｆ回路のみの構成が変更されている。すなわち、本実施形態の自己活性化機能付きＦ／Ｆ回路７１，７２，７３は、それぞれ通常Ｆ／Ｆ回路２１ａ〜２３ａの正転出力端子Ｑの出力である正転出力信号を一旦反転回路７１ａ，７２ａ，７３ａに入力し、切換回路２１ｂ〜２３ｂの入力側に接続する構成となっている。
【００４４】
このような通常Ｆ／Ｆ回路の正転出力端子Ｑの出力を用いた構成であっても、上記第１実施形態と同様の作用効果を有する。
【００４５】
図８は、本発明の第３実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図であり、図２に共通する要素には同一の符号が付されている。
【００４６】
本実施形態の半導体集積回路は、上記図２に示した第１実施形態の半導体集積回路において、自己活性化機能付きＦ／Ｆ回路のみの構成が変更されている。すなわち、本実施形態の自己活性化機能付きＦ／Ｆ回路８１，８２，８３は、反転切換え回路８１ａ，８２ａ，８３ａにより活性化モード時に通常モード時の入力信号Ｓ２１〜Ｓ２３を反転し、これを通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に供給する構成となっている。
【００４７】
反転切換え回路８１ａ〜８３ａは、例えば、図９（ａ）に示すように排他的論理和回路（ＥＸ−ＯＲ回路）で構成するほか、図９（ｂ）に示すように、インバータ９１、トライステートバッファ９２及びトライステートインバータ９３を用いた回路で構成することも可能である。
【００４８】
図１０は、本実施形態の自己活性化機能付きＦ／Ｆ回路の活性化モード時の動作を示すタイミングチャートであり、同図を参照しつつ本実施形態の動作を説明する。
【００４９】
通常モード時には、活性化モード設定回路６０の出力信号（モード切換え信号ＭＤ）は“０”になる。その結果、自己活性化機能付きＦ／Ｆ回路８１〜８３内部の反転切換え回路８１ａ〜８３ａにより、入力信号Ｓ２１〜Ｓ２３がそのまま通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に入力される状態となり、従来のＦ／Ｆ回路と同じ動作をする。
【００５０】
活性化モード設定回路６０を活性化モードに設定すると、モード切換え信号ＭＤは“１”になり、自己活性化機能付きＦ／Ｆ回路８１〜８３内部の反転切換え回路８１ａ〜８３ａにより、通常Ｆ／Ｆ回路２１ａ〜２３ａのＤ端子に入力信号Ｓ２１〜Ｓ２３が反転されて入力される状態となる。
【００５１】
このような状態でシステムクロックＣＬＫを入力しながら、活性化モードと通常モードを交互に切り替えると（図１０参照）、自己活性化機能付きＦ／Ｆ回路８１〜８３内部の通常Ｆ／Ｆ回路２１ａ〜２３ａの正転出力端子Ｑの出力は、システムクロックＣＬＫの１周期毎に“Ｈ”レベル→“Ｌ”レベル→“Ｈ”レベル→“Ｌ”レベルを繰り返す。これにより半導体集積回路内の通常Ｆ／Ｆ回路２１ａ〜２３ａを活性化することができる。
【００５２】
実際に本実施形態の自己活性化機能付きＦ／Ｆ回路を適用するバーンインパターンは、図１１に示したように端子数５本（ＣＬＫ入力端子３本＋活性化モード設定端子２本）、及びテストステップ数１３ステップという極小規模にもかかわらず、全ての順序回路２０を活性化することができる。また、全てのＦ／Ｆ回路の出力信号が変化することにより、組み合わせ回路１０も活性化することが可能である。
【００５３】
図１２は、本発明の第４実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図であり、図２に共通する要素には同一の符号が付されている。
【００５４】
本実施形態は、上記第１実施形態の自己活性化機能付きＦ／Ｆ回路２１〜２３のクロックＣＬＫが組み合わせ回路１０に接続されている例を示すものである。この場合、通常Ｆ／Ｆ回路２１ａを活性化し、組み合わせ回路１０を動作させることによって、組み合わせ回路１０の出力信号Ｓ２２ａ，Ｓ２３ａが変化し、通常Ｆ／Ｆ回路２２ａ，２３ａを活性化することが可能である。
【００５５】
図１３は、本発明の第５実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図であり、図２に共通する要素には同一の符号が付されている。
【００５６】
本実施形態は、上記第１実施形態の自己活性化機能付きＦ／Ｆ回路２２，２３のクロック端子ＣＫが前段の自己活性化機能付きＦ／Ｆ回路２１の出力に接続されている例を示すものである。
【００５７】
この場合、通常Ｆ／Ｆ回路２１ａを活性化することにより、そのＦ／Ｆ回路２１ａの出力信号Ｑａが変化し、通常Ｆ／Ｆ回路２２ａ，２３ａを活性化することが可能である。
【００５８】
【発明の効果】
以上詳細に説明したように、第１乃至第３の発明である自己活性化機能付きＦ／Ｆ回路によれば、比較的簡単な構成により、通常のＦ／Ｆ回路に自己活性化機能を付加することができる。
【００５９】
第４乃至第６の発明である半導体集積回路によれば、自己活性化機能付きＦ／Ｆ回路を搭載したので、半導体集積回路のバーンイン工程でＦ／Ｆ回路を活性化するために通常必要とされるバーンインパターンのビット幅とステップ数を著しく少なくすることができる。これにより、大規模半導体集積回路の十分なスクリーニングを比較的簡単なバーイン装置で実現することができ、バーイン装置の大幅なコスト削減が可能になる。さらに、Ｆ／Ｆ回路の活性化率を１００％にすることができるため、初期不良が収束するまでの時間が短縮され、半導体集積回路のコストダウン、及び量産ＴＡＴの短縮が可能になる。
【図面の簡単な説明】
【図１】本発明の自己活性化機能付きフリップフロップ回路の基本原理を示す概念図である。
【図２】本発明の第１実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図３】第１実施形態における切換え回路の構成例を示す図である。
【図４】第１実施形態における活性化モード設定回路の構成例を示す図である。
【図５】第１実施形態における自己活性化機能付きＦ／Ｆ回路の活性化モード時の動作を示すタイミングチャートである。
【図６】第１実施形態における活性化に必要なバーンインパターン例を示す図である。
【図７】本発明の第２実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図８】本発明の第３実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図９】第３実施形態における反転切換え回路の構成例を示す図である。
【図１０】第３実施形態の自己活性化機能付きＦ／Ｆ回路の活性化モード時の動作を示すタイミングチャートである。
【図１１】第３実施形態における活性化に必要なバーンインパターン例を示す図である。
【図１２】本発明の第４実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図１３】本発明の第５実施形態に係る自己活性化機能付きＦ／Ｆ回路を適用した半導体集積回路のブロック図である。
【図１４】従来の半導体集積回路の構成図である。
【図１５】従来のバーンインパターンの一例を示す図である。
【符号の説明】
１０ 組み合わせ回路
２０ 順序回路
２１〜２３，７１〜７３，８１〜８３ 自己活性化機能付きＦ／Ｆ回路
６０ 活性化モード設定回路
ＭＤ モード切換え信号
ＣＬＫ システムクロック
Ｓ２１〜Ｓ２３ 入力信号
Claims (3)
- 外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、
活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、
前記各フリップフロップ回路に保持されている論理値を反転させた反転出力信号と前記組み合わせ回路からの信号を前記モード切換え信号に応じて選択する選択回路を前記各フリップフロップ回路に対応してそれぞれ設け、
前記各々の選択回路の選択結果を前記各フリップフロップ回路の入力信号としてそれぞれ供給し、活性化モード時には前記各選択回路により前記各フリップフロップ回路の反転出力信号をそれぞれ選択してその各々のフリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことを特徴とする半導体集積回路。 - 外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、
活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、
前記各フリップフロップ回路の正転出力信号の論理値を反転する反転回路と、該反転回路の出力信号と前記組み合わせ回路からの信号を前記モード切換え信号に応じて選択する選択回路とを前記各フリップフロップ回路に対応してそれぞれ設け、
前記選択回路の選択結果を前記各フリップフロップ回路の入力信号としてそれぞれ供給し、活性化モード時には前記各選択回路により前記反転回路の出力信号をそれぞれ選択して前記各フリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことを特徴とする半導体集積回路。 - 外部からの入力データに対して所定の論理動作を行い出力を決定する組み合わせ回路と、前記組み合わせ回路から与えられた信号の論理値を保持する複数のフリップフロップ回路を有する順序回路とを備えた半導体集積回路において、
活性化モード／通常モードを切換えるためのモード切換え信号を設定する活性化モード設定回路を設けると共に、
前記組み合わせ回路から与えられた信号の論理の反転切換えを前記モード切換え信号に応じて行う反転切換え回路を前記各フリップフロップ回路に対応してそれぞれ設け、
前記各反転切換え回路の出力を各々のフリップフロップ回路の入力信号としてそれぞれ供給すると共に、活性化モード時には前記モード切換え信号によって前記各フリップフロップ回路の入力信号値を同時にトグルさせ、各フリップフロップ回路を同時に活性化させるように構成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28687996A JP3564243B2 (ja) | 1996-10-29 | 1996-10-29 | 自己活性化機能付きフリップフロップ回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135790A JPH10135790A (ja) | 1998-05-22 |
| JP3564243B2 true JP3564243B2 (ja) | 2004-09-08 |
Family
ID=17710188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28687996A Expired - Fee Related JP3564243B2 (ja) | 1996-10-29 | 1996-10-29 | 自己活性化機能付きフリップフロップ回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3564243B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010203898A (ja) | 2009-03-03 | 2010-09-16 | Renesas Electronics Corp | 半導体装置のテスト回路、半導体装置及びその製造方法 |
-
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|---|---|
| JPH10135790A (ja) | 1998-05-22 |
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