JP2003316566A - パイプラインプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 パイプラインプロセッサにおいて、回路規模
および消費電力の低減を可能にする。 【解決手段】 第１データ処理部１０２と第２データ処
理部１０３との間には、ラッチ１０５が設けられてい
る。プロセッサが高いクロック周波数で動作する場合に
は、ラッチ１０５にはクロックに同期したラッチパルス
が入力され、第１データ処理部１０２の出力が保持され
ることにより、データ処理部１０２・１０３が順次並列
に動作するパイプライン処理が行われ、高速な命令コー
ドの実行処理が行われる。一方、プロセッサが低いクロ
ック周波数で動作する場合には、ラッチ１０５に連続的
なＨレベルの制御信号が入力され、バイパス回路やセレ
クタを用いたりすることなく、データ処理部１０２・１
０３で１段の処理ステージとして動作させることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令コードに基づ
く処理が複数のステージに分けられて並行して行われる
パイプラインプロセッサに関し、特に、動作周波数に応
じてパイプライン構造を変えることのできるパイプライ
ンプロセッサに関する技術に属する。

【０００２】

【従来の技術】従来より、プロセッサの処理速度を高速
化する技術として、パイプライン処理を適用する技術が
知られている。これは、命令コードの処理を複数のステ
ージに分け、各ステージの処理を並行して行わせること
により、実質的な処理時間の短縮を図るものである。よ
り具体的には、例えば、命令コードの処理を命令コード
のデコードと命令コードの実行との２つのステージに分
けて、先行する命令コードの実行をするのと同時に次の
命令コードのデコードを行うことにより、処理効率を向
上させるとともに、各ステージの処理に要する時間が短
くなることにより動作クロック周波数を高くすることが
容易に可能となる。

【０００３】上記のようなパイプライン処理を行う場
合、各ステージに入力されるデータは、そのステージの
処理が行われる間、変化しないように保たれる必要があ
る。そこで、従来のパイプラインプロセッサでは、各ス
テージ間に、複数のフリップフロップから成るレジスタ
が設けられ、クロック信号によって、各ステージの処理
結果の保持タイミングが制御されるようになっている。

【０００４】一方、近年、例えばラップトップ型のパー
ソナルコンピュータや携帯情報端末などにおいて消費電
力を低減するために、機器の使用状況に応じてプロセッ
サの動作周波数を低下させる手法が多く用いられてい
る。すなわち、ＣＭＯＳ論理回路の場合には信号レベル
が反転するときに多くの電流が流れて電力が消費される
ので、動作周波数を低下させて信号レベルの反転頻度を
少なく抑えることにより消費電力の低減を図ることがで
きる。

【０００５】また、より消費電力を低減するために、例
えば特開平８−１４７１６３号公報に開示されているよ
うに、パイプラインプロセッサにおける各ステージ間の
レジスタをバイパスするバイパス路を設け、動作周波数
を低下させたときに上記レジスタの動作を停止させる技
術が知られている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ようにレジスタのバイパス路を設ける場合、レジスタを
バイパスさせるかどうかを選択するためのセレクタやそ
の制御回路を必要とし、これらのバイパス路やセレク
タ、および制御回路の分だけ回路面積が増大するうえ、
セレクタ等の消費する電力が生じることになる。したが
って、消費電力を大幅に低減し、かつ、回路規模（回路
面積）を小さく抑えることは困難であった。

【０００７】本発明は、上記の点に鑑み、パイプライン
プロセッサの消費電力の大幅な低減を可能にし、また、
回路規模の低減を可能にすることを課題とする。

【０００８】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、命令コード
に基づく第１ステージの処理と第２ステージの処理とが
並行して行われるように構成されたパイプラインプロセ
ッサにおいて、上記第１ステージの処理を行う第１の処
理手段と、上記第２ステージの処理を行う第２の処理手
段と、上記第１の処理手段と第２の処理手段との間に設
けられたステージ間データ保持手段と、上記ステージ間
データ保持手段を制御する制御信号を出力する制御手段
とを備え、上記ステージ間データ保持手段は、上記制御
信号が第１のレベルに変化する際に上記第１の処理手段
から出力されたデータを、上記制御信号が上記第１のレ
ベルである間保持して上記第２の処理手段に出力する一
方、上記制御信号が第２のレベルである間、上記第１の
処理手段から出力されたデータをそのまま上記第２の処
理手段に出力するラッチ回路を用いて構成されているこ
とを特徴とする。

【０００９】請求項１の発明によると、上記ラッチ回路
を、制御信号に応じて、入力されたデータを保持する状
態と透過させる状態とに切り替えることができるので、
レジスタとバイパス回路やセレクタとを用いたりするこ
となく、第１、第２の処理手段を並列に動作させたり連
続的に動作させたりして、パイプライン構成を柔軟に変
更することができる。ここで、上記第１の処理手段から
出力されたデータをそのまま上記第２の処理手段に出力
するというのは、ラッチ回路の絶対的な入出力信号レベ
ルが同じであることを意味するのではなく、例えば入力
側の回路が正論理で出力側の回路が負論理である場合に
Ｈレベルの入力信号に対してＬレベルの信号を出力する
など、論理的に入出力が対応していることを意味する。

【００１０】また、請求項２の発明は、請求項１のパイ
プラインプロセッサであって、上記パイプラインプロセ
ッサが所定の第１の周波数のクロック信号に応じて動作
する場合に、上記ステージ間データ保持手段が、上記第
１の処理手段から出力されたデータを保持して上記第２
の処理手段に出力することにより、上記第１ステージの
処理と上記第２ステージの処理とが並行して行われる一
方、上記パイプラインプロセッサが上記第１の周波数よ
りも低い第２の周波数のクロック信号に応じて動作する
場合に、上記ステージ間データ保持手段が、上記第１の
処理手段から出力されたデータをそのまま上記第２の処
理手段に出力することにより、上記第１ステージの処理
と上記第２ステージの処理とが連続的に行われるように
構成されたことを特徴とする。

【００１１】また、請求項３の発明は、請求項２のパイ
プラインプロセッサであって、上記制御手段は、上記ク
ロック信号が上記第１の周波数のときに、上記クロック
信号のエッジタイミングに同期して上記制御信号を上記
第２のレベルから上記第１のレベルに変化させる一方、
上記クロック信号が上記第２の周波数のときに、上記ク
ロック信号に係らず、上記制御信号を上記第２のレベル
に保つことを特徴とする。

【００１２】また、請求項４の発明は、請求項３のパイ
プラインプロセッサであって、上記制御手段は、上記ク
ロック信号が上記第１の周波数のときに、上記クロック
信号のエッジタイミングに同期して、上記第２のレベル
の所定のパルス幅を有するパルスを上記制御信号として
出力することを特徴とする。

【００１３】これらの発明によると、前記のようにレジ
スタとバイパス回路やセレクタとを用いたりすることな
く、クロック信号の周波数に応じてパイプライン構成を
容易に変更することができるので、ハードウェア規模を
小さく抑えつつ、高速な動作と低消費電力な動作とを行
わせることができる。

【００１４】また、請求項５の発明は、請求項１のパイ
プラインプロセッサであって、さらに、入力されたデー
タを保持し、上記第１の処理手段に出力する第１のデー
タ保持手段と、上記第１のデータ保持手段から出力され
たデータと、上記第２の処理手段から出力されたデータ
とを選択的に出力する選択手段と、上記選択手段から出
力されたデータを保持する第２のデータ保持手段と、を
備えたことを特徴とする。

【００１５】請求項５の発明によると、回路動作をテス
トする際に、ステージ間データ保持手段を構成するラッ
チ回路を透過状態にさせることによって、そのラッチ回
路を動作テスト用のテストデータを保持させるためのス
キャンパスから除外することができるので、動作テスト
の簡素化を容易に図ることができる。

【００１６】また、請求項６の発明は、請求項１のパイ
プラインプロセッサであって、入力されたデータを保持
し、上記第１の処理手段に出力する第１のデータ保持手
段と、上記第１のデータ保持手段から出力されたデータ
と、上記第１の処理手段から出力されたデータとを選択
的に上記ステージ間データ保持手段に出力する第１の選
択手段と、上記ステージ間データ保持手段から出力され
たデータと、上記第２の処理手段から出力されたデータ
とを選択的に出力する第２の選択手段と、上記第２の選
択手段から出力されたデータを保持する第２のデータ保
持手段と、を備えるとともに、上記第１のデータ保持手
段および上記第２のデータ保持手段に動作テスト用のテ
ストデータを保持させるスキャンシフト動作時に、上記
第１の選択手段に上記第１のデータ保持手段から出力さ
れたデータを選択させ、上記制御信号を上記第２のレベ
ルにして上記ステージ間データ保持手段に入力されたデ
ータをそのまま出力させ、上記第２の選択手段に上記ス
テージ間データ保持手段から出力されたデータを選択さ
せるように構成されたことを特徴とする。

【００１７】請求項６の発明によると、前記請求項５の
発明と同様に、回路動作をテストする際にステージ間デ
ータ保持手段を構成するラッチ回路を透過状態にさせる
ことによって、そのラッチ回路を動作テスト用のテスト
データを保持させるためのスキャンパスから除外し、動
作テストの簡素化を容易に図ることができるとともに、
第２のデータ保持手段にテストデータを保持させる際に
ステージ間データ保持手段を経由させることによって、
スキャンパスの遅延を大きくして第２のデータ保持手段
にテストデータを確実に保持させることができる。

【００１８】また、請求項７の発明は、請求項６のパイ
プラインプロセッサであって、上記第２のデータ保持手
段は、上記ステージ間データ保持手段を構成する上記ス
テージ間データ保持手段の上記ラッチ回路と実質的に同
一の構成を有するラッチ回路を用いて構成されるととも
に、上記第２のデータ保持手段を制御する制御信号が、
所定のクロック信号と、上記クロック信号を上記ステー
ジ間データ保持手段の上記ラッチ回路、および上記第２
のデータ保持手段の上記ラッチ回路と実質的に同一の素
子を用いて構成されたラッチ回路により遅延させた信号
とに基づいて生成されることを特徴とする。

【００１９】また、請求項８の発明は、請求項６のパイ
プラインプロセッサであって、上記第１のデータ保持手
段、および上記第２のデータ保持手段は、互いに実質的
に同一の構成を有するラッチ回路を用いて構成されると
ともに、上記第１のデータ保持手段、および上記第２の
データ保持手段を制御する制御信号が、所定のクロック
信号と、上記クロック信号を上記第１のデータ保持手段
の上記ラッチ回路、および上記第２のデータ保持手段の
上記ラッチ回路と実質的に同一の素子を用いて構成され
たラッチ回路により遅延させた信号とに基づいて生成さ
れることを特徴とする。

【００２０】これらの発明によると、例えば製造プロセ
スにおけるばらつきや、使用時における温度変動、電源
電圧変動などがある場合でも、各ラッチ回路の遅延時間
を互いにほぼ等しくするなどの遅延時間の管理が容易に
できるので、より確実に第２のデータ保持手段にテスト
データを保持させることができる。すなわち、各ラッチ
回路が、例えば同一の製造プロセスにより同様の回路構
成が形成されて成ることにより、各部の絶対的な遅延時
間がばらついていたり温度変化や電源電圧変動によって
変化したりする場合でも、相対的な遅延時間の差がほと
んど生じないようにすることなどができ、上記のような
確実な動作をさせることができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。

【００２２】（実施の形態１）図１は本発明の実施の形
態１に係るパイプラインプロセッサの要部の構成を示す
ブロック図である。同図において、パイプライン処理部
１０１は、図示しないプロセッサ本体のメモリアクセス
制御部等から供給される命令コードをパイプライン化し
て処理するものである。このパイプライン処理部１０１
は、より詳しくは、例えば命令コードのデコードを行う
第１データ処理部１０２と、デコードされた命令の処理
を実行する第２データ処理部１０３と、これらのデータ
処理部１０２・１０３の前後に設けられたラッチ１０４
〜１０６とを備えている。

【００２３】また、パルス生成回路１０７〜１０９は、
上記ラッチ１０４〜１０６を制御するラッチ制御信号を
出力するものである。より詳しくは、Ｈレベルのパルス
信号（ラッチパルス）、またはこれをマスクした連続的
なＨレベルの信号を出力することにより、上記ラッチ１
０４〜１０６に、入力されたデータを保持させるか、ま
たはそのまま出力する透過状態にさせるかを制御するよ
うになっている。

【００２４】クロック生成回路１１０は、上記パルス生
成回路１０７〜１０９が出力するラッチパルスの基準等
となるクロック信号を生成するものである。このクロッ
ク生成回路１１０は、後述するクロック制御回路１１２
の制御に応じて、プロセッサを高速に動作させるための
高い周波数のクロック信号と、消費電力を低減するため
の低い周波数のクロック信号とを出力するようになって
いる。

【００２５】マスク信号生成回路１１１は、上記パルス
生成回路１０７〜１０９に連続的なＨレベルの信号を出
力させるためのマスク信号を出力するものである。

【００２６】クロック制御回路１１２は、上記クロック
生成回路１１０が生成するクロック信号の周波数や、マ
スク信号生成回路１１１から出力されるマスク信号を制
御するものである。より詳しくは、高速に命令コードを
実行する高速動作モードの場合には、クロック生成回路
１１０に高い周波数のクロック信号を生成させるととも
に、マスク信号生成回路１１１にＬレベルのマスク信号
を出力させる一方、小さな消費電力で命令コードを実行
する低速動作モードの場合には、クロック生成回路１１
０に低い周波数のクロック信号を生成させるとともに、
マスク信号生成回路１１１に、パルス生成回路１０８に
対してだけ、Ｈレベルのマスク信号を出力させるように
なっている。

【００２７】上記ラッチ１０４〜１０６は、具体的に
は、例えば図２に示すように、トランジスタ２０１と、
ＮＯＴ回路２０２〜２０４とから構成されるラッチ回路
２００が複数設けられて構成されている。上記トランジ
スタ２０１は、ゲート端子Ｇに入力されるラッチ制御信
号に応じて、データ端子Ｄに入力された信号を導通、遮
断するようになっている。また、ＮＯＴ回路２０２・２
０３は、データ端子Ｄに入力された信号を保持するよう
になっている。すなわち、パルス生成回路１０７〜１０
９からゲート端子Ｇに入力されるラッチ制御信号がＨレ
ベルである場合には、データ端子Ｄに入力された信号が
そのまま出力端子Ｑから出力される一方、ラッチ制御信
号がＬレベルである場合には、そのラッチ制御信号がＨ
レベルからＬレベルに遷移するときにデータ端子Ｄに入
力されていた信号が保持されて出力されるようになって
いる。なお、ラッチ回路２００としては、上記に限らず
種々の構成のものを用いるようにしてもよい。

【００２８】また、上記パルス生成回路１０７〜１０９
は、具体的には、例えば図３に示すように、ＮＯＴ回路
３０１と、ＡＮＤ回路３０２と、ＯＲ回路３０３とが設
けられて構成されている。このパルス生成回路１０７〜
１０９は、図４に示すように、マスク信号生成回路１１
１から入力されるマスク信号がＬレベルの場合には、ク
ロック生成回路１１０から出力されるクロック信号の立
ち上がりエッジに同期して、ＮＯＴ回路３０１の遅延量
に応じたパルス幅のラッチパルスをラッチ制御信号とし
て出力する一方、マスク信号がＨレベルの場合には、連
続的にＨレベルのラッチ制御信号を出力するようになっ
ている。

【００２９】次に、クロック周波数と各部の遅延時間と
の関係等について説明する。ここで、説明の簡単化のた
めに、配線の遅延時間も含めて各データ処理部１０２・
１０３の遅延時間を共にＴ１とし、各ラッチ１０４〜１
０６の遅延時間を共にＴ２とすると、クロック生成回路
１１０によって生成されるクロック信号における高い周
波数ＦＨは、少なくとも、ＦＨ ≦ １／（Ｔ１＋Ｔ
２） となるように設定されている。また、低い周波数
ＦＬは、少なくとも、ＦＬ ≦ １／２（Ｔ１＋Ｔ２）
となるように設定されている。さらに、パルス生成回
路１０７〜１０９におけるＮＯＴ回路３０１の遅延時
間、すなわちパルス生成回路１０７〜１０９から出力さ
れるラッチパルスのパルス幅をｔとすると、このパルス
幅ｔは、少なくとも、ラッチ１０４〜１０６のセットア
ップタイム ≦ ｔ ≦ Ｔ１＋Ｔ２ となるように設
定されている。

【００３０】上記のように構成されたパイプラインプロ
セッサについて、高速動作モード（クロック周波数Ｆ
Ｈ）での動作、および低速動作モード（クロック周波数
ＦＬ）での動作について説明する。

【００３１】（高速動作モード）この場合には、クロッ
ク生成回路１１０からは高い周波数（ＦＨ）のクロック
信号が出力されるとともに、マスク信号生成回路１１１
からは、パルス生成回路１０７〜１０９の何れに対して
もＬレベルのマスク信号が出力される。上記クロック信
号およびマスク信号に応じて、パルス生成回路１０７〜
１０９からは、上記クロック信号の立ち上がりエッジに
同期したラッチパルスがラッチ制御信号として出力され
る。

【００３２】そこで、例えばラッチ１０４・１０５は、
上記ラッチ制御信号におけるラッチパルスのタイミング
で入力されたデータを、続くラッチ制御信号がＬレベル
の間保持し、データ処理部１０２・１０３は、それぞれ
上記ラッチ１０４・１０５に保持されたデータに基づく
処理を行う。各データ処理部１０２・１０３の処理結果
は、次のラッチパルスのタイミングでラッチ１０５・１
０６に保持される。ここで、ラッチ１０５から出力され
るデータ（すなわち第１データ処理部１０２の処理結
果）に基づいて第２データ処理部１０３による処理が行
われる際には、第１データ処理部１０２では、次にラッ
チ１０４から出力されるデータに基づく処理が行われ
る。すなわち、データ処理部１０２・１０３が順次並列
に動作するパイプライン処理が行われることにより、高
速な命令コードの実行処理が行われる。

【００３３】（低速動作モード）この場合には、クロッ
ク生成回路１１０からは低い周波数（ＦＬ）のクロック
信号が出力されるとともに、マスク信号生成回路１１１
からは、パルス生成回路１０７・１０９に対しては上記
高速動作モードの場合と同様にＬレベルのマスク信号が
出力される一方、パルス生成回路１０８に対してはＨレ
ベルのマスク信号が出力される。上記クロック信号およ
びマスク信号に応じて、パルス生成回路１０７・１０９
からは、高速動作モードと同様のラッチパルスがラッチ
１０４・１０６に出力される一方、パルス生成回路１０
８からは、クロック信号に係らず連続的にＨレベルのラ
ッチ制御信号がパルス生成回路１０８に出力される。

【００３４】そこで、例えばラッチ１０４は、上記ラッ
チ制御信号におけるラッチパルスのタイミングで入力さ
れたデータを保持し、続くラッチ制御信号がＬレベルの
間に、第１データ処理部１０２が上記ラッチ１０４から
出力されるデータに基づいた処理を行う。また、ラッチ
１０５は、上記のようにパルス生成回路１０８からのＨ
レベルのラッチ制御信号が出力されているので、上記第
１データ処理部１０２から出力される処理結果をそのま
ま第２データ処理部１０３に出力し、第２データ処理部
１０３はこれに基づく処理を行う。第２データ処理部１
０３の処理結果は、次のラッチパルスのタイミングでラ
ッチ１０５に保持され、以下、同様に、パルス生成回路
１０７・１０９からラッチパルスが出力されるごとに、
データ処理部１０２・１０３による処理が連続して行わ
れる。すなわち、データ処理部１０２・１０３によっ
て、１段のパイプライン処理ステージとしての動作が行
われる。

【００３５】上記のように、データ処理部１０２・１０
３の間にラッチ１０５を設け、ラッチ制御信号としてラ
ッチパルスまたは連続的にＨレベルの信号を入力し得る
ようにすることにより、クロックの立ち上がりエッジで
データを取り込むフリップフロップと等価な動作と入力
を透過させる動作とをさせることができるので、レジス
タとバイパス回路やセレクタとを用いたりすることな
く、データ処理部１０２・１０３を、それぞれ１段のパ
イプライン処理ステージとして動作させたり、両者で１
段の処理ステージとして動作させたりすることができ
る。したがって、回路規模を小さく抑えつつ、高速な動
作と低消費電力な動作とを行わせることができる。しか
も、セレクタによる遅延が生じない分、より高速化を図
ることもできるとともに、一般にフリップフロップより
も回路規模や消費電力が小さいラッチを用いることによ
る回路規模の低減や消費電力の低減効果も得られる。

【００３６】なお、上記の例では、各ラッチ１０４〜１
０６に対応してパルス生成回路１０７〜１０９が設けら
れる例を示したが、これに限らず、同じラッチ制御信号
が入力されるラッチに対しては、パルス生成回路を兼用
するようにしてもよい。

【００３７】また、上記のようにラッチ１０４・１０６
が常に保持動作を行う場合には、これらのラッチ１０４
・１０６には、パルス生成回路１０７・１０９として、
マスク信号が入力されず（ＯＲ回路３０３を設けず）常
にラッチパルスを出力するものを用いてもよいし、ラッ
チ１０５用のパルス生成回路１０８等におけるＡＮＤ回
路３０２（図３）の出力を用いるなどしてもよい。

【００３８】また、上記のように常に保持動作を行うラ
ッチ１０４・１０６に関しては必ずしもラッチを用い
ず、例えば図５に示すように、レジスタ１２２・１２３
（および必要に応じてバッファ１２４・１２５）を用い
てパイプライン処理部１２１を構成するなどしてもよ
い。

【００３９】また、クロック周波数が低いときに、ラッ
チ１０５だけが、入力されたデータをそのまま透過させ
る状態になる例を示したが、これに限らず、例えばラッ
チ１０６も透過状態になるようにして、さらに後段の処
理も含めて１段の処理ステージが構成されるようにして
もよく、また、３種類以上のクロック周波数などに対し
て、種々の組み合わせで処理段部を結合するようにして
もよい。

【００４０】（実施の形態２）本発明の実施の形態２と
して、上記実施の形態１と同じく回路規模を小さく抑え
つつ、高速な動作と低消費電力な動作とを行わせること
ができるとともに、さらに、回路動作（トランジスタの
故障等）をテストするスキャンテストの簡素化を図り得
るパイプラインプロセッサの例について説明する。な
お、以下の実施の形態において、前記実施の形態１等と
同様の機能を有する構成要素については同一の符号を付
して説明を省略する。

【００４１】まず、上記スキャンテストについて簡単に
説明する。このスキャンテストは、大別して、第１のス
キャンシフト動作と、スキャンキャプチャ動作と、第２
のスキャンシフト動作とにより行われる。上記第１のス
キャンシフト動作は、プロセッサ内の各保持回路（フリ
ップフロップやラッチ）にテストデータを設定する動作
である。スキャンキャプチャ動作は、上記設定したテス
トデータによりプロセッサの各処理部を実際に１サイク
ル分だけ動作（演算を実行）させて、その処理結果デー
タを保持回路に格納させる動作である。また、第２のス
キャンシフト動作は、各保持回路に格納された処理結果
データの読み出しを行う動作である。（なお、上記第
１、第２のスキャンシフト動作は、実際には同一の動作
である。）上記スキャンシフト動作は、より詳しくは、
各保持回路を互いに接続してスキャンパスを形成し、テ
ストデータや処理結果を順次シフト（転送）させること
によって、上記スキャンパスの両端の保持回路にアクセ
スするだけで、各保持回路に対するテストデータの設定
や処理結果の読み出しを行えるようにするものである。
すなわち、プロセッサの外部から各保持回路にアクセス
すための配線や端子などを設けたりしなくてもよいよう
にすることができる。

【００４２】以下、本実施の形態２のパイプラインプロ
セッサの具体的な構成について説明する。

【００４３】図６に示すように、パイプライン処理部４
０１には、実施の形態１のパイプライン処理部１０１に
加えて、ラッチ１０４・１０６の入力側に、セレクタ４
０２・４０３が設けられている。上記セレクタ４０２
は、スキャンパス切り替え信号に応じて、プロセッサ本
体の前段から入力されるデータ、または外部から与えら
れるテストデータを選択する一方、セレクタ４０３は、
ラッチ１０４、または第２データ処理部１０３から出力
されるデータを選択するようになっている。すなわち、
セレクタ４０２・４０３に、前段からの出力および第２
データ処理部１０３からの出力を選択させることによ
り、パイプラインプロセッサに通常の動作やスキャンキ
ャプチャ動作を行わせる通常パスが形成される。一方、
ラッチ１０４・１０６にテストデータおよびラッチ１０
４からの出力を選択させることにより、スキャンシフト
動作を行わせるスキャンパスが形成される。

【００４４】また、マスク信号生成回路１１１には、ク
ロック制御回路１１２からの制御信号に加えてスキャン
テストモード信号が入力され、スキャンテスト時には、
クロック周波数が低いときと同様にラッチ１０５だけを
透過状態にさせるようになっている。

【００４５】上記のように構成されたパイプラインプロ
セッサにおける通常の動作は、スキャンパス切り換え信
号に応じて、セレクタ４０２・４０３がそれぞれ前段か
らの出力または第２データ処理部１０３からの出力を選
択することにより通常パスが形成され、前記実施の形態
１と同様に行われる。また、スキャンテストは、前記の
ような第１スキャンシフト動作、スキャンキャプチャ動
作、および第２スキャンシフト動作が以下のようになさ
れることによって行われる。

【００４６】（第１スキャンシフト動作）第１スキャン
シフト動作時には、スキャンパス切り換え信号に応じ
て、セレクタ４０２・４０３がそれぞれテストデータお
よびラッチ１０４からの出力を選択することにより、ス
キャンパスが形成される。そこで、セレクタ４０２に一
連のテストデータ列（テストデータパターン）が入力さ
れると、パルス生成回路１０７・１０９からラッチパル
スが出力されるごとに、ラッチ１０４・１０６に保持さ
れる値が順次シフトされ、各ラッチ１０４・１０６に所
定のテストデータが保持される。なお、このとき、第２
データ処理部１０３からの出力はセレクタ４０３によっ
て選択されていないので、ラッチ１０５には、スキャン
テストモード信号に応じたＨレベルのラッチ制御信号が
入力されるようにしてもよいし、ラッチ１０４・１０６
と同様にラッチパルスが入力されるようにしてもよい。

【００４７】（スキャンキャプチャ動作）スキャンキャ
プチャ動作時には、スキャンパス切り換え信号に応じ
て、セレクタ４０２・４０３がそれぞれ前段からの出力
または第２データ処理部１０３からの出力を選択するこ
とにより、通常パスが形成される。また、マスク信号生
成回路１１１は、スキャンテストモード信号に応じてパ
ルス生成回路１０８だけにＨレベルのマスク信号を出力
し、パルス生成回路１０８は、連続的なＨレベルのラッ
チ制御信号をラッチ１０５に出力する。これにより、ラ
ッチ１０５は、第１データ処理部１０２から出力される
処理結果をそのまま第２データ処理部１０３に出力する
透過状態になる。

【００４８】そこで、第１データ処理部１０２によっ
て、ラッチ１０４に保持されたテストデータに基づく処
理が行われると、その処理結果がラッチ１０５を介して
第２データ処理部１０３に入力され、第２データ処理部
１０３による処理が行われる。第２データ処理部１０３
の処理結果は、パルス生成回路１０９から１回だけラッ
チパルスが出力されることにより、ラッチ１０６に保持
される。

【００４９】（第２スキャンシフト動作）上記のように
して、透過状態になっていたラッチ１０５以外のラッチ
１０４・１０６に保持された処理結果は、第１スキャン
シフト動作と同様にスキャンパス切り換え信号に応じて
スキャンパスが形成されるとともに、パルス生成回路１
０７・１０９からラッチパルスが出力されることにより
順次シフトされて、パイプラインプロセッサの外部に出
力される。この出力された処理結果を検証することによ
り、第１データ処理部１０２、ラッチ１０５、および第
２データ処理部１０３が所望のテストデータに対して適
切に動作しているかどうかを検出することができる。

【００５０】上記のように、データ処理部１０２・１０
３の間で第１データ処理部１０２の処理結果を保持する
回路としてラッチ１０５を設け、スキャンテストにおけ
るスキャンキャプチャ動作時に上記ラッチ１０５を透過
状態にすることにより、第１データ処理部１０２から第
２データ処理部１０３までの一連の動作を検証すること
ができるので、スキャンシフト時にラッチ１０５にテス
トデータや処理結果を保持させる必要がない。それゆ
え、スキャンパスからラッチ１０５を除外することがで
き、スキャンパスを形成するための選択回路の数を低減
できるとともに、テストデータパターンのパターン長を
短くしてテストコストを低減することもできる。

【００５１】（実施の形態３）上記実施の形態２で説明
したようなスキャンテストにおけるスキャンシフト時
に、各ラッチにテストデータを確実に保持させるための
遅延時間の設定を容易に行うことのできるパイプライン
プロセッサの例を説明する。

【００５２】本実施の形態３のパイプラインプロセッサ
には、図７に示すように、前記実施の形態２のと同様の
構成に加えて、パイプライン処理部５０１におけるラッ
チ１０５の入力側に、セレクタ５０４が設けられてい
る。上記セレクタ５０４は、スキャンパス切り替え信号
に応じて、ラッチ１０４、または第１データ処理部１０
２から出力されるデータを選択するようになっている。
また、セレクタ４０３は、ラッチ１０５、または第２デ
ータ処理部１０３から出力されるデータを選択するよう
になっている。すなわち、セレクタ４０２・５０４・４
０３が、それぞれテストデータ、ラッチ１０４の出力、
またはラッチ１０５の出力を選択することによって、ラ
ッチ１０４から、セレクタ５０４、ラッチ１０５、およ
びセレクタ４０３を介してラッチ１０６に至る経路によ
りスキャンパスが形成され、ラッチ１０４に保持された
テストデータがラッチ１０６に転送（スキャンシフト）
されるようになっている。一方、通常パスは、セレクタ
４０２・５０４・４０３が、それぞれ前段からの入力、
第１データ処理部１０２の出力、または第２データ処理
部１０３の出力を選択することによって形成されるよう
になっている。ここで、上記ラッチ１０４〜１０６は、
実質的に同一の素子を用いて構成されている。すなわ
ち、例えば製造プロセスにおけるばらつきや、使用時に
おける温度変動、電源電圧変動などがある場合でも、ラ
ッチ１０４〜１０６の遅延時間は互いにほぼ等しくなる
ようになっている。

【００５３】また、パルス生成回路５０７〜５０９は、
前記実施の形態１、２のパルス生成回路１０７〜１０９
（図３）と同じ機能を有するものであるが、図８に示す
ように、ＮＯＴ回路３０１に代えて、ラッチ１０４〜１
０６に用いられているラッチ回路２００（図２）と実質
的に同一の素子を用いたものが用いられている。すなわ
ち、ラッチ回路２００が、ゲート端子Ｇに電源ＶＤＤが
接続されて常に透過状態にされるとともに、反転出力ｎ
ＱがＡＮＤ回路３０２に入力されることにより、クロッ
ク信号を遅延、反転させるＮＯＴ回路として働くように
なっている（なお、上記のようにＡＮＤ回路３０２に入
力されるのは反転出力ｎＱなので、図２におけるＮＯＴ
回路２０４は必ずしも設けなくてもよい。）。

【００５４】上記の構成において、スキャンシフト動作
が行われる際には、まず、スキャンパス切り換え信号に
よって、セレクタ４０２・５０４・４０３が、それぞれ
テストデータ、ラッチ１０４の出力、またはラッチ１０
５の出力を選択するように切り替えられてスキャンパス
が形成される。また、ラッチ１０５には、パルス生成回
路５０８からＨレベルのラッチ制御信号が入力され、ラ
ッチ１０５はセレクタ５０４からの入力をそのまま出力
する透過状態となる。一方、ラッチ１０４・１０６に
は、パルス生成回路５０７・５０９からＬレベルのラッ
チ制御信号が入力され、ラッチ１０４・１０６はその時
点で保持しているデータを出力し続ける。（この初期状
態の時点で保持されているデータには特に意味はな
い。）その後、セレクタ４０２にテストデータ（先のテ
ストデータ）が入力されるとともに、ラッチ１０４にラ
ッチパルスが入力されると、上記先のテストデータは、
上記ラッチパルスに続くラッチ制御信号がＬレベルの
間、保持されて出力される。このラッチ１０４から出力
される先のテストデータは、スキャンパスを介してラッ
チ１０６に入力されるが、ラッチ１０６の出力は、ラッ
チ１０６に入力されるラッチ制御信号がＬレベルの間は
変化しない。

【００５５】次に、ラッチ１０４に新たなテストデータ
が入力されるとともにラッチパルスが入力されると、こ
のラッチ１０４に上記新たなテストデータが保持され
る。また、ラッチ１０６には前記のように最初にラッチ
１０４に保持されていた先のテストデータが入力されて
いるので、ラッチパルスが入力されると、上記先のテス
トデータが保持される。すなわち、セレクタ４０２にラ
ッチパルスに同期してテストデータを順次入力すること
により、各ラッチ１０４・１０６に所望のテストデータ
を順次シフトさせながら保持させることができる。

【００５６】ここで、上記ラッチ１０６にデータが保持
されるタイミングについてより詳しく説明すると、この
ラッチ１０６に保持されるデータは、ラッチパルスの立
ち下がり時点で入力されているデータである。一方、ラ
ッチ１０４に入力される上記新たなテストデータは、ラ
ッチパルスが立ち上がった後、ラッチ１０４からセレク
タ４０３までの各回路の遅延時間だけ経過した後にラッ
チ１０６に入力される。このため、ラッチパルス幅が長
いと（Ｈレベルである時間が長いと）、ラッチ１０６に
は、ラッチパルスが入力される前に入力されていた先の
テストデータが保持されないうちに、ラッチ１０４から
出力された次のテストデータが入力されて、保持されて
しまうことになる。それゆえ、ラッチパルス幅は、ラッ
チ１０４からセレクタ４０３までの遅延時間の合計より
も必ず短くなるようにする必要がある。ただし、ラッチ
１０６に確実にデータを保持させるためには、ラッチパ
ルス幅をセットアップタイム以上に設定する必要があ
る。

【００５７】そこで、本実施の形態のパイプラインプロ
セッサでは、前記のようにラッチ１０４〜１０６、およ
びパルス生成回路５０７〜５０９を構成するラッチ回路
２００を実質的に同一の素子を用いて構成することによ
り、確実にテストデータのスキャンシフト動作が行われ
るようになっている。すなわち、パルス生成回路５０７
〜５０９において生成されるラッチパルスの幅は、この
パルス生成回路５０７〜５０９を構成するラッチ回路２
００（図８）の遅延時間によって決まるので、各ラッチ
１０４〜１０６の遅延時間とほぼ等しくなる。したがっ
て、ラッチ１０４からセレクタ４０３までのスキャンパ
スの遅延時間はラッチパルス幅よりも長くなり、また、
上記ラッチパルス幅はラッチ１０４〜１０６のセットア
ップタイムよりも長くなるので、ラッチ１０６には、ラ
ッチ１０４から出力された次のテストデータが入力され
る前に、先のテストデータが保持され、スキャンシフト
動作が確実に行われる。

【００５８】なお、スキャンシフト動作を確実に行わせ
るためには、必ずしもラッチ１０４〜１０６およびパル
ス生成回路５０７〜５０９を構成するラッチ回路２００
が全て同一の素子を用いて構成される必要はない。すな
わち、スキャンパスの遅延時間をラッチパルス幅よりも
長くするためにはラッチ１０４・１０５の少なくとも何
れか一方がパルス生成回路５０９と同一の素子を用いて
構成されていればよく（したがってラッチ１０４に代え
て図５のようなレジスタ１２２を用いることもでき
る）、また、ラッチ１０６としてセットアップタイムが
ラッチパルス幅よりも短いものが用いられるのであれ
ば、ラッチ１０６がパルス生成回路５０９と同一の素子
を用いて構成されていなくてもよい。

【００５９】また、同様の手法は、前記実施の形態２の
パイプラインプロセッサ（図６）においても適用するこ
とができる。すなわち、ラッチ１０４がパルス生成回路
１０９と同一の素子を用いて構成されていれば、ラッチ
１０４からセレクタ４０３に至るスキャンパスの遅延時
間は上記の例よりは短くなるが、ラッチパルス幅よりは
長くすることができるので、やはり、確実にスキャンシ
フト動作させることが容易にできる。また、ラッチ１０
４からセレクタ４０３までのスキャンパス中にラッチ１
０５と同様のラッチを設けるなどしてもよい。

【００６０】また、各実施の形態で説明した構成や変形
例は、上記で特に示した以外にも種々組み合わせるよう
にしてもよい。

【００６１】

【発明の効果】以上のように本発明によると、パイプラ
イン処理ステージ間にラッチを設けることによって、レ
ジスタとバイパス回路やセレクタとを用いたりすること
なく、各処理ステージを、それぞれ１段の処理ステージ
として動作させたり、両者で１段の処理ステージとして
動作させたりすることができるので、回路規模を小さく
抑えつつ、高速な動作と低消費電力な動作とを行わせる
ことができる。

【００６２】また、上記ラッチを透過状態にさせること
によって、回路動作をテストするスキャンテストの対象
から上記ラッチを除外することができるので、回路規模
の低減やスキャンテストの簡素化を図ることもできる。

【００６３】さらに、上記ラッチと同一の素子を用いて
ラッチパルスを生成することにより、スキャンテストに
おけるスキャンシフト時に、各ラッチにテストデータを
確実に保持させるための遅延時間の設定を容易に行うこ
とができる。

【図面の簡単な説明】

【図１】実施の形態１のパイプラインプロセッサの要部
の構成を示すブロック図である。

【図２】同、ラッチ１０４〜１０６の具体的な構成を示
す回路図である。

【図３】同、パルス生成回路１０７〜１０９の具体的な
構成を示す回路図である。

【図４】同、パルス生成回路１０７〜１０９の動作を示
すタイミングチャートである。

【図５】実施の形態１の変形例を示すブロック図であ
る。

【図６】実施の形態２のパイプラインプロセッサの要部
の構成を示すブロック図である。

【図７】実施の形態３のパイプラインプロセッサの要部
の構成を示すブロック図である。

【図８】同、パルス生成回路５０７〜５０９の具体的な
構成を示す回路図である。

【符号の説明】

１０１ パイプライン処理部 １０２ 第１データ処理部 １０３ 第２データ処理部 １０４〜１０６ ラッチ １０７〜１０９ パルス生成回路 １１０ クロック生成回路 １１１ マスク信号生成回路 １１２ クロック制御回路 １２１ パイプライン処理部 １２２・１２３ レジスタ １２４・１２５ バッファ ２００ ラッチ回路 ２０１ トランジスタ ２０２〜２０４ ＮＯＴ回路 ３０１ ＮＯＴ回路 ３０２ ＡＮＤ回路 ３０３ ＯＲ回路 ４０１ パイプライン処理部 ４０２・４０３ セレクタ ５０１ パイプライン処理部 ５０４ セレクタ ５０７〜５０９ パルス生成回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】命令コードに基づく第１ステージの処理と
   第２ステージの処理とが並行して行われるように構成さ
   れたパイプラインプロセッサにおいて、 上記第１ステージの処理を行う第１の処理手段と、 上記第２ステージの処理を行う第２の処理手段と、 上記第１の処理手段と第２の処理手段との間に設けられ
   たステージ間データ保持手段と、 上記ステージ間データ保持手段を制御する制御信号を出
   力する制御手段とを備え、 上記ステージ間データ保持手段は、上記制御信号が第１
   のレベルに変化する際に上記第１の処理手段から出力さ
   れたデータを、上記制御信号が上記第１のレベルである
   間保持して上記第２の処理手段に出力する一方、上記制
   御信号が第２のレベルである間、上記第１の処理手段か
   ら出力されたデータをそのまま上記第２の処理手段に出
   力するラッチ回路を用いて構成されていることを特徴と
   するパイプラインプロセッサ。
2. 【請求項２】請求項１のパイプラインプロセッサであっ
   て、 上記パイプラインプロセッサが所定の第１の周波数のク
   ロック信号に応じて動作する場合に、上記ステージ間デ
   ータ保持手段が、上記第１の処理手段から出力されたデ
   ータを保持して上記第２の処理手段に出力することによ
   り、上記第１ステージの処理と上記第２ステージの処理
   とが並行して行われる一方、 上記パイプラインプロセッサが上記第１の周波数よりも
   低い第２の周波数のクロック信号に応じて動作する場合
   に、上記ステージ間データ保持手段が、上記第１の処理
   手段から出力されたデータをそのまま上記第２の処理手
   段に出力することにより、上記第１ステージの処理と上
   記第２ステージの処理とが連続的に行われるように構成
   されたことを特徴とするパイプラインプロセッサ。
3. 【請求項３】請求項２のパイプラインプロセッサであっ
   て、 上記制御手段は、 上記クロック信号が上記第１の周波数のときに、上記ク
   ロック信号のエッジタイミングに同期して上記制御信号
   を上記第２のレベルから上記第１のレベルに変化させる
   一方、 上記クロック信号が上記第２の周波数のときに、上記ク
   ロック信号に係らず、上記制御信号を上記第２のレベル
   に保つことを特徴とするパイプラインプロセッサ。
4. 【請求項４】請求項３のパイプラインプロセッサであっ
   て、 上記制御手段は、 上記クロック信号が上記第１の周波数のときに、上記ク
   ロック信号のエッジタイミングに同期して、上記第２の
   レベルの所定のパルス幅を有するパルスを上記制御信号
   として出力することを特徴とするパイプラインプロセッ
   サ。
5. 【請求項５】請求項１のパイプラインプロセッサであっ
   て、さらに、 入力されたデータを保持し、上記第１の処理手段に出力
   する第１のデータ保持手段と、 上記第１のデータ保持手段から出力されたデータと、上
   記第２の処理手段から出力されたデータとを選択的に出
   力する選択手段と、 上記選択手段から出力されたデータを保持する第２のデ
   ータ保持手段と、 を備えたことを特徴とするパイプラインプロセッサ。
6. 【請求項６】請求項１のパイプラインプロセッサであっ
   て、 入力されたデータを保持し、上記第１の処理手段に出力
   する第１のデータ保持手段と、 上記第１のデータ保持手段から出力されたデータと、上
   記第１の処理手段から出力されたデータとを選択的に上
   記ステージ間データ保持手段に出力する第１の選択手段
   と、 上記ステージ間データ保持手段から出力されたデータ
   と、上記第２の処理手段から出力されたデータとを選択
   的に出力する第２の選択手段と、 上記第２の選択手段から出力されたデータを保持する第
   ２のデータ保持手段と、 を備えるとともに、 上記第１のデータ保持手段および上記第２のデータ保持
   手段に動作テスト用のテストデータを保持させるスキャ
   ンシフト動作時に、 上記第１の選択手段に上記第１のデータ保持手段から出
   力されたデータを選択させ、 上記制御信号を上記第２のレベルにして上記ステージ間
   データ保持手段に入力されたデータをそのまま出力さ
   せ、 上記第２の選択手段に上記ステージ間データ保持手段か
   ら出力されたデータを選択させるように構成されたこと
   を特徴とするパイプラインプロセッサ。
7. 【請求項７】請求項６のパイプラインプロセッサであっ
   て、 上記第２のデータ保持手段は、上記ステージ間データ保
   持手段を構成する上記ステージ間データ保持手段の上記
   ラッチ回路と実質的に同一の構成を有するラッチ回路を
   用いて構成されるとともに、 上記第２のデータ保持手段を制御する制御信号が、所定
   のクロック信号と、上記クロック信号を上記ステージ間
   データ保持手段の上記ラッチ回路、および上記第２のデ
   ータ保持手段の上記ラッチ回路と実質的に同一の素子を
   用いて構成されたラッチ回路により遅延させた信号とに
   基づいて生成されることを特徴とするパイプラインプロ
   セッサ。
8. 【請求項８】請求項６のパイプラインプロセッサであっ
   て、 上記第１のデータ保持手段、および上記第２のデータ保
   持手段は、互いに実質的に同一の構成を有するラッチ回
   路を用いて構成されるとともに、 上記第１のデータ保持手段、および上記第２のデータ保
   持手段を制御する制御信号が、所定のクロック信号と、
   上記クロック信号を上記第１のデータ保持手段の上記ラ
   ッチ回路、および上記第２のデータ保持手段の上記ラッ
   チ回路と実質的に同一の素子を用いて構成されたラッチ
   回路により遅延させた信号とに基づいて生成されること
   を特徴とするパイプラインプロセッサ。