JP2009210544A - 半導体集積回路 - Google Patents
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Abstract
【課題】シフトクロックにPLL回路からのクロックを用いることでクロックラインを単一にしてタイミング調整を容易にする。
【解決手段】半導体集積回路1は、複数のフリップフロップに供給するクロックの元となるPLLクロックを出力するPLL回路11と、複数のフリップフロップのテストのためのシフトクロックのエッジを検出するエッジ検出回路12とを有する。また、半導体集積回路1は、エッジ検出回路12の検出タイミングに基づいて、PLLクロックを複数のフリップフロップに供給させるためのパルス制御信号を生成するクロック制御回路13と、複数のフリップフロップのテストモード時には、パルス制御信号に基づいてPLLクロックを複数のフリップフロップに供給するクロックゲーティング回路14とを有する。
【選択図】図1
【解決手段】半導体集積回路1は、複数のフリップフロップに供給するクロックの元となるPLLクロックを出力するPLL回路11と、複数のフリップフロップのテストのためのシフトクロックのエッジを検出するエッジ検出回路12とを有する。また、半導体集積回路1は、エッジ検出回路12の検出タイミングに基づいて、PLLクロックを複数のフリップフロップに供給させるためのパルス制御信号を生成するクロック制御回路13と、複数のフリップフロップのテストモード時には、パルス制御信号に基づいてPLLクロックを複数のフリップフロップに供給するクロックゲーティング回路14とを有する。
【選択図】図1
Description
本発明は、半導体集積回路に関し、特に、テスト用クロックを検出し、発振出力を制御する半導体集積回路に関する。
従来、順序回路を備えた大規模集積回路(LSI)においては、多数のフリップフロップ(以下、FFという)回路が構成されている。このようなLSIの故障検出のために、スキャンテストが採用されることがある。スキャンテストは、回路内部のFFをチェイン状の経路を有するスキャンFFとして構成し、入出力を観測することで、故障の有無を判定するものである。
このようなスキャンテストを可能にした半導体集積回路としては、特許文献1に記載されたもの等、種々の回路が提案されている。
更に、近年、対象回路の高速化に伴い、遅延故障に対するテスト(以下、遅延故障テストという)も採用されるようになってきた。遅延故障テストは、スキャン設計された回路のFF間の組み合わせ回路部を対象にして、所定の遅延時間内にデータが遷移可能であるか否かをテストするものである。
遅延故障テストにおいては、先ず、スキャンチェインを利用してFFに必要な値をセットする。次に、テストしたい周波数で高速にクロック信号を2つ以上印加する。そうすると、最初のクロックで前段のFFに発生した値の変化が、2番目以降のクロックで後段のFFに取り込まれる。FFの出力を観測することで、前段のFFと後段のFFとの間のテスト周波数における遅延故障を検出することができる。なお、同一クロックの立ち上がりエッジのFFと立ち下がりエッジのFFとの間では、1つのクロック信号だけで遅延故障を検出することもできる。
ところで、近年、LSI内の各素子の駆動周波数は極めて高くなっており、例えば、周波数が1GHzの高速クロックが用いられることがある。この場合には、FFは1ns以内に高速に動作する必要があり、遅延故障テストにおいても、このような高速動作に対応するために高速クロックを用いた遅延故障テストが必要である。この場合に、テスト用のクロックをLSIの外部のテスタから供給しようとすると、波形歪みによって遅延故障テストの計測が困難である。そこで、LSI内に構成されたPLL回路の出力を用いて、テストクロックを発生させることが考えられる。即ち、テストクロックは、PLL回路の出力クロックを、テストパターンに応じたタイミングで選択することで、発生させるのである。
一方、スキャンテストでは、スキャンチェインを利用してFFに必要な値をセットする際に、テスタからのシフトクロックに同期して必要な値がセットされる。即ち、テスタはスキャンチェインに入力するデータを準備できたところで、シフトクロックのパルスを発生し、スキャンチェインに必要な値をセットする。
通常、スキャンテストで用いるFFは、遅延故障テスト時のパルスを含むシステム動作時のクロックと、スキャンテスト時のシフトクロックとを共用している。そのため、LSI内部でシステム動作時のクロックとスキャンテスト時のシフトクロックを切り換える回路が必要である。
このようにクロックラインでは、高速で動作するPLL回路からのクロックと、テスタなどの外部から供給される低速なシフトクロックとの両方を考慮する必要があり、タイミング調整が困難になっている。また、これらのクロックを切り換えるための切り換え回路自体がクロックラインの遅延及びバラツキを増加させるため、タイミング調整が更に困難になるという問題がある。
特開2007−327838号公報
本発明は、シフトクロックにPLL回路からのクロックを用いることでクロックラインを単一にしてタイミング調整を容易にすることができる半導体集積回路を提供することを目的とする。
本発明の一態様によれば、複数のフリップフロップに供給するクロックの元となる発振出力を出力する発振器と、前記複数のフリップフロップのテストのためのテスト用クロックが与えられて前記テスト用クロックのエッジを検出するエッジ検出部と、前記エッジ検出部の検出タイミングに基づいて、前記発振出力を前記複数のフリップフロップに供給させるための制御信号を生成するクロック制御部と、前記複数のフリップフロップのテストモード時には、前記制御信号に基づいて前記発振出力を前記複数のフリップフロップに供給するクロック供給部とを有することを特徴とする半導体集積回路を提供することができる。
本発明の半導体集積回路によれば、シフトクロックにPLL回路からのクロックを用いることでクロックラインを単一にしてタイミング調整を容易にすることができる。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
(第1の実施の形態)
まず、図1〜図3に基づき、本発明の第1の実施の形態に係る半導体集積回路の構成について説明する。図1は、第1の実施の形態に係る半導体集積回路の構成を示すブロック図である。図1に示すように、本実施の形態の半導体集積回路1は、発振器としてのPLL回路11と、エッジ検出回路12と、クロック制御回路13と、クロックゲーティング回路14とを有して構成されている。
(第1の実施の形態)
まず、図1〜図3に基づき、本発明の第1の実施の形態に係る半導体集積回路の構成について説明する。図1は、第1の実施の形態に係る半導体集積回路の構成を示すブロック図である。図1に示すように、本実施の形態の半導体集積回路1は、発振器としてのPLL回路11と、エッジ検出回路12と、クロック制御回路13と、クロックゲーティング回路14とを有して構成されている。
PLL回路11には、リファレンスクロックが供給されている。PLL回路11は、このリファレンスクロックに基づいて、所定の周波数のクロックを生成し、生成したクロックをエッジ検出回路12、クロック制御回路13及びクロックゲーティング回路14に供給する。以下、PLL回路11により生成されたクロックをPLLクロックという。
エッジ検出回路12には、テスト用クロックであるシフトクロックが供給されている。このシフトクロックは、スキャンシフト時にスキャンチェインを動作させる、即ち、スキャンシフトさせるために外部のテスタ等から与えられるクロックである。エッジ検出回路12は、このシフトクロックの発生、即ち、シフトクロックの立ち上がりエッジを検出し、検出タイミングをエッジ検出信号としてクロック制御回路13に出力する。なお、エッジ検出回路12の構成については、後述する図2の用いて詳細に説明する。
クロック制御回路13には、エッジ検出信号、シフトイネーブル及びテストモード信号が入力されている。シフトイネーブルは、スキャンシフトを実行中か否かを示す信号である。シフトイネーブルが有効の場合、即ち、スキャンシフトが実行中の場合、シフトイネーブルの論理値は「1」となり、シフトイネーブルが無効の場合、即ち、スキャンテストが実行中でない場合、シフトイネーブルの論理値は「0」となる。テストモード信号は、システム動作中かテスト実行中かを示す信号である。システム動作中の場合、テストモード信号の論理値は「0」となり、テスト実行中の場合、テストモード信号の論理値は「1」となる。なお、テスト実行中とは、スキャンテスト実行中又は遅延故障テスト実行中のことを示す。
クロック制御回路13は、テストモード信号が「1」かつシフトイネーブルが「1」の場合、即ち、スキャンシフトが実行されている場合、エッジ検出回路12により検出されたエッジ検出信号をパルス制御信号としてクロックゲーティング回路14に出力する。また、クロック制御回路13は、テストモード信号が「1」かつシフトイネーブルが「0」の場合、即ち、スキャンシフトが実行されていない場合、そのテストモード適したパルスを発生させるためのパルス制御信号をクロックゲーティング回路14に出力する。また、クロック制御回路13は、テストモード信号が「0」の場合、即ち、システム動作時の場合、常に論理値「1」のパルス制御信号をクロックゲーティング回路14に出力する。
クロックゲーティング回路14は、クロック制御回路13からのパルス制御信号に基づいて、PLLクロックのパルスを制御して制御パルス信号として出力する。このように、クロックゲーティング回路14は、PLLクロックのパルスを制御して制御パルス信号として出力するクロック供給部を構成する。この制御パルス信号は、後段の図示しない複数のFFに対して供給されることになる。なお、クロックゲーティング回路14の構成については、後述する図3の用いて詳細に説明する。
図2は、エッジ検出回路の構成の例を示すブロック図である。図2に示すように、エッジ検出回路12は、FF15、FF16及びAND回路17を有して構成されている。
FF15は、PLLクロックの立ち上がりエッジおいてシフトクロックの値を取り込み、FF16及びAND回路17に出力する。FF16は、PLLクロックの立ち上がりエッジにおいてFF15の出力を取り込み、AND回路17に出力する。このFF16の出力は、反転されAND回路17に入力される。AND回路17は、FF15の出力と、反転されたFF16の出力とのAND演算を施し、演算結果をエッジ検出信号として出力する。
なお、本実施の形態のエッジ検出回路12では、FFを2段直列に接続してシフトクロックの変化を検出しているが、ステートマシンなどを用いてシフトクロックの変化を検出してもよい。また、本実施の形態では、シフトクロックの立ち上がりエッジを検出しているが、立ち下がりエッジを検出するようにしてもよい。
図3は、クロックゲーティング回路の構成の例を示すブロック図である。図3に示すように、クロックゲーティング回路14は、ラッチ回路18及びAND回路19を有して構成されている。
ラッチ回路18は、PLLクロックの論理値が「1」の場合、パルス制御信号をゲートし、PLLクロックの論理値が「0」の場合、パルス制御信号をスルーする。AND回路19は、ラッチ回路18の出力とPLLクロックとのAND演算を施し、制御パルス信号として出力する。即ち、AND回路19では、ラッチ回路18の出力が「1」の場合、PLLクロックをスルーし、ラッチ回路18の出力が「0」の場合、PLLクロックの論理値「1」の状態をゲートする。
なお、ラッチ回路18の代わりに立ち下がりエッジにおいて動作するFFを用いるなど他のクロックゲーティング回路を用いてもよい。また、本実施の形態では、PLLクロックの論理値「1」の状態をゲートしているが、論理値「0」の状態をゲートするようにしてもよい。
次に、このように構成された実施の形態の動作について説明する。
図4は、第1の実施の形態の動作について説明するためのタイミングチャートである。まず、スキャンシフト実行時の動作について説明する。スキャンシフト実行時は、テストモード信号が「1」かつシフトイネーブルが「1」の場合であり、シフトサイクルA、B及びDの期間である。
図4は、第1の実施の形態の動作について説明するためのタイミングチャートである。まず、スキャンシフト実行時の動作について説明する。スキャンシフト実行時は、テストモード信号が「1」かつシフトイネーブルが「1」の場合であり、シフトサイクルA、B及びDの期間である。
矢印21に示すテストモード信号が論理値「1」かつ矢印22に示すシフトイネーブルが論理値「1」の期間は、スキャンシフトを実行中であることを示している。即ち、シフトイネーブルが論理値「1」の期間は、外部のテスタ等から矢印23に示すシフトクロックが供給される。PLL回路11では、リファレンスクロックに基づいて、矢印24に示すPLLクロックが生成される。エッジ検出回路12では、PLLクロックの立ち上がりエッジに基づいて、シフトクロックの立ち上がりエッジが検出され、その立ち上がり変化は矢印25に示すエッジ検出信号として出力される。なお、本実施の形態では、シフトクロックの周波数に対してPLLクロックの周波数は十分に高速とし、シフトクロックのエッジ検出の抜けは発生しないものとする。
クロック制御回路13では、シフトイネーブルが論理値「1」の期間は、エッジ検出信号によりシフトクロックのパルス発生を認識すると矢印26に示すパルス制御信号が出力される。クロックゲーティング回路14では、パルス制御信号に基づいて、PLLクロックから1パルス分が抜き出され、矢印27に示す制御パルス信号が出力される。この抜き出されたパルスがテスタからのシフトクロックの代わりにLSIのスキャンチェインにシフトクロックとして与えられる。即ち、1つのシフトクロックに対し1つのPLLクロックが生成され、生成された1つのPLLクロックがシフトクロックとして代用される。
次に、スキャンテストでのスキャンシフト実行時以外の動作について説明する。なお、本実施の形態では、適用するスキャンモードとして遅延故障テストを例として説明する。遅延故障テストは、テストモード信号が「1」かつシフトイネーブルが「0」の場合のシフトサイクルCの期間に実速度のクロック信号を複数与えるものである。
シフトイネーブルが論理値「0」の期間はスキャンシフトが完了しており、スキャンチェインではなく通常動作時のパスが有効となっている。クロック制御回路13では、適用するテストモードに対応するパルス制御信号が生成される。クロックゲーティング回路14では、パルス制御信号に基づいて、テストモードに適したパルスを生成し、制御パルス信号として出力される。例えば、遅延故障テストではPLLクロックから連続した2つのパルスを取り出して、1つ目のパルスで信号変化を起こし、2つ目のパルスでその信号変化を取り込む。即ち、クロック制御回路13では、PLLクロックから連続した2つのパルスを取り出すためのパルス制御信号が生成され、クロックゲーティング回路14に出力される。なお、テストモードの例としては、遅延故障テストの場合で説明しているが、他のテストモードの例としては、例えば、縮退故障テスト、メモリBIST又はロジックBIST等でもよい。
クロックゲーティング回路14では、このパルス制御信号に基づいて、PLLクロックから連続した2つのクロックを取り出している。図4において、シフトサイクルCは、遅延故障テストを実行するための連続した2つのクロックを発生している例である。本実施の形態では、遅延故障テストの期間のパルス発生についてもクロックゲーティング回路14を用いるが、各種テスト手法に特化したパルス発生方法については指定しない。
次に、システム動作時について説明する。システム動作時は、テストモード信号が「0」かつシフトイネーブルが「0」の場合であり、シフトサイクルEの期間である。
システム動作時には、テストモード信号の論理値が「0」としてクロック制御回路13に入力される。クロック制御回路13では、システム動作を示すテストモード信号が入力されると、パルス制御信号の論理値が常に「1」に固定され、クロックゲーティング回路14に出力される。クロックゲーティング回路14では、このパルス制御信号に基づいて、PLLクロックがスルーされ、制御パルス信号として出力される。
以上のように、エッジ検出回路12は、シフトクロックの発生を検出し、エッジ検出信号をクロック制御回路13に出力する。クロック制御回路13は、エッジ検出信号に基づいて、パルス制御信号を生成し、パルス制御信号をクロックゲーティング回路14に出力する。クロックゲーティング回路14は、パルス制御信号に基づいて、PLLクロックを制御し、制御パルス信号を出力する。この結果、従来技術で問題となっていたシステム動作時のクロックとスキャンテスト時のテスタからのシフトクロックを切り換える回路を不要とし、テストモードに関わらずに単一のクロックゲーティング回路を起点としてタイミング調整をすることが可能となる。
よって、本実施の形態の半導体集積回路によれば、シフトクロックにPLL回路からのクロックを用いることでクロックラインを単一にしてタイミング調整を容易にすることができる。
(第2の実施の形態)
次に、第2の実施の形態について説明する。第1の実施の形態では、PLLクロックの周期と制御パルス信号の周期とが同一の場合について説明したが、第2の実施の形態では、制御パルス信号の周期がPLLクロックの周期の整数倍を出力する場合について説明する。
次に、第2の実施の形態について説明する。第1の実施の形態では、PLLクロックの周期と制御パルス信号の周期とが同一の場合について説明したが、第2の実施の形態では、制御パルス信号の周期がPLLクロックの周期の整数倍を出力する場合について説明する。
図5は、第2の実施の形態に係る半導体集積回路の構成を示すブロック図である。なお、図5において図1と同様の構成については、同一の符号を付して説明を省略する。
図5に示すように、本実施の形態の半導体集積回路1aは、図1のクロックゲーティング回路14に代わり、クロック生成回路31を用いて構成されている。クロック生成回路31には、PLL回路11からのPLLクロック及びクロック制御回路13からのパルス制御信号が入力されると共に、テストモード信号が入力される。
クロック生成回路31は、システム動作時、即ち、テストモード信号が「0」の場合、PLLクロックの2倍の周期、即ち、PLLクロックの2倍のパルス幅のクロック信号を生成し、生成したクロック信号を制御パルス信号として出力する。これは2分周クロックを生成することに該当する。また、クロック生成回路31は、スキャンテスト又は遅延故障テスト時、即ち、テストモード信号が「1」の場合、クロック制御回路13からのパルス制御信号に基づいて、PLLクロックの2倍のパルス幅のクロック信号を生成し、制御パルス信号として出力する。このように、クロック生成回路31は、PLLクロックの2倍のパルス幅のクロック信号を生成するクロック供給部を構成する。
クロック生成回路31は、スキャンテスト時のスキャンシフト実行時には、クロック制御回路13からのパルス制御信号に基づいて、1パルス分のシフトクロックを制御パルス信号として出力する。また、クロック生成回路31は、遅延故障テスト時には、クロック制御回路13からのパルス制御信号に基づいて、例えば2パルス分のシフトクロックを制御パルス信号として出力する。
図6は、クロック生成回路の構成の例を示すブロック図である。図6に示すように、クロック生成回路31は、セレクタ32及びFF33を有して構成されている。
セレクタ32には、FF33の出力が反転された信号、パルス制御信号及びテストモード信号が入力されている。セレクタ32は、テストモード信号に基づいて、FF33の出力が反転された信号又はパルス制御信号のいずれか一方を選択して、FF33に出力する。セレクタ32は、テストモード信号が「0」の場合、FF33の出力が反転された信号を選択し、テストモード信号が「1」の場合、パルス制御信号を選択し、選択信号をFF33に出力する。
FF33は、PLLクロックの立ち上がりにおいてセレクタ32の出力を取り込み、制御パルス信号として出力する。このようにFF33は、PLLクロックの立ち上がりにおいてセレクタ32の出力を取り込むことにより、PLLクロックの2倍の周期の制御パルス信号を生成する。なお、クロック生成回路31は、PLLクロックの2倍の周期の制御パルス信号を生成するが、PLLクロックの3以上の整数倍の周期の制御パルス信号を生成する構成にしてもよい。また、クロック生成回路31により生成されるPLLクロックの周期の倍数を可変にしてもよい。
図7は、第2の実施の形態の動作について説明するためのタイミングチャートである。
スキャンテスト時又は遅延故障テスト時には、クロック制御回路13により制御されたパルス制御信号がクロック生成回路31のセレクタ32に入力される。セレクタ32では、スキャンテスト時又は遅延故障テスト時、即ち、テストモード信号が「1」の場合、このパルス制御信号が選択され、FF33に供給される。FF33では、PLLクロックの立ち上がりにおいて、パルス制御信号を取り込み、取り込まれた値が制御パルス信号として出力される。
スキャンテスト時又は遅延故障テスト時には、クロック制御回路13により制御されたパルス制御信号がクロック生成回路31のセレクタ32に入力される。セレクタ32では、スキャンテスト時又は遅延故障テスト時、即ち、テストモード信号が「1」の場合、このパルス制御信号が選択され、FF33に供給される。FF33では、PLLクロックの立ち上がりにおいて、パルス制御信号を取り込み、取り込まれた値が制御パルス信号として出力される。
システム動作時、即ち、テストモード信号が「0」の場合、セレクタ32では、FF33の出力が反転された値が選択され、FF33に供給される。FF33では、PLLクロックの立ち上がりにおいて、この反転された値を取り込み、取り込まれた値が制御パルス信号として出力される。このようにFF33では、PLLクロックの立ち上がりにおいて、順次反転された値が取り込まれるため、PLLクロックの2倍の周期の制御パルス信号が生成される。
以上のように、半導体集積回路1aは、クロック生成回路31によりPLLクロックを分周したクロックを生成するようにした。この結果、PLLクロックを分周したクロックにより動作するFFに対し、動作条件に適したクロックを供給することができる。
なお、第1の実施の形態と第2の実施の形態とを同時に組み合わせて使用してもよい。LSIにおいてPLLクロックとPLLクロックを分周したクロックの両方を用いている場合、PLLクロックに直接接続されるFFに対しては第1の実施の形態のクロックゲーティング回路14により制御された制御パルス信号を適用する。一方、分周したクロックに接続されるFFに対しては第2の実施の形態のクロック生成回路31により制御された制御パルス信号を適用する。この結果、第1の実施の形態と同様の効果を得ると共に、PLLクロックとPLLクロックを分周したクロックとにより動作するFFが混在している場合にも、そのFFに対応したクロック信号を供給することができるという効果を得ることができる。
(第3の実施の形態)
次に、第3の実施の形態について説明する。図8は、第3の実施の形態に係る半導体集積回路の構成を示すブロック図である。なお、図8において図1と同様の構成については、同一の符号を付して説明を省略する。
次に、第3の実施の形態について説明する。図8は、第3の実施の形態に係る半導体集積回路の構成を示すブロック図である。なお、図8において図1と同様の構成については、同一の符号を付して説明を省略する。
図8に示すように、本実施の形態の半導体集積回路1bは、図1の半導体集積回路1に対しAND回路41が追加され構成されている。また、本実施の形態では、PLL回路11が用いるリファレンスクロックをシフトクロックと共通化している。即ち、PLL回路11は、入力されるシフトクロックに基づいて、PLLクロックを生成する。そのため、シフトクロックは、スキャンテストのスキャンシフトを実行していない場合にもパルスを発生させる必要がある。
AND回路41は、シフトクロックとシフトイネーブルとのAND演算を施し、エッジ検出回路12に出力する。その他の構成は、第1の実施の形態と同様のため説明を省略する。
図9は、第3の実施の形態の動作について説明するためのタイミングチャートである。PLL回路11では、シフトクロックに基づいてPLLクロックが生成される。そのため、矢印23に示すように、シフトクロックは常にパルスを発生している。
AND回路41では、シフトクロックとシフトイネーブルとのAND演算が施され、演算結果がエッジ検出回路12に出力される。この結果、スキャンシフトが行われない場合、即ち、スキャンイネーブルが「0」の場合、矢印28に示すように、AND回路41の出力は「0」に固定される。そのため、エッジ検出回路12では、スキャンシフトが行われる場合のみシフトクロックのエッジを検出することができる。その他の動作は、第1の実施の形態と同様のため説明を省略する。
以上のように、半導体集積回路1bは、PLL回路11のリファレンスクロックとしてシフトクロックを用いるようにした。また、シフトクロックとシフトイネーブルのAND演算を施し、AND演算結果をシフトクロックとしてエッジ検出回路12に入力するようにした。この結果、シフトクロックとPLL回路11へのリファレンスクロックを共通化することができる。
よって、本実施の形態の半導体集積回路によれば、第1の実施の形態と同様に、シフトクロックにPLL回路からのクロックを用いることでクロックラインを単一にしてタイミング調整を容易にすることができると共に、リファレンスクロックのポートを削減できるという効果を得ることができる。
なお、第2の実施の形態においても、PLL回路11のリファレンスクロックとしてシフトクロックを用いるようにしてもよい。
(第4の実施の形態)
次に、第4の実施の形態について説明する。
次に、第4の実施の形態について説明する。
LSIでは全体の消費電力を削減するため、通常動作時には使用しないモジュールのFFへのクロックの供給を停止するなどの制御を行う。しかし、スキャンテスト時には基本的にLSI全体のスキャンチェイン上のFFに対してシフトクロックが供給される。システム動作時の周波数に対してスキャンシフトの周波数は低いため平均的な消費電力の問題は少ない。しかし、LSI全体のFFがシフトクロックの同一パルスで動作するため、IRドロップ、即ち、電圧降下などの問題が発生する。
これに対して、従来では、スキャンチェイン上のFFを複数のグループに分割し、複数のグループに分割されたFFに与えるシフトクロックを別々にした上で、分割したFFに与えるシフトクロックの位相を少しずつずらすなどの対応があった。しかし、分割したグループの分だけシフトクロックの入力ポートを用意しなければならないという問題があった。本実施の形態では、外部入力ポートを増加させることなくIRドロップの発生を低減することができる半導体集積回路を提供する。
図10は、第4の実施の形態に係る半導体集積回路の構成を示すブロック図である。なお、図10において図1と同様の構成については、同一の符号を付して説明を省略する。図10に示すように、半導体集積回路1cは、3つのクロックゲーティング回路14a、14b及び14cを有し、図1のクロック制御回路13に代わりクロック制御回路13aを用いて構成されている。また、スキャン入力からスキャン出力に至るスキャンチェインには、複数のFFが接続されており、これらの複数のFFは3つのスキャンドメイン51a、51b及び51cに分割されている。なお、半導体集積回路1cは、3つのクロックゲーティング回路14a、14b及び14cを有しているが、2つ或いは4つ以上のクロックゲーティング回路を有していてもよい。また、クロックゲーティング回路に代わり、第2の実施の形態のクロック生成回路31を用いるようにしてもよい。また、スキャンドメイン51a、51b及び51cは、1つのスキャンチェインにより構成されているが、スキャンドメイン毎に独立したスキャンチェインを構成してもよい。また、PLL回路11のリファレンスクロックとしてシフトクロックを用いるようにしてもよい。
これらのスキャンドメイン51a、51b及び51cは、接続されるクロックがそれぞれ異なり、スキャンドメイン51aには、クロックゲーティング回路14aから出力される制御パルス信号が入力され、スキャンドメイン51bには、クロックゲーティング回路14bから出力される制御パルス信号が入力され、スキャンドメイン51cには、クロックゲーティング回路14cから出力される制御パルス信号が入力される。
クロック制御回路13aは、シフトクロックのパルス発生を確認すると、即ち、エッジ検出回路12からエッジ検出信号が入力されると、クロックゲーティング回路14cにパルス制御信号Cを出力する。また、クロック制御回路13aは、クロックゲーティング回路14cにパルス制御信号Cを出力した次以降のサイクルにおいて、クロックゲーティング回路14bにパルス制御信号Bを出力する。更に、クロック制御回路13aは、クロックゲーティング回路14bにパルス制御信号Bを出力した次以降のサイクルにおいて、クロックゲーティング回路14aにパルス制御信号Aを出力する。
クロックゲーティング回路14aは、パルス制御信号Aに基づいて、PLLクロックの制御を行い、制御パルス信号Aをスキャンドメイン51aに出力する。同様に、クロックゲーティング回路14bは、パルス制御信号Bに基づいて、PLLクロックの制御を行い、制御パルス信号Bをスキャンドメイン51bに出力し、クロックゲーティング回路14cは、パルス制御信号Cに基づいて、PLLクロックの制御を行い、制御パルス信号Cをスキャンドメイン51cに出力する。
図11は、第4の実施の形態の動作について説明するためのタイミングチャートである。
クロック制御回路13aでは、シフトクロックのパルス発生を認識すると、異なる位相のパルス制御信号A、B及びCが生成される。このように生成された矢印26aに示すパルス制御信号Aは、クロックゲーティング回路14aに入力され、矢印26bに示すパルス制御信号Bは、クロックゲーティング回路14bに入力され、矢印26cに示すパルス制御信号Cは、クロックゲーティング回路14cに入力される。
クロックゲーティング回路14aでは、パルス制御信号Aに基づいて、矢印27aに示す制御パルス信号Aが生成され、スキャンドメイン51aに出力される。クロックゲーティング回路14bでは、パルス制御信号Bに基づいて、矢印27bに示す制御パルス信号Bが生成され、スキャンドメイン51bに出力される。クロックゲーティング回路14cでは、パルス制御信号Cに基づいて、矢印27cに示す制御パルス信号Cが生成され、スキャンドメイン51cに出力される。このようにスキャンドメイン51a、51b及び51cのそれぞれには、位相の異なる制御パルス信号A、B及びCが入力されることになる。
以上のように、クロック制御回路13aは、シフトクロックのパルス発生を検出すると、異なる位相のパルス制御信号A、B及びCを生成する。クロックゲーティング回路14a、14b及び14cのそれぞれは、パルス制御信号A、B及びCに基づいて、異なる位相の制御パルス信号A、B及びCを生成する。この結果、スキャンシフト時のシフトクロックで同時に変化するスキャンチェイン上のFFを分散させ、外部入力ポートを増加させることなくIRドロップの発生を低減することができる。
よって、本実施の形態の半導体集積回路によれば、第1の実施の形態と同様の効果を得ると共に、スキャンテスト時のシフトクロックによるIRドロップの発生を低減するという効果を得ることができる。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
1,1a,1b,1c…半導体集積回路、11…PLL回路、12…エッジ検出回路、13,13a…クロック制御回路、14,14a,14b,14c…クロックゲーティング回路、15,16…FF、17…AND回路、18…ラッチ回路、19…AND回路、31…クロック生成回路、32…セレクタ、33…FF、41…AND回路、51a〜51c…スキャンドメイン。
Claims (5)
- 複数のフリップフロップに供給するクロックの元となる発振出力を出力する発振器と、
前記複数のフリップフロップのテストのためのテスト用クロックが与えられて前記テスト用クロックのエッジを検出するエッジ検出部と、
前記エッジ検出部の検出タイミングに基づいて、前記発振出力を前記複数のフリップフロップに供給させるための制御信号を生成するクロック制御部と、
前記複数のフリップフロップのテストモード時には、前記制御信号に基づいて前記発振出力を前記複数のフリップフロップに供給するクロック供給部と、
を有することを特徴とする半導体集積回路。 - 前記クロック供給部は、前記発振出力のパルス幅の整数倍のパルス幅を有するクロックを生成して出力するクロック生成回路により構成されることを特徴とする請求項1に記載の半導体集積回路。
- 前記クロック供給部は、前記発振出力のパルスを取り込んで出力するクロックゲーティング回路により構成されることを特徴とする請求項1に記載の半導体集積回路。
- 前記クロック供給部を複数有し、
複数の前記クロック供給部のそれぞれは、複数に分割されたフリップフロップ群に対し、独立したタイミングで前記発振出力を供給することを特徴とする請求項1から請求項3の何れか1項に記載の半導体集積回路。 - 前記発振器は、リファレンスクロックとして前記テスト用クロックを用いて、前記発振出力を発生することを特徴とする請求項1から請求項4の何れか1項に記載の半導体集積回路。
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