JP5164266B2 - 半導体装置 - Google Patents
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Description
図4Aは、本発明の第1の実施形態による半導体装置の、テスト回路部の構成を説明するための回路図である。
図4Bは、本発明の第2の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。本実施形態における半導体装置の構成は、本発明の第1の実施形態における半導体装置の構成とほぼ同じであり、違いはクロック制御回路部22だけである。すなわち、本実施形態による半導体装置は、第1の実施形態による半導体装置から、リタイミング回路221〜224を省略したものに等しい。クロック制御回路部22の各段の役割は、任意の入力信号を出力するかどうかを別の入力信号で制御出来れば十分であるので、この省略が可能である。
図4Cは、本発明の第3の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。
図4Dは、本発明の第4の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。
2 LSI
3 クロック発振器
4 PLL
5 パルス発生回路
6 マルチプレクサ
7 スキャンパステスト回路
8 パルス数制御回路
9 パルス選択回路
301 インバータ
302〜304 フリップフロップ
310 タイミング調整回路
311a〜311e フリップフロップ
320 出力期間検出回路
321〜324 フリップフロップ
325〜327 AND回路
328 OR回路
329 AND回路
330 クロック出力回路
331 フリップフロップ
332 AND回路
10 テストボード
11 クロック発振器
20 LSI
21 クロック制御信号生成部
211 デコード回路
212〜213 フリップフロップ
214 SMC(Scan Mode Control)信号入力部
215 スキャンクロック信号入力部
22 クロック制御回路部
221〜224 リタイミング回路
225〜228 AND回路
23 クロック発振器
24 PLL
25 パルス発生回路部
251〜254 パルス発生回路
255〜258 マルチプレクサ
259 クロック切替信号入力部
26 マルチプレクサ部
261〜264 マルチプレクサ
265 AMC信号入力部
27 スキャンパステスト回路
271〜278 フリップフロップ
SCK1〜SCK4 ユーザクロック信号入力部
Claims (12)
- 動作周波数が異なる複数のクロックドメインをそれぞれテストするための複数のスキャンチェインと、前記複数のスキャンチェインのそれぞれは、複数のフリップフロップ回路を具備し、
前記複数のクロックドメインをテストするため使用するそれぞれの動作周波数に対応するクロック信号を生成するクロック発振器と、
前記複数のスキャンチェインに供給されるスキャンクロック信号を外部から入力するためのスキャンクロック信号入力部と、
前記クロック信号と、前記スキャンクロック信号とに基づいて、前記テストで使用するクロックパルス信号を生成するパルス発生回路部と、前記パルス発生回路部は、前記それぞれの動作周波数に対応するパルス発生回路を具備し、
前記パルス発生回路部において前記パルス発生回路の一部を選択的にアクティブにするためのクロック制御回路部と、前記クロック制御回路部は、前記複数のスキャンチェインにそれぞれ対応する複数の論理回路を具備し、
前記スキャンクロック信号に基づいて、前記クロック制御回路部を制御するためのクロック制御信号を生成するクロック制御信号生成部と
を具備し、
前記スキャンクロック信号入力部の数は、前記複数のクロックドメインの数よりも少ない
半導体装置。 - 請求項1に記載の半導体装置において、
前記クロック制御信号生成部は、
シフト動作に用いるために外部から供給されるスキャンデータ入力信号をデコード回路入力信号に変換するための複数のフリップフロップ回路を有するクロック制御信号生成部スキャンチェインと、
前記デコード回路入力信号に基づいて、前記クロック制御信号を生成するデコード回路と
を具備する
半導体装置。 - 請求項1または2に記載の半導体装置において、
前記スキャンクロック信号入力部の数は、1つである
半導体装置。 - 請求項1〜3のいずれかに記載の半導体装置において、
前記クロック制御回路部は、
前記複数の論理回路の前段にそれぞれ接続された複数のクロック制御回路
をさらに具備する
半導体装置。 - 請求項4に記載の半導体装置において、
前記複数のクロック制御回路のそれぞれは、
ラッチ回路
を具備する
半導体装置。 - 請求項1〜5のいずれかに記載の半導体装置において、
前記クロック制御回路部は、前記パルス発生回路部の前段に接続されている
半導体装置。 - 請求項1〜5のいずれかに記載の半導体装置において、
前記クロック制御回路部は、前記パルス発生回路部の後段に接続されている
半導体装置。 - 請求項7に記載の半導体装置において、
前記複数のクロックドメインのうち、2つのクロックドメインの動作周波数が同一であった場合に、前記複数のスキャンチェインのうち、前記2つのクロックドメインに対応する2つのスキャンチェインは、前記パルス発生回路部における、同一のパルス発生回路の後段に接続されている
半導体装置。 - 動作周波数が異なる複数のクロックドメインを具備する半導体装置をテストする方法であって、
(a)前記複数のクロックドメインのそれぞれに対応する動作周波数のクロック信号を生成するステップと、
(b)前記複数のクロックドメインのうち、テストする対象を指定するためのスキャンクロック信号を、外部から入力するステップと、
(c)前記スキャンクロック信号に基づいて、前記テストに使用するクロック信号を指定するためのクロック制御信号を生成するステップと、
(d)前記クロック制御信号に基づいて、クロック制御回路部を制御するステップと、
(e)前記クロック制御回路部の状態に応じて、パルス発生回路の一部を選択的にアクティブにするステップと、
(f)前記クロック信号と、前記スキャンクロック信号とに基づいて、前記テストで使用するクロックパルス信号を生成するステップと、
(g)前記クロックパルス信号を使用して、前記アクティブなパルス発生回路に対応するクロックドメインをテストするステップと
を具備し、
前記スキャンクロック信号の数は、前記複数のクロックドメインの数よりも少ない
半導体装置テスト方法。 - 請求項9に記載の半導体装置テスト方法において、
前記スキャンクロック信号の数は、1つである
半導体装置テスト方法。 - 請求項9または10に記載の半導体装置テスト方法において、
前記ステップ(g)は、
(g−1)前記複数のクロックドメインのうち、2つのクロックドメインの動作周波数が同一であった場合に、同一のクロックパルス信号を使用するステップ
を具備する
半導体装置テスト方法。 - 請求項9〜11のいずれかに記載の半導体装置テスト方法において、
前記ステップ(c)は、
(c−1)シフト動作に用いるために外部から供給されるスキャンデータ入力信号をデコード回路入力信号に変換するステップと、
(c−2)前記デコード回路入力信号に基づいて、前記クロック制御信号を生成するステップと
を具備する
半導体装置テスト方法。
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