KR20080037384A - 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치 - Google Patents

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Abstract

스캔 테스트를 위한 테스트 클럭 생성 방법 및 장치를 제공한다. 테스트 클럭 생성 방법 및 장치는 테스터로부터 제어 신호와 외부 클럭을 제공받고, 반도체 장치의 내부 클럭을 이용하여 테스트 클럭을 생성한다.
Figure P1020060104445
테스트, 앳스피드, 스캔, 게이티드 클럭

Description

테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법, 반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치{EASILY TESTABLE SEMICONDUCTOR DEVICE, METHOD AND APPARATUS FOR TESTING SEMICONDUCTOR DEVICE, METHOD AND APPARATUS FOR GENERATING INTERNALL TESTING CLOCK}
도 1은 일반적인 반도체 장치 테스트 시스템을 보여주는 블록도이다.
도 2는 종전의 스캔 테스트의 과정을 보여주는 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치 테스트 시스템을 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
도 5는 도 4의 테스트 클럭 생성기에 의한 테스트 클럭을 생성하는 과정의 일 예를 보여주는 타이밍도이다.
도 6은 도 4의 테스트 클럭 생성기에 의한 테스트 클럭을 생성하는 과정의 다른 예를 보여주는 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
도 8은 도 7의 테스트 클럭 생성기에 의한 테스트 클럭을 생성하는 과정의 예를 보여주는 타이밍도이다.
도 9는 본 발명의 또 다른 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
도 10은 도 9의 테스트 클럭 생성기에 의한 테스트 클럭을 생성하는 과정의 예를 보여주는 타이밍도이다.
도 11은 본 발명의 또 다른 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치 테스트 과정을 보여주는 흐름도이다.
도 14는 본 발명의 다른 실시예에 따른 테스트 클럭을 생성하는 과정을 보여주는 흐름도이다.
본 발명은 반도체 장치를 테스트하는 기술에 관한 것이다. 보다 상세하게는 본 발명은 테스트가 용이한 반도체 장치와, 반도체 장치를 테스트하는 방법과, 반도체 장치 테스트를 위한 테스트 클럭을 생성하는 방법 및 장치에 관한 것이다.
웨이퍼 공정을 거친 웨이퍼는 "다이" 라고 불리는 동일한 구조의 많은 칩들 을 포함한다. 일반적으로 웨이퍼위의 모든 칩들이 전부 잘 동작하지는 않으며, 따라서 어떤 칩에 오류가 있는지를 결정하고 선별해내는 것은 매우 중요하다. 이것을 "소팅" 이라고 한다. 반도체 장치에서 외부와 신호를 입출력하는 부분을 "패드" 라고 하며, 반도체 장치는 패드를 통하여 외부로부터 전기적인 신호를 받거나 외로로 전기적인 신호를 보낸다. 소팅은 웨이퍼 상의 칩들에 대해 실행될 수 있고, 패키지가 완료된 반도체 장치에 대해 실행될 수도 있다.
테스트하는 동안 신호의 지연현상이나 전류용량 같은 변수들이 체크되야 하는데, 신호의 지연현상이나 전류용량 같은 변수들을 체크하는 과정을 변수 테스트라고 한다. 또한 반도체 장치가 설계된 동작을 수행하는지 여부를 확인해야 하는데, 반도체 장치가 설계된 동작을 제대로 수행하는지 여부를 확인하는 과정을 기능 테스트라고 한다. 일반적으로 로직 회로가 포함된 반도체 장치에 대해서는 스캔 기반의 테스트를 실행하며, 메모리가 포함된 반도체 장치에 대해서는 비스트(BIST; Built In Self-Test) 테스트를 실행한다.
도 1은 일반적인 반도체 장치 테스트 시스템을 보여주는 블록도이다.
반도체 테스트 시스템(100)은 테스터(110)와 반도체 장치(120)를 포함한다.
테스터(110)는 반도체 장치(120)가 실장 환경에서 동작할 수 있도록 빠른 속도의 다양한 테스트 신호를 반도체 장치(120)에 제공한다. 테스트 신호를 받으면 반도체 장치(120)는 테스트 신호에 따라 동작하고, 테스터(110)는 반도체 장치(120)가 예정된 동작을 수행하는지 여부를 체크한다. 반도체 장치(120)가 예정된 동작을 수행하지 않을 경우에 테스터(110)는 반도체 장치(120)를 오류 반도체 장치로 처리한다.
최근에 반도체 장치의 내부 로직의 동작 주파수가 매우 높아지고 있다. 일부 반도체 장치는 내부 로직의 동작 주파수가 400MHz를 넘어서고 있다. 그렇지만 현재 주로 사용되고 있는 테스터의 최대 클럭 주파수는 200MHz에 불과하다. 높은 클럭 주파수와 정확도를 갖는 테스터는 매우 고가이고 고가의 테스터를 사용하는 것은 반도체 장치의 생산 단가를 높이는 요인이 된다.
게다가 많은 반도체 장치에서 외부와 신호가 입출력되는 통로인 패드는 높은 주파수의신호를 잘 통과시키지 못한다. 그 결과 높은 주파수의 테스트 신호를 제공할 수 있는 테스터가 있더라도 높은 주파수의 테스트 신호가 반도체 장치의 내부 로직에 전달되기 힘들다. 이러한 문제를 해결하려면 반도체 장치는 주파수 특성이 좋은 패드를 갖고 있어야 한다. 그렇지만 주파수 특성이 좋은 패드도 반도체 장치의 생산 단가를 높이는 요인이 된다.
도 2를 종전의 스캔 테스트의 타이밍을 보여준다.
통상 스캔 테스트는 2개의 쉬프트 구간들(210, 230)과 하나의 캡쳐구간(220)을 갖는다.
쉬프트 구간(210)은 테스트 벡터를 입력하는 구간이고, 캡쳐구간은 입력된 벡터를 가지고 반도체 장치의 내부 플립플롭사이에 연결된 로직을 테스트하는 구간이다. 앳스피드 테스트(at-speed test)란 반도체 장치의 내부 로직을 실제 동작 주파수로 테스트하는 것을 의미하는데, 캡쳐 구간(220)에서 반도체 장치에 대한 앳스피드 테스트가 수행된다. 도 2에 도시된 바와 같이 캡쳐 구간(220)에 반도체 장 치의 내부 PLL을 이용하여 생성한 클럭을 게이팅한 게이티드 클럭을 포함하고 있는데, 반도체 장치의 내부 플립플롭들은 게이티드 클럭에 동기해서 동작한다.
앳스피트 테스트와 관련하여, 미국 공개특허 2003/0009714호는 느린 클럭 주파수를 갖는 테스터를 이용하여 빠른 내부 동작 주파수를 갖는 반도체 장치를 테스트하는 테스트 시스템을 개시하고 있다. 동 공개특허는 쉬프트 구간들과 캡쳐 구간을 갖는 스캔 테스트를 수행하는 과정에 대해 개시하고 있고, 캡쳐 구간에서 게이티드 클럭에 포함된 펄스의 개수를 선택할 수 있다는 사실을 개시하고 있다.
이와 같은 종전의 테스트 시스템을 구현하기 위해서는 쉬프트 구간들과 캡쳐 구간에서 사용되는 클럭을 효과적으로 생성하는 클럭 생성장치가 필요하다.
본 발명은 상술한 필요에 따라 제안된 것으로 본 발명은 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기를 제공하는 것을 다른 목적으로 한다.
그렇지만 이상의 목적은 예시적인 것으로서 본 발명은 목적은 이에 한정되지는 않는다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법은 반도체 장치의 외부로부터 외부 클럭과 제어 신호를 입력받는 단계와, 상기 제어 신호를 기초로 상기 외부 클럭보다 고주파수를 갖는 내부 클럭을 게이팅하여 게이티드 클럭을 생성하는 단계 및 상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 단계를 포함한다.
상기 게이티드 클럭을 생성하는 단계는 상기 내부 클럭에 동기하여 상기 제어 신호로부터 게이트 제어 신호를 생성하는 단계 및 상기 게이트 제어 신호에 따라 상기 내부 클럭을 게이팅하는 단계를 포함한다.
상기 게이트 제어 신호를 생성하는 단계는 상기 제어 신호를 상기 내부 클럭에 동기시켜 제1 제어 신호를 생성하는 단계와, 상기 제1 제어 신호가 활성일 때 상기 내부 클럭을 소정 횟수만큼 카운팅한 후 비활성화되는 제2 제어 신호를 생성하는 단계 및 상기 제1 제어 신호 및 상기 제2 제어 신호가 활성일 때 활성화되는 상기 게이트 제어 신호를 생성하는 단계를 포함할 수 있다.
상기 내부 클럭을 게이팅하는 단계는 상기 게이팅 제어 신호가 활성일 때 상기 내부 클럭을 출력하는 단계 및 상기 게이팅 신호가 비활성일 때 상기 내부 클럭을 차단하는 단계를 포함할 수 있다.
상기 내부 클럭은 상기 반도체 장치의 내부 PLL(Phase Lock Loop)의 출력 클럭일 수 있다.
상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 단계는 상기 제어 신호가 활성일 때 상기 게이티드 클럭을 출력하는 단계 및 상기 제어 신호가 비활성일 때 상기 외부 클럭을 출력하는 단계를 포함할 수 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법은 반도체 장치의 외부로부터 외부 클럭과 제어 신호를 입력받는 단계와, 상기 외부 클럭을 기초로 내부 클럭에 동기된 기준 클럭을 생성하는 단계와, 상기 내부 클럭에 동기하여 동작하는 플립플롭들을 이용하여 상기 기준 클럭을 지연시킨 지연 클럭들을 생성하는 단계와, 상기 기준 클럭 및 상기 지연 클럭들을 기초로 게이티드 클럭을 생성하는 단계 및 상기 제어 신호에 따라 상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 단계를 포함한다.
지연 클럭들을 생성하는 단계는 상기 기준 클럭 내부 클럭의 반주기만큼 지연시킨 제1 지연 클럭을 생성하는 단계와, 상기 기준 클럭 내부 클럭의 한주기만큼 지연시킨 제2 지연 클럭을 생성하는 단계 및 상기 기준 클럭을 내부 클럭의 3/2 주기만큼 지연시킨 제2 지연 클럭을 생성하는 단계를 포함할 수 있다.
상기 게이티드 클럭을 생성하는 단계는 상기 기준 클럭 및 상기 지연 클럭들을 XOR 연산하는 단계를 포함할 수 있다. 상기 게이티드 클럭을 생성하는 단계는 상기 XOR 연산 결과와 상기 외부 클럭을 AND 연산하는 단계를 더 포함할 수 있다.
상기 게이티드 클럭을 생성하는 단계는 상기 외부 클럭을 인버팅하는 단계와 상기 XOR 연산 결과와 상기 인버팅된 외부 클럭을 AND 연산하는 단계를 더 포함할 수 있다.
상기 게이티드 클럭을 생성하는 단계는 상기 기준 클럭 및 상기 지연 클럭들 중 4개 이상의 클럭들을 선택하는 단계 및 상기 선택된 클럭들을 XOR 연산하는 단 계를 포함할 수 있다.
상기 기준 클럭을 생성하는 단계는 상기 외부 클럭을 반전시키는 단계 및 상기 반전된 외부 클럭을 상기 내부 클럭에 동기시키는 단계를 포함할 수 있다.
상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 단계는 상기 제어 신호가 활성일 때 상기 게이티드 클럭을 출력하는 단계 및 상기 제어 신호가 비활성일 때 상기 외부 클럭을 출력하는 단계를 포함할 수 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기는 반도체 장치의 외부로부터 입력된 제어 신호를 기초로 상기 반도체 장치의 외부로부터 입력된 외부 클럭보다 높은 주파수를 갖는 내부 클럭을 게이팅하여 게이티드 클럭을 제공하는 게이티드 클럭 생성기 및 상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 클럭 선택기를 포함한다.
상기 게이티드 클럭 생성기는 상기 내부 클럭에 동기하여 상기 제어 신호로부터 게이트 제어 신호를 생성하는 게이트 제어 신호 생성기 및 상기 게이트 제어 신호에 따라 상기 내부 클럭을 게이팅하는 클럭 게이팅 회로를 포함할 수 있다.
상기 게이트 제어 신호 생성기는 상기 제어 신호를 상기 내부 클럭에 동기시켜 제1 제어 신호를 생성하는 플립플롭과, 상기 제1 제어 신호가 활성일 때 상기 내부 클럭을 카운팅하여 제2 제어 신호를 생성하는 카운터 회로 및 상기 제1 제어 신호 및 상기 제2 제어 신호가 활성일 때 활성화되는 상기 게이트 제어 신호를 생성하는 논리 회로를 포함할 수 있다.
상기 클럭 게이팅 회로는 상기 게이팅 제어 신호가 활성일 때 상기 내부 클럭을 출력하고, 상기 게이팅 신호가 비활성일 때 상기 내부 클럭을 차단한다.
상기 내부 클럭은 상기 반도체 장치의 내부 PLL(Phase Lock Loop)에서 생성될 수 있다.
상기 클럭 선택기는 상기 제어 신호가 활성일 때 상기 게이티드 클럭을 출력하고, 상기 제어 신호가 비활성일 때 상기 외부 클럭을 출력한다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기는 반도체 장치의 외부로부터 입력된 외부 클럭을 기초로 상기 외부 클럭보다 높은 주파수를 갖는 내부 클럭에 동기된 기준 클럭을 생성하는 기준 클럭 생성 회로와, 복수의 플립플롭들을 포함하고, 상기 내부 클럭에 동기하여 상기 기준 클럭을 지연시켜서 지연 클럭들을 생성하는 지연 클럭 생성 회로와, 상기 기준 클럭 및 상기 지연 클럭들을 기초로 게이티드 클럭을 생성하는 게이티드 클럭 생성 회로 및 상기 제어 신호에 따라 상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 클럭 선택기를 포함한다.
상기 지연 클럭 생성 회로는 상기 기준 클럭 내부 클럭의 반주기만큼 지연시킨 제1 지연 클럭을 생성하는 제1 플립플롭과, 상기 기준 클럭 내부 클럭의 한주기만큼 지연시킨 제2 지연 클럭을 생성하는 제2 플립플롭 및 상기 기준 클럭을 내부 클럭의 3/2 주기만큼 지연시킨 제2 지연 클럭을 생성하는 제3 플립플롭을 포함할 수 있다.
상기 게이티드 클럭 생성 회로는 상기 기준 클럭 및 상기 지연 클럭들을 XOR 연산하는 XOR 회로를 포함할 수 있다.
상기 게이티드 클럭 생성 회로는 상기 XOR 연산 결과와 상기 외부 클럭을 AND 연산하는 AND 회로를 더 포함할 수 있다.
상기 게이티드 클럭 생성 회로는 상기 외부 클럭을 인버팅하는 인버터 및 상기 XOR 연산 결과와 상기 인버팅된 외부 클럭을 AND 연산하는 AND 회로를 더 포함할 수 있다.
상기 게이티드 클럭 생성 회로는 상기 기준 클럭 및 상기 지연 클럭들 중 4개 이상의 클럭들을 선택하는 선택 회로 및 상기 선택된 클럭들을 XOR 연산하는 XOR 회로를 포함할 수 있다.
상기 기준 클럭 생성 회로는 상기 외부 클럭을 반전시키는 인버터 및 상기 내부 클럭에 동기해서 상기 반전된 외부 클럭을 출력하는 플립플롭을 포함할 수 있다.
상기 클럭 선택기는 상기 제어 신호가 활성일 때 상기 게이티드 클럭을 출력하고, 상기 제어 신호가 비활성일 때 상기 외부 클럭을 출력할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치 테스트 시스템을 보여주는 블록도이다.
반도체 장치 테스트 시스템(300)은 테스트 대상이 되는 반도체 장치(320)와 반도체 장치(320)에 테스트 신호를 제공하는 테스터(310)를 포함한다.
테스터(310)는 반도체 장치(320)의 테스트를 위해 외부 클럭, 제어 신호, 테스트 모드 정보, 테스트 데이터 등을 제공한다. 반도체 장치(320)는 테스트 과정을 수행하고, 테스트 결과 데이터를 테스터(310)에 전송한다. 테스터(310)는 테스트 결과 데이터에 기초해서 반도체 장치(320)가 정상적으로 동작하는지 여부를 판단한다.
반도체 장치(320)는 주 회로부(323)와 주 회로부(323)를 테스트하기 위한 테스트 회로부(322)와 내부 클럭 생성기(324) 및 테스트 클럭 생성기(321)를 포함한다.
주 회로부(323)는 반도체 장치(320)가 실장 상태에서 원래의 기능을 수행하는데 필요한 부분이다. 예를 들어 주 회로부(323)는 메인 프로세서나 신호전환회로 디지털신호처리기 또는 영상처리기가 될 수 있다.
테스트 회로부(322)는 주 회로부(323)를 테스트하는데 사용되는 회로로서, 스캔 회로, 비스트회로, 또는 테스트 모드 정보에 따라 반도체 장치(320)의 설정을 전환하는 테스트 모드 레지스터를 포함할 수 있다.
테스트 클럭 생성기(321)는 외부 클럭과 내부 클럭 및 제어 신호에 기초하여 테스트 클럭을 생성한다. 테스트 클럭 생성기(321)는 제어 신호에 따라 쉬프트 구간과 캡쳐 구간을 구분하여 테스트 클럭을 생성한다. 예를 들어, 테스트 클럭 생성기(321)는 쉬프트 구간에서 외부 클럭을 테스트 클럭으로 출력하고, 캡쳐 구간에서 내부 클럭을 게이팅하여 생성한 게이티드 클럭을 테스트 클럭으로 출력한다. 생성된 테스트 클럭은 테스트 회로부(322)에 전달되거나 직접 주 회로부(323)에 전달될 수 있다.
내부 클럭 생성기(324)는 실제 주 회로부(323)의 동작을 위한 내부 클럭을 생성한다. 내부 클럭 생성기(324)는 반도체 장치(320)의 내부 PLL(Phase Lock Loop)일 수 있다. 내부 클럭은 테스터(310)가 제공하는 외부 클럭보다 높은 주파수를 갖는데, 테스트 모드에서 테스트 클럭 생성을 위해 테스트 클럭 생성기(321)에 제공된다.
도 4는 본 발명의 일 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
테스트 클럭 생성기(321)는 제어 신호를 기초로 내부 클럭을 게이팅하여 게이티드 클럭을 생성하고, 게이티드 클럭과 외부 클럭을 선택적으로 출력한다.
도 4에서 게이티드 클럭 생성기는 제어 신호에 기초해서 게이트 제어 신호를 생성하는 게이트 제어 신호 생성기(410)와 게이트 제어 신호에 따라 내부 클럭을 게이팅하는 클럭 게이팅 회로(420)를 포함한다.
게이트 제어 신호 생성기(410)는 내부 클럭에 동기하여 제어 신호로부터 게이트 제어 신호를 생성한다. 이를 위하여 게이트 제어 신호 생성기(410)는 제어 신호를 내부 클럭에 동기시켜 제1 제어 신호를 생성하는 플립플롭(411)과 제1 제어 신호가 활성일 때 카운팅을 하여 제2 제어 신호의 생성하는 카운터 회로(412) 및 제1 제어 신호와 제2 제어 신호를 논리 연산하여 게이트 제어 신호를 생성하는 논리 회로(413)를 포함한다.
제2 제어 신호는 카운터 회로(412)가 미리 설정된 횟수만큼 내부 클럭을 카운팅하면 비활성화된다.
구체적으로 게이티드 클럭을 생성하는 과정은 도 5를 참조하여 설명한다.
도 5를 참조하면, 내부 클럭(510)과 제어 신호(520)와 제1 제어 신호(530)와 제2 제어 신호(540)와 게이트 제어 신호(550) 및 게이티드 클럭(560)이 도시된다.
내부 클럭(510)은 외부 클럭보다 높은 주파수를 가지며 주 회로부를 동작시키는데 사용될 수 있다.
제어 신호(520)는 쉬프트 구간에서 비활성화 상태(하이)이고 캡쳐 구간에서 활성화 상태(로우)이다. 플립플롭(411)은 제어 신호(520)를 하이가 되면 내부 클럭(510)에 동기시켜 제1 제어 클럭(530)으로 출력한다.
제1 제어 클럭(530)이 하이가 되면 카운터 회로(412)는 내부 클럭(510)의 상승 에지의 개수를 카운팅한다. 예를 들어, 미리 설정된 횟수가 2회인 경우에 카운터 회로(412)는 내부 클럭(510)의 상승 에지의 개수를 2회 카운팅하고 제2 제어 신 호(540)를 비활성화시킨다. 제2 제어 신호(540)는 초기에 활성화 상태(하이)에 있다가 카운터 회로(412)가 미리 설정된 횟수(2회)만큼 카운팅하면 비활성화 상태(로우)가 된다.
논리 회로(413)는 제1 제어 신호(530)와 제2 제어 신호(540)을 AND 연산하여 게이트 제어 신호(550)를 생성한다. 클럭 게이팅 회로(420)는 게이트 제어 신호(550)가 활성화 상태(하이)인 구간(A-B 구간)에 입력되는 내부 클럭의 상승 에지를 통과 시킨다. 따라서 클럭 게이팅 회로(420)가 출력하는 게이티드 클럭은 2개의 펄스를 갖는다.
도 6을 참조하면, 내부 클럭(610)과 제어 신호(620)와 제1 제어 신호(630)와 제2 제어 신호(640)와 게이트 제어 신호(650) 및 게이티드 클럭(660)이 도시된다.
내부 클럭(610)은 외부 클럭보다 높은 주파수를 가지며 주 회로부를 동작시키는데 사용될 수 있다.
제어 신호(620)는 쉬프트 구간에서 비활성화 상태(로우)이고 캡쳐 구간에서 활성화 상태(하이)이다. 플립플롭(411)은 제어 신호(620)를 하이가 되면 내부 클럭(610)에 동기시켜 제1 제어 클럭(630)으로 출력한다.
제1 제어 클럭(630)이 하이가 되면 카운터 회로(412)는 내부 클럭(610)의 상승 에지의 개수를 카운팅한다. 예를 들어, 미리 설정된 횟수가 3회인 경우에 카운터 회로(412)는 내부 클럭(610)의 상승 에지의 개수를 3회 카운팅하고 제2 제어 신호(640)를 비활성화시킨다. 제2 제어 신호(640)는 초기에 활성화 상태(하이)에 있다가 카운터 회로(412)가 미리 설정된 횟수(3회)만큼 카운팅하면 비활성화 상태(로 우)가 된다.
논리 회로(413)는 제1 제어 신호(630)와 제2 제어 신호(640)을 AND 연산하여 게이트 제어 신호(650)를 생성한다. 클럭 게이팅 회로(420)는 게이트 제어 신호(650)가 활성화 상태(하이)인 구간(A-B 구간)에 입력되는 내부 클럭의 상승 에지를 통과 시킨다. 따라서 클럭 게이팅 회로(420)가 출력하는 게이티드 클럭은 3개의 펄스를 갖는다.
마찬가지로 테스트 클럭 생성기(321)는 카운터 회로(412)에 카운팅 횟수의 설정에 의해 게이티드 클럭의 펄스의 개수를 손쉽게 조절할 수 있다.
클럭 선택기(430)는 게이티드 클럭과 외부 클럭을 선택적으로 출력한다. 클럭 선택기(430)는 제어 신호가 로우일 때 외부 클럭을 출력하고 제어 신호가 하이일 때 게이티드 클럭을 출력한다. 다시 말하면 클럭 선택기(430)가 출력하는 테스트 클럭은 제어 신호가 로우일 때 외부 클럭이고, 제어 신호가 하이일 때 게이티드 클럭이다.
도 7은 본 발명의 다른 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
테스트 클럭 생성기(321)는 외부 클럭을 기초로 지연 클럭들을 생성하고 지연 클럭들을 이용하여 게이티드 클럭을 생성한다. 이를 위하여 테스트 클럭 생성기는 기준 클럭 생성 회로(710)와, 지연 클럭 생성 회로(720) 및 게이티드 클럭 생성 회로(730)를 포함한다.
테스트 클럭 생성기(321)는 제어 신호에 따라 게이티드 클럭과 외부 클럭을 선택적으로 출력하는 클럭 선택기(740)를 더 포함한다. 제어 신호가 활성화 상태(하이)일 때 클럭 선택기(740)는 게이티드 클럭을 테스트 클럭으로 출력하고, 제어 신호가 비활성화 상태(로우)일 때 외부 클럭을 테스트 클럭으로 출력한다.
기준 클럭 생성 회로(710)는 테스터로부터 제공된 외부 클럭을 높은 주파수의 내부 클럭에 동기시킨다. 예를 들어 기준 클럭 생성 회로(710)는 내부 클럭에 동기해서 동작하는 플립플롭을 포함할 수 있다.
지연 클럭 생성기(720)는 복수의 플립플롭들을 이용하여 지연 클럭들을 생성한다. 제1 플립플롭(721)은 기준 클럭을 내부 클럭의 반주기만큼 지연시켜 제1 지연 클럭을 생성한다. 제2 플립플롭(722)은 기준 클럭을 내부 클럭의 한주기만큼 지연시켜 제2 지연 클럭을 생성한다. 제3 플립플롭(723)은 기준 클럭을 내부 클럭의 3/2주기만큼 지연시켜 제3 지연 클럭을 생성한다.
게이티드 클럭 생성 회로(730)는 기준 클럭과 제1 지연 클럭과 제2 지연 클럭 및 제3 지연 클럭에 기초해서 게이티드 클럭을 생성한다.
제1 내지 제3 XOR 게이트들(731, 732, 733)은 기준 클럭이 하이에서 로우로또는 로우에서 하이로 천이하는 시점에 내부 클럭과 동일한 주파수의 2개의 펄스를 갖는 신호를 생성한다. AND 게이트(734)는 외부 클럭과 제3 XOR 게이트(733)의 출력 신호로부터 게이티드 클럭을 생성한다.
구체적으로 게이티드 클럭을 생성하는 과정은 도 8을 참조하여 설명한다.
도 8을 참조하면, 내부 클럭(810)과 외부 클럭(820)과 기준 클럭(830)과 제1 지연 클럭(840)과 제2 지연 클럭(850)과 제3 지연 클럭(860)과 제3 XOR 게이 트(733)의 출력 신호(870) 및 게이티드 클럭(880)이 도시된다.
내부 클럭(810)은 외부 클럭보다 높은 주파수를 가지며 주 회로부를 동작시키는데 사용될 수 있다.
기준 클럭 생성 회로(710)는 외부 클럭(820)을 내부 클럭(810)에 동기시켜 기준 클럭(830)을 생성한다.
제1 내지 제3 지연 클럭들(840, 850, 860)은 각각 기준 클럭보다 내부 클럭의 1/2 주기, 1주기, 3/2 주기만큼 지연된다. 이를 위하여 제1 플립플롭(721) 및 제3 플립플롭(733)은 내부 클럭의 하강 에지에 동기해서 동작하고, 제2 플립플롭(722)은 내부 클럭의 상승 에지에 동기해서 동작한다.
AND 게이트(734)는 제3 XOR 게이트(733)의 출력 신호(870)는 외부 클럭(820)과 AND 연산을 수행하고, 게이티드 클럭(880)을 출력한다.
게이티드 클럭 생성 회로(730)는 3개의 2 입력(2 input) XOR 게이트들을 포함하지만 이는 예시적인 것이다. 즉 하나의 4 입력 XOR 게이트가 3개의 2 입력 XOR 게이트들을 대체할 수 있다.
플립플롭들과 논리 회로를 이용하여 테스트 클럭을 생성하는 테스트 클럭 생성기는 다양하게 변형될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
테스트 클럭 생성기(321)는 외부 클럭을 기초로 지연 클럭들을 생성하고 지연 클럭들을 이용하여 게이티드 클럭을 생성한다. 이를 위하여 테스트 클럭 생성 기는 기준 클럭 생성 회로(910)와, 지연 클럭 생성 회로(920) 및 게이티드 클럭 생성 회로(930)를 포함한다.
테스트 클럭 생성기(321)는 제어 신호에 따라 게이티드 클럭과 외부 클럭을 선택적으로 출력하는 클럭 선택기(840)를 더 포함한다. 제어 신호가 활성화 상태(하이)일 때 클럭 선택기(840)는 게이티드 클럭을 테스트 클럭으로 출력하고, 제어 신호가 비활성화 상태(로우)일 때 외부 클럭을 테스트 클럭으로 출력한다.
기준 클럭 생성 회로(910)와 지연 클럭 생성 회로(920)와 제1 내지 제3 플립플롭들(921, 922, 923)은 도 7의 기준 클럭 생성 회로(710)와 지연 클럭 생성 회로(720)와 제1 내지 제3 플립플롭들(721, 722, 723)와 동일한 구성 및 기능을 갖는다. 따라서 이에 대한 설명은 생략한다.
게이티드 클럭 생성 회로(930)는 도 7의 게이티드 클럭 생성 회로(730)와 비교할 때 인버터(935)를 더 포함한다. 제1 내지 제3 XOR 게이트들(931, 932, 933)의 출력 신호는 도 7의 제1 내지 제3 XOR 게이트들(931, 932, 933)의 출력 신호와 동일하지만 AND 게이트(934)의 출력 신호(게이티드 클럭)는 도 7의 AND 게이트(934)의 출력 신호와 다르다.
구체적인 동작은 도 10을 참조하여 설명한다.
도 10을 참조하면, 내부 클럭(1010)과 외부 클럭(1020)과 기준 클럭(1030)과 제1 지연 클럭(1040)과 제2 지연 클럭(1050)과 제3 지연 클럭(1060)과 제3 XOR 게이트(933)의 출력 신호(1070) 및 게이티드 클럭(1080)이 도시된다.
도 10의 신호들과 도 8의 신호들을 비교하면, 내부 클럭(1010)과 외부 클 럭(1020)과 기준 클럭(1030)과 제1 지연 클럭(1040)과 제2 지연 클럭(1050)과 제3 지연 클럭(1060)과 제3 XOR 게이트(933)의 출력 신호(1070)는 각각 내부 클럭(810)과 외부 클럭(820)과 기준 클럭(830)과 제1 지연 클럭(840)과 제2 지연 클럭(850)과 제3 지연 클럭(860)과 제3 XOR 게이트(733)의 출력 신호(870)와 동일하다.
그렇지만 게이티드 클럭(1080)은 도 8의 게이티드 클럭(880)과 달리 기준 클럭(1030)의 하강 에지 시점에서 2개의 펄스를 갖는다.
도 11은 본 발명의 또 다른 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
클럭 생성기(321)에 포함된 각 구성요소는 도 9의 클럭 생성기에 포함되는 대응되는 구성요소와 동일한 구성과 기능을 갖는다.
도 9의 클럭 생성기와 비교할 때 도 11의 클럭 생성기는 인버터(1111)를 더 포함한다. 인버터(1111)는 외부 클럭을 약간 지연시키는 역할을 한다.
도 9를 참조하면 테스터가 제공하는 기준 클럭과 내부 클럭이 정확하게 동기된 경우에 AND 게이트(934)에서 출력되는 게이티드 클럭이 왜곡될 수 있다. 예를 들어 외부 클럭이 인버터(935)를 거쳐 AND 게이트(934)까지 전달되는 과정의 전달 지연시간이 제1 플립플롭의 출력 신호(제1 지연 클럭)가 제1 및 제2 XOR 게이트(931, 933)을 거쳐 AND 게이트(934)에 전달되는 과정의 전달 지연시간보다 큰 경우에 게이티드 클럭은 왜곡될 수 있다.
도 11의 인버터(1111)는 기준 클럭을 생성할 때 외부 클럭을 약간 지연시켜 이와 같은 문제가 발생되지 않도록 한다.
도 7, 도 9 및 도 11의 테스트 클럭 생성기는 게이티드 클럭에 포함된 펄스의 개수를 임의적으로 선택하지 못한다. 다시말하면 게이티드 클럭에 포함된 펄스의 개수는 테스트 클럭 생성기에 포함된 지연 클럭 생성기에 속하는 플립플롭들의 개수에 의해 결정된다.
게이티드 클럭에 포함된 펄스의 개수를 제어하는 테스트 클럭 생성기에 대해서는 도 12를 참조하여 설명한다.
도 12는 본 발명의 또 다른 실시예에 따른 테스트 클럭 생성기를 보여주는 블록도이다.
테스트 클럭 생성기(321)는 외부 클럭을 기초로 지연 클럭들을 생성하고 지연 클럭들을 이용하여 게이티드 클럭을 생성한다. 이를 위하여 테스트 클럭 생성기는 기준 클럭 생성 회로(1210)와, 지연 클럭 생성 회로(1220) 및 게이티드 클럭 생성 회로(1230)를 포함한다.
테스트 클럭 생성기(321)는 제어 신호에 따라 게이티드 클럭과 외부 클럭을 선택적으로 출력하는 클럭 선택기(1240)를 더 포함한다. 제어 신호가 활성화 상태(하이)일 때 클럭 선택기(1240)는 게이티드 클럭을 테스트 클럭으로 출력하고, 제어 신호가 비활성화 상태(로우)일 때 외부 클럭을 테스트 클럭으로 출력한다.
기준 클럭 생성 회로(1210)는 테스터로부터 제공된 외부 클럭을 높은 주파수의 내부 클럭에 동기시킨다. 예를 들어 기준 클럭 생성 회로(1210)는 내부 클럭에 동기해서 동작하는 플립플롭을 포함할 수 있다.
지연 클럭 생성기(1220)는 복수의 플립플롭들을 이용하여 지연 클럭들을 생 성한다. 제1 플립플롭(1221)은 기준 클럭을 내부 클럭의 반주기만큼 지연시켜 제1 지연 클럭을 생성한다. 제2 플립플롭(1222)은 기준 클럭을 내부 클럭의 한주기만큼 지연시켜 제2 지연 클럭을 생성한다. 제3 플립플롭(1223)은 기준 클럭을 내부 클럭의 3/2주기만큼 지연시켜 제3 지연 클럭을 생성한다. 제4 플립플롭(1224)은 기준 클럭을 내부 클럭의 2주기만큼 지연시켜 제4 지연 클럭을 생성한다. 제5 플립플롭(1225)은 기준 클럭을 내부 클럭의 5/2주기만큼 지연시켜 제5 지연 클럭을 생성한다.
게이티드 클럭 생성 회로(1230)는 기준 클럭과 제1 내지 제5 지연 클럭들에 기초해서 게이티드 클럭을 생성한다.
게이티드 클럭 생성 회로(1230)는 도 7의 게이티드 클럭 생성 회로와 달리 선택 회로(1250)를 더 포함한다.
펄스의 개수가 2개인 게이티드 클럭을 생성할 경우에 선택 회로(1250)는 기준 클럭과 제1 내지 제3 지연 클럭을 선택하여 출력한다. 이 경우에 제1 XOR 게이트(1231)에는 기준 클럭과 제1 지연 클럭이 입력되고 제2 XOR 게이트(1232)에는 제2 지연 클럭과 제3 지연 클럭이 입력된다. 반면에 제3 XOR 게이트(1233)에는 0이 입력된다. 제4 XOR 게이트(1234)의 출력 신호는 기준 클럭이 천이할 때 펄스의 개수가 2개인 신호를 출력한다.
펄스의 개수가 3개인 게이티드 클럭을 생성할 경우에 선택 회로(1250)는 기준 클럭과 제1 내지 제5 지연 클럭을 선택하여 출력한다. 이 경우에 제1 XOR 게이트(1231)에는 기준 클럭과 제1 지연 클럭이 입력되고 제2 XOR 게이트(1232)에는 제 2 지연 클럭과 제3 지연 클럭이 입력되며 제3 XOR 게이트(1233)에는 제4 지연 클럭과 제5 지연 클럭이 입력된다. 제4 XOR 게이트(1234)는 기준 클럭이 천이할 때 펄스의 개수가 3개인 신호를 출력한다.
AND 게이트(1235)는 외부 클럭과 제4 XOR 게이트(1234)의 출력 신호를 AND 연산하여 게이티드 클럭을 생성한다.
이상에서 살펴본 바와 같이 테스트 클럭 생성기는 다양하게 변형될 수 있다.
도 13은 본 발명의 일 실시예에 따른 테스트 클럭을 생성하는 과정을 보여주는 흐름도이다.
테스트 대상이 되는 반도체 장치에 포함된 테스트 클럭 생성기는 테스터로부터 외부 클럭과 제어 신호를 입력받는다(S1310). 동시에 반도체 장치에 포함된 내부 클럭 생성기는 외부 클럭보다 빠른 주파수를 갖는 내부 클럭을 생성한다(S1320).
테스트 클럭 생성기는 제어 신호를 기초로 내부 클럭을 게이팅하여 게이티드 클럭을 생성한다(1330). 이를 위하여 테스트 클럭 생성기는 제어 신호를 이용하여 게이트 제어 신호를 생성하고, 게이트 제어 신호를 이용하여 내부 클럭을 게이팅한다. 테스트 클럭 생성기는 게이트 제어 신호를 생성할 때 카운터 회로를 사용하여 게이티드 클럭에 포함된 펄스의 개수를 제어한다.
테스트 클럭 생성기는 외부 클럭과 게이티드 클럭을 선택적으로 주 회로부로 출력한다(S1340). 테스트 클럭 생성기는 제어 신호가 활성상태일 때 게이티드 클럭을 주회로부로 제공하고, 제어 신호가 비활성 상태일 때 외부 클럭을 주회로부로 제공한다.
도 14는 본 발명의 다른 실시예에 따른 테스트 클럭을 생성하는 과정을 보여주는 흐름도이다.
테스트 대상이 되는 반도체 장치에 포함된 테스트 클럭 생성기는 테스터로부터 외부 클럭과 제어 신호를 입력받는다(S1410). 동시에 반도체 장치에 포함된 내부 클럭 생성기는 외부 클럭보다 빠른 주파수를 갖는 내부 클럭을 생성한다(S1420).
테스트 클럭 생성기는 먼저 외부 클럭을 내부 클럭에 동기시켜 기준 클럭을제 생성한다(1430).
기준 클럭이 생성되면, 테스트 클럭 생성기는 기준 클럭을 지연시켜 지연클럭들을 생성한다(S1340).
테스트 클럭 생성기는 기준 클럭과 지연 클럭들을 이용하여 게이티드 클럭을생성한다(S1450).
테스트 클럭 생성기는 외부 클럭과 게이티드 클럭을 선택적으로 주 회로부로출력한다(S1460). 테스트 클럭 생성기는 제어 신호가 활성상태일 때 게이티드 클럭을 주회로부로 제공하고, 제어 신호가 비활성 상태일 때 외부 클럭을 주회로부로 제공한다.
상술한 바와 같이 본 발명에 실시예에 따른 따른 테스트 클럭 생성 장치는 테스트 대상이 되는 반도체 장치의 내부에 구현되며 스캔 테스트를 위한 테스트 클 럭을 생성할 수 있다.
반도체 장치의 내부에 구현된 테스트 클럭 생성 장치가 제공하는 테스트 클럭을 이용하면 저가의 테스트 장비로도 반도체 장치를 테스트할 수 있어, 반도체 장치의 단가를 낮출 수 있다.
본 발명의 실시예에 따른 테스트 클럭 생성 장치는 간단한 하드웨어 구성을 가지기 때문에 적은 면적으로 반도체 장치의 내부에 집적할 수 있다.
이상에서의 실시예들은 모두 예시적인 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (28)

  1. 반도체 장치의 외부로부터 외부 클럭과 제어 신호를 입력받는 단계;
    상기 제어 신호를 기초로 상기 외부 클럭보다 고주파수를 갖는 내부 클럭을 게이팅하여 게이티드 클럭을 생성하는 단계; 및
    상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 단계를 포함하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  2. 제1항에 있어서, 상기 게이티드 클럭을 생성하는 단계는
    상기 내부 클럭에 동기하여 상기 제어 신호로부터 게이트 제어 신호를 생성하는 단계; 및
    상기 게이트 제어 신호에 따라 상기 내부 클럭을 게이팅하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  3. 제2항에 있어서, 상기 게이트 제어 신호를 생성하는 단계는
    상기 제어 신호를 상기 내부 클럭에 동기시켜 제1 제어 신호를 생성하는 단계;
    상기 제1 제어 신호가 활성일 때 상기 내부 클럭을 소정 횟수만큼 카운팅한 후 비활성화되는 제2 제어 신호를 생성하는 단계; 및
    상기 제1 제어 신호 및 상기 제2 제어 신호가 활성일 때 활성화되는 상기 게이트 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  4. 제2항에 있어서, 상기 내부 클럭을 게이팅하는 단계는
    상기 게이팅 제어 신호가 활성일 때 상기 내부 클럭을 출력하는 단계; 및
    상기 게이팅 신호가 비활성일 때 상기 내부 클럭을 차단하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  5. 제1항에 있어서, 상기 내부 클럭은 상기 반도체 장치의 내부 PLL(Phase Lock Loop)의 출력 클럭인 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  6. 제1항에 있어서, 상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 단계는 상기 제어 신호가 활성일 때 상기 게이티드 클럭을 출력하는 단계; 및
    상기 제어 신호가 비활성일 때 상기 외부 클럭을 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  7. 반도체 장치의 외부로부터 외부 클럭과 제어 신호를 입력받는 단계;
    상기 외부 클럭을 기초로 내부 클럭에 동기된 기준 클럭을 생성하는 단계;
    상기 내부 클럭에 동기하여 동작하는 플립플롭들을 이용하여 상기 기준 클럭을 지연시킨 지연 클럭들을 생성하는 단계;
    상기 기준 클럭 및 상기 지연 클럭들을 기초로 게이티드 클럭을 생성하는 단계; 및
    상기 제어 신호에 따라 상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 단계를 포함하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  8. 제7항에 있어서, 지연 클럭들을 생성하는 단계는 상기 기준 클럭 내부 클럭의 반주기만큼 지연시킨 제1 지연 클럭을 생성하는 단계;
    상기 기준 클럭 내부 클럭의 한주기만큼 지연시킨 제2 지연 클럭을 생성하는 단계; 및
    상기 기준 클럭을 내부 클럭의 3/2 주기만큼 지연시킨 제2 지연 클럭을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  9. 제7항에 있어서, 상기 게이티드 클럭을 생성하는 단계는 상기 기준 클럭 및 상기 지연 클럭들을 XOR 연산하는 단계를 포함하는 것을 특징으로 하는 반도체 장 치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  10. 제9항에 있어서, 상기 게이티드 클럭을 생성하는 단계는 상기 XOR 연산 결과와 상기 외부 클럭을 AND 연산하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  11. 제9항에 있어서, 상기 게이티드 클럭을 생성하는 단계는
    상기 외부 클럭을 인버팅하는 단계;
    상기 XOR 연산 결과와 상기 인버팅된 외부 클럭을 AND 연산하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  12. 제7항에 있어서, 상기 게이티드 클럭을 생성하는 단계는
    상기 기준 클럭 및 상기 지연 클럭들 중 4개 이상의 클럭들을 선택하는 단계; 및
    상기 선택된 클럭들을 XOR 연산하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  13. 제7항에 있어서, 상기 기준 클럭을 생성하는 단계는
    상기 외부 클럭을 반전시키는 단계; 및
    상기 반전된 외부 클럭을 상기 내부 클럭에 동기시키는 단계를 포함하는 것을 특징으로 하는 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  14. 제7항에 있어서, 상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 단계는 상기 제어 신호가 활성일 때 상기 게이티드 클럭을 출력하는 단계; 및
    상기 제어 신호가 비활성일 때 상기 외부 클럭을 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성 방법.
  15. 반도체 장치의 외부로부터 입력된 제어 신호를 기초로 상기 반도체 장치의 외부로부터 입력된 외부 클럭보다 높은 주파수를 갖는 내부 클럭을 게이팅하여 게이티드 클럭을 제공하는 게이티드 클럭 생성기; 및
    상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 클럭 선택기를 포함하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  16. 제15항에 있어서, 상기 게이티드 클럭 생성기는
    상기 내부 클럭에 동기하여 상기 제어 신호로부터 게이트 제어 신호를 생성하는 게이트 제어 신호 생성기; 및
    상기 게이트 제어 신호에 따라 상기 내부 클럭을 게이팅하는 클럭 게이팅 회 로를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  17. 제16항에 있어서, 상기 게이트 제어 신호 생성기는
    상기 제어 신호를 상기 내부 클럭에 동기시켜 제1 제어 신호를 생성하는 플립플롭;
    상기 제1 제어 신호가 활성일 때 상기 내부 클럭을 카운팅하여 제2 제어 신호를 생성하는 카운터 회로; 및
    상기 제1 제어 신호 및 상기 제2 제어 신호가 활성일 때 활성화되는 상기 게이트 제어 신호를 생성하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  18. 제16항에 있어서, 상기 클럭 게이팅 회로는 상기 게이팅 제어 신호가 활성일 때 상기 내부 클럭을 출력하고, 상기 게이팅 신호가 비활성일 때 상기 내부 클럭을 차단하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  19. 제15항에 있어서, 상기 내부 클럭은 상기 반도체 장치의 내부 PLL(Phase Lock Loop)에 의해 생성되는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  20. 제15항에 있어서, 상기 클럭 선택기는 상기 제어 신호가 활성일 때 상기 게이티드 클럭을 출력하고, 상기 제어 신호가 비활성일 때 상기 외부 클럭을 출력하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  21. 반도체 장치의 외부로부터 입력된 외부 클럭을 기초로 상기 외부 클럭보다 높은 주파수를 갖는 내부 클럭에 동기된 기준 클럭을 생성하는 기준 클럭 생성 회로;
    복수의 플립플롭들을 포함하고, 상기 내부 클럭에 동기하여 상기 기준 클럭을 지연시켜서 지연 클럭들을 생성하는 지연 클럭 생성 회로;
    상기 기준 클럭 및 상기 지연 클럭들을 기초로 게이티드 클럭을 생성하는 게이티드 클럭 생성 회로; 및
    상기 제어 신호에 따라 상기 외부 클럭과 상기 게이티드 클럭을 선택적으로 출력하는 클럭 선택기를 포함하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  22. 제21항에 있어서, 지연 클럭 생성 회로는 상기 기준 클럭 내부 클럭의 반주기만큼 지연시킨 제1 지연 클럭을 생성하는 제1 플립플롭;
    상기 기준 클럭 내부 클럭의 한주기만큼 지연시킨 제2 지연 클럭을 생성하는 제2 플립플롭; 및
    상기 기준 클럭을 내부 클럭의 3/2 주기만큼 지연시킨 제2 지연 클럭을 생성하는 제3 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  23. 제21항에 있어서, 상기 게이티드 클럭 생성 회로는 상기 기준 클럭 및 상기 지연 클럭들을 XOR 연산하는 XOR 회로를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  24. 제23항에 있어서, 상기 게이티드 클럭 생성 회로는 상기 XOR 연산 결과와 상기 외부 클럭을 AND 연산하는 AND 회로를 더 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  25. 제23항에 있어서, 상기 게이티드 클럭 생성 회로는
    상기 외부 클럭을 인버팅하는 인버터; 및
    상기 XOR 연산 결과와 상기 인버팅된 외부 클럭을 AND 연산하는 AND 회로를 더 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  26. 제21항에 있어서, 상기 게이티드 클럭 생성 회로는
    상기 기준 클럭 및 상기 지연 클럭들 중 4개 이상의 클럭들을 선택하는 선택 회로; 및
    상기 선택된 클럭들을 XOR 연산하는 XOR 회로를 포함하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  27. 제21항에 있어서, 상기 기준 클럭 생성 회로는
    상기 외부 클럭을 반전시키는 인버터; 및
    상기 내부 클럭에 동기해서 상기 반전된 외부 클럭을 출력하는 플립플롭을 포함하는 것을 특징으로 하는 스캔 테스트를 하기 위한 테스트 클럭 생성기.
  28. 제21항에 있어서, 상기 클럭 선택기는 상기 제어 신호가 활성일 때 상기 게이티드 클럭을 출력하고, 상기 제어 신호가 비활성일 때 상기 외부 클럭을 출력하는 것을 특징으로 하는 반도체 장치의 주회로에 대한 스캔 테스트를 하기 위한 테스트 클럭 생성기.
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