KR20130002856A - 멀티미디어 시스템에서의 클록 생성 방법 및 그 장치 - Google Patents

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Abstract

멀티미디어 시스템에서의 클록 생성 방법 및 그 장치가 개시된다. 본 발명의 클록 생성방법은 입력 클록의 주파수를 위상 동기루프 혹은 지연 동기 루프를 이용하여 소정의 배율로 체배하여 멀티페이즈를 가지는 제1 중간클록을 생성하는 단계; 제1 중간클록의 주파수를 5분주하여 송신클록을 생성하는 단계; 및 상기 송신 클록의 주파수를 이용하여 상기 멀티미디어 장치의 내부에서 사용되는 픽셀 클록(Pixel Clock)을 생성하는 단계를 포함한다. 이 때 원하는 컬러뎁쓰에 상응하는 픽셀 클록을 생성하기 위해 상기 멀티페이즈를 가지는 제1 중간클록을 이용하여 주파수 체배에 필요한 위상동기루프 혹은 지연동기루프를 줄일 수 있는 효과가 있다.

Description

멀티미디어 시스템에서의 클록 생성 방법 및 그 장치{Clock generation method and Clock generation apparatus in multimedia system}
본 발명은 멀티미디어 시스템에 관한 것으로서, 보다 상세하게는, 멀티미디어 시스템에서의 클록 생성 방법 및 그 장치에 관한 것이다.
디지털에 의한 비디오, 오디오 신호(디지털 컨텐츠)를 전송하기 위한 데이터 인터페이스 규격의 하나로서 HDMI(High Definition Interface)가 알려져 있다. HDMI는 퍼스널 컴퓨터와 액정 디스플레이 장치 등의 디지털 표시 구동이 행해지는 디지털 디스플레이 장치를 접속하는 표준 규격인 DVI(Digital Video Interface)를 기초로 음성 전송기능, 저작권 보호기능, 색차이 전송기능 등을 부가함으로써 주로는 가전, AV(Audio Visual) 기기용으로 책정된 디지털 영상 음성 입출력을 위한 규격이다. HDMI에서는 송신(출력)측 기기를 소스(source), 수신(입력)측 기기를 싱크(sink)라고 하고 HDMI에 의한 비디오 오디오 신호 데이터의 전송은 쌍방향이 아니라, 소스로부터 싱크로의 한 방향으로 이루어진다. 다만 DDC(Display Data Channel)로 불리는 제어 신호 경로에 대해서는 쌍방향 통신이 행해지도록 되어 있다.
HDMI규격의 시스템에서는 별도의 채널로 제어 신호나 픽셀 클락을 전송하고 있다. 제어 데이터는 멀티미디어 소스로부터 멀티미디어 싱크에의 전송 뿐 아니라 멀티미디어 싱크로부터 멀티미디어 소스에의 전송도 이루어진다. 또 멀티미디어 소스에서는 8비트 단위로 데이터를 암호화하고 있고, 멀티미디어 싱크에서는 8비트 단위로 데이터를 그 암호화된 데이터를 복호화하게 되어 있다. 근래 색의 해상도를 높이기 위하여 1픽셀당 비트 수를 8비트로 하는 것 이외에, 딥 컬러라고 하여 8비트 이상으로 하는 것이 제안되어 있다. 즉, 1 픽셀의 1색당의 비트 수(color depth)를 10비트, 12비트, 16비트로 하는 것이 제안되어 있다.
HDMI 규격에서는 각 색의 1 픽셀의 데이터는 통상적으로 8비트 단위로서 구성된다. 수평동기 신호나 수직동기 신호 등의 동기신호가 적절한 타이밍에 따라 송신된다. 또 영상 데이터의 픽셀 클록의 전송라인과 제어 데이터의 전송라인이 구비된다.
HDMI 또는 DVI를 적용한 멀티미디어 소스와 멀티미디어 싱크 간이 데이터 전송 방식은 TMDS(Transition Minimized Differential Signaling) 방식을 채택한다. TMDS방식은 비디오 데이터 구간(Video data period), 데이터 아일랜드 구간(data island period), 제어 구간(Control period)로 구분된다. 이때 비디오 데이터 구간에는 액티브 비디오 데이터가 전송된다. 그리고 데이터 아일랜드 구간에는 오디오 정보와 보조 데이터가 패킷 단위로 전송된다. 제어 구간에는 프리앰블 데이터가 전송된다.
통상적으로는 멀티미디어 소스는 픽셀 클록을 만드는 PLL(Phase-Locked Loop)을 구비하고, 이를 다시 1.25배, 1.5배 혹은 2배 하는 PLL을 써서 송신 클록을 만든다. 그러나 이는 픽셀 클록용 PLL, 및 송신 클록용 PLL의 2개의 PLL을 필요로 하고 경우에 따라서는 픽셀 클록의 지터(Jitter)를 줄이기 위해 지터-필터(Jitter-filter) PLL이 필요하여 총 2~3개의 PLL이 필요하다. 이러한 PLL의 개수 증가는 면적 및/혹은 전력 소모의 증가로 이어진다. 또한 PLL들 사이의 신호 간섭도 생성하기 쉽다. 따라서, PLL 개수를 줄여 회로 면적 및 전력 소모를 줄일 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 멀티미디어 시스템에서 PLL 혹은 DLL의 사용 개수를 줄일 수 있는 클록 생성 방법 및 그 장치를 제공하는 데 있다.
본 발명의 실시예에 따른 멀티미디어 장치의 클록 생성 방법은 입력 클록의 주파수를 위상 동기루프 혹은 지연 동기 루프를 이용하여 소정의 배율로 체배하여 멀티페이즈를 가지는 제1 중간클록을 생성하는 단계; 제1 중간클록의 주파수를 5분주하여 송신클록을 생성하는 단계; 및 상기 송신 클록의 주파수를 이용하여 상기 멀티미디어 장치의 내부에서 사용되는 픽셀 클록(Pixel Clock)을 생성하는 단계를 포함한다.
일 실시 예에 있어서, 상기 픽셀 클록을 생성하는 단계는 상기 제1 중간클록을 분주하여 위상차를 갖는 제2 중간 클록을 생성하는 단계;및 상기 위상차를 갖는 각각의 제2 중간클록들을 XOR 연산을 통하여 원하는 컬러뎁쓰의 픽셀 클록으로 만드는 단계를 포함할 수 있다.
일 실시 예에 있어서 10비트의 컬러 뎁쓰의 픽셀 클록으로 만드는 단계는 상기 제1 중간클록을 5분주하는 단계;상기 5분주된 클록으로부터 각각 순차적으로 45도의 위상차를 갖는 4개의 제2 중간 클록 생성단계; 및 상기 4개의 제2 중간 클록들을 XOR연산하여 픽셀 클록을 생성하는 단계를 포함할 수 있다.
일 실시 예에 있어서 상기 순차적으로 45도의 위상차를 갖는 4개의 제2 중간 클록 생성단계는 멀티 페이즈 개수를 8의 배수로 할 수 있다.
일 실시 예에 있어서 상기 순차적으로 45도의 위상차를 갖는 4개의 중간 클록 생성 단계는 상기 4개의 제2 중간 클록 생성을 위하여 5분주 회로의 단위 클록의 페이즈와 동기화시켜 리셋을 순차적으로 조절할 수 있다.
일 실시 예에 있어서 12비트의 컬러 뎁쓰의 픽셀 클록으로 만드는 단계는 상기 제1 중간클록을 3분주하는 단계; 상기 3분주된 클록으로부터 각각 순차적으로 90도의 위상차를 갖는 2개의 제2 중간 클록 생성단계; 및 상기 2개의 제2 중간 클록들을 XOR연산하여 픽셀 클록을 생성하는 단계를 포함할 수 있다.
일 실시 예에 있어서 상기 순차적으로 90도의 위상차를 갖는 2개의 제2 중간 클록 생성단계는 멀티 페이즈 개수를 4의 배수로 할 수 있다.
일 실시 예에 있어서 상기 순차적으로 90도의 위상차를 갖는 2개의 중간 클록 생성단계는 상기 2개의 제2 중간 클록 생성을 위하여 3분주 회로의 단위 클록의 페이즈와 동기화시켜 리셋을 순차적으로 조절할 수 있다.
본 발명의 실시예에 따른 멀티미디어 장치의 클록 생성기는 송신클록 생성기와 픽셀 클록 생성기를 포함한다. 상기 송신클록 생성기는 입력 클록의 주파수를 위상 동기루프 혹은 지연 동기 루프를 이용하여 소정의 배율로 체배하여 멀티페이즈를 가지는 제 1중간클록을 생성하는 멀티페이즈부; 및 상기 제1 중간클록을 5분주하여 송신클록을 생성하는 분주기를 포함한다.
상기 픽셀 클록 생성기는 상기 제1 중간클록으로부터 컬러뎁쓰 10비트 또는 12비트에 따라 각각의 픽셀 클록을 생성하는 컬러 뎁쓰 블록;및 상기 각각의 컬러뎁쓰 모듈로부터 생성된 픽셀 클록들과 상기 송신클록으로부터 생성되는 컬러뎁쓰 8비트 또는 16비트의 픽셀클록들 중 멀티미디어 장치의 내부에서 사용되는 픽셀클록을 출력하는 선택기를 포함한다.
일 실시 예에 있어서 상기 컬러 뎁쓰 블록은 상기 제1 중간클록으로부터 위상차를 갖는 제2 중간 클록을 생성하는 분주기; 및 상기 각각의 제2 중간클록들을 XOR 연산하여 원하는 컬러뎁쓰의 픽셀 클록으로 만드는 XOR 연산기를 포함할 수 있다.
일 실시예에 있어서 상기 컬러 뎁쓰 블록은 상기 제1 중간클록의 주파수를 5분주 하여 제2 중간클록을 생성하는 제1 분주기;상기 제 1분주기에 입력되는 제1 중간 클록과 순차적으로 45도의 위상차를 갖는 제1 중간 클록의 주파수를 5분주 하여 순차적으로 45도의 위상차를 갖는 제2 중간클록을 생성하는 제2분주기;상기 제 2분주기에 입력되는 제1 중간 클록과 순차적으로 45도의 위상차를 갖는 제1 중간 클록의 주파수를 5분주하여 순차적으로 45도의 위상차를 갖는 제2중간클록을 생성하는 제3분주기;상기 제 3분주기에 입력되는 제1 중간 클록과 순차적으로 45도의 위상차를 갖는 제1 중간 클록의 주파수를 5분주하여 순차적으로 45도의 위상차를 갖는 제2 중간클록을 생성하는 제4분주기;상기 제1분주기에서 출력되는 제2 중간클록과 상기 제3분주기에서 출력되는 제2 중간클록을 입력으로 하는 제1 XOR게이트;상기 제2분주기에서 출력되는 제2 중간클록과 상기 제4분주기에서 출력되는 제2 중간클록을 입력으로 하는 제2 XOR게이트; 및 상기 제 1 XOR게이트의 출력신호와 상기 제2 XOR게이트의 출력신호를 입력으로 하는 제3 XOR게이트를 포함할 수 있다. 제3 XOR게이트에서 출력되는 신호를 컬러뎁쓰 10비트의 픽셀클록으로 제공할 수 있다.
실시 예에 있어서 상기 제1분주기 내지 제4분주기는 5분주 회로의 단위 클록의 멀티 페이즈와 싱크시켜 리셋시간을 순차적으로 조절함으로써 위상차를 달리하게 하는 플립플롭을 더 포함할 수 있다.
일 실시 예에 있어서 상기 컬러 뎁쓰 블록은 상기 제1 중간클록의 주파수를 3분주 하여 제2 중간클록을 생성하는 제1 분주기;상기 제 1분주기에 입력되는 제1 중간 클록과 순차적으로 90도의 위상차를 갖는 제1 중간 클록의 주파수를 3분주 하여 순차적으로 90도의 위상차를 갖는 제2 중간클록을 생성하는 제2분주기;상기 제1분주기에서 출력되는 제2 중간클록과 상기 제2분주기에서 출력되는 제2 중간클록을 입력으로 하는 제1 XOR게이트를 포함하고,제1 XOR게이트에서 출력되는 신호를 컬러뎁쓰 12비트의 픽셀클록으로 할 수 있다.
일 실시 예에 있어서 상기 제1분주기 내지 제2분주기는 3분주 회로의 단위 클록의 멀티 페이즈와 싱크시켜 리셋시간을 순차적으로 조절함으로써 위상차를 달리하게 하는 플립플롭을 더 포함할 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 멀티미디어 장치의 클록 생성기는 입력 클록으로부터 멀티 페이즈를 갖는 제1 중간클록을 생성한 뒤, 생성된 제1 중간 클록을 순차적으로 위상차를 달리하는 제2 중간클록을 생성한 뒤 XOR연산시키거나 분주하여 픽셀클록을 생성한다. 이로써 클록 생성시 사용되는 PLL 또는 DLL의 개수를 줄일 수 있게 되고, 그 결과 멀티미디어 장치의 면적 및 전원 증가를 억제할 수 있다.
도 1은 본 발명의 실시예에 따른 클록 생성기를 포함하는 멀티미디어 소스의 구성도이다.
도 2는 도 1에 도시된 클록 생성기에 대한 실시 예를 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 멀티 페이즈를 가진 제1 중간 클록 및 제1 중간 클록의 4/5주파수를 갖는 클록의 신호도이다.
도 4a는 본 발명의 실시예에 따른 컬러뎁쓰가 10비트인 경우의 픽셀 클록을 생성하는 과정을 보여주는 신호 타이밍도이다.
도 4b는 도 4a에 도시된 컬러뎁쓰 10비트 블록의 회로도이다.
도 5a는 본 발명의 실시예에 따른 컬러뎁쓰가 12비트인 경우의 픽셀 클록을 생성하는 과정을 보여주는 신호 타이밍도이다.
도 5b는 도 5a에 도시된 컬러뎁쓰 12비트 블록의 회로도이다.
도 6은 도1에 도시된 클록 생성기에 대한 다른 실시 예를 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 멀티미디어 소스와 멀티미디어 싱크 간의 시스템도이다.
도 8a는 본 발명의 실시예에 따른 멀티미디어 소스의 구성도이다.
도 8b는 본 발명의 실시예에 따른 멀티미디어 싱크의 구성도이다.
도 9는 본 발명의 실시예에 따른 멀티미디어 싱크 내의 클록 생성기 구성도이다.
도 10a는 본 발명의 실시예에 따른 클록생성방법의 개략적인 흐름도이다.
도 10b는 본 발명의 실시예에 따른 컬러뎁쓰가 10비트 블록의 출력클록 생성방법의 흐름도이다.
도 10c는 본 발명의 실시예에 따른 컬러뎁쓰가 12비트 블록의 출력클록 생성방법 흐름도이다.
도 11은 본 발명의 실시예에 따른 멀티미디어 싱크 내에서의 클록 생성방법 흐름도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 클록 생성기를 포함하는 멀티미디어 소스의 구성도이다. 도 1을 참조하면, 멀티미디어 소스(100)는 클록 생성기(200), 비디오 프로세서(500) 및 HDMI 트랜스미터(600, 이하 HDMI Tx라 한다)을 포함한다. 본 발명의 실시예에 따른 클록 생성기(200)는 기준 클록을 이용하여 송신클럭(TMDS CLK)을 생성하는 송신클럭 생성부(400)와 송신클록 등을 이용하여 픽셀클럭을 생성하는 픽셀 클록 생성부(300)를 포함한다. 본 발명의 실시예에 따른 멀티미디어 소스(100)는 DVD 플레이어, 셋톱박스, TV등이 될 수 있으나, 이에 한정되는 것은 아니다.
도 1에 도시된 HDMI Tx(600)는 HDMI(High Definition Multimedia Interface) 송신기이지만, 본 발명의 실시예에 따른 송신기가 HDMI 송신기에 국한될 필요는 없다. 본 발명의 HDMI Tx(600)는 입력되는 기준 클록(Reference CLK)과 출력되는 송신클록(TMDS CLK)의 주파수 차이가 적어도 1배 이상 되는 모든 송신기에 적용 가능하다. 즉, 출력되는 송신 클록(TMDS CLK)의 주파수가 입력되는 픽셀클록(Pixel CLK)의 주파수보다 1배 이상 높다.
비디오 프로세서(500)는 영상 데이터를 외부에 송신하기 위한 제반 동작을 제어한다. 비디오 프로세서(500)는 픽셀클록(Pixel CLK)에 동기하여 병렬 데이터를 출력한다. 즉 픽셀(Pixel CLK)과 병렬 데이터의 주기는 동일하다. 여기서 병렬 데이터는 R화소 데이터, G화소 데이터, 및 B화소 데이터를 포함한다. 비디오 프로세서(500)sms 송신되기 위한 영상 데이터를 MPEG(Moving Picture Experts Group), JPEG(Joing Photographic Experts Group), 혹은 기타의 방식으로 압축한다. 이 때 픽셀 클록(Pixel CLK)은 클록 생성기(200)의 픽셀 클록 생성기(300)으로부터 입력된다. 픽셀 클록은 링크 로직(LINK logic, 도시되지 않음) 혹은 비디오 프로세서(500)의 디지털 클록으로 사용된다.
HDMI TX(600)는 병렬데이터(Parallel DATA)를 5배의 송신 클록(5X TMDS CLK)의 라이징 및 폴링 시점에서 래치하여 직렬 데이터(TMDS DATA)를 생성한다. HDMI Tx(600)는 직렬 데이터(TMDS DATA) 및 송신 클록(TMDS CLK)을 출력한다. 여기서 5배의 송신 클록(5X TMDS CLK) 및 송신 클록(TMDS CLK)은 클록 생성기(200)의 송신 클록 생성기(400)으로부터 입력된다. 송신 클록(TMDS CLK)의 주기는 직렬 데이터(TMDS DATA)의 주기보다 10배 빠르다. 도시하지 않았으나, 송신클록(TMDS CLK) 및 직렬데이터(TMDS DATA)는 차동 신호(differential signal)로 전송된다.
클록 생성기(200)는 송신 클록 생성기(400) 및 픽셀 클록 생성기(300)을 포함한다. 송신 클록 생성기(400)는 기준 클록(Ref CLK)을 위상루프회로 또는 지연동기 회로를 이용하여 체배하여 송신 클록(TMDS CLK)을 생성한다. 픽셀 클록 생성기(300)는 송신 클록 생성기(400)로부터 생성된 송신 클록(TMDS CLK)을 체배 혹은 분주하여 픽셀 클록(Pixel CLK)을 생성한다.
일반적인 멀티미디어 소스에서는 딥 컬러(deep color)를 지원하기 위하여, 2개 혹은 3개의 PLL(Phased Locked Loops)가 이용되었다. 예를 들어 픽셀 클록을 생성하는데 하나의 PLL이 사용되고, 송신 클록을 생성하는데 다른 하나의 PLL이 사용되고, 픽셀 클록과 송신 클록 사이의 지터(Jitter)를 해결하기 위하여 또 하나의 PLL이 사용되었다. 그러나 이러한 PLL의 개수 증가는 면적 혹은 전력 소모의 증가로 이어진다. 또한 PLL들 사이의 신호 간섭도 생성하기 쉽다.
반면에 본 발명의 일 실시예에 따른 멀티미디어 소스(100)에서는 딥 컬러(deep color)를 지원하기 위하여 하나의 PLL 또는 DLL이 이용된다. 본 발명의 실시예에 따른 멀티미디어 소스(100)는 송신 클록을 먼저 생성하고, 생성된 송신 클록으로부터 픽셀 클록을 생성한다. 여기서 픽셀 클록은 송신 클록의 체배 혹은 분주를 이용하여 생성된다. 따라서 본 발명의 멀티미디어 소스(100)에서는 송신 클록을 생성하는 데만 PLL이 사용됨으로써 PLL 개수가 줄어들 수 있다.
도 2는 도 1에 도시된 클록 생성기(200)에 대한 제1실시예를 보여주는 도면이다. 도 2의 클록생성기(200)는 송신 클록 생성기(400) 및 픽셀 클록 생성기(300)을 포함한다. 송신 클록 생성기(400)는 멀티 페이즈부(Multi-Phase Unit, 410)와 분주기(420)를 포함한다.
멀티 페이즈부(410)는 기준 클록(Ref CLK)을 입력받아 송신 클록(TMDS CLK)의 5배 클록을 생성한다. 여기서 5배 송신클록(5X TMDS CLK)은 송신클록(TMDS CLK)의 주파수의 5배의 주파수를 갖는 클록으로써, 병렬 데이터(Parallel DATA)를 직렬의 송신데이터(TMDS DATA)로 변환하는데 이용된다. 분주기(420)는 5배 송신클록(5X TMDS CLK)의 주파수를 5분주하여 송신클록(TMDS CLK)을 생성한다. 이 때 5배 송신클록(5X TMDS CLS)을 제1 중간클록이라고 가정한다. 본 발명의 일 실시예에서, 기준클록(Ref CLK)은 내장된 고정밀도의 수정 발진기(미도시)로부터 얻을 수 있으나, 이에 한정되는 것은 아니다.
멀티페이즈부(410)는 클록 체배 유닛(Clock Multiplication Unit)으로서 위상 고정 루프(PLL: Phase Locked Loop) 혹은 지연 고정 루프(DLL, Delay Locked Loop)를 사용할 수 있다. PLL을 사용한 멀티페이즈부(410)는 위상 주파수 검출기(미도시)를 이용하여 입력클록과 분주 클록(출력 클록의 주파수를 N으로 분주한 클록) 사이의 위상/주파수 차를 검출하고, 검출된 결과를 기초로 출력 클록의 주파수를 조절할 수 있다. DLL을 사용한 멀티페이즈부(410)는 위상 주파수 검출기(미도시)를 이용하여 입력 클록과 출력 클록 사이의 위상/주파수 차를 검출하고, 검출된 결과를 기초로 딜레이 라인에 포함된 복수의 딜레이 셀들 간의 딜레이를 조절할 수 있다. 이 때 본 발명의 픽셀 클록 생성기(300)에서 멀티페이즈로부터 위상차를 달리하게 하기 위하여, 멀티페이즈부(410)에서 5X TMDS CLK 즉 제 1 중간 클록은 기준클록의 주파수를 체배하는 것 뿐만 아니라 PLL내의 VCO clock의 멀티페이즈(multi-phase)를 이용한다. 멀티 페이즈의 개념에 대하여는 이후 도 3에서 설명한다.
픽셀 클록 생성기(300)는 송신클록(TMDS CLK)과 제1 중간클록(5X TMDS CLK)으로부터 복수의 픽셀 클록들을 생성하고, 생성된 픽셀 클록들 중에서 컬러 뎁쓰(color depth)에 따른 픽셀 클록을 선택한다. 여기서 컬러 뎁쓰는 각 픽셀(화소)의 색상 정보를 표현(혹은 저장)하는데 사용되는 비트 수이다. 예를 들어 G화소의 컬러뎁쓰가 10비트라면, 이는 G화소의 색상 정보를 저장하는데 10비트가 사용된다는 의미이다. 딥 컬러(Deep color)를 지원하는 HDMI에서 픽셀 클록(Pixel CLK)과 송신 클록(TMDS CLK))의 주파수는 컬러 뎁쓰에 따라 1배, 1.25배, 1.5배 또는 2배 차이가 난다.
픽셀 클록 생성기(300)는 컬러뎁쓰 10비트 블록(310), 컬러뎁쓰 12비트 블록(330), 분주기들(350, 360, 370) 및 선택기(380)를 포함한다.
컬러 뎁쓰(color depth)는 송신 클록(TMDS CLK) 및 픽셀 클록(Pixel CLK)의 주파수 비에 따라 달라진다. 예를 들어 컬러 뎁쓰가 8비트의 경우에는 1:1이고, 10비트의 경우에는 5:4이고, 12비트의 경우에는 3:2, 16비트의 경우에는 2:1이 된다. 따라서 송신클록(TMDS CLK)을 1배, 4/5배, 2/3배, 1/2배하면 각각 8/10/12/16비트의 픽셀 클록(Pixel CLK)이 얻어진다.
먼저 컬러뎁쓰 16비트의 픽셀 클록은 송신 클록(TMDS CLK)을 별도의 주파수 체배 없이 2 분주기(370)만을 이용하여 생성될 수 있고, 컬러뎁쓰 8비트의 픽셀 클록은 송신 클록(TMDS CLK)을 이용하여 생성될 수 있다. 이러한 분주기(370)는 위상 고정 루프 혹은 지연 고정 루프를 이용하지 않고 구현될 수 있다.
컬러뎁쓰가 10비트인 경우, 송신클록(TMDS CLK)의 주파수를 4/5배를 해야 하는데, 이는 5분주와 4배의 주파수 체배를 필요로 한다. 4배의 주파수 체배에는 체배기가 필요하다. 마찬가지로 컬러뎁쓰가 12비트인 경우 송신클록(TMDS CLK)의 주파수를 2/3배 해야 하는데, 이는 3분주와 2배의 주파수 체배를 필요로 한다. 2배의 주파수 체배에도 역시 체배기가 필요하다. 주파수 체배에는 일반적으로 PLL 혹은 주파수 체배 DLL((frequency multiplying DLL) 등 피드백(feedback)을 기반으로 한 회로가 필요하다. 이에 반해 본 발명의 실시예에서는 제1 중간클록(5X TMDS CLK)을 피드-포워드(feed-forward) 형태로 이용하는 컬러 뎁쓰 10비트 블록(310), 및 컬러 뎁쓰 12비트 블록(330)을 구현하여 PLL 혹은 DLL의 갯수를 줄일 수 있다. 제1 중간 클록(5X TMDS CLK)을 입력으로 하는 각 컬러 뎁쓰 블록(310, 320)에서 출력된 신호는 다시 분주기(350, 360)를 거쳐 픽셀클록으로 출력된다. 각 컬러 뎁쓰 블록(310, 320)에 대해서는 이후의 도 4, 및 5를 참고하여 설명한다.
픽셀 클록 생성기(300)는 또한 컬러뎁쓰 블록(310, 330)외에도, 제1 중간클록(5X TMDS CLK)이 송신클록(TMDS CLK)의 주파수의 5배이므로 이를 5분주하는 제1분주기(350)와 제2분주기(360) 및 멀티미디어 소스에서 원하는 컬러뎁쓰에 상응하는 픽셀 클록을 선택하기 위한 선택기(380)를 포함한다. 이 때 원하는 컬러뎁쓰의 픽셀클록을 선택하기 위해 선택기(380)는 제어신호(8/10/12/16 bit_Sel)에 의해 제어될 수 있으며, 멀티플렉서 등으로 구현될 수 있다. 본 발명의 일 실시예에 따른 클록 생성기(200)는 멀티미디어 소스의 컬러 뎁쓰에 따라 선택적으로 픽셀 클록을 선택하나 본 발명의 클록 생성기(200)가 반드시 선택적으로 픽셀 클록을 선택하도록 구현될 필요는 없다.
도 3은 본 발명의 실시예에 따른 멀티 페이즈를 가진 제1 중간클록 및 제1 중간클록의 4/5주파수를 갖는 클록의 신호 타이밍도이다. 도 4a는 본 발명의 실시예에 따른 컬러뎁쓰가 10비트인 경우의 픽셀 클록을 생성하는 과정을 보여주는 신호도이다.
예를 들어, 컬러뎁쓰 10비트의 픽셀 클록의 경우, 픽셀 클록 생성기(300)의 입력신호인 제1 중간 클록(5X TMDS CLK, T_5X)이 8개의 페이즈(Phase)를 가진다고 가정하자. 10비트의 경우에는 제 1 중간 클록의 4/5 주파수를 갖는 클록이 필요하다. 제 1 중간 클록의 한 주기(period) 안에 8개의 페이즈가 있으므로 5개의 주기에는 40개의 페이즈가 들어가게 된다. 만약 한 주기 안에 10개의 페이즈를 갖는 클락을 생성할 수 있다면, 도 3의 하단 그림처럼 생성된 클록은 원래 제1 중간 클록의 4/5 주파수를 갖는다. 즉, 제1 중간 클록(5X TMDS CLK)의 라이징 혹은 폴링 엣지가 0 -> 4 -> 8 -> 12 -> 16 -> 20 ->24 ->28 -> 32-> 36 ->40 페이즈의 순서로 발생했다면 4/5 주파수를 가지는 새 클록의 라이징 혹은 폴링 엣지는 0-> 5-> 10->15->20->25->30->35->40 페이즈에서 발생하게 하면 된다.
이를 위해 본 발명에서는 도4a를 참고하면, 컬러 뎁쓰 10비트의 입력인 제1 중간 클록(5X TMDS CLK, T_5X)의 페이즈를 이용하여 순차적으로 <0>, <5>, <2>, <7>(즉, <0>, <5>, <10>, <15>) 페이즈를 사용하여 5분주된 제2 중간 클록(CLK0, CLK45, CLK90, CLK135)을 미리 4개 생성한다. 제 2 중간 클록들(CLK0, CLK45, CLK90, CLK135)은 5분주 된 후 각각 45도의 위상차를 가지므로 배타적 논리합 연산(예컨대, XOR 게이팅)을 하면 출력되는 클록(CLKO)의 주파수는 제1 중간클록(5X TMDS CLK)의 4/5배가 된다. 이 때 XOR 게이팅은 CLK0와 CLK90의 제 2 중간클록 간, CLK45와 CLK135의 제 2 중간클록 간에 수행한 뒤 각각을 다시 XOR 게이팅한다.
따라서, 출력 클럭(CLKO)은 아래와 같이 표현될 수 있다.
CLKO= 4/5 frequency of T_5X
= (CLK0 ^ CLK90) ^ (CLK45 ^ CLK135)
여기서 "^"는 XOR 연산을 의미한다.
도 4b는 도 4a에 도시된 컬러뎁쓰 10비트 블록의 회로도이다. 컬러뎁쓰 10비트 블록(310)은 제1 중간클록을 0도의 위상으로 받아 5분주하는 제1분주기(311), 제1 중간클록을 45도의 위상으로 받아 5분주하는 제2분주기(312), 제1 중간클록을 90도의 위상으로 받아 5분주하는 제3분주기(313), 제1 중간클록을 135도의 위상으로 받아 5분주하는 제4분주기(314), 제1분주기에서 출력된 제2 중간클록(CLK0)과 제3분주기에서 출력된 제2 중간클록(CLK90)을 XOR 연산 시키는 제1 논리게이트(315), 제2분주기에서 출력된 제2 중간클록(CLK45)과 제4 분주기에서 출력된 제2 중간클록(CLK135)을 XOR 연산 시키는 제2 논리게이트(316), 제1 논리게이트(315)의 출력과 제2 논리게이트(316)의 출력을 XOR 연산 시키는 제3 논리게이트(317)를 포함한다.
또한 컬러뎁쓰 10비트 블록(310)은 제1 분주기 내지 제4분주기에서 출력되는 제2 중간클록의 위상차를 일정하게 하기 위하여, 즉 각 분주기의 시작시점을 일정하게 하기 위해 제1 중간클록의 멀티 페이즈와 동기화시키기 위한 플립플롭들을 더 포함할 수 있다. 제1분주기에 입력되는 리셋 신호(RSET_CLK0)는 5분주기의 제어신호와 페이즈 0인 제1 중간클록을 제1 플립플롭(318)에 입력받고 그 출력을 제2 플립플롭(319)에 페이즈 0인 제1 중간클록과 함께 입력받아 출력된다. 이 때 제1 플립플롭은 위상차를 더 정확하게 제어하기 위해 포함될 수 있다. 제2분주기에 입력되는 리셋 신호(RSET_CLK45)는 제2 플립플롭(319)의 출력과 페이즈 45인 제1 중간클록을 제3 플립플롭(320)에 입력받아 출력된다. 제3분주기에 입력되는 리셋 신호(RSET_CLK90)는 제3 플립플롭(320)의 출력과 페이즈 90인 제1 중간클록을 제4 플립플롭(321)에 입력받아 출력된다. 제 4분주기에 입력되는 리셋 신호(RSET_CLK 135)는 제4 플립플롭(321)의 출력과 페이즈 135인 제1 중간클록을 제5 플립 플롭 (322)에 입력받아 출력된다. 즉, 제1 플립플롭 내지 제5 플립플롭은 제1 중간클록이 5분주된 후 각 45도의 위상을 갖게 되는 4개의 제2 중간클록을 만들기 위한 것으로써 5 분주기의 시작시점을 제1 클록신호의 페이즈에 동기화시키기 위한 리셋 신호를 생성하는 것이다.
도 5a는 본 발명의 실시예에 따른 컬러뎁쓰가 12비트인 경우의 픽셀 클록을 생성하는 과정을 보여주는 신호도이다. 컬러 뎁쓰 12비트 블록도 컬러 뎁쓰 10비트 블록과 마찬가지로 컬러 뎁쓰 10비트의 입력인 제1 중간 클록(5X TMDS CLK, T_5X)의 페이즈를 이용하여 순차적으로 3분주된 제2 중간클록(CLK0,CLK90)을 미리 2개 생성한다. 제 2 중간 클록들은 3분주 된 후 각각 90도의 위상차를 가지므로 XOR 게이팅을 하면 출력되는 클록(CLKO)의 주파수는 제1 중간클록의 2/3배가 된다.
따라서, 출력 클럭(CLKO)는 아래와 같이 표현될 수 있다.
CLKO= 2/3 frequency of T_5X
= (CLK0 ^ CLK90)
여기서 "^"는 XOR 연산을 의미한다.
도 5b는 도 5a에 도시된 컬러뎁쓰 12비트 블록의 회로도이다. 컬러뎁쓰 12비트 블록(330)은 제1 중간클록을 0도의 위상으로 받아 3분주하는 제1분주기(331), 제1 중간클록을 90도의 위상으로 받아 3분주하는 제2분주기(332), 제1분주기에서 출력된 제2 중간클록(CLK0)과 제2분주기에서 출력된 제2 중간클록(CLK90)을 XOR 연산 시키는 제1 논리게이트(333)을 포함한다.
도 6은 도 1에 도시된 클록 생성기에 대한 다른 실시 예를 보여주는 도면이다. 도 2에서 언급했듯이 멀티미디어 장치에서의 클록생성기(200)은 송신클록 생성기(400), 픽셀 클록생성기(300)을 포함하고, 송신클록과 제1 중간클록, 픽셀클록을 출력한다. 이때 송신클록 생성기(400)는 멀티페이즈부(410)와 분주기(420)를 포함한다. 다만, 픽셀 클록 생성기(300)는 제 1 중간 클록과 송신클록의 입력을 받아 제어신호(bit_Sel)에 의해 해당 컬러 뎁쓰의 픽셀 클록만을 생성하는 스위치부(390)를 더 포함할 수 있다. 스위치부(390)를 더 포함하게 되면 전력 소모 감소 등의 효과를 기대할 수 있다.
도 7은 본 발명의 실시예에 따른 멀티미디어 소스와 멀티미디어 싱크 간의 시스템도이다. 도 7을 참조하면, 멀티미디어 시스템은 멀티미디어 소스(1000) 및 멀티미디어를 출력하는 멀티미디어 싱크(2000)를 포함한다. 멀티미디어 소스(1000)는 도 1에 도시된 멀티미디어 소스(100)와 동일한 구성을 갖는다. 멀티미디어 소스(1000)는 병렬의 영상 데이터(Video, Audio Signal)를 고속의 직렬 데이터(TMDS CH0,1,2)로 변화하여 전송하는 송신기(HDMI Tx, 600)를 포함한다. 도8a는 본 발명의 실시예에 따른 멀티미디어 소스의 구성도이다. 도8b는 본 발명의 실시예에 따른 멀티미디어 싱크의 구성도이다.
멀티미디어 싱크(2000)는 멀티미디어 소스(1000)로부터 전송된 고석의 직렬 데이터를 입력받는 수신기(HDMI Rx, 800)를 포함한다. 멀티미디어 싱크(2000)는 입력된 직렬의 영상 데이터를 변환하여 출력하는 장치(도시되지 않음)를 포함한다. 여기서 멀티미디어 싱크(2000)는 TV, PDA, 휴대폰, 내비게이션 등이 될 수 있다.
멀티미디어 소스(1000) 및 멀티미디어 싱크(2000) 사이는 고속의 데이터 전송을 위하여 TMDS 링크로 연결된다. 여기서 TMDS 링크는 아래와 같은 특징을 갖는다.
첫째로 비디오 데이터는 인코딩된 다음 인코딩된 워드로 전송된다. 즉, 각 8비트의 디지털 비디오 데이터 워드는 전송 전에 인코딩된 10비트 워드로 전환된다. 여기서 인코딩은 "in-band" 워드 세트들과 " out-of-band"워드 세트들을 결정한다. 즉, 인코더는 제어 신호 또는 동기 신호에 응답하여 "out-of-band"워드들만 생성할 수 있더라도, 비디오 데이터에 응답해서는 "in-band" 워드들만을 생성할 수 있다. 각 in-band 워드는 하나의 입력 비디오 데이터 워드의 인코딩 결과 생성된 인코딩된 워드이다. 링크를 통해 전송된 "in-band" 워드들이 아닌 모든 워드들은 "out-of-band"워드들이다. 또한 비디오 데이터 인코딩은 "in-band" 워드들이 천이(transition)가 최소화되도록 수행된다. 즉, "in-band" 워드들의 시퀀스는 감소된 또는 최소의 천이 수를 갖는다. 그리고 비디오 데이터의 인코딩은 "in-band" 워드들이 DC밸런스 되도록 수행된다. 즉, 인코딩은 "in-band"워드들의 시퀀스를 전송하는 각 전송된 전압 파형이 기준 전압으로부터 소정의 문턱 전압보다 크게 벗어나지 않게 한다. 트기 학 "in-band" 워드의 10번째 비트는 "in-band"워드의 다른 9개 비트들 중 8개 비트들이 인코딩 처리 중에 반전되었는지를 나타내고, 전에 인코딩된 데이터 비트들의 스트림에서 1 및 0의 러닝 카운트들(running counts)사이의 불균형을 수정한다. 둘째로, 인코딩된 비디오 데이터 및 비디오 클록 신호는 차동신호(differential signals)로 전송된다. 즉, 비디오 클록 및 인코딩된 비디오 데이터는 컨덕터 쌍(conductor pair)을 통해 차동 신호로 전송된다. 셋째로 3개의 컨덕터 쌍들이 상기 인코딩된 비디오 신호를 전송하고, 4번째 컨덕터 쌍이 비디오 클록 신호를 전송한다. 넷째로 신호 전송은 송신기(600)로부터 수신기(800)로의 한 방향으로 이루어진다.
또한 멀티미디어 소스(1000) 및 멀티미디어 싱크(2000)는 모두 HDMI(High Definition Multimedia Interface)로 연결된다. 여기서 HDMI는 비디오와 오디오 신호를 하나의 디지털 인터페이스로 통합한 포맷으로 DVD 플레이어, HDTV, 셋탑 박스 등의 A/V기기에 사용된다 HDMI의 기반으로는 HDCP(High Bandwidth Digtal Content Protection) 카피 프로텍션이 채용되었으며, DVI가 핵심 기술로, HDCP는 인텔이 제정한 베이스 밴드의 저작권 보호 기술로 DTCP와 마찬가지로 기기간 상호 인증이 필요하다. HDMI는 표준, 확장 혹은 HD비디오는 물론 표준-멀티 채널 오디오 신호를 지원하며, 하나의 단자로 최대 초당 5기가 대역의 비압축 디지털 비디오 신호를 멀티미디어 소스(1000)로부터 멀티미디어 싱크(2000)에 전송이 가능하다.
도 9는 본 발명의 실시예에 따른 멀티미디어 싱크 내의 클록 생성기 구성도이다. 도 9의 멀티미디어 싱크는 도8b의 멀티미디어 싱크(2000)이며, 클록 생성기(900)는 멀티미디어 소스(1000)의 클록생성기와 달리 입력신호를 기준클록으로 하지 않고 TMDS 링크 중 송신클록으로 한다. 멀티미디어 싱크의 클록생성기(900)는 송신클록을 받아 송신클록의 주파수를 체배하여 멀티페이즈를 가지는 제1 중간클록(5X TMDS CLK)을 생성하는 멀티페이즈부(910)와 제1 중간 클록과 송신 클록을 입력으로 하여 픽셀 클록을 출력하는 픽셀 클록 생성기(920)을 포함한다.
픽셀 클록 생성기(920)는 송신클록을 받아 컬러뎁쓰 16비트인 픽셀클록을 생성하는 제1 분주기(921)와 제1 중간클록을 받아 컬러뎁쓰 10비트인 픽셀클록을 생성하는 컬러뎁쓰 10비트 블록(922)과 제2분주기(923), 제1 중간클록을 받아 컬러뎁쓰 12비트인 픽셀클록을 생성하는 컬러뎁쓰 12비트 블록(924)과 제2분주기(925) 및 원하는 컬러뎁쓰에 따른 픽셀클록을 출력하도록 하는 선택기(926)를 포함한다. 이 때 원하는 컬러뎁쓰의 픽셀클록 출력은 제어신호(8/10/12/16 bit_Sel)에 의해 제어되고, 멀티플렉서 등으로 구현될 수 있다. 도 9에 도시된 클록 생성기(920)는 멀티미디어 싱크의 컬러 뎁쓰에 따라 선택적으로 픽셀 클록을 선택하였으나 본 발명의 클록 생성기가 반드시 선택적으로 픽셀 클록을 선택하도록 구현될 필요는 없다. 픽셀 클록 생성기(920)는 원하는 픽셀 클록만을 생성하도록 하는 스위치부를 더 포함할 수 있다.
도 10a은 본 발명의 실시예에 따른 멀티미디어 소스의 클록생성방법 개략적인 흐름도이다. 먼저, 멀티미디어 소스에서 입력신호로부터 위상동기루프 혹은 지연동기루프를 이용하여 제1 중간클록(5X TMDS CLK)을 생성한다(S110). 생성된 제1 중간클록과 송신클록으로부터 원하는 컬러뎁쓰에 상응하는 픽셀클록을 생성한다(S120). 멀티미디어 소스의 송신기는 TMDS 데이터와 송신클록을 TMDS 링크를 통해 멀티미디어 싱크로 전송한다 (S130).
도 10b는 본 발명의 실시예에 따른 컬러뎁쓰 10비트 블록의 출력클록 생성방법 흐름도이다. 컬러뎁쓰 10비트 블록은 제1 중간클록(5X TMDS CLK)을 입력받아 주파수를 5분주하고(S121) 제1 분주기 내지 제 4분주기를 통하여 순차적으로 위상차가 45도인 4개(CLK0, CLK45, CLK90, CLK135)의 제2 중간 클록을 추출한다(S122). 이 때 위상차를 제1 중간클록과 동기화시키기 위해 플립플롭을 사용할 수 있다. 제 2 중간클록은 각각 CLK0과 CLK90간에 XOR게이팅 시키고, CLK45와 CLK135간에 XOR게이팅 시킨 후 각각의 출력을 다시 한번 XOR게이팅 시켜 출력 클록을 생성한다(S123). 이를 컬러뎁쓰 10비트 블록의 출력으로 내보낸다(S124).
도 10c는 본 발명의 실시예에 따른 컬러뎁쓰가 12비트 블록의 출력클록 생성방법 흐름도이다. 컬러뎁쓰 12비트 블록은 제1 중간클록(5X TMDS CLK)을 입력받아 주파수를 3분주하고(S125) 제1 분주기 내지 제 2분주기를 통하여 순차적으로 위상차가 90도인 2개(CLK0,CLK90)의 제2 중간 클록을 추출한다(S126). 이 때 위상차를 제1 중간클록과 동기화시키기 위해 플립플롭을 사용할 수 있다. 제 2 중간클록은 각각 CLK0과 CLK90간에 XOR게이팅시켜 출력 클록을 생성한다(S127). 이를 컬러뎁쓰 12비트 블록의 출력으로 내보낸다.(S128)
도11은 본 발명의 실시예에 따른 멀티미디어 싱크 내에서의 클록 생성방법 흐름도이다. 먼저, 멀티미디어 소스에서 전송된 송신클록으로부터(S210) 멀티페이즈부를 이용하여 제1 중간클록(5X TMDS CLK)을 생성한다(S220). 생성된 제1 중간클록과 송신클록으로부터 원하는 컬러뎁쓰에 상응하는 픽셀클록을 생성한다(S230). 멀티미디어 싱크의 클록생성기는 제1 중간클록과 픽셀클록을 멀티미디어 싱크의 비디오 프로세서로 전송한다(S240).
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
멀티미디어 소스(100),
클록 생성기(200),
픽셀 클록 생성기(300),
송신클럭 생성기(400),
비디오 프로세서(500),
HDMI 트랜스미터(600)

Claims (20)

  1. 멀티미디어 장치의 클록 생성방법에 있어서,
    입력 클록의 주파수를 위상 동기루프 혹은 지연 동기 루프를 이용하여 소정의 배율로 체배하여 멀티페이즈를 가지는 제1 중간클록을 생성하는 단계;
    상기 제1 중간클록의 주파수를 N(2이상의 정수)분주하여 송신클록을 생성하는 단계; 및
    상기 송신 클록의 주파수를 이용하여 상기 멀티미디어 장치의 내부에서 사용되는 픽셀 클록(Pixel Clock)을 생성하는 단계를 포함하는 클록 생성 방법.
  2. 제1항에 있어서,
    상기 N은 5이고,
    상기 픽셀 클록을 생성하는 단계는,
    상기 제1 중간클록을 분주하여 위상차를 갖는 제2 중간 클록들을 생성하는 단계;
    상기 위상차를 갖는 각각의 제2 중간클록들을 XOR 연산을 통하여 출력클록을 생성하는 단계; 및
    상기 출력 클록을 분주하여 상기 픽셀 클록으로 만드는 단계를 포함하는 클록 생성 방법.
  3. 제2항에 있어서,
    상기 픽셀 클록으로 만드는 단계는, 10비트 컬러 뎁쓰의 픽셀 클록을 만드는 단계를 포함하고,
    상기 10비트 컬러뎁쓰의 픽셀 클록으로 만드는 단계는,
    상기 제1 중간클록을 5분주하는 단계;
    상기 5분주된 클록으로부터 각각 순차적으로 45도의 위상차를 갖는 4개의 제2 중간 클록들을 생성하는 단계;
    상기 4개의 제2 중간 클록들을 XOR 연산하여 상기 출력클록을 생성하는 단계; 및
    상기 출력클록을 5분주하여 상기 픽셀 클록을 생성하는 단계를 포함하는 것을 특징으로 하는 클록 생성 방법.
  4. 제3항에 있어서, 상기 순차적으로 45도의 위상차를 갖는 4개의 제2 중간 클록들을 생성하는 단계는,
    멀티 페이즈 개수를 8의 배수로 하는 것을 특징으로 하는 클록 생성 방법.
  5. 제3항 또는 제4항 중 어느 한 항에 있어서, 상기 순차적으로 45도의 위상차를 갖는 4개의 중간 클록 생성단계는,
    상기 4개의 제2 중간 클록 생성을 위하여 5분주 회로의 단위 클록의 페이즈와 동기화시켜 리셋을 순차적으로 조절하는 단계를 포함하는 것을 특징으로 하는 클록 생성 방법.
  6. 제2항에 있어서,
    상기 픽셀 클록으로 만드는 단계는, 12비트 컬러 뎁쓰의 픽셀 클록을 만드는 단계를 포함하고,
    상기 12비트의 컬러 뎁쓰의 픽셀 클록으로 만드는 단계는,
    상기 제1 중간클록을 3분주하는 단계;
    상기 3분주된 클록으로부터 각각 순차적으로 90도의 위상차를 갖는 2개의 제2 중간 클록 생성단계;
    상기 2개의 제2 중간 클록들을 XOR연산하여 상기 출력 클록을 생성하는 단계; 및
    상기 출력클록을 5분주하여 상기 픽셀 클록을 생성하는 단계를 포함하는 것을 특징으로 하는 클록 생성 방법.
  7. 제6항에 있어서, 상기 순차적으로 90도의 위상차를 갖는 2개의 제2 중간 클록 생성단계는,
    멀티 페이즈 개수를 4의 배수로 하는 것을 특징으로 하는 클록 생성 방법.
  8. 제6항 또는 제7항 중 어느 한 항에 있어서, 상기 순차적으로 90도의 위상차를 갖는 2개의 중간 클록 생성단계는,
    상기 2개의 제2 중간 클록 생성을 위하여 3분주 회로의 단위 클록의 페이즈와 동기화시켜 리셋을 순차적으로 조절하는 단계를 포함하는 것을 특징으로 하는 클록 생성 방법.
  9. 제2항에 있어서,
    상기 멀티미디어 장치는 컬러 뎁쓰에 따라 원하는 픽셀 클록의 생성회로를 선택하여 해당 픽셀 클록을 생성하는 단계를 더 포함하는 클록 생성 방법.
  10. 제1항에 있어서,
    상기 입력 클록은 멀티미디어 소스 내 기준 클록인 것을 특징으로 하는 클록 생성 방법.
  11. 제1항에 있어서,
    상기 입력 클록은 멀티미디어 소스에서 수신된 송신 클록인 것을 특징으로 하는 클록 생성 방법.
  12. 송신클록 생성기; 및
    픽셀 클록 생성기를 포함하며,
    상기 송신클록 생성기는
    입력 클록의 주파수를 위상 동기루프 혹은 지연 동기 루프를 이용하여 소정의 배율로 체배하여 멀티페이즈를 가지는 제 1중간클록을 생성하는 멀티페이즈부; 및
    상기 제1 중간클록을 5분주하여 송신클록을 생성하는 분주기를 포함하고,
    상기 픽셀 클록 생성기는
    상기 제1 중간클록으로부터 컬러뎁쓰 10비트 또는 12비트에 따라 각각의 출력 클록을 생성하는 컬러 뎁쓰 블록;
    상기 컬러 뎁쓰 블록에서 생성된 출력 클록을 분주하는 분주기; 및
    상기 각각의 컬러뎁쓰 모듈로부터 생성된 픽셀 클록들과 상기 송신클록으로부터 생성되는 컬러뎁쓰 8비트 또는 16비트의 픽셀클록들 중 멀티미디어 장치의 내부에서 사용되는 픽셀클록을 출력하는 선택기를 포함하는 클록 생성기.
  13. 제12항에 있어서 상기 컬러 뎁쓰 블록은,
    상기 제1 중간클록으로부터 위상차를 갖는 제2 중간 클록을 생성하는 분주기;
    상기 각각의 제2 중간클록들을 XOR 연산하여 출력클록을 생성하는 XOR 연산기; 및
    상기 출력클록을 분주하는 분주기;를 포함하는 것을 특징으로 하는 클록 생성기.
  14. 제13항에 있어서 상기 컬러 뎁쓰 블록은
    상기 제1 중간클록의 주파수를 5분주 하여 제2 중간클록을 생성하는 제1 분주기;
    상기 제 1분주기에 입력되는 제1 중간 클록과 순차적으로 45도의 위상차를 갖는 제1 중간 클록의 주파수를 5분주 하여 순차적으로 45도의 위상차를 갖는 제2 중간클록을 생성하는 제2분주기;
    상기 제 2분주기에 입력되는 제1 중간 클록과 순차적으로 45도의 위상차를 갖는 제1 중간 클록의 주파수를 5분주하여 순차적으로 45도의 위상차를 갖는 제2중간클록을 생성하는 제3분주기;
    상기 제 3분주기에 입력되는 제1 중간 클록과 순차적으로 45도의 위상차를 갖는 제1 중간 클록의 주파수를 5분주하여 순차적으로 45도의 위상차를 갖는 제2 중간클록을 생성하는 제4분주기;
    상기 제1분주기에서 출력되는 제2 중간클록과 상기 제3분주기에서 출력되는 제2 중간클록을 입력으로 하는 제1 XOR게이트;
    상기 제2분주기에서 출력되는 제2 중간클록과 상기 제4분주기에서 출력되는 제2 중간클록을 입력으로 하는 제2 XOR게이트; 및
    상기 제 1 XOR게이트의 출력신호와 상기 제2 XOR게이트의 출력신호를 입력으로 하는 제3 XOR게이트를 포함하고,
    제3 XOR게이트에서 출력되는 신호를 컬러뎁쓰 10비트 블록의 출력클록으로 하는 것을 특징으로 하는 클록 생성기.
  15. 제 14항에 있어서, 상기 제1분주기 내지 제4분주기는 각각
    5분주 회로의 단위 클록의 멀티 페이즈와 싱크시켜 리셋시간을 순차적으로 조절함으로써 위상차를 달리하게 하는 플립플롭을 더 포함하는 클록 생성기.
  16. 제13항에 있어서, 상기 컬러 뎁쓰 블록은
    상기 제1 중간클록의 주파수를 3분주 하여 제2 중간클록을 생성하는 제1 분주기;
    상기 제 1분주기에 입력되는 제1 중간 클록과 순차적으로 90도의 위상차를 갖는 제1 중간 클록의 주파수를 3분주 하여 순차적으로 90도의 위상차를 갖는 제2 중간클록을 생성하는 제2분주기;
    상기 제1분주기에서 출력되는 제2 중간클록과 상기 제2분주기에서 출력되는 제2 중간클록을 입력으로 하는 제1 XOR게이트;를 포함하는 것을 특징으로 하고,
    제1 XOR게이트에서 출력되는 신호를 컬러뎁쓰 12비트 블록의 출력클록으로 하는 것을 특징으로 하는 클록 생성기.
  17. 제 16항에 있어서,
    상기 제1분주기 내지 제2분주기는 3분주 회로의 단위 클록의 멀티 페이즈와 싱크시켜 리셋시간을 순차적으로 조절함으로써 위상차를 달리하게 하는 플립플롭을 더 포함하는 클록 생성기.
  18. 제 12항의 클록 생성기를 포함하며,
    소정의 기준 클록을 상기 입력클록으로 사용하는 멀티미디어 소스 장치.
  19. 제 12항의 클록 생성기를 포함하며,
    멀티미디어 소스에서 수신한 송신 클록을 상기 입력클록을 사용하는 멀티미디어 싱크 장치.
  20. 제 12항의 클록 생성기를 포함하는 전자 장치.
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