KR20030034138A - 데이터 비활성 기간에 부채널 데이터를 전송하는 방법 및시스템 - Google Patents
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- 부채널 데이터의 전송이 가능한 고속 디지털 송신기에 있어서,채널 0 주데이터를 수신하는 제1 입력, 채널 0 DEout신호를 수신하는 제2 입력 및 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 상기 채널 0 주데이터와 채널 0 DEout신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 채널 0 부호화기와;채널 1 주데이터를 수신하는 제1 데이터 입력, 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, DEI 신호를 수신하는 제어 입력 및 채널 1 부채널 데이터와 채널 1 주데이터를 포함하는 다중화된 신호를 제공하는 출력을 가지며, 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 채널 1 다중화기와;DEI 신호를 수신하는 제1 입력 및 채널 1 DEout신호를 생성하는 출력을 가지며, 상기 채널 1 DEout신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하는 채널 1 DEout제어 로직과;상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 DEout제어 로직의 출력을 수신하는 제2 입력 및 부호화된 채널 1 데이터를 생성하는 출력을 가지며, 상기 제1 및 제2 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 채널 1 부호화기를 구비하는 것을 특징으로 하는 고속 디지털 송신기.
- 제1항에 있어서, 상기 채널 0 DEout신호는 DEI 신호인 것을 특징으로 하는 고속 디지털 송신기.
- 제1항에 있어서, 상기 채널 0 부호화기는 Hsync 및 Vsync 신호를 수신하기 위한 제3 및 제4 입력을 갖는 것을 특징으로 하는 고속 디지털 송신기.
- 제1항에 있어서, 채널 2 주데이터를 수신하는 제1 데이터 입력, 채널 2 부채널 데이터를 수신하는 제2 데이터 입력, DEI 신호를 수신하는 제어 입력 및 상기 DEI 신호의 값에 따라 채널 2 부채널 데이터 또는 채널 2 주데이터를 제공하는 출력을 적어도 가지며, 상기 채널 2 주데이터와 채널 2 부채널 데이터를 다중화하는 채널 2 다중화기와;DEI 신호를 수신하는 제1 입력 및 채널 2 DEout신호를 생성하는 출력을 가지며, 채널 2 DEout신호를 생성하여 채널 2 부채널 데이터의 전송을 용이하게 하는 채널 2 DEout제어 로직과;상기 채널 2 다중화기의 출력을 수신하는 제1 입력, 상기 채널 2 DEout제어 로직의 출력을 수신하는 제2 입력 및 부호화된 채널 2 데이터를 생성하는 출력을가지며, 상기 제1 및 제2 입력에 적어도 부분적으로 기초하여 부호화된 채널 2 데이터를 생성하는 채널 2 부호화기를 추가로 구비하는 것을 특징으로 하는 고속 디지털 송신기.
- 제1항에 있어서, 채널 1 부채널 데이터를 수신하는 입력과, 상기 채널 1 다중화기의 제2 데이터 입력에 접속되어 채널 1 부채널 데이터를 상기 채널 1 다중화기에 제공하는 출력을 갖는 채널 1 FIFO를 추가로 구비하는 것을 특징으로 하는 고속 디지털 송신기.
- 제1항에 있어서, 상기 채널 1 부호화기는 제1 제어 신호를 수신하는 제3 입력과, 제2 제어 신호를 수신하는 제4 입력을 가지며,상기 채널 1 DEout제어 로직은 상기 제1 제어 신호를 수신하는 제2 입력과, 상기 제2 제어 신호를 수신하는 제3 입력을 갖는 것을 특징으로 하는 고속 디지털 송신기.
- 제6항에 있어서, 상기 채널 1 DEout제어 로직은,상기 제1 제어 신호를 수신하는 입력과, 상기 제1 제어 신호에서의 전이의 결과로서 디어써트된 신호를 제공하는 출력을 갖는 제1 제어 신호 전이 지시로직과;상기 제2 제어 신호를 수신하는 입력과, 상기 제2 제어 신호에서의 전이의 결과로서 디어써트된 신호를 제공하는 출력을 갖는 제2 제어 신호 전이 지시로직과;상기 DEI 신호를 수신하는 입력과, 상기 DEI 신호에서의 디어써트된 기간에 대하여 미리 선택된 길이와 미리 선택된 위치에 디어써트된 기간을 제공하는 출력을 갖는 DEout채널간 동기화 호환로직과;상기 제1 제어 신호 전이 지시로직의 출력에 접속되는 제1 입력, 상기 제2 제어 신호 전이 지시로직의 출력에 접속되는 제2 입력, 상기 DEout채널간 동기화 호환로직의 출력에 접속되는 제3 입력 및 디지털 비주얼 인터페이스에 호환 가능한 DEout신호를 제공하는 출력을 갖는 AND 게이트를 구비하는 것을 특징으로 하는 고속 디지털 송신기.
- 제7항에 있어서, 상기 제1 제어 신호 전이 지시로직은,상기 제1 제어 신호를 수신하는 입력 및 지연된 제1 제어 신호를 생성하는 출력을 갖는 제1 지연소자와;상기 제1 지연소자의 출력에 접속되는 제1 입력 및 상기 제1 제어 신호를 수신하는 제2 입력을 가지며, 상기 제1 제어 신호의 전이의 결과로서 디어써트된 신호를 제공하는 제1 로직 게이트를 구비하고,상기 제2 제어 신호 전이 지시로직은,상기 제2 제어 신호를 수신하는 입력 및 지연된 제2 제어 신호를 생성하는 출력을 갖는 제2 지연소자와;상기 제2 지연소자의 출력에 접속되는 제1 입력 및 상기 제2 제어 신호를 수신하는 제2 입력을 가지며, 상기 제2 제어 신호의 전이의 결과로서 디어써트된 신호를 제공하는 제2 로직 게이트를 구비하는 것을 특징으로 하는 고속 디지털 송신기.
- 제7항에 있어서, 상기 채널 1 DEout제어 로직은,상기 DEI 신호를 수신하는 입력 및 상기 DEI 신호에서의 전이의 결과로서 디어써트된 신호를 제공하는 출력을 갖는 위상 트래킹 호환로직을 추가로 구비하는 것을 특징으로 하는 고속 디지털 송신기.
- 제9항에 있어서, 상기 위상 트래킹 호환로직은,상기 DEI 신호를 수신하는 입력 및 지연된 DEI 신호를 생성하는 출력을 갖는 지연소자와;상기 DEI 신호를 수신하는 입력 및 반전된 DEI 신호를 생성하는 출력을 갖는 인버터와;상기 지연소자의 출력에 접속되는 제1 입력, 상기 인버터의 출력에 접속되는 제2 입력 및 상기 DEI 신호에서 하이상태로부터 로우상태로 전이한 결과로서 로우기간을 생성하는 출력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 고속 디지털 송신기.
- 부채널 데이터의 수신이 가능한 고속 디지털 수신기에 있어서,부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 DEout신호를 생성하는 제2 출력을 가지며, 상기 부호화된 채널 0 데이터로부터 복호화된 채널 0 데이터와 채널 0 DEout신호를 생성하는 채널 0 복호화기와;부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 DEout신호를 생성하는 제2 출력을 적어도 가지며, 상기 부호화된 채널 1 데이터로부터 복호화된 채널 1 데이터와 채널 1 DEout신호를 생성하는 채널 1 복호화기와;상기 채널 0 DEout신호를 수신하는 제1 입력, 상기 채널 1 DEout신호를 수신하는 제2 입력, DEI 신호를 생성하는 제1 출력 및 제1 FIFO 제어 신호를 생성하는 제2 출력을 가지며, DEI 신호를 유도하는 DEI 신호 및 FIFO 제어신호 복구 로직과;상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 DEI 신호 및 FIFO 제어신호 복구 로직으로부터 상기 DEI 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 가지며, 상기 복호화된 채널 1 데이터를 채널 1 주데이터와 채널 1 부채널 데이터로 분리하는 채널 1 역다중화기를 구비하는 것을 특징으로 하는 고속 디지털 수신기.
- 제11항에 있어서, 부호화된 채널 2 데이터를 수신하는 제1 입력, 복호화된 채널 2 데이터를 생성하는 제1 출력 및 채널 2 DEout신호를 생성하는 제2 출력을 가지며, 상기 부호화된 채널 2 데이터로부터 복호화된 채널 2 데이터와 채널 2 DEout신호를 생성하는 채널 2 복호화기와;상기 채널 2 복호화기로부터 복호화된 채널 2 데이터를 수신하는 데이터 입력, 상기 DEI 신호 및 FIFO 제어신호 복구 로직으로부터 상기 DEI 신호를 수신하는 제어 입력, 채널 2 부채널 데이터를 생성하는 제1 출력 및 채널 2 주데이터를 생성하는 제2 출력을 가지며, 상기 복호화된 채널 2 데이터를 채널 2 주데이터와 채널 2 부채널 데이터로 분리하는 채널 2 역다중화기를 추가로 구비하는 것을 특징으로 하는 고속 디지털 수신기.
- 제12항에 있어서, 상기 DEI 신호 및 FIFO 제어신호 복구 로직은,상기 채널 0 복호화기로부터 상기 채널 0 DEout신호를 수신하는 제1 입력, 상기 채널 1 복호화기로부터 상기 채널 1 DEout신호를 수신하는 제2 입력, 상기 채널 2 복호화기로부터 상기 채널 2 DEout신호를 수신하는 제3 입력 및 상기 DEI 신호를 제공하는 출력을 갖는 제1 AND 게이트와;상기 제1 AND 게이트의 출력에 접속하여 상기 DEI 신호를 수신하는 입력 및 반전된 DEI 신호를 제공하는 출력을 갖는 인버터와;상기 인버터의 출력에 접속되어 상기 반전된 DEI 신호를 수신하는 제1 입력, 상기 채널 1 복호화기로부터 상기 채널 1 DEout신호를 수신하는 제2 입력 및 채널 1 FIFO 제어 신호를 제공하는 출력을 갖는 제2 AND 게이트와;상기 인버터의 출력에 접속되어 상기 반전된 DEI 신호를 수신하는 제1 입력, 상기 채널 2 복호화기로부터 상기 채널 2 DEout신호를 수신하는 제2 입력 및 채널 2 FIFO 제어 신호를 제공하는 출력을 갖는 제3 AND 게이트를 구비하는 것을 특징으로 하는 고속 디지털 수신기.
- 제13항에 있어서, 상기 채널 1 역다중화기의 제1 입력에 접속되는 데이터 입력, 상기 제2 AND 게이트로부터 상기 채널 1 FIFO 제어 신호를 수신하는 제어 입력 및 채널 1 부채널 데이터를 제공하는 출력을 갖는 채널 1 FIFO와;상기 채널 2 역다중화기의 제1 출력에 접속되는 데이터 입력, 상기 제3 AND 게이트로부터 상기 채널 2 FIFO 제어 신호를 수신하는 제어 입력 및 채널 2 부채널 데이터를 제공하는 출력을 갖는 채널 2 FIFO를 추가로 구비하는 것을 특징으로 하는 고속 디지털 수신기.
- 부채널 데이터를 전송하는 방법에 있어서,채널 0 주데이터를 수신하는 제1 입력, 채널 0 DEout신호를 수신하는 제2 입력 및 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 상기 채널 0 주데이터와 채널 0 DEout신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 채널 0 부호화기를 이용하여 전송용의 상기 채널 0 주데이터를 부호화하는 단계와;채널 1 주데이터를 수신하는 제1 데이터 입력, 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, DEI 신호를 수신하는 제어 입력 및 상기 DEI 신호의 값에 따라 채널 1 부채널 데이터 또는 채널 1 주데이터를 제공하는 출력을 갖는 채널 1 다중화기를 이용하여 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 단계와;DEI 신호를 수신하는 제1 입력 및 채널 1 DEout신호를 생성하는 출력을 갖는 채널 1 DEout제어 로직을 이용하여 상기 채널 1 부채널 데이터의 전송을 용이하게 하도록 상기 채널 1 DEout신호를 생성하는 단계와;상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 DEout제어 로직의 출력을 수신하는 제2 입력 및 상기 2개의 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 출력을 갖는 채널 1 부호화기를 이용하여전송용의 채널 1 데이터를 부호화하는 단계를 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
- 부채널 데이터를 수신하는 방법에 있어서,부호화된 채널 0 데이터와 부호화된 채널 1 데이터를 수신하는 단계와;부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 DEout신호를 생성하는 제2 출력을 갖는 채널 0 복호화기를 이용하여 부호화된 채널 0 데이터를 복호화하는 단계와;부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 DEout신호를 생성하는 제2 출력을 적어도 갖는 채널 1 복호화기를 이용하여 부호화된 채널 1 데이터를 복호화하는 단계와;상기 채널 0 DEout신호를 수신하는 제1 입력, 상기 채널 1 DEout신호를 수신하는 제2 입력, DEI 신호를 생성하는 제1 출력 및 제1 FIFO 제어 신호를 생성하는 제2 출력을 갖는 DEI 신호 및 FIFO 제어신호 복구 로직을 이용하여 DEI 신호를 유도하는 단계와;상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 DEI 신호 및 FIFO 제어신호 복구 로직으로부터 상기 DEI 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 갖는 채널 1 역다중화기를 이용하여 채널 1 부채널 데이터로부터복호화된 채널 1 데이터를 분리하는 단계를 포함하는 것을 특징으로 하는 부채널 데이터의 수신 방법.
- 부채널의 전송이 가능한 고속 디지털 전송 시스템에 있어서,제1 및 제2 출력을 갖는 송신기와;제1 및 제2 입력을 갖는 수신기와;상기 송신기의 제1 출력을 상기 수신기의 제1 입력에 접속시키는 채널 0과;상기 송신기의 제2 출력을 상기 수신기의 제2 입력에 접속시키는 채널 1을 구비하며,상기 송신기는,채널 0 주데이터를 수신하는 제1 입력, 채널 0 DEout신호를 수신하는 제2 입력 및 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 상기 채널 0 주데이터와 채널 0 DEout신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 채널 0 부호화기와;채널 1 주데이터를 수신하는 제1 데이터 입력, 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, DEI 신호를 수신하는 제어 입력 및 상기 DEI 신호의 값에 따라 채널 1 부채널 데이터 또는 채널 1 주데이터를 제공하는 출력을 가지며, 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 채널 1 다중화기와;DEI 신호를 수신하는 제1 입력 및 채널 1 DEout신호를 생성하는 출력을 가지며, 상기 채널 1 DEout신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하는 채널 1 DEout제어 로직과;상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 DEout제어 로직의 출력을 수신하는 제2 입력 및 부호화된 채널 1 데이터를 생성하는 출력을 가지며, 상기 제1 및 제2 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 채널 1 부호화기를 구비하며,상기 수신기는,부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 DEout신호를 생성하는 제2 출력을 가지며, 상기 부호화된 채널 0 데이터로부터 복호화된 채널 0 데이터와 채널 0 DEout신호를 생성하는 채널 0 복호화기와;부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 DEout신호를 생성하는 제2 출력을 적어도 가지며, 상기 부호화된 채널 1 데이터로부터 복호화된 채널 1 데이터와 채널 1 DEout신호를 생성하는 채널 1 복호화기와;상기 채널 0 DEout신호를 수신하는 제1 입력, 상기 채널 1 DEout신호를 수신하는 제2 입력, DEI 신호를 생성하는 제1 출력 및 제1 FIFO 제어 신호를 생성하는 제2 출력을 가지며, DEI 신호를 유도하는 DEI 신호 및 FIFO 제어신호 복구 로직과;상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 DEI 신호 및 FIFO 제어신호 복구 로직으로부터 상기 DEI 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 가지며, 상기 복호화된 채널 1 데이터를 채널 1 주데이터와 채널 1 부채널 데이터로 분리하는 채널 1 역다중화기를 구비하는 것을 특징으로 하는 부채널의 전송이 가능한 고속 디지털 전송 시스템.
- 부채널 데이터의 전송이 가능한 고속 디지털 송신기에 있어서,채널 0 주데이터를 수신하는 제1 입력, 채널 0 DEout신호를 수신하는 제2 입력 및 상기 채널 0 주데이터와 채널 0 DEout신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 부호화된 채널 0 데이터를 생성하기 위한 채널 0 부호화 수단과;채널 1 주데이터를 수신하는 제1 데이터 입력, 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, DEI 신호를 수신하는 제어 입력 및 상기 DEI 신호의 값에 따라 채널 1 부채널 데이터 또는 채널 1 주데이터를 제공하는 출력을 가지며, 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 채널 1 다중화 수단과;DEI 신호를 수신하는 제1 입력 및 채널 1 DEout신호를 생성하는 출력을 가지며, 상기 채널 1 DEout신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하기 위한 채널 1 DEout제어 로직 수단과;상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 DEout제어 로직의 출력을 수신하는 제2 입력 및 상기 2개의 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 출력을 가지며, 부호화된 채널 1 데이터를 생성하기 위한 채널 1 부호화 수단을 구비하는 것을 특징으로 하는 부채널 데이터의 전송이 가능한 고속 디지털 송신기.
- 제18항에 있어서, 상기 채널 0 부호화 수단은 Hsync 및 Vsync 신호를 수신하기 위한 제3 및 제4 입력을 갖는 것을 특징으로 하는 부채널 데이터의 전송이 가능한 고속 디지털 송신기.
- 제18항에 있어서, 채널 1 부채널 데이터를 수신하는 입력과, 상기 채널 1 다중화 수단의 제2 데이터 입력에 접속되어 채널 1 부채널 데이터를 상기 다중화 수단에 제공하는 출력을 갖는 채널 1 FIFO를 추가로 구비하는 것을 특징으로 하는 부채널 데이터의 전송이 가능한 고속 디지털 송신기.
- 부채널 데이터의 수신이 가능한 고속 디지털 수신기에 있어서,부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 DEout신호를 생성하는 제2 출력을 가지며, 복호화된 채널 0 데이터와 채널 0 DEout신호를 생성하는 채널 0 복호화 수단과;부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 DEout신호를 생성하는 제2 출력을 적어도 가지며, 복호화된 채널 1 데이터와 채널 1 DEout신호를 생성하는 채널 1 복호화 수단과;상기 채널 0 DEout신호를 수신하는 제1 입력, 상기 채널 1 DEout신호를 수신하는 제2 입력, DEI 신호를 생성하는 제1 출력 및 제1 FIFO 제어 신호를 생성하는 제2 출력을 가지며, DEI 신호를 유도하는 DEI 신호 및 FIFO 제어신호 복구 로직 수단과;상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 DEI 신호 및 FIFO 제어신호 복구 로직으로부터 상기 DEI 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 가지며, 데이터 신호를 채널 1 주데이터와 채널 1 부채널 데이터로 분리하는 역다중화 수단을 구비하는 것을 특징으로 하는 부채널 데이터의 수신이 가능한 고속 디지털 수신기.
- 송신기, 수신기, 상기 송신기와 수신기를 접속시키는 적어도 채널 0 및 채널 1을 갖는 통신 링크를 통하여 부채널 데이터를 전송하는 방법에 있어서,상기 채널 0을 통하여 전송하기 위하여 대역내 및 대역외 문자로서 DEI 데이터와 채널 0 주데이터를 부호화하는 단계와;DEI 신호를 수신하는 제1 입력과, 채널 1 DEout신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하는 출력을 갖는 채널 1 DEout제어 로직을 이용하여 상기 채널 1 DEout신호를 유도하는 단계와;상기 채널 1을 통하여 채널 1 주데이터, 채널 1 부채널 데이터 및 DEout신호 데이터를 부호화하되, 대역내 문자 및 대역외 문자를 이용하여 수행되는 부호화 단계를 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
- 제22항에 있어서, 상기 채널들의 특징에 기초하여 실질적으로 변경되지 않은 DE 신호를 전달할 채널을 선택하는 단계를 추가로 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
- 제22항에 있어서, 핸드세이크(handshake) 과정에 의하여 수신기의 기능들을 송신기와 주고받을 수 있는 단계를 추가로 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
- 제22항에 있어서, 상기 채널 1 DEout신호를 유도하는 단계는,상기 채널의 특성에 기초하여 상기 채널 1 DEout신호내에서 데이터 비활성 기간의 길이를 조절하는 단계를 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
- 부채널 데이터의 전송이 가능한 고속 디지털 송신기에 있어서,채널 0 주데이터를 수신하는 제1 입력, DEI 신호를 수신하는 제2 입력, Hsync 신호를 수신하는 제3 입력, Vsync 신호를 수신하는 제4 입력 및 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 상기 채널 0 주데이터, DEI 신호, Hsync 신호 및 Vsync 신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 채널 0 부호화기와;채널 1 부채널 데이터를 수신하는 입력 및 채널 1 부채널 데이터를 제공하는 출력을 갖는 채널 1 FIFO와;채널 1 주데이터를 수신하는 제1 데이터 입력, 상기 채널 1 FIFO의 출력에 접속되어 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, DEI 신호를 수신하는 제어 입력 및 채널 1 부채널 데이터와 채널 1 주데이터를 포함하는 다중화된 신호를 제공하는 출력을 가지며, 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 채널 1 다중화기와;DEI 신호를 수신하는 제1 입력 및 채널 1 DEout신호를 생성하는 출력을 가지며, 채널 1 DEout신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하는 채널 1 DEout제어 로직과;상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 DEout제어로직의 출력을 수신하는 제2 입력 및 부호화된 채널 1 데이터를 생성하는 출력을 가지며, 상기 제1 및 제2 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 채널 1 부호화기를 구비하는 것을 특징으로 하는 부채널 데이터의 전송이 가능한 고속 디지털 송신기.
- 부채널 데이터의 수신이 가능한 고속 디지털 수신기에 있어서,부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 DEout신호를 생성하는 제2 출력을 가지며, 상기 부호화된 채널 0 데이터로부터 복호화된 채널 0 데이터와 채널 0 DEout신호를 생성하는 채널 0 복호화기와;부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 DEout신호를 생성하는 제2 출력을 적어도 가지며, 상기 부호화된 채널 1 데이터로부터 복호화된 채널 1 데이터와 채널 1 DEout신호를 생성하는 채널 1 복호화기와;상기 채널 0 DEout신호를 수신하는 제1 입력, 상기 채널 1 DEout신호를 수신하는 제2 입력, DEI 신호를 생성하는 제1 출력 및 제1 FIFO 제어 신호를 생성하는 제2 출력을 가지며, DEI 신호를 유도하는 DEI 신호 및 FIFO 제어신호 복구 로직을 구비하며,상기 DEI 신호 및 FIFO 제어신호 복구 로직은,상기 채널 0 복호화기로부터 상기 채널 0 DEout신호를 수신하는 제1 입력, 상기 채널 1 복호화기로부터 상기 채널 1 DEout신호를 수신하는 제2 입력, 상기 채널 2 복호화기로부터 상기 채널 2 DEout신호를 수신하는 제3 입력 및 상기 DEI 신호를 제공하는 출력을 갖는 제1 AND 게이트와;상기 제1 AND 게이트의 출력에 접속하여 상기 DEI 신호를 수신하는 입력 및 반전된 DEI 신호를 제공하는 출력을 갖는 인버터와;상기 인버터의 출력에 접속되어 상기 반전된 DEI 신호를 수신하는 제1 입력, 상기 채널 1 복호화기로부터 상기 채널 1 DEout신호를 수신하는 제2 입력 및 채널 1 FIFO 제어 신호를 제공하는 출력을 갖는 제2 AND 게이트와;상기 인버터의 출력에 접속되어 상기 반전된 DEI 신호를 수신하는 제1 입력, 상기 채널 2 복호화기로부터 상기 채널 2 DEout신호를 수신하는 제2 입력 및 채널 2 FIFO 제어 신호를 제공하는 출력을 갖는 제3 AND 게이트를 구비하고,상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 DEI 신호 및 FIFO 제어신호 복구 로직으로부터 상기 DEI 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 가지며, 복호화된 채널 1 데이터를 채널 1 주데이터와 채널 1 부채널 데이터로 분리하는 채널 1 역다중화기를 포함하는 것을 특징으로 하는 부채널데이터의 수신이 가능한 고속 디지털 수신기.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/881,271 | 2001-06-14 | ||
US09/881,271 US6954491B1 (en) | 2001-06-14 | 2001-06-14 | Methods and systems for sending side-channel data during data inactive period |
PCT/US2002/018806 WO2002103917A2 (en) | 2001-06-14 | 2002-06-14 | Methods and systems for sending side-channel data during data inactive period |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030034138A true KR20030034138A (ko) | 2003-05-01 |
KR100875340B1 KR100875340B1 (ko) | 2008-12-22 |
Family
ID=25378122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020037002067A KR100875340B1 (ko) | 2001-06-14 | 2002-06-14 | 데이터 비활성 기간에 부채널 데이터를 전송하는 방법 및시스템 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6954491B1 (ko) |
EP (1) | EP1396131B1 (ko) |
JP (1) | JP3984590B2 (ko) |
KR (1) | KR100875340B1 (ko) |
AU (1) | AU2002312498A1 (ko) |
CA (1) | CA2416052A1 (ko) |
WO (1) | WO2002103917A2 (ko) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020163598A1 (en) * | 2001-01-24 | 2002-11-07 | Christopher Pasqualino | Digital visual interface supporting transport of audio and auxiliary data |
US20030070132A1 (en) * | 2001-08-16 | 2003-04-10 | Christopher Pasqualino | Flexible video encoding scheme supporting audio and auxiliary information |
KR100541755B1 (ko) * | 2001-06-25 | 2006-01-10 | 마쯔시다덴기산교 가부시키가이샤 | 베이스밴드 영상 전송 시스템 |
US7308059B2 (en) * | 2002-02-06 | 2007-12-11 | Broadcom Corporation | Synchronization of data links in a multiple link receiver |
US7120203B2 (en) * | 2002-02-12 | 2006-10-10 | Broadcom Corporation | Dual link DVI transmitter serviced by single Phase Locked Loop |
DE60317578T2 (de) * | 2003-09-22 | 2008-09-18 | Inova Semiconductors Gmbh | System und verfahren zur bildung einer bidirektionalen multimediaverbindung |
JP4426249B2 (ja) * | 2003-10-27 | 2010-03-03 | パイオニア株式会社 | 信号伝送装置及び伝送方法 |
US7920601B2 (en) * | 2003-12-19 | 2011-04-05 | Gentex Corporation | Vehicular communications system having improved serial communication |
JP4851942B2 (ja) * | 2003-12-19 | 2012-01-11 | ジェンテックス コーポレイション | シリアル通信が改善された装置 |
US7792152B1 (en) | 2004-06-08 | 2010-09-07 | Owlink Technology, Inc. | Scheme for transmitting video and audio data of variable formats over a serial link of a fixed data rate |
CN100508019C (zh) * | 2006-02-23 | 2009-07-01 | 深圳迈瑞生物医疗电子股份有限公司 | 多通道数字显示信号叠加装置及方法 |
TWI346316B (en) * | 2006-09-25 | 2011-08-01 | Novatek Microelectronics Corp | Display apparatus and transmission method of the control signals |
US8072394B2 (en) * | 2007-06-01 | 2011-12-06 | National Semiconductor Corporation | Video display driver with data enable learning |
US7996749B2 (en) * | 2007-07-03 | 2011-08-09 | Altera Corporation | Signal loss detector for high-speed serial interface of a programmable logic device |
JP4260215B1 (ja) | 2007-08-29 | 2009-04-30 | 任天堂株式会社 | 撮像装置 |
JP4181211B1 (ja) | 2008-06-13 | 2008-11-12 | 任天堂株式会社 | 情報処理装置およびそれにおいて実行される起動用プログラム |
US20100171883A1 (en) * | 2008-06-13 | 2010-07-08 | Element Labs, Inc. | Data Transmission Over a Video Link |
US8130275B2 (en) | 2008-06-13 | 2012-03-06 | Nintendo Co., Ltd. | Information-processing apparatus, and storage medium storing a photographing application launch program executed by information-processing apparatus |
JP4198190B1 (ja) * | 2008-07-11 | 2008-12-17 | 任天堂株式会社 | 画像通信システム、画像通信装置、および画像通信プログラム |
WO2010038296A1 (ja) | 2008-10-01 | 2010-04-08 | 任天堂株式会社 | 情報処理装置、情報処理システム、ならびに起動用プログラムおよびそれを記憶した記憶媒体 |
CA2758722C (en) | 2009-02-05 | 2014-08-12 | Diptech Pte Limited | Production of elastomeric films |
US8913009B2 (en) | 2010-02-03 | 2014-12-16 | Nintendo Co., Ltd. | Spatially-correlated multi-display human-machine interface |
EP2392391B1 (en) | 2010-02-03 | 2017-06-28 | Nintendo Co. Ltd. | Display device, game system, and game processing method |
US8339364B2 (en) | 2010-02-03 | 2012-12-25 | Nintendo Co., Ltd. | Spatially-correlated multi-display human-machine interface |
US8814686B2 (en) | 2010-02-03 | 2014-08-26 | Nintendo Co., Ltd. | Display device, game system, and game method |
JP6243586B2 (ja) | 2010-08-06 | 2017-12-06 | 任天堂株式会社 | ゲームシステム、ゲーム装置、ゲームプログラム、および、ゲーム処理方法 |
US10150033B2 (en) | 2010-08-20 | 2018-12-11 | Nintendo Co., Ltd. | Position calculation system, position calculation device, storage medium storing position calculation program, and position calculation method |
JP5840385B2 (ja) | 2010-08-30 | 2016-01-06 | 任天堂株式会社 | ゲームシステム、ゲーム装置、ゲームプログラム、および、ゲーム処理方法 |
JP5840386B2 (ja) | 2010-08-30 | 2016-01-06 | 任天堂株式会社 | ゲームシステム、ゲーム装置、ゲームプログラム、および、ゲーム処理方法 |
KR101492310B1 (ko) | 2010-11-01 | 2015-02-11 | 닌텐도가부시키가이샤 | 조작 장치 및 정보 처리 장치 |
JP5689014B2 (ja) | 2011-04-07 | 2015-03-25 | 任天堂株式会社 | 入力システム、情報処理装置、情報処理プログラム、および3次元位置算出方法 |
US9393263B2 (en) | 2011-06-03 | 2016-07-19 | Allergan, Inc. | Dermal filler compositions including antioxidants |
KR102087186B1 (ko) * | 2014-01-07 | 2020-03-11 | 삼성전자주식회사 | 증폭기 오프셋 보상 기능을 갖는 소스 구동 회로 및 이를 포함하는 디스플레이 장치 |
US10761589B2 (en) * | 2017-04-21 | 2020-09-01 | Intel Corporation | Interconnect fabric link width reduction to reduce instantaneous power consumption |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2682334B2 (ja) * | 1992-05-29 | 1997-11-26 | 日本電気株式会社 | 画像信号の符号化伝送方法 |
US5828786A (en) | 1993-12-02 | 1998-10-27 | General Instrument Corporation | Analyzer and methods for detecting and processing video data types in a video data stream |
US5974464A (en) | 1995-10-06 | 1999-10-26 | Silicon Image, Inc. | System for high speed serial video signal transmission using DC-balanced coding |
JP3184083B2 (ja) | 1995-12-15 | 2001-07-09 | 日本電気株式会社 | チャネル多重分離方法およびチャネル多重分離装置 |
US6167077A (en) * | 1997-12-23 | 2000-12-26 | Lsi Logic Corporation | Using multiple high speed serial lines to transmit high data rates while compensating for overall skew |
-
2001
- 2001-06-14 US US09/881,271 patent/US6954491B1/en not_active Expired - Lifetime
-
2002
- 2002-06-14 CA CA002416052A patent/CA2416052A1/en not_active Abandoned
- 2002-06-14 KR KR1020037002067A patent/KR100875340B1/ko active IP Right Grant
- 2002-06-14 AU AU2002312498A patent/AU2002312498A1/en not_active Abandoned
- 2002-06-14 WO PCT/US2002/018806 patent/WO2002103917A2/en active Application Filing
- 2002-06-14 JP JP2003506108A patent/JP3984590B2/ja not_active Expired - Fee Related
- 2002-06-14 EP EP02739876.7A patent/EP1396131B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1396131A2 (en) | 2004-03-10 |
WO2002103917A2 (en) | 2002-12-27 |
JP3984590B2 (ja) | 2007-10-03 |
JP2004522362A (ja) | 2004-07-22 |
AU2002312498A1 (en) | 2003-01-02 |
EP1396131B1 (en) | 2018-05-02 |
CA2416052A1 (en) | 2002-12-27 |
US6954491B1 (en) | 2005-10-11 |
KR100875340B1 (ko) | 2008-12-22 |
WO2002103917A3 (en) | 2003-02-20 |
EP1396131A4 (en) | 2007-06-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121127 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20131126 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20141125 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20151125 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20161129 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20181127 Year of fee payment: 11 |