KR100875340B1 - 데이터 비활성 기간에 부채널 데이터를 전송하는 방법 및시스템 - Google Patents

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Abstract

본 발명은 하나 이상의 데이터 라인을 가지며, 전송되는 데이터가 대역내 문자와 대역외 문자를 갖는 직렬 인터페이스 전송 시스템에 관한 것이다. 더 상세히 말해서, 본 발명은 비디오 링크 등의 고속 디지털 통신 링크를 통하여 부채널 데이터를 전송하기 위한 방법 및 시스템에 관한 것이다. 본 발명의 일실시예는 부채널 데이터의 전송이 가능한 고속 디지털 송신기를 제공한다. 이 송신기는 채널 0 부호화기, 다중화기, 데이터 인에이블 출력(DEout) 제어 로직 및 채널 1 부호화기를 포함한다. 상기 채널 1 부호화기는 채널 1 다중화기와 채널 1 DEout 제어 로직으로부터의 입력을 수신한다. 본 발명의 다른 실시예는 부채널 데이터의 수신이 가능한 고속 디지털 수신기를 제공한다. 이 수신기는 채널 0 복호화기와, 채널 1 복호화기와, DEI 신호 및 FIFO 제어신호 복구 로직과, 채널 1 역다중화기를 포함한다. DEI 신호 및 FIFO 제어신호 복구 로직은 채널 1 복호화기로부터의 입력을 수신한다. 이와 마찬가지로, 채널 1 역다중화기는 채널 1 복호화기로부터의 입력을 수신한다.

Description

데이터 비활성 기간에 부채널 데이터를 전송하는 방법 및 시스템{METHODS AND SYSTEMS FOR SENDING SIDE-CHANNEL DATA DURING DATA INACTIVE PERIOD}
본 발명은 하나 이상의 데이터 라인을 통하여 전송하도록 고안되고, 대역내 문자(in-band characters)와 대역외 문자(out-of-band characters)를 이용하여 콘텐츠 데이터와 데이터 인에이블 신호 데이터를 부호화하는 직렬 인터페이스 전송 시스템에 관한 것이다. 더 상세히 말하면, 본 발명은 비디오 링크 등의 고속 디지털 통신 링크를 통하여 부채널 데이터(side channel data)를 전송하기 위한 방법 및 시스템에 관한 것이다.
비디오 링크와 같은 고속 디지털 통신 링크를 통한 데이터 전송에서는 종종 데이터를 대역내 문자와 대역외 문자로서 부호화하는 것을 필요로 한다. 이와 같이 데이터를 대역내 문자와 대역외 문자로서 부호화하는 기술은 1999년 10월 26일자로 특허 허여된 "System For High Speed Serial Video Signal Transmission Using DC-Balanced Coding"이란 명칭의 미국특허 제5,974,464호에 상세히 개시되어 있으며, 그 전체 내용을 본 명세서에서 인용하는 것으로 한다. 이러한 부호화 스킴으로는, 1984년 12월 4일 특허 허여된 미국특허 제4,486,739호에 개시된 바와 같이, 전이 최소화 차분 신호처리(TMDS: Transition Minimized differential signaling)와 바이트단위 직류평형(DC balanced) 8B/10B 구분블록 전송코드(partitioned block transmission code)가 있으며, 그 전체 내용을 본 명세서에서 인용하는 것으로 한다. 따라서, TMDS는 이러한 부호화 스킴의 하나의 예에 불과하다.
TMDS에 기반을 둔 디지털 비주얼 인터페이스(DVI) 규격은 모든 디지털 디스플레이 솔루션의 표준이다. DVI 규격(1999년 4월 2일 발표)[온라인 버전]: 인터넷 <URL:http://www.ddwg.org/register/index.php3>에서 검색[2001년 4월 18일에 검색한 것임]하였으며, 그 내용 전체를 본 명세서에 인용하는 것으로 한다. 따라서, 상기 인용된 직렬 인터페이스의 하나의 예로서 DVI 1.0 호환(compliant) 통신 링크가 있다. 이러한 통신 링크는 데이터 비활성 기간(data inactive period)에는 링크 자체의 대역폭을 완전하게 사용하지 못한다. 이처럼 통신 링크가 자체의 대역폭을 충분하게 사용하지 못한다는 사실은, 텍스트, 오디오, 정지화상, 화상내화상(PIP), 캡션, 데이터 링크 구성, 체크섬 또는 다른 시스템 제어 데이터 등의 부채널 데이터를 상기와 같은 링크를 통하여 전송할 필요가 있다는 점에서 주목할 만한 것이다.
데이터 비활성 기간에 링크의 대역폭을 완전하게 사용하는 것에 대하여 자세히 말하면, TMDS 전송 시스템은 통상적으로 하나 이상의 부호화기(encoder)를 포함하며, 각 부호화기는 8비트의 비디오 데이터, 데이터 인에이블(DE) 신호 및 2비트의 제어 신호를 부호화한다. 따라서, 부호화기는 모든 데이터 및 제어 신호를 전송하는 것이다. 달리 표현하면, TMDS 링크는 4쌍의 신호선을 갖는 것이 일반적이 다. 그 중 한쌍의 신호선은 클록 신호를 전송하고, 나머지 3쌍의 신호선은 데이터 신호를 전송한다. 이 3쌍의 데이터 신호선은 비디오 데이터와 특수 문자를 전송한다. 이 특수 문자는 제어 신호이며, DE 신호는 부호화된다. 이 3쌍의 데이터 신호선을 각각 채널 0, 채널 1 및 채널 2로 표현한다. TMDS 송신기는 비디오 데이터와 특수 문자를 10비트의 DC-평형 부호화 데이터로 부호화한다. TMDS 부호화 스킴은 상기 "System For High Speed Serial Video Signal Transmission Using DC-Balanced Coding"이란 명칭의 미국특허 제5,974,464호에 상세히 개시되어 있으며, 그 전체 내용을 본 명세서에서 인용하는 것으로 한다.
각 채널을 통하여 전송된 제어 신호 스트림으로부터 데이터 인에이블 입력(DEI) 신호의 극성을 이용하여 비디오 신호 스트림을 분리할 수 있다. DEI 신호가 어써트(assert)되면, 송신기는 비디오 데이터를 전송한다. 일실시예로서, TMDS 송신기는 하나의 채널에 대하여 클록당 8비트의 속도로 비디오 데이터를 전송한다. DEI 신호가 디어써트(de-assert)되면, TMDS 송신기는 제어 신호와 DEI 신호를 나타내는 특수 문자를 전송한다. 일실시예로서, TMDS 송신기는 채널마다 클록당 2비트의 속도로 특수 문자를 전송한다. DEI 신호가 디어써트될 때 하나의 채널에 대하여 전송되는 클록당 2비트의 데이터는 제어 신호들, 즉 채널 0은 수평동기신호(이하, 'Hsync' 라 한다) 및 수직동기신호(이하, 'Vsync'라 한다), 채널 1은 control(CTL) 0 및 control 1, 채널 2는 control 2 및 control 3과 관련된다. 따라서, TMDS 시스템은 3개의 채널을 통하여 클록당 6비트의 정보를 전송하는 것이다.
TMDS 송신기는 각 채널을 통하여 상이한 데이터 신호 및 제어 신호를 전송한 다. 그러나, 현재의 TMDS 송신기는 3개의 채널 모두에 대하여 동일한 DE 신호를 전송하므로 중복, 즉 용장부분(redundancy)이 생기게 된다. 따라서, 이러한 DVI 1.0 호환 통신 링크는 데이터 비활성 기간에는 링크의 대역폭을 완전하게 사용하지 못하는 것이다. 상기 언급한 바와 같이, 이러한 통신 링크가 자체의 대역폭을 완전하게 사용하지 못한다는 사실은, 이러한 통신 링크를 통하여 부채널 데이터를 전송할 필요가 있다는 점에서 주목할 만한 것이다.
부채널 정보를 고속의 통신 링크로 전송하는 가장 간단한 방법은 통신 링크의 송신기 및 수신기를 변경하지 않고 귀선 기간(blanking period)을 이용하는 것이다. 그러나, 이 방법은 상기 부채널 정보 데이터와 같은 데이터 스트림용으로 제공되지 않은 레거시 링크(legacy link)와는 물리적으로 호환이 되지 않는데, 이는 레거시 링크가 부데이터 스트림을 유효한 비디오 스트림의 일부로 판단하여 비디오 스트림의 무결성에 손상을 줄 것이기 때문이다.
부채널 데이터를 전송하는 다른 방법에는 클록 신호의 사용되지 않는 부분, 예컨대 폴링 에지(falling edge)를 변조하는 방법이 있다. 이 방법은 "A System and Method For Sending and Receiving Data Signals Over a Clock Signal Line"이란 명칭의 미국특허출원 제09/393,235호에 개시되어 있으며, 그 내용 전부를 본 명세서에서 인용하는 것으로 한다. 그러나, 상기 방법은 부채널 데이터를 전송하기 위한 유일한 방법이 아니며, 독립적으로 사용할 수 있거나 클록 신호의 폴링 에지를 변조하는 방법과 함께 사용될 수 있는 다른 방법에 대한 필요성은 남아 있다.
따라서, 데이터 비활성 기간 동안 부채널 데이터를 전송하기 위하여, TMDS 수신기 등의 기존의 직렬 인터페이스 수신기의 강력한 기능을 활용하는 시스템이 필요하다. 부채널 데이터를 전송하고 기존의 장치와 호환성을 유지할 수 있는 시스템이 필요하다. 다중 채널로 동일한 DE 신호를 전송함으로써 생기는 용장부분을 활용하는 시스템이 필요하다. 이러한 필요사항들은 TMDS를 이용하는 통신 링크뿐만이 아니라, 보다 일반적으로 하나 이상의 데이터 라인을 가지며 대역내 문자 및 대역외 문자를 이용하여 콘텐츠 데이터와 데이터 인에이블 신호 데이터를 부호화하는 고속의 직렬 인터페이스 전송 시스템에도 요구된다.
본 발명은 데이터 비활성 기간에 부채널 데이터를 전송할 수 있는 직렬 인터페이스에 관한 것으로서, 상기 언급한 요구사항을 만족시킨다. 본 발명의 일실시예는 부채널 데이터를 전송할 수 있는 고속 디지털 송신기를 제공한다. 이 송신기는 채널 0 부호화기, 다중화기, 데이터 인에이블 출력(이하 'DEout' 이라 한다) 제어 로직 및 채널 1 부호화기를 포함한다.
채널 0 부호화기는 제1 및 제2 입력과 하나의 출력을 갖는다. 제1 입력은 채널 0 주데이터(channel zero primary data)를 수신한다. 제2 입력은 채널 0 DEout 신호를 수신하고, 출력은 부호화된 채널 0 데이터를 생성한다. 채널 0 부호화기는 채널 0 주데이터와 채널 0 DEout 신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성한다.
채널 1 다중화기는 적어도 제1 및 제2 데이터 입력과 적어도 하나의 제어 입력 및 적어도 하나의 출력을 갖는다. 채널 1 다중화기는 채널 1 주데이터와 채널 1 부채널 데이터를 다중화한다. 제1 데이터 입력은 채널 1 주데이터를 수신한다. 제2 데이터 입력은 채널 1 부채널 데이터를 수신한다. 제어 입력은 데이터 인에이블 입력(이하 'DEI' 이라 한다) 신호를 수신하고, 출력은 채널 1 부채널 데이터와 채널 1 주데이터를 포함하는 다중화된 신호를 제공한다.
채널 1 DEout 제어 로직은 제1 입력과 하나의 출력을 갖는다. 채널 1 DEout 제어 로직은 채널 1 부채널 데이터의 전송을 용이하게 하도록 채널 1 DEout 신호를 생성한다. 제1 입력은 DEI 신호를 수신하고, 출력은 채널 1 DEout 신호를 생성한다.
채널 1 부호화기는 제 1 및 제 2 입력과 하나의 출력을 갖는다. 제1 입력은 채널 1 다중화기의 출력을 수신한다. 제2 입력은 채널 1 DEout 제어 로직의 출력을 수신한다. 출력은 부호화된 채널 1 데이터를 생성한다. 채널 1 부호화기는 제1 및 제 2 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성한다.
본 발명의 다른 특징은 부채널 데이터를 수신할 수 있는 고속 디지털 수신기를 제공하는 것이다. 이 수신기는 채널 0 복호화기(decoder), 채널 1 복호화기, DEI 신호 및 FIFO 저장부 제어신호 복구 로직(control signal recovery logic) 및 채널 1 역다중화기(de-multiplexer)를 포함한다.
채널 0 복호화기는 제1 입력과 제1 및 제2 출력을 갖는다. 제1 입력은 부호화된 채널 0 데이터를 수신한다. 제1 출력은 복호화된 채널 0 데이터 신호를 생성 한다. 제2 출력은 채널 0 DEout 신호를 생성한다. 채널 0 복호화기는 부호화된 채널 0 데이터로부터 복호화된 채널 0 데이터와 채널 0 DEout 신호를 생성한다.
채널 1 복호화기는 적어도 하나의 입력과 제1 및 제2 출력을 갖는다. 제1 입력은 부호화된 채널 1 데이터를 수신한다. 제1 출력은 복호화된 채널 1 데이터를 생성한다. 제2 출력은 채널 1 DEout 신호를 생성한다. 채널 1 복호화기는 부호화된 채널 1 데이터로부터 복호화된 채널 1 데이터와 채널 1 DEout 신호를 생성한다.
DEI 신호 및 FIFO 저장부 제어신호 복구 로직은 제1 및 제2 입력과 제1 및 제2 출력을 갖는다. 제1 입력은 채널 0 DEout 신호를 수신한다. 제2 입력은 채널 1 DEout 신호를 수신한다. DEI 신호 및 FIFO 저장부 제어신호 복구 로직은 채널 1 DEout 신호와 채널 0 DEout 신호로부터 DEI 신호를 유도한다. 제1 출력은 DEI 신호를 생성하고, 제2 출력은 제1 FIFO 저장부 제어 신호를 생성한다.
채널 1 역다중화기는 데이터 입력과, 제어 입력과, 제1 및 제2 출력을 갖는다. 채널 1 역다중화기는 복호화된 채널 1 데이터를 채널 1 주데이터와 채널 1 부채널 데이터로 분리한다. 데이터 입력은 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신한다. 제어 입력은 DEI 신호 및 FIFO 저장부 제어신호 복구 로직으로부터 DEI 신호를 수신한다. 제1 출력은 채널 1 부채널 데이터를 생성하고, 제2 출력은 채널 1 주데이터를 생성한다.
또, 본 발명은 데이터의 비활성 기간 동안 부채널 데이터를 전송하는 방법을 제공한다. 이 방법은, a) 주데이터와 DEI 데이터를 채널 0으로 전송하기 위한 대역내 문자 및 대역외 문자로서 부호화하는 단계와; b) DEI 신호를 수신하는 제1 입력과 채널 1 DEout 신호를 생성하는 하나의 출력을 갖는 채널 1 DEout 제어 로직을 이용하여, 채널 1 부채널 데이터의 전송을 용이하게 하기 위하여 채널 1 DEout 신호를 유도하는 단계와; c) 채널 1로 전송하기 위한 대역내 문자 및 대역외 문자를 이용하여 채널 1 주데이터, 채널 1 부채널 데이터 및 DEout 신호 데이터를 부호화하는 단계를 포함한다.
본 발명은 부채널 데이터를 수신하는 방법도 제공한다. 이 방법은 부호화된 채널 0 데이터와 부호화된 채널 1 데이터를 수신하는 단계를 포함한다. 이 방법은 제1 입력과 제1 및 제2 출력을 갖는 채널 0 복호화기를 이용하여 부호화된 채널 0 데이터를 복호화하는 단계를 포함한다. 제1 입력은 부호화된 채널 0 데이터를 수신한다. 제1 출력은 복호화된 채널 0 데이터 신호를 생성한다. 제2 출력은 채널 0 DEout 신호를 생성한다.
이 방법은 적어도 하나의 입력과 제1 및 제2 출력을 갖는 채널 1 복호화기를 이용하여 부호화된 채널 1 데이터를 복호화하는 단계를 포함한다. 제1 입력은 부호화된 채널 1 데이터를 수신한다. 제1 출력은 복호화된 채널 1 데이터를 생성한다. 제2 출력은 채널 1 DEout 신호를 생성한다.
이 방법은 제1 및 제2 입력과 제1 및 제2 출력을 갖는 DEI 신호 및 FIFO 저장부 제어신호 복구 로직을 이용하여 DEI 신호를 생성한다. 제1 입력은 채널 0 DEout 신호를 수신한다. 제2 입력은 채널 1 DEout 신호를 수신한다. 제1 출력은 DEI 신호를 생성한다. 제2 출력은 제1 FIFO 저장부 제어 신호를 생성한다.
또한, 본 방법은 데이터 입력과 제어 입력과 제1 및 제2 출력을 갖는 채널 1 역다중화기를 이용하여 채널 1 부채널 데이터로부터 복호화된 채널 1 데이터를 분리하는 단계를 포함한다. 데이터 입력은 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신한다. 제어 입력은 DEI 신호 및 FIFO 저장부 제어신호 복구 로직으로부터 DEI 신호를 수신한다. 제1 입력은 채널 1 부채널 데이터를 생성하고, 제2 출력은 채널 1 주데이터를 생성한다.
본 발명의 개시내용은 첨부 도면을 참조하여 이하의 상세한 설명을 고려하면 용이하게 이해될 수 있을 것이다. 도면은 반드시 실척으로 나타내지는 않았다.
도 1은 본 발명에 따른 송신기의 일실시예를 나타내는 도면.
도 2는 도 1에 있는 다중화기를 나타내는 도면.
도 3A는 도 1에 있는 데이터 인에이블 출력(DEout) 제어 로직의 일실시예를 개략적으로 나타내는 도면.
도 3B는 도 3A의 DEout 제어 로직에 대한 입력 및 출력 신호를 나타내는 도면.
도 3C는 도 1의 DEout 제어 로직의 다른 실시예를 개략적으로 나타내는 도면.
도 4는 본 발명에 따른 수신기의 일실시예를 나타내는 도면.
도 5는 도 4의 복호화기로부터 데이터를 수신하기 위한 역다중화기를 나타내는 도면.
도 6은 본 발명에 따른 송신기의 다른 실시예를 나타내는 도면.
도 7은 본 발명에 따른 수신기의 다른 실시예를 나타내는 도면.
도 8은 도 7의 수신기에 대한 DEI 신호와 DEout 신호간의 관계를 나타내는 도면.
도 9는 본 발명에 따른 방법의 일실시예에서의 단계들을 나타내는 흐름도.
도 10은 도 3C의 DEout 제어 로직을 이용하기 위한 카운터 로직의 일부를 개략적으로 나타내는 도면.
도 11은 도 10의 카운터 로직의 추가 부분을 개략적으로 나타내는 도면.
도 12는 도 10의 카운터 로직의 다른 추가 부분을 개략적으로 나타내는 도면.
본 발명을 여러 가지 실시예를 들어 설명한다. 각 실시예에서, 동일한 참조부호와 약어는, 편의와 이해를 돕기 위하여 동일한 또는 유사한 기능을 갖는 부분을 나타내는데 사용된다. 본 발명을 전이 최소화 차분 신호처리(TMDS) 링크와 관련하여 설명한다. 그러나, 본 발명은 일반적으로 하나 이상의 라인을 가지며, 대 역내 문자 및 대역외 문자를 이용하여 콘텐츠 데이터(주데이터 포함)와 데이터 인에이블 신호 데이터를 부호화하고, 주데이터의 흐름이 연속적이지 않은 직렬 인터페이스 전송 시스템에 관한 것이다.
고속 디지털 통신 링크를 통하여 부채널 데이터를 전송하는 가장 간단한 방법은 링크의 송신기 및 수신기를 변경하지 않고 귀선 기간을 이용하는 것이다. 그러나, 이 방법은 부채널 데이터용으로 제공되지 않은 레거시 링크와 물리적으로 호환이 되지 않는데, 이는 레거시 링크가 부채널 데이터를 비디오 등의 주데이터의 일부로 판단하여 주데이터의 무결성에 손상을 줄 것이기 때문이다. 또한, 귀선 기간에서 대역폭을 증가시키기 위하여, 전송 시스템은 Hsync 및 Vsync 등의 활성 제어 신호를 부호화하여, 부채널 데이터를 전송하기 위한 여분의 귀선 기간을 이용할 수 있을 것이다. 그러나, 이 방법은 이중층 수퍼트위스트 네마틱(DSTN: Double-layer SuperTwist Nematic) 디스플레이에 존재하는 것과 같은 일정하지 않은, 즉 규칙적이지 않거나 표준화되지 않은 비디오 모드에 의하여 데이터 링크의 호환성이 감소하게 된다.
상기 지적에 대하여 상세히 말하면, 귀선 기간이 임의의 고정지점에서 시작해서 다른 임의의 고정지점에서 종료한다는 가정이 항상 맞는 것은 아니다. 예를 들어, 데이터 인에이블(DE) 신호가 시각(시간) T에서 상승할 것이라고 가정하고 부채널을 위한 데이터를 부호화하였는데, DE 신호가 시각 T-1에서 상승한다면, 수신기는 시각 T에 도달할 때까지 데이터는 부채널 데이터이고 비디오 데이터가 아니라는 잘못된 예측을 하게될 것이다. 일정하지 않은 비디오 모드는 자주 접하게 된 다. 따라서, 데이터 비활성 기간을 이용하여 데이터를 전송하는 전송 시스템에서는 어느 정도 제한된 양의 에러는 허용되도록 하여야 한다.
제어 신호 Hsync 및 Vsync에서의 전이 위치를 부호화하고자 한다면 보다 공격적인 부호화 방법이 시도될 수 있었다. Hsync 및 Vsync 신호는 일반적으로 예측이 가능하기 때문에, 이들 신호를 그 자체로 전송하는 것보다 이들 신호의 타이밍만을 전송하는 것을 고려할 수도 있었을 것이다. 그러나, 표면적으로는 주기적이고 예측 가능한 이들 신호는 설계상의 결함이나 기타 다른 이유에 의하여 이들 신호의 주기성과 예측 가능성이 손실될 수도 있다. 예를 들어, 일부 비디오 스크램블링 방법에서, 이들 동기(sync)신호는 스크램블링 처리되기 때문에, 이들 신호의 동작을 예측할 수 없게 된다. 이러한 예측이 가능하지 않은 sync 신호들은 비디오 전송의 보안성을 열화시키거나, 비디오 전송 자체의 신호 무결성을 열화시킬 수 있다.
환언하면, 부채널 데이터의 전송에서 Hsync 및 Vsync 신호의 타이밍만을 전송하는 경우에는, 예를 들면 소정 기간내의 펄스의 수와 그 파형의 극성으로 된 일정한 파형을 취하게 된다. 그러나, 설계 단계에서 구체적인 비디오 모드를 고려하지 않은 경우에는, 이러한 가정이 적용되지 않을 수도 있다. 예를 들어, Vsync의 하나의 펄스만을 부호화하는 시스템은 DSTN 디스플레이를 지원할 수 없는데, 이는 DSTN 디스플레이가 단일의 Vsync 귀선 기간에서 2개의 Vsync 펄스를 필요로 할 것이기 때문이다. 따라서, 상기 언급한 방법으로는 소기의 효과를 얻을 수 없는 이유가 많이 있다.
이에 대하여, 본 발명의 실시예에 따른 방법들은 부채널이 존재하지 않는 것처럼 하여 동기(sync) 신호 위치를 보존한다. 상기 언급한 바와 같이, 본 발명은 일반적으로 하나 이상의 데이터 라인을 통하여 전송하도록 고안된 직렬 인터페이스 전송 시스템에 관한 것으로서, 이 전송 시스템은 대역내 문자 및 대역외 문자를 이용하여 콘텐츠 데이터(주데이터와 부채널 데이터를 포함)와 데이터 인에이블 신호 데이터를 부호화하고, 주데이터의 흐름이 연속적이지 않다. 또 상기 언급한 바와 같이, 본 발명의 실시예는 귀선 기간을 이용하여 부채널 데이터를 전송한다. 이 귀선 기간은 주데이터의 흐름이 일시적으로 중단되었을 때 생긴다. 그러나, 귀선 기간을 이용하는 것은 수신된 주데이터의 무결성에 영향을 미치게 된다. 귀선 기간 동안, 수신기는 타이밍 정보를 제공하는 대역외 문자를 수신한다. 이 수신기는 타이밍 정보를 이용하여 최적의 샘플링 위치를 추정한다. 이 추정은 지터(jitter)의 형태로 된 모든 고주파 교란을 감소시키는 이상적인 평균화(averaging) 프로세서이다.
귀선 간격은 한정된 길이를 갖기 때문에, 상기 추정에는 통계적 편차가 포함된다. 이 표준 통계적 편차는 샘플 사이즈, 즉 해당 귀선 간격의 길이가 증가함에 따라 감소하게 된다. 더 상세히 말하면, 섭동(perturbation)이 서로 독립적이고 동일하다면, 표준 편차는 샘플 사이즈의 제곱근에 반비례하게 된다.
전송 시스템은 이러한 추청된 최적의 샘플링 포인트를 귀선 기간의 다음에 오는 데이터 기간에 대한 샘플링 포인트로서 종종 이용한다. 최적의 샘플링 포인트로부터의 편차는 비트에러율(BER: Bit Error Rate)을 증가시킨다. 따라서, 수신 기 구조가 이상적이라고 하면, 추청된 샘플링 포인트의 표준 편차는 BER을 지시한다. 다시 말해서, 최적의 샘플링 포인트의 추정에 의하여 귀선 기간의 길이가 BER에 관련되는 것이다. 그러나, 전송 시스템에서 BER이 디지털 비주얼 인터페이스(DVI) 1.0 규격에 의하여 허용되는 최대 BER에 대하여 어느 정도의 마진을 갖는다면, 전송 시스템은 일부 귀선 기간을 이용하여 부채널 데이터를 전송함으로써 귀선 기간을 축소할 수 있다. 다시 말해서, 전송 시스템은 BER이 상기 규격에 의하여 허용되는 최대 비율 이하로 유지되는 레벨까지 귀선 기간을 축소시키고, 남은 대역폭을 이용하여 부채널 데이터를 전송할 수 있다. 많은 인자들이 BER에 영향을 미치기 때문에, 전송 시스템은 링크 품질을 진단하여 이러한 부채널의 구성을 동적으로 판정할 수 있다. 또한, 전송 시스템은 가장 높게 평가된 데이터, 예컨대 DEI 신호를 전송하도록 가장 신뢰성이 높은 채널을 할당할 수 있다.
본 발명은 데이터 비활성 기간 동안 고속 디지털 통신 링크를 통하여 부채널 데이터를 전송하기 위한 시스템 및 방법을 제공한다. 도 1은 본 발명의 송신기의 일실시예를 나타내는 기능 블록도이다. 도 1의 송신기는 집적회로로 구현이 가능하다. 도시되어 있는 실시예는 비디오 링크 송신기(20)이며, 이 송신기는 데이터 캡쳐 로직블록(22), 복수개의 데이터 복호화기(50A, 52A, 54A), 복수개의 직렬 변환기(30a, 32a, 32b), 복수개의 고속 채널 드라이버(40a, 42a, 44a) 및 통상 PLL 또는 DLL로 구현되는 클록 발생기를 포함한다. 이 송신기(20)는 개별 채널로 클록 신호를 전송한다.
도 4는 본 발명에 따른 수신기(60)의 일실시예를 나타내는 기능 블록도이다. 도시되어 있는 실시예는 비디오 링크 수신기(60)이다. 이 비디오 링크 수신기(60)는 복수개의 차동 수신기 회로(40b, 42b, 44b), 복수개의 데이터 복구 모듈(30b, 32b, 34b) 및 복수개의 복호화기(50b, 52b, 54b)를 포함한다. 이 수신기(60)는 복호화된 데이터를 수신하기 위한 패널 인터페이스 로직(도시되지 않음)도 포함한다. 수신기(60)는 데이터의 복구에 필요한 클록 신호를 제공하는 위상동기루프(PLL) 또는 DLL 등의 클록 발생기(66)를 포함한다. 송신기 및 수신기가 3개의 데이터 채널을 갖는 것으로 도시되어 있지만, 당업자라면 본 발명이 2개의 채널을 갖는 링크와 3개 이상의 채널을 갖는 링크에도 적용이 가능하다는 것을 알 수 있을 것이다.
다시, 도 1에서, 상기 언급한 바와 같이, 부호화기 유닛(50a, 52a, 54a)은 8비트의 비디오 데이터, 데이터 인에이블(DE) 및 2비트의 제어 신호를 부호화한다. 따라서, 이들 부호화기는 모든 데이터 및 제어 신호를 전송한다. 도 1의 부호화기가 이용할 수 있는 코드화 스킴(coding scheme)의 예들은, 상기 언급한 "System for High Speed Serial Video Signal Transmission Using DC-Balanced Coding"이란 명칭의 미국특허 제5,974,464호에 개시되어 있으며, 이 내용 전부를 본 명세서에서 인용한다. 미국특허 제5,974,464호에는 도 1의 부호화기, 직렬 변환기 및 채널 드라이버의 실시예와, 도 4의 수신기 회로, 데이터 복구 모듈 및 복호화기의 실시예가 개시되어 있다.
제어 신호 스트림으로부터 비디오 등의 주 신호 스트림을 분리할 수 있으며, 제어 신호 스트림과 주 신호 스트림은 데이터 인에이블 입력(DEI) 신호의 극성을 이용하여 각각의 채널로 전송된다. DEI 신호가 어써트되면, 송신기는 주데이터를 전송한다. 일실시예로서, TMDS 송신기는 채널에 대하여 클록당 8비트의 속도로 주데이터를 전송한다. DEI가 어써트되지 않았으면, TMDS 송신기는 제어 신호와 DEI 신호를 나타내는 특수 문자를 전송한다. 일실시예로서, TMDS 송신기는 채널에 대하여 클록당 2비트의 속도로 특수 문자를 전송한다. DEI 신호가 어써트되지 않을 때 채널에 대하여 전송되는 클록당 2비트의 데이터는 제어 신호들, 즉 채널 0은 Hsync 및 Vsync, 채널 1은 control 0 및 control 1, 채널 2는 control 2 및 control 3에 관련되어 있다. 따라서, TMDS 시스템은 3개의 채널을 통해 클록당 6비트의 정보를 전송하는 것이다.
TMDS 송신기는 각 채널을 통하여 여러가지 데이터 및 여러가지 제어 신호를 전송한다. 그러나, 현재의 TMDS 송신기는 모두 3개의 채널에 대하여 동일한 DE 신호를 전송하므로, 용장부분이 생기게 된다. 따라서, 본 발명에 따른 TMDS 시스템의 일실시예는 하나의 채널로 변경되지 않은(unaltered) DE 신호를 전송하고 다른 채널로 변경된 DE 신호를 전송하여, 부채널 데이터를 전송할 수 있다. 예를 들어, DEI가 어써트되지 않은 기간 동안 채널 0에 대한 DE 신호도 어써트되지 않는다고 가정한다. 또 동일 DEI 귀선 기간 동안, 채널 1 및 채널 2에 대한 DE 신호, 즉 DEout1 및 DEout2 중 하나 또는 모두가 일정 시간에서 어써트된다고 가정한다. DE out은 부호화기, 예컨대 50A, 52A, 54A에 의하여 수신되는 DE 신호로서 정의될 수 있다. 또한, TMDS 송신기는 채널 0을 통하여 DEI를 전송하고, 수신기는 채널 0에서 부호화된 DE 신호를 이용하여 DEI를 복구한다. 그 결과, 채널 0에 대한 DE 신호가 어써트되지 않은 경우, 채널 1 및 채널 2에서의 DE 신호, 즉 DEout1 및 DEout2가 때때로 어써트된 상태, 예컨대 하이상태로 되는 경우라 하더라도, 복구된 DEI는 어써트되지 않은 상태, 예컨대 로우상태를 계속 유지하게 된다. 수신기는 각각의 채널로부터 DEout 신호를 입력으로 갖는 AND 게이트를 이용하여 DEI를 복구할 수 있다.
더 일반적으로 말해서, DEI가 로우상태일 때 TMDS 시스템이 적어도 하나의 채널 DEout 신호를 로우상태로 유지하게 되면, 이 시스템은 다른 채널 또는 채널들의 DEout 신호를 이용하여 데이터를 전송할 수 있다. 다시 말해서, 송신기가 특수 문자를 DEI 신호로 전송한다면, 수신기는 데이터 비활성 또는 귀선 기간을 지시할 때 수신된 신호를 판독한다. 송신기가 특수 문자이외의 신호를 전송하는 경우, 수신기는 데이터 활성 또는 비귀선 기간을 지시할 때 수신된 신호를 판독한다. 데이터 활성 기간 동안, 수신기는 주 콘텐츠 데이터를 검색한다. 따라서, 적절하게 설계된 송신기는, 하나의 채널을 통하여 특수 문자(예컨대, 대역외 문자)를 전송할 수 있고, DEI 귀선 기간 동안 다른 채널 또는 채널들을 통하여 부채널 데이터(예컨대, 대역내 문자)를 전송할 수 있다. 하나의 채널이 DEI가 귀선일 때 디어써트된 DEout 신호를 갖는 한, 송신기는 다른 채널 또는 채널들, 예컨대 데이터 채널이 3개가 있는 예에서 3개의 데이터 채널 중 2개의 채널을 통하여 부채널 데이터를 전송할 수 있다.
또한, 적절하게 설계된 송신기가 제공되었다고 하면, 레거시 수신기는 계속 해서 정상적으로 동작하게 되는데, 이러한 수신기는 전송된 DEI를 반영하는 최종 DEI를 복구할 수 있기 때문이다. 레거시 수신기는 전송된 DEI를 반영하는 최종 DEI를 복구할 수 있는데, 이는 레거시 수신기가 복호화기로부터 수신된 DE 신호를 입력으로 취하고 최종 DEI를 출력으로 생성하는 AND 게이트를 이용하기 때문이다.
그러나, 부채널 데이터를 전송할 때 설계자가 DEout 신호를 이용하는데 중요한 고려사항이 있다. 더 상세히 말하면, 비디오전자기기표준화협회(VESA)는 각 TMDS 채널을 통하여 전송되는 DEout 신호용의 규격을 제공한다. 이들 규격은 새로운 송신기 및 수신기가 레거시 송신기 및 수신기와 상호운용이 가능하도록 유지하는데 도움을 준다.
VESA 규격은 다음에 개시하는 사항을 포함하여 많은 문제점이 제기되고 있다. 즉, TMDS 수신기는 위상 트래킹 또는 바이트 할당을 수행하고, 전체 데이터 비활성 기간의 개시부분이나 종료부분에서 적어도 10클록의 연속하는 데이터 비활성 기간에 최적으로 동작한다. 또한, TMDS 수신기는 채널간 지연차를 보상하기 위한 시도로 채널간 동기화를 수행한다. 각 채널에서 DEI 신호의 최종 라이징 에지는 각 채널에 인가된 채널간 동기화 로직을 트리거한다. 그 결과, DEout 신호는 적어도 2가지 형태, 즉 1) DE 폴링 에지 이후의 10클록 사이클(위상 트래킹용)과 DEI 라이징 에지 이전의 2클록 사이클(채널 동기화용) 동안 변경되지 않은 형태, 2) DEI 폴링 에지 이후는 제한이 없고, DE 라이징 에지 이전의 10클록 사이클(위상 트래킹과 채널 동기화용) 동안 변경되지 않은 형태를 취할 수 있다. 또한, DEout 신호 는 제어 신호의 라이징 에지 또는 폴링 에지 이후 적어도 1클록 동안 로우상태가 되어야 한다.
도 3B(실척으로 도시되지 않았음)를 참조하면, DEout 신호의 제1 형태에 따라, TMDS 시스템은 DEI 폴링 에지 이후 적어도 10클록 동안, 그리고 DEI 라이징 에지에 앞서 적어도 2클록 동안 DEI 신호를 변경할 수 없다. 다시 말해서, TMDS 시스템은 DEI 신호의 에지를 전후해서 일정 기간 동안은 특수 문자를 계속해서 사용하여야 한다. 결국, DEout 신호는 제어 신호의 라이징 에지 또는 폴링 에지 이후 적어도 1클록 동안 디어써트되어야 한다. DEout 신호의 제2 형태에 따라, TMDS 시스템은 DEI 라이징 에지에 앞서 적어도 10클록 동안은 DEI 신호를 변경할 수 없으며, DE 신호는 제어 신호의 라이징 에지 또는 폴링 에지 이후 적어도 1클록 동안 디어써트되어야 한다.
VESA 규격이 정해졌다고 하면, 설계자는 잉여의 DEI 신호를 부채널 데이터를 포함하도록 변경하여 부채널 데이터를 전송하기 위하여 현재의 TMDS 링크를 변경하는 것이 가능하다. 도 1 및 도 2에서, 본 발명에 따라 부채널 데이터를 전송하기 위한 송신기(20)의 일실시예에는 채널 1에 대하여 부채널 데이터를 기억하기 위한 FIFO 저장부(98)가 포함된다. 이 FIFO 저장부(98)는 부채널 데이터 S[0:7]를 다중화기(90)의 제1 입력에 제공한다. 부채널 데이터는 데이터 캡쳐 로직(22)에 의하여 FIFO 저장부(98)에 제공될 수 있으며, 데이터 캡쳐 로직(22)에 무관하게 제공될 수도 있다. 또한, 데이터 캡쳐 로직(22)은 비디오 데이터 DI[8:15]를 다중화기(90)의 제2 입력에 제공한다. 다중화기는 DEin, 즉 DEI에 의하여 제어된다. DEI가 어써트되면, 다중화기(90)는 비디오 데이터 DI[8:15]를 부호화기에 제공한다. DEI가 디어써트되면, 다중화기(90)는 부채널 데이터 S[0:7]를 부호화기에 제공한다. FIFO 저장부(100)와 다중화기(94)는 FIFO 저장부(98)와 다중화기(92)가 채널 1에 대하여 수행하는 것과 동일한 기능을 채널 2에 대하여 수행한다.
송신기는 채널 1에 대하여 DEout 신호를 제공하기 위한 DEout 제어 로직(92)도 포함한다. 데이터 캡쳐 로직은 control(CTL) 0, control 1 및 DEI 신호를 DEout 제어 로직(92)의 제1 입력, 제2 입력 및 제3 입력에 각각 제공한다. DEout 제어 로직(96)은 DEout 제어 로직(92)이 채널 1에 대하여 수행하는 것과 동일한 기능을 채널 2에 대하여 수행한다.
DEout 제어 로직(92, 96)을 도시하고 있는 도 3A에서, control 0/2 신호는 배타적부정논리합(XNOR) 게이트(110)의 제1 입력이다. control 0/2 신호는, 지연소자(102)를 거친 후, XNOR 게이트(110)의 제2 입력이 된다. 도시된 지연소자는 nT 기간만큼 지연을 시키는데, 여기서 T는 1 클록의 기간이며, n은 정수이다. 이와 유사하게, control 1/3 신호는 XNOR 게이트(112)의 제1 입력이 된다. control 1/3 신호는, 지연소자(104)를 거친 후, XNOR 게이트(112)의 제2 입력이 된다.
상기 언급한 DEout 신호의 제1 형태를 형성하기 위하여, 시스템은 임의선택(optional) 로직(113)을 포함한다. 이 경우, DEI 신호는 인버터(108)를 거친 후, 부정논리곱(NAND) 게이트(114)의 제1 입력이 된다. DEI 신호가 지연소자(106)를 거친 후에는 NAND 게이트(114)의 제2 입력이 된다. 또, 도시된 지연소자(106)는 nT 기간만큼 지연을 시키는데, 여기서 T는 1 클록의 기간이며, n은 정수이다. 정수 n은 지연소자(102), 지연소자(104) 및 지연소자(106)에서 달라도 된다. 일실시예로서, 지연소자(106)는 적어도 10클록을 지연시켜 TMDS 수신기가 위상 트래킹을 수행하는 것을 용이하게 한다.
마지막으로, 도 3A 및 3C에서, DEout 제어 로직(92, 96)은 DEout 채널간 동기화 호환 로직(119)을 포함한다. 일실시예로서, DEout 채널간 동기화 호환 로직(119)은 카운터 로직(118)과 RS 플립플롭(120)을 포함한다. 카운터 로직(118)에는 DEI 또는 지연된 DEin, 즉 DEd 신호와 도트 클록 신호가 제공되고, RS 플립플롭(120)의 세트 입력에 출력을 제공한다. DEI 신호로부터 추출된 타이밍에 기초하여, 카운터 로직(118)/RS 플립플롭(120)의 조합구성은 DEI 라이징 에지의 위치를 예측하기 위한 신호를 발생시킨다. DEout 채널간 동기화 호환 로직(119)은 평판 디스플레이용으로 이용되는 종래의 "타이밍 콘트롤러" 설계에 기초하여 구성할 수 있다.
도 3C에서, 카운터 로직(118)은 DEI의 라이징 에지의 위치를 예측하는데 필요한 타이밍을 추출한다. 이 요구되는 타이밍은 외부 콘트롤러나 PROM에 의하여 프로그램할 수 있으며, 설계 당시 디폴트값으로 설정될 수도 있다. 예를 들어, 도 3C에 도시된 바와 같이, 카운터 로직은 m=N-n의 값으로 초기화될 수 있는데, 여기 서 N은 수평 시간(수평 시간은 라인 데이터 기간과 수평 귀선 기간의 합이 됨)에서의 클록수이고, n은 DEout 신호가 로우상태로 될 때 DEI 라이징 에지에 앞서는 클록수이다. 프로그램하거나 추출할 필요가 있는 타이밍은, 1) 수평 시간의 길이; 2) 수직 귀선 시간의 길이(VESA 규격에 따라, 수직 귀선 시간은 수평 귀선의 정수배가 됨으로써, Hsync 신호가 고정 주파수에서 자유발진(free-running)할 수 있으며, 따라서 수직 귀선은 1 수평 시간보다 길다); 3) 2개의 수직 귀선 기간 사이의 수평 시간의 수이다.
시스템은 연속하는 DE 라이징 에지 사이의 클록의 수를 계수함으로써 수평 시간을 추정하는 것이 가능하다. DE 라이징 에지들 사이의 연속하는 2개의 길이가 동일하다거나 또는 적은 수의 클록, 예컨대 그 차가 2 록 기간인 것으로 판명되면, 측정된 길이를 수평 시간으로 추정하는 것이 가능하다. 이러한 추정이 유효한 것은 대부분의 디스플레이 시스템에서 수평 시간이 일정하고 프레임당 디스플레이 라인이 적어도 2개 있기 때문이다.
시스템이 수평 시간을 추정하면, 시스템은 수직 귀선 시간들 사이의 수평 시간의 수(수평 시간의 길이가 아님)를 계수할 수 있다. 수직 귀선 시간은 수직 귀선 시간이 일반적으로 수평 시간보다 길기 때문에 식별이 가능하다. 수평 귀선은 수평 시간(수평 귀선과 수평 데이터 시간의 합)보다 짧기 때문에, 수직 귀선은 수평 귀선 시간보다 더 길고, 이러한 특징에 의하여 수평 귀선에 의하여 수직 귀선의 검출이 가능하게 된다. 시스템은 수직 귀선 시간의 길이도 추정한다.
시스템이 3개의 값을 모두 추정하면, 시스템은 종래의 방법을 이용하여 DEI 라이징 에지의 위치를 추정한다. 시스템은 DEI의 라이징 에지의 위치를 예측하는 것이 가능하기 때문에, 다음에 오는 DEI 라이징 에지보다 앞서 에지를 생성하는 것도 가능하게 된다.
도 10에서, DEout 채널간 동기화 호환 로직(119)의 일실시예에는 다음에 개시되는 구성요소가 포함된다. DE의 폴링 에지에서 리셋하는 리셋 가능한 카운터(X1)는 2개의 입력과 하나의 출력 데이터 버스를 갖는다. 이 출력 데이터 버스의 폭은 카운터를 구현하기 위한 비트의 수에 따라 달라진다. 제1 입력은 리셋으로 사용될 DEI이다. 제2 입력은 계수용으로 사용되는 도트 클록이다. X1의 구성으로서 리셋 가능한 12비트 카운터도 가능하다. 이 구성예는 대부분의 기존 디스플레이 시스템에 사용이 가능하다.
카운터(X1)의 출력 버스는 DEI의 폴링 에지에서 래치된다. 내부적으로, 리셋 신호는 출력 버스가 래치된 직후에 인가되기 때문에, 리셋 신호는 출력 래치의 셋업 시간을 위반하는 것은 아니다. 출력 래칭을 위한 래치열(X2)은 수평 시간을 포함한다. 이 수평 시간은, 후속되는 DE 기간에서 비교를 위하여 사용되며, Vsync 기간을 나타내는 DE 기간을 제외하고는 모든 DE 기간마다 갱신된다.
시스템은 2개의 입력 버스와 1비트의 출력을 갖는 데이터 비교기 블록(X4)을 포함할 수 있다. 제1 입력 버스는 X2에 접속되어 있으며 제2 입력 버스는 X1에 접속되어 있다. 출력은, 2개의 입력 버스가 동시에 동작하면 세트된다(세트의 레벨 은 로직 요구에 따라 임의로 정의할 수 있음). X4의 출력은 DEI 라이징 에지를 예측하는데 이용될 수 있다.
도 11에는 다른 카운터(X3)가 도시되어 있으며, 이 카운터는 Vsync 귀선을 검출할 때 DE 로우 기간의 길이를 기록한다. 다른 래치열(X5)은 X3의 출력을 래치한다. X3과 X5를 비교하는 비교기(X4')는 귀선이 Vsync 귀선인지 여부를 지시한다.
도 12에서, 감산기(X6)는 DE 라이징 에지보다 n클록 앞서 에지를 발생시키는데 도움을 준다. 이 감산기(X6)는 2개의 입력 버스와 1개의 출력 버스를 갖는다. 제1 입력은 X2에 접속되어 있다. 제2 입력은 고정 정수값 'n'을 갖는다. 이 정수값은 외부 수단에 의하여 프로그램되거나, 내부 제어수단 또는 내부/외부 디폴트값으로 설정될 수 있다. X6의 출력은 X6의 제1 입력과 제2 입력간의 감산된 값이 된다. X1에 접속된 제1 입력과 X6에 접속된 제2 입력을 갖는 다른 비교기(X7)는 DE 라이징 에지보다 n클록 앞서는 에지의 위치를 지시하는 출력을 제공한다. 마지막으로, 도 3C에서, DEI 신호는 RS 플립플롭(120)의 리셋 입력에 제공된다.
다른 실시예로서, 부채널을 포함하는 모든 입력 데이터 스트림은 FIFO 저장부를 거치면서 주데이터의 라이징 에지 이전의 적절한 귀선 기간을 생성하는데 필요한 수의 사이클만큼 데이터를 지연시켜 제공될 수 있다. 이 실시예에 따라, 주데이터 DE의 라이징 에지가 검출되면, 귀선 기간이 시작된다. 이어서, 지연된 데이터가 시스템에 입력되면, 정확한 귀선 기간이 생성된 것이다.
도 3A 및 3C에서, XNOR 게이트(110), XNOR 게이트(112), NAND 게이트(114) 및 DEout 채널간 동기화 호환 로직(119)의 출력들은, 4개의 입력을 가진 AND 게이트(116)의 제1 입력, 제2 입력, 제3 입력 및 제4 입력에 각각 입력된다. AND 게이트(116)의 출력과 DEI 신호는 2개의 입력을 가진 OR 게이트(117)의 입력이 된다. 이 OR 게이트(117)는 DEI가 하이상태인 동안 제어 신호 입력의 잘못된 전이에 의하여 생기는 원하지 않는 DEout 신호의 전이를 방지한다. OR 게이트(117)의 출력은 DE 신호, 즉 DEout 신호이며, 이 신호는 부호화기, 예컨대 채널 1 또는 채널 2 부호화기에 입력된다. 부호화기(50A, 52A, 54A)는 종래의 부호화기, 예컨대 상기 언급한 "System for High Speed Serial Video Signal Transmission Using DC-Balanced Coding"이란 명칭으로 1999년 10월 26일자로 특허 허여된 미국특허 제5,974,464호에 개시되어 있는 부호화기와 같은 TMDS 부호화기이다. 도 1에서, DEout 신호들, 즉 DEout1 및 DEout2는 FIFO 저장부(98,100)와 다중화기(90, 94)로 각각 피드백된다.
도 3B는 DEI 신호, 제어 신호(예컨대, control 0 또는 control 1), 출력으로서의 DEout 신호간의 타임라인 관계를 나타내고 있다. 도 3A 및 3B에서, DEout 제어 로직의 일실시예로서, NAND 게이트(114)의 출력은 시각 t0과 t1 사이에 DEout의 제1 디어써트된 기간을 생성한다. 이러한 DEout의 귀선 기간은 위상 트래킹을 용이하게 한다. XNOR 게이트(110, 112)는 제어 신호들, 예컨대 control 0 또는 control 1 중 하나의 전이에 따르며, 도시된 시각 t2와 t3 사이 및 시각 t4와 t5 사이의 제2 및 제3 귀선 기간 등의 DEout의 귀선 기간도 생성한다.
마지막으로, DEout 채널간 동기화 호환 로직(119)은 시각 t6과 t7 사이에서 DEout의 귀선 기간을 생성한다. 일실시예로서, 시각 t6과 t7 사이의 귀선 기간은 적어도 2클록이기 때문에, TMDS 수신기에 의하여 수행되는 채널간 동기화를 용이하게 할 수 있다. 상기 언급한 바와 같이, 비디오 링크 설계자는 가변적이지만 예측 가능한 DEI 귀선 기간의 길이를 추정함으로써 적절한 시간에 적절한 길이와 위치를 갖는 귀선 길이를 생성하도록, 카운터 로직/RS 플립플롭의 조합구성(118, 120)을 설계할 수 있다. 아날로그 기술에서는, 2% 정도의 길이 편차가 허용될 수 있다. 디지털 디스플레이 기술에서는, 1클록 또는 2클록의 편차라도 디스플레이 품질에 영향을 미칠 수 있다. 따라서, 카운터 로직/RS 플립플롭의 조합구성(118, 120) 등의 시스템이 DEI 기간들을 비교할 때, 시스템은 DEI 기간에 어느 정도의 편차가 허용되도록 하여야 한다. DEout 채널간 동기화 호환 로직(119)이 제공하는 기능을 위한 변형 실시예가 많이 존재할 수 있다는 것을 당업자라면 명백하게 알 수 있을 것이다.
DEout 제어 로직(92, 96)의 다른 실시예로서, 위상 트래킹을 위한 DE 로우 기간은 시각 t6과 t7 사이에서 생기며, 시각 t0과 t1 사이에서는 생기지 않는다. 이 실시예에서, control 2, control 3 및 DEI 신호를 입력으로 이용하는 채널 2 DEout 제어 로직(96)은 상기 개시한 채널 1 DEout 제어 로직과 동일한 방식으로 동작한다. 이하 명백하게 개시하는 바와 같이, DEout 제어 로직에 의하여, 채널 1 및 채널 2에 대한 부호화기는 DEout 신호가 어써트되는 구간, 예컨대 시각 t1과 t2의 사이, 시각 t3과 t4의 사이 및 시각 t5와 t6의 사이에서 부채널 데이터를 전송하게 된다.
TMDS 링크의 수신기에 대하여 설명하면, 도 4에 도시된 바와 같이, 수신기(60)는 비디오 데이터, 부채널 데이터, 제어 신호 및 DEI 신호를 복구한다. 채널 0에 대한 복호화기(50B)는 복구된 DE 신호, 즉 DEoutO를 생성한다. 이와 유사하게, 채널 1 및 채널 2에 대한 복호화기(52B, 54B)는 복구된 DE 신호인 DEout1 및 DEout2를 각각 생성한다. DEout1은 DEout 로직블록(92)에 의하여 생성되는 DEout 신호를 나타낸다. 마찬가지로, DEout2는 DEout 로직블록(96)에 의하여 생성되는 DEout 신호를 나타낸다. 도 1 및 도 6에서, DEout0은 DEI 신호를 입력으로 갖는 DEout0 로직회로(88)에 의하여 생성되거나, 간단히 DEI 신호가 될 수 있다. DEout0, DEout1 및 DEout2 신호는 DEI 신호 및 FIFO 저장부 제어신호 복구 로직(199)의 제1, 제2 및 제3 입력이 된다. 이 로직(199)은 DEout0, DEout1 및 DEout2 신호를 3개의 입력을 가진 AND 게이트(122)에 제공한다. AND 게이트(122)의 출력은 DEI이다.
AND 게이트(122)의 출력은 인버터(124)를 거친 후, AND 게이트(126)의 제1 입력이 된다. DEout1 신호는 AND 게이트(126)의 제2 입력이 된다. AND 게이트(126)의 출력은 FIFO 저장부 입력 제어 신호 S1이다. S1은 DEout이 하이상태이고 DEI가 로우상태라는 것을 나타낸다. 다시 말해서, 어써트된 S1 신호는 채널 1을 통하여 부채널 데이터를 전송한다는 것을 나타낸다. 이와 유사하게, 인버터(124)의 출력은 AND 게이트(128)의 제1 입력이 된다. DEout2는 AND 게이트(128)의 제2 입력이 된다. AND 게이트(128)의 출력은 FIFO 저장부 입력 제어 신호 S2가 된다. 어써트된 S2 신호는 채널 2를 통하여 부채널 데이터를 전송한다는 것을 나타낸다. AND 게이트(122), 인버터(124) 및 AND 게이트(126, 128)가 조합하여 DEI 신호 및 FIFO 저장부 제어신호 복구 로직(199)을 형성한다.
채널 1 및 채널 2 복호화기(52B, 54B)는 출력 데이터 신호 D1 및 D2를 생성한다. 이들 데이터 신호에는 비디오 등의 주데이터와 부채널 데이터가 포함된다. 도 5에서, 데이터 신호 D1은 역다중화기(140)의 입력이 된다. 역다중화기(140)는 DEI에 의하여 제어되어, 부채널 데이터 S[0:7]로부터 주데이터 D[8:15]를 분리해낸다. 이어서, 부채널 데이터는 입력 제어 신호 S1로 제어되는 FIFO 저장부(130)에 입력된다.
이와 동일한 방식으로, 데이터 신호 D2는 역다중화기(144)의 입력이 된다. 역다중화기(144)는 DEI에 의하여 제어되어, 부채널 데이터 S[8:15]로부터 주데이터 D[16:23]를 분리해낸다. 이에 의하여, 본 발명에 따른 수신기의 일실시예는 채널 1과 채널 2를 통하여 전송되는 부채널 데이터를 복구하게 된다. 본 발명에 따른 고속 디지털 전송 시스템은 개별 채널 또는 조합된 채널을 통하여 부채널 데이터를 전송할 수 있다는 것을 당업자라면 명백하게 알 수 있을 것이다. 또한, 본 발명에 따른 기술과 시스템은 다양한 고속 디지털 통신 링크, 예컨대 2개 이상의 채널을 갖는 링크에 적용이 가능하다.
도 1에 도시된 송신기의 실시예에서는 채널 0을 통하여 부채널 데이터를 전송할 수 없다. 그러나, 도 7과 도 8에서, 수신기내에 DEout0, DEout1 및 DEout2 등의 DEout 신호들을 각각 수신하는 AND 게이트(122)가 있는 경우에는, 최종의 DEI는 전송된 DEI를 반영할 것이며, 전송 시스템은 주데이터에 손상을 주지 않을 것이다. 채널 1과 채널 2를 통하여 부채널을 전송하는 것외에 채널 0을 통하여 부채널 데이터를 전송하는 경우, 본 발명에 따른 수신기의 일실시예에는, 도 4와 도 7를 참조하여 보면, 2개의 입력과 하나의 출력을 갖는 추가의 AND 게이트(123)를 포함할 것이다. 이 AND 게이트(123)의 제1 입력은 DEout0 신호를 수신한다. 제2 입력은 인버터(124)의 출력을 수신하며, 출력은 채널 0 부채널 FIFO 저장부에 대한 FIFO 저장부 제어 신호를 생성한다. 또, 채널 0 복호화기로부터의 데이터 신호 D0은 역다중화기(140 또는 142)와 유사한 역다중화기에 입력될 것이다.
본 발명의 일실시예에 따른 송신기(20)는, 그 동작으로서, 도 9를 참조하여 보면, 먼저 전송할 주데이터와 부채널 데이터를 수신한다(단계 200). 이어서, 송신기(20)는 채널 0 주데이터와 DEout0 데이터를 직렬 스트림으로 부호화한다(단계 202). 또, 송신기(20)는 채널 1 부채널 데이터의 전송을 용이하게 하기 위한 채널 1 DEout 신호를 생성한다(단계 204). 채널 1 DEout 신호는 DEI 신호에 적어도 부분적으로 기초한다. 이어서, 송신기(20)는 채널 1 주데이터, 채널 1 부채널 데이터 및 DEout1 신호 데이터를 직렬 스트림으로 부호화한다. 마지막으로, 송신기는 채널 0과 채널 1을 통하여 부호화된 데이터를 전송한다(단계 208).
다음으로, 수신기(60)는 전송된 데이터를 수신하고(단계 209), 채널 0 데이터와 DEout0 데이터를 복호화한다(단계 210). 또, 수신기(60)는 채널 1 데이터와 DEout1 데이터를 복호화한다(단계 212). 수신기(60)는 DEI 신호와 채널 1 FIFO 저장부 제어 신호를 복구한다(단계 214). 또, 수신기(60)는 복호화된 채널 0 데이터를 복구하고(단계 216), 복호화된 채널 1 데이터를 복구한다(단계 218). 마지막으로, 수신기(60)는 복구된 채널 0 데이터, 채널 1 데이터, DEI 신호 및 채널 1 FIFO 저장부 제어 신호를 이용하여 주데이터와 부채널 데이터를 복구한다(단계 220). 상기 언급한 바와 같이, 역다중화기는 본 발명의 일실시예에 따라 주데이터와 부채널 데이터의 복구(단계 220)를 달성한다.
이상의 설명으로부터, 본 명세서에 개시된 본 발명은 고속 디지털 통신 링크를 통해 부채널 데이터를 전송하는 신규하고 유용한 시스템 및 방법을 제공한다는 것을 명백하게 알 수 있을 것이다. 본 발명의 실시예들은 레거시 장치들과의 상호운용특성을 유지하면서 부채널 데이터를 전송한다. DEout 제어 로직(92, 96)의 일실시예는 각각의 DEI 비활성 기간의 개시시점에서 적어도 10 클록의 데이터 비활성 기간을 갖는 DEout 신호를 제공하기 때문에, TMDS 수신기가 위상 트래킹을 용이하게 수행할 수 있게 된다. 또한, DEout 제어 로직의 실시예에 의하면, 각각의 DEI 비활성 기간의 종료시점에서 적어도 2 클록의 데이터 비활성 기간을 갖는 DEout 신호를 제공하므로, TMDS 수신기는 채널간 동기화를 용이하게 수행할 수 있게 된다. DEout 제어 로직(92, 96)의 다른 실시예에 의하면, 각각의 DEI 비활성 기간의 종료시점에서 적어도 10클록의 데이터 비활성 기간을 갖는 DEout 신호가 제공되므로, TMDS 수신기는 위상 트래킹과 채널간 동기화를 용이하게 수행할 수 있게 된다. 마지막으로, DEout 제어 로직(92, 96)은 제어 신호의 전이에 이어 로우 기간을 갖는 DEout 신호를 제공하므로, TMDS 수신기는 제어 신호의 복구를 용이하게 할 수 있게 된다.
본 발명의 10클록의 데이터 비활성 기간을 더 짧게 또는 더 길게 하는 실시예를 구현하는 것이 가능하다. 재동기화(resynchronization)의 비활성 기간을 더 길게 하면, 링크의 안정성이 향상된다. 따라서, 데이터 비활성 길이가 비교적 짧으면서 비트에러율을 낮게 유지할 수 있는 안정된 링크의 경우, 본 발명에 따라 더 많은 비활성 기간을 이용하여 더 넓은 대역폭을 얻는 것이 가능하다. 링크가 비교적 안정적이지 못하다면, 데이터 비활성 기간을 증가시킴으로써, 주데이터 채널에서 요구되는 비트에러율을 얻는 것이 가능하다. 데이터 비활성 기간의 물리적인 길이는 설계 단계에서 결정하거나 실행시에 구성하는 것이 가능하다.
일실시예로서, 채널 0(블루 채널)은 변화가 없고, 채널 1(그린 채널)과 채널 2(레드 채널)는 부채널 데이터를 전송한다. 본 발명에 따른 비디오 링크는 기존의 링크로 제어 문자를 이용하여 전송할 수 있는 것보다 더 많은 양의 부채널 데이터를 전송하는 것이 가능하다. 또한, 데이터 동기화에 대해서는 제어문자를 이용한다. 범용의 직렬 통신에서의 대역외 문자는 동기화를 위하여 사용된다. TMDS에서는, 예컨대, 링크에서 많은 전이 에지를 포함하는 대역외 문자들로부터 타이밍 정보를 얻기 때문에, 동기화는 대부분 대역외 문자들이 전송될 때 이루어지게 된다. 따라서, 본 발명의 시스템과 방법에 따라 부채널 데이터를 전송하는 것은, 제어 문자를 사용하는 것과 달리, 위상 트래킹 과정에 영향을 미치지 않는다.
결과적으로, 본 발명의 실시예들은 제어 문자를 이용하여 부채널 데이터를 전송하는 시스템에 비하여 신호 무결성이 더 향상된다. 더 상세히 말하면, TMDS 링크에서는 그 동기화 동작에 의하여, 전송된 제어 문자들 중 일부가 복제하거나 손실될 수 있다. 본 발명에서는, 부채널 데이터가 제어문자가 아닌 데이터로서 전송되기 때문에, 동기화 동작과 관련된 복제나 손실이 발생하지 않게 된다. 따라서, 본 발명은 부채널 데이터를 전송하기 위해 제어 신호를 이용하는 방법에 비하여 부채널 데이터의 복제나 손실을 감소시키는 이점이 있다.
상기 언급한 바와 같이, 본 발명은 하나 이상의 데이터 라인을 가지며, 대역내 문자와 대역외 문자를 이용하여 콘텐츠 데이터와 데이터 인에이블 신호 데이터를 부호화하는 다양한 직렬 인터페이스 전송 시스템에 이용이 가능하다. 도 6을 참조하여 보면, 본 발명에 따른 송신기의 다른 실시예에는, 데이터 캡쳐 로직블록, FIFO 저장부(98), 다중화기(90), 채널 1 DEout 제어 로직(92) 및 2개의 데이터 부호화기(예컨대, 50A, 52A)가 포함된다. 이 실시예는 제어 신호를 부호화하거나 2개의 채널을 이용하지는 않는다. 따라서, 도 3A를 참조하여 보면, DEout 제어 로직(92)은 제어 출력을 갖지 않을 것이며, 지연소자(102, 104) 및 XNOR 게이트(110, 112)를 갖지 않을 것이다. 또한, 송신기는 채널 0 DEout 제어 로직(88)을 포함할 수 있으며, 또는 DEI 신호를 부호화기(50A)로 직접 전송하는 것이 가능하다.
하나의 응용예로서, 수신 시스템은 전송된 부채널을 이용하여 오디오 데이터를 스피커에 제공할 수 있다. 수평 주사율(horizontal refresh rate)은 수십 kHz의 범위를 갖기 때문에, 서비스의 품질을 유지하는데 몇개의 워드(several word)길이를 갖는 버퍼(buffer)면 충분하다. 일반적으로, 오디오 데이터는 그 데역폭이 높을 필요는 없다. 예를 들어, 오디오 신호의 지정된 차단 주파수가 20kHz라고 한다면, 나이퀴스트(Nyquest) 대역폭에 적당하게 맞는 40kHz 샘플링이 제공될 것이다. 시스템이 20비트의 분해능(resolution)을 이용하고, 스테레오의 데이터 전송율이 모노포닉의 데이터 전송율의 정확히 2배라고 한다면, 그 데이터 전송율은 1.6Mbps가 된다. 본 발명에 따른 시스템은 부채널에서 클록당 16비트의 정보를 전송할 수 있기 때문에, 본 발명의 시스템은 초당 100K 워드(100Kword/s)를 전송할 필요가 있을 것이다. 통상적인 수평 시간은 대략 20마이크로초(㎲)이다. 이 시간은 대략 50kHz에 대응한다. 따라서, 본 발명의 시스템은 본 예에서 연속적으로 실행되는 오디오를 얻기 위하여는 단지 2워드의 길이를 갖는 FIFO 저장부가 필요하다.
다른 응용예로서, 부채널 데이터는 조이스틱, 키보드, 마우스, 마이크로폰 등의 주변 장치에 데이터를 제공하는 것이 가능하다.
부채널 데이터는 셋톱박스, 상용의 컴퓨터, DVD 플레이어, 게임콘솔, 캠코더 등의 다양한 소스를 가질 수 있다. 수신기는 상용의 컴퓨터 디스플레이, 텔레비전, 프로젝터 등의 다양한 제품에 사용될 수 있다.
본 발명에 따른 시스템의 일실시예에서 전송이 가능한 데이터량은 일반적으로 2%와 20% 사이의 귀선 기간비율과 사용되는 디스플레이 포맷의 유형에 따라 달라질 수 있다. 귀선 기간비율이 25%이고 디스플레이 포맷이 ATSC 480i 인 경우, 본 발명에 따른 시스템은, 특정 채널을 통하여 귀선 기간 동안 전송된 제어 신호에서의 전이가 없고 시스템이 수신기의 동기화를 위한 10클록 사이클의 물리적 귀선 기간을 제공한다면, 라인당 144바이트의 부채널 데이터를 전송하는 것이 가능하다.
상기 언급한 바와 같이, 본 발명의 실시예들에 따른 방법은 부채널이 존재하지 않는 것처럼 동기(sync) 신호 위치를 보존한다. 그러나, Hsync 및 Vsync 신호를 부호화하지 않는 본 발명의 실시예들은 일정한 데이터 전송율을 제공하지 못할 수 있다. 데이터 전송율의 변경은 암호화된 워드에서의 Hsync 및 Vsync 신호의 병렬특성에 기인한다. DEout 신호는 수평 및 수직 동기신호가 동시에 토글하거나 하나의 신호만이 토글하는지 여부에 관계없이 디어써트되어야 하기 때문에, 데이터 전송율은 수평 및 수직 동기신호에서의 전이의 상대적 위치에 따라 달라질 수 있다. 또한, 본 발명의 방법으로 제공되는 부채널을 통하여 전송되는 데이터의 레이턴시(latency)도 전송되는 제어 신호의 전이밀도에 따라 달라질 수 있다. 일정한 데이터 전송율을 보장하는 것이 비디오 신호 무결성보다 높은 우선순위를 갖는 경우(예컨대, 동기신호 타이밍 스크램블링에 관련된 어떠한 부호화 스킴도 갖지 않는 비디오 시스템)에, 본 발명의 다른 실시예는 Hsync 및 Vsync 신호를 부호화하는 것을 포함할 수 있다. 어느 경우에서도, Hsync 및 Vsync 신호의 부호화는 레거시 링크의 사용과 호환이 되지 않는 것이 일반적이기 때문에, 데이터를 전송하기에 앞서 링크의 호환성을 검사하는 과정이 제공되어야 한다.
상기 본 발명의 실시예들의 설명에 있어, 특정 채널을 채널 0, 채널 1 및 채널 2로 지정한 것은 참조를 용이하게 하기 위한 것일 뿐이다. 예를 들어, 레거시 DE 신호를 제공하는 어떠한 채널이라도 채널 0으로 하는 것이 가능하다.
본 발명의 일실시예에 따라, 비교적 안정된 DE 복구 로직을 갖는 수신기를 설계하는 것이 가능하다. 예를 들어, DE 복구 로직에는 글리치용 필터(glitch filters)가 포함될 수 있다. 송신기가, 확장 디스플레이 식별 데이터(EDID: Extended Display Identification Data), 디스플레이 데이터 채널(DDC: Display Data Channel) 등의 구성방법에 의하여 비교적 안정적인 수신기가 존재한다는 것을 알게 되면, 전송 시스템은, 다른 방법으로 변경되지 않은 DE 신호, 예컨대 채널 0을 전달하게 될 채널을 통하여 추가 데이터를 전송하는 것이 가능하고, 또는 최악의 채널을 변경되지 않은 DE 신호를 전달할 채널로 할당할 수 있는데, 이는 임의오류(random error)가 비교적 안정적인 수신기에 의하여 제거될 것이기 때문이 다.
일실시예에 따라, 변경되지 않은 DE 신호를 전달할 채널을 선택하는 것은 통 신 링크를 설계할 때 또는 통신 링크가 운용 중일 때 이루어질 수 있다. 상기 채널이 통신 링크가 운용 중일 때 선택되면, 전송 시스템은 송신기와 수신기간의 통신에 적어도 부분적으로 기초하여 채널을 선택하거나, 송신기와 수신기 중 어느 한쪽이 채널을 선택하고 다른 쪽에 그 선택을 알려줄 수 있다. 변경되지 않은 DE 신호를 전달할 채널을 선택하기 위한 한가지 방법에는, 송신기가 각각의 채널을 통하여 공지된 신호 패턴을 전송하고 수신기가 변경되지 않은 DE 신호를 전송하는데 어느 채널이 가장 적합한 지를 판정할 수 있는 방법이 있다. 수신기는 어느 채널이 가장 적합한 지를 판정한 정보를 송신기로 다시 전달할 수 있다. 송신기가 변경되지 않은 DE 신호를 전달할 채널을 전환하는 것이 가능하다면, 송신기는 수신기로부터 전달된 선택을 확인한다.
상기 설명에는 본 발명의 다양한 실시예들의 동작을 예시하고 있지만 본 발명의 범위를 제한하는 것은 아니다. 본 발명의 범위는 청구의 범위에 의해서만 정해질 뿐이다. 상기 설명으로부터, 본 발명의 범위를 벗어나지 않고 많은 변형 및 변경이 가능하다는 것을 당업자라면 명백하게 알 수 있을 것이다.

Claims (27)

  1. 부채널 데이터의 전송이 가능한 고속 디지털 송신기에 있어서,
    채널 0 주데이터를 수신하는 제1 입력, 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력 및 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 상기 채널 0 주데이터와 채널 0 데이터 인에이블 출력(DEout) 신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 채널 0 부호화기와;
    채널 1 주데이터를 수신하는 제1 데이터 입력, 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력 및 채널 1 부채널 데이터와 채널 1 주데이터를 포함하는 다중화된 신호를 제공하는 출력을 가지며, 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 채널 1 다중화기와;
    데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 출력을 가지며, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하는 채널 1 데이터 인에이블 출력(DEout) 제어 로직과;
    상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 제어 로직의 출력을 수신하는 제2 입력 및 부호화된 채널 1 데이터를 생성하는 출력을 가지며, 상기 제1 및 제2 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 채널 1 부호화기를 구비하는 것을 특징으로 하는 고속 디지털 송신기.
  2. 제1항에 있어서, 상기 채널 0 데이터 인에이블 출력(DEout) 신호는 데이터 인에이블 입력(DEI) 신호인 것을 특징으로 하는 고속 디지털 송신기.
  3. 제1항에 있어서, 상기 채널 0 부호화기는 수평동기신호(Hsync) 및 수직동기신호(Vsync)를 수신하기 위한 제3 및 제4 입력을 갖는 것을 특징으로 하는 고속 디지털 송신기.
  4. 제1항에 있어서, 채널 2 주데이터를 수신하는 제1 데이터 입력, 채널 2 부채널 데이터를 수신하는 제2 데이터 입력, 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력 및 상기 데이터 인에이블 입력(DEI) 신호의 값에 따라 채널 2 부채널 데이터 또는 채널 2 주데이터를 제공하는 출력을 적어도 가지며, 상기 채널 2 주데이터와 채널 2 부채널 데이터를 다중화하는 채널 2 다중화기와;
    데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력 및 채널 2 데이터 인에이블 출력(DEout) 신호를 생성하는 출력을 가지며, 채널 2 데이터 인에이블 출력(DEout) 신호를 생성하여 채널 2 부채널 데이터의 전송을 용이하게 하는 채널 2 데이터 인에이블 출력(DEout) 제어 로직과;
    상기 채널 2 다중화기의 출력을 수신하는 제1 입력, 상기 채널 2 데이터 인에이블 출력(DEout) 제어 로직의 출력을 수신하는 제2 입력 및 부호화된 채널 2 데이터를 생성하는 출력을 가지며, 상기 제1 및 제2 입력에 적어도 부분적으로 기초하여 부호화된 채널 2 데이터를 생성하는 채널 2 부호화기를 추가로 구비하는 것을 특징으로 하는 고속 디지털 송신기.
  5. 제1항에 있어서, 채널 1 부채널 데이터를 수신하는 입력과, 상기 채널 1 다중화기의 제2 데이터 입력에 접속되어 채널 1 부채널 데이터를 상기 채널 1 다중화기에 제공하는 출력을 갖는 채널 1 FIFO 저장부를 추가로 구비하는 것을 특징으로 하는 고속 디지털 송신기.
  6. 제1항에 있어서, 상기 채널 1 부호화기는 제1 제어 신호를 수신하는 제3 입력과, 제2 제어 신호를 수신하는 제4 입력을 가지며,
    상기 채널 1 데이터 인에이블 출력(DEout) 제어 로직은 상기 제1 제어 신호를 수신하는 제2 입력과, 상기 제2 제어 신호를 수신하는 제3 입력을 갖는 것을 특징으로 하는 고속 디지털 송신기.
  7. 제6항에 있어서, 상기 채널 1 데이터 인에이블 출력(DEout) 제어 로직은,
    상기 제1 제어 신호를 수신하는 입력과, 상기 제1 제어 신호에서의 전이의 결과로서 디어써트된 신호를 제공하는 출력을 갖는 제1 제어 신호 전이 지시로직과;
    상기 제2 제어 신호를 수신하는 입력과, 상기 제2 제어 신호에서의 전이의 결과로서 디어써트된 신호를 제공하는 출력을 갖는 제2 제어 신호 전이 지시로직과;
    상기 데이터 인에이블 입력(DEI) 신호를 수신하는 입력과, 상기 데이터 인에이블 입력(DEI) 신호에서의 디어써트된 기간에 대하여 미리 선택된 길이와 미리 선택된 위치에 디어써트된 기간을 제공하는 출력을 갖는 데이터 인에이블 출력(DEout) 채널간 동기화 호환로직과;
    상기 제1 제어 신호 전이 지시로직의 출력에 접속되는 제1 입력, 상기 제2 제어 신호 전이 지시로직의 출력에 접속되는 제2 입력, 상기 데이터 인에이블 출력(DEout) 채널간 동기화 호환로직의 출력에 접속되는 제3 입력 및 디지털 비주얼 인터페이스에 호환 가능한 데이터 인에이블 출력(DEout) 신호를 제공하는 출력을 갖는 AND 게이트를 구비하는 것을 특징으로 하는 고속 디지털 송신기.
  8. 제7항에 있어서, 상기 제1 제어 신호 전이 지시로직은,
    상기 제1 제어 신호를 수신하는 입력 및 지연된 제1 제어 신호를 생성하는 출력을 갖는 제1 지연소자와;
    상기 제1 지연소자의 출력에 접속되는 제1 입력 및 상기 제1 제어 신호를 수신하는 제2 입력을 가지며, 상기 제1 제어 신호의 전이의 결과로서 디어써트된 신호를 제공하는 제1 로직 게이트를 구비하고,
    상기 제2 제어 신호 전이 지시로직은,
    상기 제2 제어 신호를 수신하는 입력 및 지연된 제2 제어 신호를 생성하는 출력을 갖는 제2 지연소자와;
    상기 제2 지연소자의 출력에 접속되는 제1 입력 및 상기 제2 제어 신호를 수신하는 제2 입력을 가지며, 상기 제2 제어 신호의 전이의 결과로서 디어써트된 신호를 제공하는 제2 로직 게이트를 구비하는 것을 특징으로 하는 고속 디지털 송신기.
  9. 제7항에 있어서, 상기 채널 1 데이터 인에이블 출력(DEout) 제어 로직은,
    상기 데이터 인에이블 입력(DEI) 신호를 수신하는 입력 및 상기 데이터 인에이블 입력(DEI) 신호에서의 전이의 결과로서 디어써트된 신호를 제공하는 출력을 갖는 위상 트래킹 호환로직을 추가로 구비하는 것을 특징으로 하는 고속 디지털 송신기.
  10. 제9항에 있어서, 상기 위상 트래킹 호환로직은,
    상기 데이터 인에이블 입력(DEI) 신호를 수신하는 입력 및 지연된 데이터 인에이블 입력(DEI) 신호를 생성하는 출력을 갖는 지연소자와;
    상기 데이터 인에이블 입력(DEI) 신호를 수신하는 입력 및 반전된 데이터 인에이블 입력(DEI) 신호를 생성하는 출력을 갖는 인버터와;
    상기 지연소자의 출력에 접속되는 제1 입력, 상기 인버터의 출력에 접속되는 제2 입력 및 상기 데이터 인에이블 입력(DEI) 신호에서 하이상태로부터 로우상태로 전이한 결과로서 로우 기간을 생성하는 출력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 고속 디지털 송신기.
  11. 부채널 데이터의 수신이 가능한 고속 디지털 수신기에 있어서,
    부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 가지며, 상기 부호화된 채널 0 데이터로부터 복호화된 채널 0 데이터와 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 0 복호화기와;
    부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 적어도 가지며, 상기 부호화된 채널 1 데이터로부터 복호화된 채널 1 데이터와 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 1 복호화기와;
    상기 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력, 데이터 인에이블 입력(DEI) 신호를 생성하는 제1 출력 및 제1 FIFO 저장부 제어 신호를 생성하는 제2 출력을 가지며, 데이터 인에이블 입력(DEI) 신호를 유도하는 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직과;
    상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직으로부터 상기 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 가지며, 상기 복호화된 채널 1 데이터를 채널 1 주데이터와 채널 1 부채널 데이터로 분리하는 채널 1 역다중화기를 구비하는 것을 특징으로 하는 고속 디지털 수신기.
  12. 제11항에 있어서, 부호화된 채널 2 데이터를 수신하는 제1 입력, 복호화된 채널 2 데이터를 생성하는 제1 출력 및 채널 2 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 가지며, 상기 부호화된 채널 2 데이터로부터 복호화된 채널 2 데이터와 채널 2 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 2 복호화기와;
    상기 채널 2 복호화기로부터 복호화된 채널 2 데이터를 수신하는 데이터 입력, 상기 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직으로부터 상기 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력, 채널 2 부채널 데이터를 생성하는 제1 출력 및 채널 2 주데이터를 생성하는 제2 출력을 가지며, 상기 복호화된 채널 2 데이터를 채널 2 주데이터와 채널 2 부채널 데이터로 분리하는 채널 2 역다중화기를 추가로 구비하는 것을 특징으로 하는 고속 디지털 수신기.
  13. 제12항에 있어서, 상기 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직은,
    상기 채널 0 복호화기로부터 상기 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제1 입력, 상기 채널 1 복호화기로부터 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력, 상기 채널 2 복호화기로부터 상기 채널 2 데이터 인에이블 출력(DEout) 신호를 수신하는 제3 입력 및 상기 데이터 인에이블 입력(DEI) 신호를 제공하는 출력을 갖는 제1 AND 게이트와;
    상기 제1 AND 게이트의 출력에 접속하여 상기 데이터 인에이블 입력(DEI) 신호를 수신하는 입력 및 반전된 데이터 인에이블 입력(DEI) 신호를 제공하는 출력을 갖는 인버터와;
    상기 인버터의 출력에 접속되어 상기 반전된 데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력, 상기 채널 1 복호화기로부터 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력 및 채널 1 FIFO 저장부 제어 신호를 제공하는 출력을 갖는 제2 AND 게이트와;
    상기 인버터의 출력에 접속되어 상기 반전된 데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력, 상기 채널 2 복호화기로부터 상기 채널 2 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력 및 채널 2 FIFO 저장부 제어 신호를 제공하는 출력을 갖는 제3 AND 게이트를 구비하는 것을 특징으로 하는 고속 디지털 수신기.
  14. 제13항에 있어서, 상기 채널 1 역다중화기의 제1 입력에 접속되는 데이터 입력, 상기 제2 AND 게이트로부터 상기 채널 1 FIFO 저장부 제어 신호를 수신하는 제어 입력 및 채널 1 부채널 데이터를 제공하는 출력을 갖는 채널 1 FIFO 저장부와;
    상기 채널 2 역다중화기의 제1 출력에 접속되는 데이터 입력, 상기 제3 AND 게이트로부터 상기 채널 2 FIFO 저장부 제어 신호를 수신하는 제어 입력 및 채널 2 부채널 데이터를 제공하는 출력을 갖는 채널 2 FIFO 저장부를 추가로 구비하는 것을 특징으로 하는 고속 디지털 수신기.
  15. 부채널 데이터를 전송하는 방법에 있어서,
    채널 0 주데이터를 수신하는 제1 입력, 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력 및 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 상기 채널 0 주데이터와 채널 0 데이터 인에이블 출력(DEout) 신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 채널 0 부호화기를 이용하여 전송용의 상기 채널 0 주데이터를 부호화하는 단계와;
    채널 1 주데이터를 수신하는 제1 데이터 입력, 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력 및 상기 데이터 인에이블 입력(DEI) 신호의 값에 따라 채널 1 부채널 데이터 또는 채널 1 주데이터를 제공하는 출력을 갖는 채널 1 다중화기를 이용하여 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 단계와;
    데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 출력을 갖는 채널 1 데이터 인에이블 출력(DEout) 제어 로직을 이용하여 상기 채널 1 부채널 데이터의 전송을 용이하게 하도록 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 단계와;
    상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 제어 로직의 출력을 수신하는 제2 입력 및 상기 2개의 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 출력을 갖는 채널 1 부호화기를 이용하여 전송용의 채널 1 데이터를 부호화하는 단계를 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
  16. 부채널 데이터를 수신하는 방법에 있어서,
    부호화된 채널 0 데이터와 부호화된 채널 1 데이터를 수신하는 단계와;
    부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 갖는 채널 0 복호화기를 이용하여 부호화된 채널 0 데이터를 복호화하는 단계와;
    부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 적어도 갖는 채널 1 복호화기를 이용하여 부호화된 채널 1 데이터를 복호화하는 단계와;
    상기 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력, 데이터 인에이블 입력(DEI) 신호를 생성하는 제1 출력 및 제1 FIFO 저장부 제어 신호를 생성하는 제2 출력을 갖는 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직을 이용하여 데이터 인에이블 입력(DEI) 신호를 유도하는 단계와;
    상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직으로부터 상기 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 갖는 채널 1 역다중화기를 이용하여 채널 1 부채널 데이터로부터 복호화된 채널 1 데이터를 분리하는 단계를 포함하는 것을 특징으로 하는 부채널 데이터의 수신 방법.
  17. 부채널의 전송이 가능한 고속 디지털 전송 시스템에 있어서,
    제1 및 제2 출력을 갖는 송신기와;
    제1 및 제2 입력을 갖는 수신기와;
    상기 송신기의 제1 출력을 상기 수신기의 제1 입력에 접속시키는 채널 0과;
    상기 송신기의 제2 출력을 상기 수신기의 제2 입력에 접속시키는 채널 1을 구비하며,
    상기 송신기는,
    채널 0 주데이터를 수신하는 제1 입력, 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력 및 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 상기 채널 0 주데이터와 채널 0 데이터 인에이블 출력(DEout) 신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 채널 0 부호화기와;
    채널 1 주데이터를 수신하는 제1 데이터 입력, 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력 및 상기 데이터 인에이블 입력(DEI) 신호의 값에 따라 채널 1 부채널 데이터 또는 채널 1 주데이터를 제공하는 출력을 가지며, 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 채널 1 다중화기와;
    데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 출력을 가지며, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하는 채널 1 데이터 인에이블 출력(DEout) 제어 로직과;
    상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 제어 로직의 출력을 수신하는 제2 입력 및 부호화된 채널 1 데이터를 생성하는 출력을 가지며, 상기 제1 및 제2 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 채널 1 부호화기를 구비하며,
    상기 수신기는,
    부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 가지며, 상기 부호화된 채널 0 데이터로부터 복호화된 채널 0 데이터와 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 0 복호화기와;
    부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 적어도 가지며, 상기 부호화된 채널 1 데이터로부터 복호화된 채널 1 데이터와 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 1 복호화기와;
    상기 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력, 데이터 인에이블 입력(DEI) 신호를 생성하는 제1 출력 및 제1 FIFO 저장부 제어 신호를 생성하는 제2 출력을 가지며, 데이터 인에이블 입력(DEI) 신호를 유도하는 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직과;
    상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직으로부터 상기 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 가지며, 상기 복호화된 채널 1 데이터를 채널 1 주데이터와 채널 1 부채널 데이터로 분리하는 채널 1 역다중화기를 구비하는 것을 특징으로 하는 부채널의 전송이 가능한 고속 디지털 전송 시스템.
  18. 부채널 데이터의 전송이 가능한 고속 디지털 송신기에 있어서,
    채널 0 주데이터를 수신하는 제1 입력, 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력 및 상기 채널 0 주데이터와 채널 0 데이터 인에이블 출력(DEout) 신호에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 부호화된 채널 0 데이터를 생성하기 위한 채널 0 부호화 수단과;
    채널 1 주데이터를 수신하는 제1 데이터 입력, 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력 및 상기 데이터 인에이블 입력(DEI) 신호의 값에 따라 채널 1 부채널 데이터 또는 채널 1 주데이터를 제공하는 출력을 가지며, 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 채널 1 다중화 수단과;
    데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 출력을 가지며, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하기 위한 채널 1 데이터 인에이블 출력(DEout) 제어 로직 수단과;
    상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 제어 로직의 출력을 수신하는 제2 입력 및 상기 2개의 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 출력을 가지며, 부호화된 채널 1 데이터를 생성하기 위한 채널 1 부호화 수단을 구비하는 것을 특징으로 하는 부채널 데이터의 전송이 가능한 고속 디지털 송신기.
  19. 제18항에 있어서, 상기 채널 0 부호화 수단은 수평동기신호(Hsync) 및 수직동기신호(Vsync)를 수신하기 위한 제3 및 제4 입력을 갖는 것을 특징으로 하는 부채널 데이터의 전송이 가능한 고속 디지털 송신기.
  20. 제18항에 있어서, 채널 1 부채널 데이터를 수신하는 입력과, 상기 채널 1 다중화 수단의 제2 데이터 입력에 접속되어 채널 1 부채널 데이터를 상기 다중화 수단에 제공하는 출력을 갖는 채널 1 FIFO 저장부를 추가로 구비하는 것을 특징으로 하는 부채널 데이터의 전송이 가능한 고속 디지털 송신기.
  21. 부채널 데이터의 수신이 가능한 고속 디지털 수신기에 있어서,
    부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 가지며, 복호화된 채널 0 데이터와 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 0 복호화 수단과;
    부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 적어도 가지며, 복호화된 채널 1 데이터와 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 1 복호화 수단과;
    상기 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력, 데이터 인에이블 입력(DEI) 신호를 생성하는 제1 출력 및 제1 FIFO 저장부 제어 신호를 생성하는 제2 출력을 가지며, 데이터 인에이블 입력(DEI) 신호를 유도하는 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직 수단과;
    상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직으로부터 상기 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 가지며, 데이터 신호를 채널 1 주데이터와 채널 1 부채널 데이터로 분리하는 역다중화 수단을 구비하는 것을 특징으로 하는 부채널 데이터의 수신이 가능한 고속 디지털 수신기.
  22. 송신기, 수신기, 상기 송신기와 수신기를 접속시키는 적어도 채널 0 및 채널 1을 갖는 통신 링크를 통하여 부채널 데이터를 전송하는 방법에 있어서,
    상기 채널 0을 통하여 전송하기 위하여 대역내 및 대역외 문자로서 데이터 인에이블 입력(DEI) 데이터와 채널 0 주데이터를 부호화하는 단계와;
    데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력과, 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하는 출력을 갖는 채널 1 데이터 인에이블 출력(DEout) 제어 로직을 이용하여 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 유도하는 단계와;
    상기 채널 1을 통하여 채널 1 주데이터, 채널 1 부채널 데이터 및 데이터 인에이블 출력(DEout) 신호 데이터를 부호화하되, 대역내 문자 및 대역외 문자를 이용하여 수행되는 부호화 단계를 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
  23. 제22항에 있어서, 상기 채널들의 특징에 기초하여 실질적으로 변경되지 않은 DE 신호를 전달할 채널을 선택하는 단계를 추가로 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
  24. 제22항에 있어서, 핸드세이크(handshake) 과정에 의하여 수신기의 기능들을 송신기와 주고받을 수 있는 단계를 추가로 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
  25. 제22항에 있어서, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 유도하는 단계는,
    상기 채널의 특성에 기초하여 상기 채널 1 데이터 인에이블 출력(DEout) 신호내에서 데이터 비활성 기간의 길이를 조절하는 단계를 포함하는 것을 특징으로 하는 부채널 데이터의 전송 방법.
  26. 부채널 데이터의 전송이 가능한 고속 디지털 송신기에 있어서,
    채널 0 주데이터를 수신하는 제1 입력, 데이터 인에이블 입력(DEI) 신호를 수신하는 제2 입력, 수평동기신호(Hsync)를 수신하는 제3 입력, 수직동기신호(Vsync)를 수신하는 제4 입력 및 부호화된 채널 0 데이터를 생성하는 출력을 가지며, 상기 채널 0 주데이터, 데이터 인에이블 입력(DEI) 신호, 수평동기신호(Hsync) 및 수직동기신호(Vsync)에 적어도 부분적으로 기초하여 부호화된 채널 0 데이터를 생성하는 채널 0 부호화기와;
    채널 1 부채널 데이터를 수신하는 입력 및 채널 1 부채널 데이터를 제공하는 출력을 갖는 채널 1 FIFO 저장부와;
    채널 1 주데이터를 수신하는 제1 데이터 입력, 상기 채널 1 FIFO 저장부의 출력에 접속되어 채널 1 부채널 데이터를 수신하는 제2 데이터 입력, 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력 및 채널 1 부채널 데이터와 채널 1 주데이터를 포함하는 다중화된 신호를 제공하는 출력을 가지며, 상기 채널 1 주데이터와 채널 1 부채널 데이터를 다중화하는 채널 1 다중화기와;
    데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 출력을 가지며, 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하여 채널 1 부채널 데이터의 전송을 용이하게 하는 채널 1 데이터 인에이블 출력(DEout) 제어 로직과;
    상기 채널 1 다중화기의 출력을 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 제어 로직의 출력을 수신하는 제2 입력 및 부호화된 채널 1 데이터를 생성하는 출력을 가지며, 상기 제1 및 제2 입력에 적어도 부분적으로 기초하여 부호화된 채널 1 데이터를 생성하는 채널 1 부호화기를 구비하는 것을 특징으로 하는 부채널 데이터의 전송이 가능한 고속 디지털 송신기.
  27. 부채널 데이터의 수신이 가능한 고속 디지털 수신기에 있어서,
    부호화된 채널 0 데이터를 수신하는 제1 입력, 복호화된 채널 0 데이터 신호를 생성하는 제1 출력 및 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 가지며, 상기 부호화된 채널 0 데이터로부터 복호화된 채널 0 데이터와 채널 0 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 0 복호화기와;
    부호화된 채널 1 데이터를 수신하는 제1 입력, 복호화된 채널 1 데이터를 생성하는 제1 출력 및 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 제2 출력을 적어도 가지며, 상기 부호화된 채널 1 데이터로부터 복호화된 채널 1 데이터와 채널 1 데이터 인에이블 출력(DEout) 신호를 생성하는 채널 1 복호화기와;
    상기 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제1 입력, 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력, 데이터 인에이블 입력(DEI) 신호를 생성하는 제1 출력 및 제1 FIFO 저장부 제어 신호를 생성하는 제2 출력을 가지며, 데이터 인에이블 입력(DEI) 신호를 유도하는 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직을 구비하며,
    상기 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직은,
    상기 채널 0 복호화기로부터 상기 채널 0 데이터 인에이블 출력(DEout) 신호를 수신하는 제1 입력, 상기 채널 1 복호화기로부터 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력, 상기 채널 2 복호화기로부터 상기 채널 2 데이터 인에이블 출력(DEout) 신호를 수신하는 제3 입력 및 상기 데이터 인에이블 입력(DEI) 신호를 제공하는 출력을 갖는 제1 AND 게이트와;
    상기 제1 AND 게이트의 출력에 접속하여 상기 데이터 인에이블 입력(DEI) 신호를 수신하는 입력 및 반전된 데이터 인에이블 입력(DEI) 신호를 제공하는 출력을 갖는 인버터와;
    상기 인버터의 출력에 접속되어 상기 반전된 데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력, 상기 채널 1 복호화기로부터 상기 채널 1 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력 및 채널 1 FIFO 저장부 제어 신호를 제공하는 출력을 갖는 제2 AND 게이트와;
    상기 인버터의 출력에 접속되어 상기 반전된 데이터 인에이블 입력(DEI) 신호를 수신하는 제1 입력, 상기 채널 2 복호화기로부터 상기 채널 2 데이터 인에이블 출력(DEout) 신호를 수신하는 제2 입력 및 채널 2 FIFO 저장부 제어 신호를 제공하는 출력을 갖는 제3 AND 게이트를 구비하고,
    상기 채널 1 복호화기로부터 복호화된 채널 1 데이터를 수신하는 데이터 입력, 상기 데이터 인에이블 입력(DEI) 신호 및 FIFO 저장부 제어신호 복구 로직으로부터 상기 데이터 인에이블 입력(DEI) 신호를 수신하는 제어 입력, 채널 1 부채널 데이터를 생성하는 제1 출력 및 채널 1 주데이터를 생성하는 제2 출력을 가지며, 복호화된 채널 1 데이터를 채널 1 주데이터와 채널 1 부채널 데이터로 분리하는 채널 1 역다중화기를 포함하는 것을 특징으로 하는 부채널 데이터의 수신이 가능한 고속 디지털 수신기.
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