CN112311989B - 一种高速成像与传输系统 - Google Patents

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Abstract

本发明公开了一种高速成像与传输系统，包括：镜头，图像传感器，第一时钟模块，第一可编程控制器，光纤传输模块，第二时钟模块和第二可编程控制器；其中，第一可编程控制器利用第一时钟模块对图像传感器进行时序控制、并将图像传感器采集的图像数据转换为与光纤传输模块匹配的图像数据；第二时钟模块与第二可编程控制器连接，第二可编程控制器用于将图像数据转换为与上位机的接收端匹配的数据。通过第一可编程控制器和第二可编程控制器实现将图像传感器采集的图像数据转换为图像数据进行传输，相较于传统的成像方案中采用千兆以太网的方式进行传输，极大提高了图像数据传输速率，有利于搭配成像帧频更高以及分辨率更高的图像传感器使用。

Description

一种高速成像与传输系统
技术领域
本发明涉及高速成像技术领域，特别是涉及一种高速成像与传输系统。
背景技术
高速成像技术拥有广泛的应用领域，它可以将高速物体改变状态的过程以人眼可分辨、可看清的慢速状态播放，满足高速场景拍摄需求。将其应用于我们感兴趣的瞬态变化过程中，可以复现该过程，并且提供一份用于科学研究的实验数据，为该领域的发展做出重大贡献。
随着科学技术的迅猛发展，成像控制与传输系统的应用越来越广泛，例如航天航空领域中物体高速运动轨迹的捕捉、汽车碰撞分析、爆炸力学分析等，已经逐渐成为物理、化学、工业等科学研究领域中的重要工具。但是，如果成像系统帧频不够高，就会导致图像产生模糊不清的现象，瞬间过程变化越快，图像就会越模糊，科研实验得到的结果与数据越难分析，这就可能导致科研进程停滞不前。成像系统的帧频与分辨率越高，得到的实验数据越准确，越有利于实验结果的分析，进而得到准确的结论。将高速成像系统运用到各个科研领域，将极大促进科学的进步与发展。
现有技术中的成像系统主要包括直传式成像系统和存储式成像系统。
直传式成像系统架构的功能比较简单，只有数据采集与数据传输两个功能，在核心控制器的作用下，图像传感器完成曝光并将光信号转化为电信号，之后通过A/D转换器将模拟信号数字化，最终，通过传输接口直接将图像数据传输到上位机。
存储式成像系统架构，顾名思义，是一种系统自带内存单元模块的成像系统架构。相比于直传式成像系统架构，存储式成像系统架构可以对图像传感器采集到的数据进行缓存，而不急于传输，这种系统方案设计将传感器采集图像数据与图像数据传输完全隔离分开，图像传感器的图像采集速率可以不再受到传输接口的限制，这也大幅度缓解了传输接口的压力。
然而，现有技术中普遍使用千兆以太网传输视频图像，对于百万像素的图像传感器在不压缩的情况下最大只能实现大约100fps的视频图像实时传输，可以满足基本的监控等日常场景需求，但是无法满足科学研究等场景需求。
发明内容
本发明的目的是提供一种高速成像与传输系统，用于实现相较于现有技术更为迅速的成像与传输，适应对成像质量与传输速率更高要求的科学研究等场景的需求。
为解决上述技术问题，本发明提供一种高速成像与传输系统，包括：镜头，图像传感器，第一时钟模块，第一可编程控制器，光纤传输模块，第二时钟模块和第二可编程控制器；
其中，所述图像传感器的第一端与所述镜头连接，所述图像传感器的第二端与所述第一可编程控制器的第一端连接，所述第一可编程控制器的第二端与所述光纤传输模块的第一端连接，所述第二时钟模块分别与所述图像传感器和所述第一可编程控制器连接，所述第一可编程控制器利用所述第一时钟模块对所述图像传感器进行时序控制、并将所述图像传感器采集的图像数据转换为与所述光纤传输模块匹配的图像数据；
所述第二可编程控制器的第一端与所述光纤传输模块的第二端连接，所述第二可编程控制器的第二端与上位机的接收端连接，所述第二时钟模块与所述第二可编程控制器连接，所述第二可编程控制器用于将接收到的图像数据转换为与所述上位机的接收端匹配的数据。
可选的，所述第一可编程控制器和所述第二可编程控制器均具体为FPGA。
可选的，所述图像传感器具体为CMOS传感器。
可选的，所述图像传感器具体为LUX13HS；
相应的，所述光纤传输模块具体包括与所述第一可编程控制器的第二端连接的第一四通道光模块，与所述第二可编程控制器的第一端连接的第二四通道光模块以及设于所述第一四通道光模块和所述第二四通道光模块之间的光纤；
所述第一可编程控制器和所述第二可编程控制器均具体为支持四通道、每通道25Gbs带宽的可编程控制器；
所述第一可编程控制器将所述图像传感器采集的图像数据转换为与所述光纤传输模块匹配的图像数据，具体为：
所述第一可编程控制器将自所述图像传感器接收的80路串行差分数据转换为80路并行数据；将所述80路并行数据进行重新排列组合处理，得到处理后的图像数据；将所述处理后的图像数据进行同步处理后得到与支持四通道传输的传输接口对应的同步数据；将所述同步数据通过所述传输接口传输。
可选的，所述第二可编程控制器将接收到的图像数据转换为与所述上位机的接收端匹配的数据，具体为：
所述第二可编程控制器将接收到的图像数据进行预处理后，得到预处理后的图像数据，并将所述预处理后的图像数据转换为PCIe数据后发送至所述上位机。
可选的，所述第一时钟模块具体包括：第一处理器、第一锁相环芯片、第一晶振和第二晶振；
其中，所述第一处理器的时钟输入端与所述第一晶振连接，所述第一处理器通过I2C总线与所述第一锁相环芯片连接，所述第一锁相环芯片的时钟输入端与所述第二晶振连接，所述第一锁相环芯片的第一时钟输出端与所述图像传感器的时钟输入端连接，所述第一锁相环芯片的第二时钟输出端与所述第一可编程控制器的时钟输入端连接；
所述第一处理器用于在上电后配置所述第一锁相环芯片输出的时钟信号。
可选的，所述第二时钟模块具体包括：第三晶振、第二锁相环芯片和第二处理器；
其中，所述第二处理器通过I2C总线与所述第二锁相环芯片连接，所述第二锁相环芯片的时钟输入端与所述第三晶振连接，所述第二锁相环芯片的时钟输出端与所述第二可编程控制器的时钟输入端连接；
所述第二处理器用于配置所述第二锁相环芯片输出的时钟信号。
可选的，所述第二可编程控制器还用于接收所述上位机发送的图像参数，并将所述图像参数发送至所述第一可编程控制器；
相应的，所述第一可编程控制器还用于根据所述图像参数调整所述图像传感器采集图像数据的控制参数。
可选的，还包括：接线端子、第三处理器、第一电平转换芯片、第一可配置电源芯片和第二可配置电源芯片；
其中，所述接线端子的输入端连接外部变压器的输出电源，所述接线端子的输出端分别与所述第一电平转换芯片的电源输入端、所述第一可配置电源芯片的电源输入端以及所述第二可配置电源芯片的电源输入端连接；
所述第一可配置电源芯片的控制端通过I2C总线与所述第一可编程控制器连接，所述第一可配置电源芯片的电源输出端与所述第一可编程控制器的可配置电源输入端连接；所述第一可配置电源芯片还用于配置所述第一可配置电源芯片的输出电压；
所述第一电平转换芯片包括：电源输出端与所述第一可编程控制器的固定电源输入端连接的电平转换芯片、电源输出端与所述第三处理器的电源输入端连接的电平转换芯片以及输出端与所述图像传感器的固定电源输入端连接的电平转换芯片；
所述第三处理器通过I2C总线与所述第二可配置电源芯片的控制端连接，所述第二可配置电源芯片的电源输出端与所述图像传感器的可配置电源输入端连接，所述第三处理器用于配置所述第二可配置电源芯片的输出电压。
可选的，还包括：第三可配置电源芯片和第二电平转换芯片；
其中，所述第三可配置电源芯片的电源输入端和所述第二电平转换芯片的电源输入端均与所述上位机的PCIe主机接口连接，所述第三可配置电源芯片的控制端通过I2C总线与所述第二可编程控制器连接，所述第三可配置电源芯片的电源输出端与所述第二可编程控制器的可配置电源输入端连接，所述第二电平转换芯片的电源输出端与所述第二可编程控制器的固定电源输入端连接。
本发明所提供的高速成像与传输系统，包括：镜头，图像传感器，第一时钟模块，第一可编程控制器，光纤传输模块，第二时钟模块和第二可编程控制器；其中，第一可编程控制器利用第一时钟模块对图像传感器进行时序控制、并将图像传感器采集的图像数据转换为与光纤传输模块匹配的图像数据；第二时钟模块与第二可编程控制器连接，第二可编程控制器用于将接收到的图像数据转换为与上位机的接收端匹配的数据。通过第一可编程控制器和第二可编程控制器实现将图像传感器采集的图像数据转换为图像数据进行传输，相较于传统的成像方案中采用千兆以太网的方式进行传输，极大提高了图像数据传输速率，有利于搭配成像帧频更高以及分辨率更高的图像传感器使用，从而适应对成像质量与传输速率更高要求的科学研究等场景的需求。
附图说明
为了更清楚的说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种高速成像与传输系统的结构示意图；
图2为本发明实施例提供的一种第一可编程控制器的软件架构示意图；
图3为本发明实施例提供的一种第二可编程控制器的软件架构示意图；
图4为本发明实施例提供的一种第一时钟模块的结构示意图；
图5为本发明实施例提供的一种第二时钟模块的结构示意图；
图6为本发明实施例提供的一种第一电源模块的结构示意图；
图7为本发明实施例提供的一种第二电源模块的结构示意图；
其中，101为镜头，102为图像传感器，103为第一可编程控制器，104为光纤传输模块，105为第二可编程控制器，106为第一时钟模块，107为第二时钟模块；201为CMOS时序控制模块，202为iSerdes串并转换模块，203为数据解码处理模块，204为第一同步FIFO模块，205为第一MAC/PHY模块；301为第二MAC/PHY模块，302为第二同步FIFO模块，303为PCIe模块，304为图像预处理模块，305为第三同步FIFO模块；401为第一处理器，402为第一锁相环芯片，403为第一晶振，404为第二晶振；501为第三晶振，502为第二锁相环芯片，503为第二处理器；601为接线端子，602为第三处理器，603为第一可配置电源芯片，604为第二可配置电源芯片；701为第三可配置电源芯片，702为第四处理器。
具体实施方式
本发明的核心是提供一种高速成像与传输系统，用于实现相较于现有技术更为迅速的成像与传输，适应对成像质量与传输速率更高要求的科学研究等场景的需求。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的一种高速成像与传输系统的结构示意图。
如图1所示，本发明实施例提供的高速成像与传输系统包括：镜头101，图像传感器102，第一时钟模块106，第一可编程控制器103，光纤传输模块104，第二时钟模块107和第二可编程控制器105；
其中，图像传感器102的第一端与镜头101连接，图像传感器102的第二端与第一可编程控制器103的第一端连接，第一可编程控制器103的第二端与光纤传输模块104的第一端连接，第二时钟模块107分别与图像传感器102和第一可编程控制器103连接，第一可编程控制器103利用第一时钟模块106对图像传感器102进行时序控制、并将图像传感器102采集的图像数据转换为与光纤传输模块104匹配的图像数据；
第二可编程控制器105的第一端与光纤传输模块104的第二端连接，第二可编程控制器105的第二端与上位机的接收端连接，第二时钟模块107与第二可编程控制器105连接，第二可编程控制器105用于将接收到的图像数据转换为与上位机的接收端匹配的数据。
在本发明实施例提供的高速成像与传输系统中，由镜头101，图像传感器102，第一时钟模块106，第一可编程控制器103组成前端子系统，通过镜头101将拍摄的视野聚焦到图像传感器102的芯片上，图像传感器102将镜头101射入的光信号转化为电信号，并且通过自身模数转化器将模拟电信号转化为数字信号；第一可编程控制器103负责对图像传感器102的时序控制以及图像数据的采集与传输控制。光纤传输模块104负责对图像数据的光电转换及传输。由第二时钟模块107和第二可编程控制器105组成后端子系统，第二可编程控制器105将接收到的图像数据转换为与上位机接收端匹配的数据后发送至上位机。
第一可编程控制器103和第二可编程控制器105均可以采用现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)。
图像传感器102可以采用CMOS(Complementary Metal Oxide Semiconductor)传感器。
图2为本发明实施例提供的一种第一可编程控制器103的软件架构示意图；图3为本发明实施例提供的一种第二可编程控制器105的软件架构示意图；图4为本发明实施例提供的一种第一时钟模块106的结构示意图；图5为本发明实施例提供的一种第二时钟模块107的结构示意图。
在图1所示的高速成像与传输系统的架构基础上本发明实施例提供一种利用100Gbs光纤模块传输图像数据，可以实时传输高清、超高帧频(4000fps@1280x720/3500fps@1280x864)的图像数据的高速成像与传输系统架构。其中，图像传感器102采用型号为LUX13HS的CMOS传感器。相应的，光纤传输模块104具体包括与第一可编程控制器103的第二端连接的第一四通道光模块(Quad Small Form-factor Pluggable，QSPF)，与第二可编程控制器105的第一端连接的第二四通道光模块(Quad Small Form-factor Pluggable，QSPF)以及设于第一四通道光模块和第二四通道光模块之间的光纤。第一可编程控制器103和第二可编程控制器105均采用支持四通道、每通道25Gbs(4×25G)带宽的可编程控制器。
对第一可编程控制器103进行编程，实现第一可编程控制器103的软件架构如图2所示，包括CMOS时序控制模块201、iSerdes串并转换模块202、数据解码处理模块203、第一同步FIFO模块204和第一MAC/PHY模块205。其中，CMOS时序控制模块201基于自上位机发送的控制参数，实现给CMOS传感器提供曝光、地址、行使能、读使能等信号，进而使CMOS传感器输出图像数据。iSerdes串并转换模块202实现将CMOS传感器输出的80路串行差分数据转化成80路并行数据。数据解码处理模块203实现将80路并行数据重新排列组合，将原始乱序图像数据处理为规整的图像数据。第一同步FIFO模块204实现同步数据解码处理模块203与第一MAC/PHY模块205的数据，两个模块的时钟频率不一致，即将数据解码模块的数据从本身的时钟域同步到第一MAC/PHY模块205的时钟域。第一MAC/PHY模块205支持4通道传输，每个通道25Gbs带宽，每通道分别传输20路图像数据。则第一可编程控制器103将图像传感器102采集的图像数据转换为与光纤传输模块104匹配的图像数据，具体为：
第一可编程控制器103将自图像传感器102接收的80路串行差分数据转换为80路并行数据；将80路并行数据进行重新排列组合处理，得到处理后的图像数据；将处理后的图像数据进行同步处理后得到与支持四通道传输的传输接口对应的同步数据；将同步数据通过传输接口传输。
相应的，对第二可编程控制器105进行编程，实现第二可编程控制器105的软件架构如图3所示，包括第二MAC/PHY模块301、第二同步FIFO模块302和PCIe模块303。其中，第二MAC/PHY模块301实现对通过第二四通道光模块传输的图像数据的接收，而后通过第二同步FIFO模块302实现第二MAC/PHY模块301输出的数据同步到PCIe模块303的时钟域。PCIe模块303通过DMA机制将同步后的数据上传至上位机。
进一步的，为节约上位机资源且充分利用第二可编程控制器105的资源，在第二可编程控制器105的软件架构中还可以包括设于第二同步FIFO模块302和PCIe模块303之间的图像预处理模块304。则第二可编程控制器105将接收到的图像数据转换为与上位机的接收端匹配的数据，具体为：
第二可编程控制器105将接收到的图像数据进行预处理后，得到预处理后的图像数据，并将预处理后的图像数据转换为PCIe数据后发送至上位机。其中，预处理可以为采用固定噪声校正算法进行处理。
此外，第二可编程控制器105还可以用于接收上位机发送的图像参数，并将图像参数发送至第一可编程控制器103；相应的，第一可编程控制器103还用于根据图像参数调整图像传感器102采集图像数据的控制参数。则如图3所示，在第二可编程控制器105的软件架构中还可以包括设于PCIe模块303和第二MAC/PHY模块301之间的第三同步FIFO模块305，PCIe模块303通过BAR空间读写下发指令，实现上位机对高速成像与传输系统前端子系统时序的控制。具体地，上位机可以通过第二可编程控制器105对第一可编程控制器103发送成像窗口大小设置，第一可编程控制器103根据成像窗口大小设置控制图像传感器102通过镜头101获取图像数据的窗口大小。此外，还可以设置图像传感器102所采集图像数据的帧频和分辨率，灵活性极强。
对此，如图4所示，在本发明实施例提供的高速成像与传输系统中，第一时钟模块106具体包括：第一处理器401、第一锁相环芯片402、第一晶振403和第二晶振404；
其中，第一处理器401的时钟输入端与第一晶振403连接，第一处理器401通过I2C总线与第一锁相环芯片402连接，第一锁相环芯片402的时钟输入端与第二晶振404连接，第一锁相环芯片402的第一时钟输出端与图像传感器102的时钟输入端连接，第一锁相环芯片402的第二时钟输出端与第一可编程控制器103的时钟输入端连接；
第一处理器401用于在上电后配置第一锁相环芯片402输出的时钟信号。
在实际应用中，第一处理器401可以采用复杂可编程逻辑器件(ComplexProgramming logic device，CPLD)。第一晶振403采用50M单端晶振，为CPLD提供时钟。第二晶振404采用24M差分晶振，为第一锁相环芯片402提供基准时钟。CPLD上电后通过I2C总线配置第一锁相环芯片402，使其输出10M/50M/322.266M/133M/133M共5路差分时钟，其中100M与50M作为第一可编程控制器103的常用配置时钟，322.266M作为第一可编程控制器103的光纤接口模块的参考时钟，两路133M分别对应LUX13HS芯片所需的mclkt与mclkb两个时钟信号，为CMOS传感器提供时钟。CMOS传感器内部自带锁相环，锁相环的使能(ctrl信号)与配置(通过SPI总线)由CPLD控制。CMOS传感器输出4路差分时钟(clk0_p/n、clk1_p/n、clk2_p/n、clk3_p/n)，以及80路数据信号，每路时钟对应20路数据信号，4路差分时钟输入到第一可编程控制器103，供第一可编程控制器103使用。
如图5所示，第二时钟模块107具体包括：第三晶振501、第二锁相环芯片502和第二处理器503；
其中，第二处理器503通过I2C总线与第二锁相环芯片502连接，第二锁相环芯片502的时钟输入端与第三晶振501连接，第二锁相环芯片502的时钟输出端与第二可编程控制器105的时钟输入端连接；
第二处理器503用于配置第二锁相环芯片502输出的时钟信号。
在实际应用中，第三晶振501采用24M差分晶振，为第二锁相环芯片502提供基准时钟。第二处理器503可以采用微处理器(MCU)，MCU通过配置第二锁相环芯片502输出100M/50M/322.266M共3路差分时钟，此外，第二可编程控制器105内部PCIe相关模块的时钟可以使用主机端PCIe卡槽提供的100M差分时钟。
图6为本发明实施例提供的一种第一电源模块的结构示意图；图7为本发明实施例提供的一种第二电源模块的结构示意图。
在上述实施例的基础上，为适于实际应用，本发明实施例提供的高速成像与传输系统提供一种针对前端子系统的第一电源模块和针对后端子系统的第二电源模块的具体实施方案。
如图6所示，在本发明实施例提供的高速成像与传输系统中，第一电源模块包括：接线端子601、第三处理器602、第一电平转换芯片、第一可配置电源芯片603和第二可配置电源芯片604；
其中，接线端子601的输入端连接外部变压器的输出电源，接线端子601的输出端分别与第一电平转换芯片的电源输入端、第一可配置电源芯片603的电源输入端以及第二可配置电源芯片604的电源输入端连接；
第一可配置电源芯片603的控制端通过I2C总线与第一可编程控制器103连接，第一可配置电源芯片603的电源输出端与第一可编程控制器103的可配置电源输入端连接；第一可配置电源芯片603还用于配置第一可配置电源芯片603的输出电压；
第一电平转换芯片包括：电源输出端与第一可编程控制器103的固定电源输入端连接的电平转换芯片、电源输出端与第三处理器602的电源输入端连接的电平转换芯片以及输出端与图像传感器102的固定电源输入端连接的电平转换芯片；
第三处理器602通过I2C总线与第二可配置电源芯片604的控制端连接，第二可配置电源芯片604的电源输出端与图像传感器102的可配置电源输入端连接，第三处理器602用于配置第二可配置电源芯片604的输出电压。
在实际应用中，接线端子601可以采用插拔式接线端子601。接线端子601通过连接外部变压器的输出电源或电池，向后端提供12V直流电源。针对本发明上述实施例中第一可编程控制器103所采用的FPGA芯片，第三处理器602可以与第一处理器401为同一处理器(CPLD)，第一电平转换芯片包括分别用于分别将12V输入电源转换为0.9V电源、1.12V电源和1.8V电源供给FPGA芯片的电平转换芯片，以及分别将12V输入电源转换为3.3V电源和5V电源供给CPLD的电平转换芯片，以及将5V输入电源转换为1.2V电源、将3.3V输入电源转换为2.4V电源供给FPGA芯片的电平转换芯片。
第一可配置电源芯片603可以采用型号为SN1701022RSBR的可配置电源芯片，FPGA通过I2C总线配置该芯片使其输出0.8-0.94V的电压供FPGA使用。第二可配置电源芯片604可以采用型号为LTC1660的可配置电源芯片，每片LTC1660芯片可以提供8路电压输出，故需要两片LTC1660芯片才能产生12路偏置电压，CPLD通过I2C总线配置两块LTC1660芯片进而控制12路的电压值，12路偏置电压范围在0.2V-3.3V之间。
如图7所示，第二电源模块包括：第三可配置电源芯片701和第二电平转换芯片；
其中，第三可配置电源芯片701的电源输入端和第二电平转换芯片的电源输入端均与上位机的PCIe主机接口连接，第三可配置电源芯片701的控制端通过I2C总线与第二可编程控制器105连接，第三可配置电源芯片701的电源输出端与第二可编程控制器105的可配置电源输入端连接，第二电平转换芯片的电源输出端与第二可编程控制器105的固定电源输入端连接。
在实际应用中，第三可配置电源芯片701的电源输入端和第二电平转换芯片的电源输入端均与上位机的PCIe主机接口连接以获取12V输入电源。针对本发明上述实施例中第二可编程控制器105所采用的FPGA芯片，第四处理器702和第二处理器503采用同一处理器(微处理器MCU)，第二电平转换芯片包括分别用于分别将12V输入电源转换为0.9V电源、1.12V电源和1.8V电源供给FPGA芯片的电平转换芯片，以及分别将12V输入电源转换为1.8V、3.3V电源和5V电源供给CPLD的电平转换芯片，以及将5V输入电源转换为1.2V电源、将3.3V输入电源转换为2.4V电源供给FPGA芯片的电平转换芯片。
以上对本发明所提供的一种高速成像与传输系统进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (1)

1.一种高速成像与传输系统，其特征在于，包括：镜头，图像传感器，第一时钟模块，第一可编程控制器，光纤传输模块，第二时钟模块和第二可编程控制器；
其中，所述图像传感器的第一端与所述镜头连接，所述图像传感器的第二端与所述第一可编程控制器的第一端连接，所述第一可编程控制器的第二端与所述光纤传输模块的第一端连接，所述第二时钟模块分别与所述图像传感器和所述第一可编程控制器连接，所述第一可编程控制器利用所述第一时钟模块对所述图像传感器进行时序控制、并将所述图像传感器采集的图像数据转换为与所述光纤传输模块匹配的图像数据；
所述第二可编程控制器的第一端与所述光纤传输模块的第二端连接，所述第二可编程控制器的第二端与上位机的接收端连接，所述第二时钟模块与所述第二可编程控制器连接，所述第二可编程控制器用于将接收到的图像数据转换为与所述上位机的接收端匹配的数据；
所述第一可编程控制器和所述第二可编程控制器均具体为FPGA；
所述图像传感器具体为LUX13HS；
相应的，所述光纤传输模块具体包括与所述第一可编程控制器的第二端连接的第一四通道光模块，与所述第二可编程控制器的第一端连接的第二四通道光模块以及设于所述第一四通道光模块和所述第二四通道光模块之间的光纤；
所述第一可编程控制器和所述第二可编程控制器均具体为支持四通道、每通道25Gbs带宽的可编程控制器；
所述第一可编程控制器将所述图像传感器采集的图像数据转换为与所述光纤传输模块匹配的图像数据，具体为：
所述第一可编程控制器将自所述图像传感器接收的80路串行差分数据转换为80路并行数据；将所述80路并行数据进行重新排列组合处理，得到处理后的图像数据；将所述处理后的图像数据进行同步处理后得到与支持四通道传输的传输接口对应的同步数据；将所述同步数据通过所述传输接口传输；
所述第二可编程控制器将接收到的图像数据转换为与所述上位机的接收端匹配的数据，具体为：
所述第二可编程控制器将接收到的图像数据进行预处理后，得到预处理后的图像数据，并将所述预处理后的图像数据转换为PCIe数据后发送至所述上位机；所述预处理具体为采用固定噪声校正算法进行处理；
所述第一时钟模块具体包括：第一处理器、第一锁相环芯片、第一晶振和第二晶振；其中，所述第一处理器的时钟输入端与所述第一晶振连接，所述第一处理器通过I2C总线与所述第一锁相环芯片连接，所述第一锁相环芯片的时钟输入端与所述第二晶振连接，所述第一锁相环芯片的第一时钟输出端与所述图像传感器的时钟输入端连接，所述第一锁相环芯片的第二时钟输出端与所述第一可编程控制器的时钟输入端连接；所述第一处理器用于在上电后配置所述第一锁相环芯片输出的时钟信号；
所述第二时钟模块具体包括：第三晶振、第二锁相环芯片和第二处理器；其中，所述第二处理器通过I2C总线与所述第二锁相环芯片连接，所述第二锁相环芯片的时钟输入端与所述第三晶振连接，所述第二锁相环芯片的时钟输出端与所述第二可编程控制器的时钟输入端连接；所述第二处理器用于配置所述第二锁相环芯片输出的时钟信号；
所述第二可编程控制器还用于接收所述上位机发送的图像参数，并将所述图像参数发送至所述第一可编程控制器；相应的，所述第一可编程控制器还用于根据所述图像参数调整所述图像传感器采集图像数据的控制参数；
还包括：接线端子、第三处理器、第一电平转换芯片、第一可配置电源芯片和第二可配置电源芯片；其中，所述接线端子的输入端连接外部变压器的输出电源，所述接线端子的输出端分别与所述第一电平转换芯片的电源输入端、所述第一可配置电源芯片的电源输入端以及所述第二可配置电源芯片的电源输入端连接；所述第一可配置电源芯片的控制端通过I2C总线与所述第一可编程控制器连接，所述第一可配置电源芯片的电源输出端与所述第一可编程控制器的可配置电源输入端连接；所述第一可配置电源芯片还用于配置所述第一可配置电源芯片的输出电压；所述第一电平转换芯片包括：电源输出端与所述第一可编程控制器的固定电源输入端连接的电平转换芯片、电源输出端与所述第三处理器的电源输入端连接的电平转换芯片以及输出端与所述图像传感器的固定电源输入端连接的电平转换芯片；所述第三处理器通过I2C总线与所述第二可配置电源芯片的控制端连接，所述第二可配置电源芯片的电源输出端与所述图像传感器的可配置电源输入端连接，所述第三处理器用于配置所述第二可配置电源芯片的输出电压；
还包括：第三可配置电源芯片和第二电平转换芯片；其中，所述第三可配置电源芯片的电源输入端和所述第二电平转换芯片的电源输入端均与所述上位机的PCIe主机接口连接，所述第三可配置电源芯片的控制端通过I2C总线与所述第二可编程控制器连接，所述第三可配置电源芯片的电源输出端与所述第二可编程控制器的可配置电源输入端连接，所述第二电平转换芯片的电源输出端与所述第二可编程控制器的固定电源输入端连接。
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