JP5610540B2 - シリアル通信用インターフェース回路及びパラレルシリアル変換回路 - Google Patents

Description

本発明は、シリアル通信用インターフェース回路及びパラレルシリアル変換回路に関し、特に、複数のレーンを備えるパラレルシリアル変換回路から出力されるシリアルデータを、レーン間で同期させるための回路に関する。

近年、インターネットや各種通信ネットワークが普及し、それに伴って通信の際にやりとりされるデータ量が急速に増大している。そのため、通信による情報を処理するルータやサーバ等の通信装置は、膨大な情報量に対応するため、装置を構成する半導体素子や半導体チップ等の半導体装置間、あるいは筐体間で大容量の通信が可能であることが要求されている。

そこで、大容量の通信を実現するために、１チャネルあたりの伝送速度をマルチギガビット相当に高速化した高速シリアル伝送用ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）が実用化されている。このような高速シリアル伝送用ＬＳＩを用いた受信回路には、複数ビットのパラレルデータをシリアルデータに変換するためのパラレルシリアル変換回路が設けられる。

パラレルシリアル変換回路から出力されるシリアルデータの動作周波数は、通信容量の大容量化に伴い、高速化の一途をたどっている。また、データ伝送量の増加に伴い、パラレルシリアル変換回路には、複数のレーンが設けられ、レーン毎に入力されたパラレルデータをシリアルデータに変換して出力する場合がある。このとき、用途によっては、高速なシリアルデータを伝送する際に、複数のシリアル通信レーンから出力されるシリアルデータを同期させることにより、シリアルデータを受信する受信機において、レーン間の再同期に必要とされる複雑な回路の構成を最小限に抑えることができる場合がある。

また、例えば、ＰＣＩ−Ｅｘｐｒｅｓｓ（Peripheral Component Interconnect-Express）等の標準規格では、この複数レーン間のシリアルデータを同期させることが規格によって定められ、レーン間のシリアルデータの出力タイミングを所定のタイミング差以下に収めることが要求されている。

そこで、最近では、例えば、特許文献１に記載された方法を用いてレーン間のシリアルデータを同期させることにより、上述したレーン間同期の要求を満足させることが提案されている。

従来のパラレルシリアル変換回路におけるレーン間同期の方法について、図９を参照して概略的に説明する。図９に示すように、従来のパラレルシリアル変換回路１００は、マルチプレクサ回路１０１Ａ、１０１Ｂ及び１０２、同期回路１０３、クロック分周回路１０４及び１０５で構成される。尚、この例においては、１０ビットのパラレルデータがシリアルデータに変換される。

同期回路１０３は、図示しないＰＬＬ（Phase Locked Loop）等のクロック発生回路から同期信号ｓ１０１及びシリアルクロック信号ｓ１０２を受け取り、クロック信号ｓ１０３、リセット信号ｓ１０４及びクリア信号ｓ１０５を生成する。同期回路１０３は、同期信号ｓ１０１をシリアルクロック信号ｓ１０２によりリタイミングし、リセット信号ｓ１０４として出力すると共に、シリアルクロック信号ｓ１０２をバッファリングしてクロック信号ｓ１０３として出力する。

ここで、シリアルクロック信号ｓ１０２及びクロック信号ｓ１０３は、パラレルシリアル変換回路１００から出力されるシリアルデータと同一の動作周波数であるため、高速である。また、同期信号ｓ１０１及びリセット信号ｓ１０４についても、シリアルクロック信号ｓ１０２に同期するため、シリアルデータと同等の動作速度であり、高速である。

クロック分周回路１０４は、同期回路１０３からクロック信号ｓ１０３及びリセット信号ｓ１０４を受け取り、クロック信号ｓ１０３を２分周した２分周クロック信号ｓ１０６を生成する。クロック分周回路１０５は、クロック分周回路１０４から２分周クロック信号ｓ１０６を受け取ると共に、同期回路１０３からクリア信号ｓ１０５を受け取り、パラレルクロック信号ｓ１０７を生成する。パラレルクロック信号ｓ１０７は、パラレルシリアル変換回路１００に入力されるパラレルデータと同一の動作周波数である。

マルチプレクサ回路１０１Ａは、パラレルシリアル変換回路１００に入力される１０ビットのパラレルデータのうち５ビット分のパラレルデータが入力され、パラレルクロック信号ｓ１０７に基づき所定のビットの信号を選択的に出力する。マルチプレクサ回路１０１Ｂは、マルチプレクサ回路１０１Ａと同様に、パラレルシリアル変換回路１００に入力される１０ビットのパラレルデータのうち５ビット分のパラレルデータが入力され、パラレルクロック信号ｓ１０７に基づき所定のビットの信号を選択的に出力する。また、マルチプレクサ回路１０２は、マルチプレクサ回路１０１Ａ及び１０１Ｂから出力された信号を受け取り、２分周クロック信号ｓ１０６に基づきシリアルデータを出力する。

このように、パラレルシリアル変換回路１００は、入力された１０ビットのパラレルデータをマルチプレクサ回路１０１Ａ、１０１Ｂ及び１０２によりシリアルデータに変換する、所謂１０：１パラレルシリアル変換を行う。

尚、図９においては、１レーン分のパラレルシリアル変換回路を示すが、複数のレーンを設けて使用する場合には、このパラレルシリアル変換回路１００をレーン数だけ並列に並べた構成とする。そして、各々のパラレルシリアル変換回路１００に対して、高速なシリアルクロック信号ｓ１０２及び同期信号ｓ１０１を供給し、各レーンにおいてシリアルクロック信号ｓ１０２で同期信号ｓ１０１をリタイミングして取り込むことにより、クロック分周回路１０４及び１０５を制御し、すべてのレーンにおけるパラレルクロック信号ｓ１０７を同一のタイミングで動作させる。これにより、シリアルデータを出力するすべてのレーンを同期させ、各レーンに入力されたパラレルデータをシリアルデータに変換して同時に伝送することができる。

特表２００８−５０８８３４号公報

しかしながら、従来のパラレルシリアル変換回路におけるレーン間同期の方法においては、シリアルデータを高速化させることが困難であるという問題があった。
これは、各レーンを同期させるための回路が高速なシリアルクロック信号と、このシリアルクロック信号に同期した同期信号により動作するためである。この従来のパラレルシリアル変換回路では、同期信号をシリアルクロック信号によってリタイミングして取り込む必要があるため、高速動作に限界が生じる。

また、このパラレルシリアル変換回路においては、複数のレーンを設けて使用する場合に、クロック発生回路から出力されるシリアルクロック信号及び同期信号が各レーンに対応するパラレルシリアル変換回路に対して分配されるが、同期信号及びシリアルクロック信号を供給するための配線の配線長の差や、クロストーク、素子の製造ばらつき等により、同期信号及びシリアルクロック信号の各レーンへの到達時間（遅延時間）が異なる虞がある。

このとき、各レーンに対応するパラレルシリアル変換回路おいては、同期信号をシリアルクロック信号によってリタイミングして取り込む必要があるため、各レーン間における同期信号及びシリアルクロック信号の遅延差がシリアルクロック信号の１クロック以内でない場合には、各レーンにおいて同期信号をシリアルクロック信号でリタイミングして取り込むことが不可能となり、各レーンを同期させることが困難となる。

そのため、従来のパラレルシリアル変換回路では、レーン数が多くなるに従って遅延時間のばらつきが大きくなるため、レーン数を増加させることが困難となるという問題があった。

さらに、従来のパラレルシリアル変換回路においては、消費電力が増大するという問題があった。これは、クロック発生回路からシリアルクロック信号に同期した同期信号をすべてのレーンに対して分配する際に、同期信号の消失を防ぐためのバッファリングを十分に行う必要があるためであり、このバッファリングが高速動作することにより消費電力が増大するためである。また、クロック発生回路には、同期信号を発生するための回路を追加する必要があるため、さらに消費電力が増大する。

そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、シリアルデータの高速動作限界を向上させると共に、複数のレーンを設けてパラレルシリアル変換を行う場合に同期させるレーン数を容易に増加させることができ、消費電力の低いシリアル通信用インターフェース回路及びパラレルシリアル変換回路を提供することを目的とする。

上記目的を達成するため、本発明は、複数レーンの各々に入力された複数ビットからなるパラレルデータをシリアルデータに変換し、各々のレーンを同期させて前記シリアルデータを出力するシリアル通信用インターフェース回路であって、シリアルデータの出力タイミングを決定するシリアルクロックを生成すると共に、該シリアルクロックを所定の分周比で分周させたパラレルクロックを生成するクロック生成回路と、各々に入力されたパラレルデータのクロックを前記クロック生成回路で生成された前記パラレルクロックに乗せ替える複数のエラスティックストア回路と、前記クロック生成回路で生成された前記シリアルクロック及び前記パラレルクロックに基づき、前記複数のエラスティックストア回路から出力された各々の前記パラレルデータを前記シリアルデータに変換する複数のパラレルシリアル変換回路とからなり、前記パラレルシリアル変換回路は、前記シリアルクロックを所定の分周比で分周させた分周クロックを生成する分周回路と、前記シリアルクロック、前記パラレルクロック及び前記分周クロックに基づき、前記パラレルデータを前記シリアルデータに変換するマルチプレクサ回路と、前記パラレルクロック及び前記分周クロックの位相を比較し、該パラレルクロック及び該分周クロックの位相が一致するか否かを示す位相比較情報を生成する位相比較回路とを備え、前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記分周クロックの位相が前記パラレルクロックの位相と一致するように前記分周クロックをシフトさせることを特徴とする。

そして、本発明によれば、シリアルクロックを所定の分周比で分周させたパラレルクロックを各レーンに分配し、このパラレルクロックと、シリアルクロックを所定の分周比で分周させた分周クロックとの位相を比較することによってレーン間の同期を行うため、レーン間における高速な信号の授受が行われず、シリアルクロックの高速化の影響を受けないので、パラレルシリアル変換により得られるシリアルデータの高速動作限界を向上させることができる。

また、各レーンにおいてレーン間同期のための信号を高速なシリアルクロックによってリタイミングして取り込む必要がないので、パラレルシリアル変換回路のレーン数を容易に増加させることができる。さらに、高速な信号を各レーンに分配する必要がなく、動作速度が遅い低速な信号をバッファリングするので、消費電力を低減させることができる。

上記シリアル通信用インターフェース回路において、前記パラレルクロック及び前記分周クロックの分周比を、パラレルシリアル変換比に基づき同一の分周比に設定することができる。

上記シリアル通信用インターフェース回路において、前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記シリアルクロックの１クロック分だけ前記分周クロックを遅らせるようにシフトさせることができる。これにより、パラレルクロック及び分周クロックの位相を一致させ、レーン間同期を行うことができる。

上記シリアル通信用インターフェース回路において、前記位相比較回路は、前記パラレルクロックを２分周させた２分周クロック及び前記分周クロックの立ち上がりエッジを検出し、検出された前記立ち上がりエッジのタイミングに基づき前記位相比較情報を生成することができる。これにより、パラレルクロック及び分周クロックの位相が異なる場合に、各々の位相が一致するように、分周クロックの位相をシフトさせることができる。

また、本発明は、複数レーンを同期させてシリアルデータを出力するシリアル通信用インターフェース回路に用いられ、複数ビットからなるパラレルデータをシリアルデータに変換するパラレルシリアル変換回路であって、複数レーンの各々から出力されるシリアルデータを同期させるための外部のクロック生成回路から供給された、シリアルデータの出力タイミングを決定するシリアルクロックを所定の分周比で分周させた分周クロックを生成する分周回路と、前記シリアルクロックと、前記外部のクロック生成回路から供給されたパラレルクロックと、前記分周クロックとに基づき、前記パラレルデータを前記シリアルデータに変換するマルチプレクサ回路と、前記パラレルクロック及び前記分周クロックの位相を比較し、該パラレルクロック及び該分周クロックの位相が一致するか否かを示す位相比較情報を生成する位相比較回路とを備え、前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記分周クロックの位相が前記パラレルクロックの位相と一致するように前記分周クロックをシフトさせることを特徴とする。本発明によれば、前記発明と同様に、パラレルシリアル変換により得られるシリアルデータの高速動作限界を向上させることができると共に、パラレルシリアル変換回路のレーン数を容易に増加させることができ、消費電力を低減させることができる。

上記パラレルシリアル変換回路において、前記パラレルクロックを、前記シリアルクロックをパラレルシリアル変換比に基づく分周比で分周させたクロックとし、前記分周クロックの分周比を、前記パラレルクロックと同一の分周比に設定することができる。

以上のように、本発明によれば、シリアルデータの高速動作限界を向上させると共に、複数のレーンを設けてパラレルシリアル変換を行う場合に同期させるレーン数を容易に増加させることができ、消費電力を低減させることが可能になる。

本発明にかかるシリアル通信用インターフェース回路の一実施の形態を示すブロック図である。 シリアル通信用インターフェース回路の構成の一例を示すブロック図である。 マルチプレクサ回路の構成の一例を示すブロック図である。 クロック分周回路の構成の一例を示すブロック図である。 位相比較回路の構成の一例を示すブロック図である。 パラレルクロック及び分周クロックの位相が一致する場合のシリアル通信用インターフェース回路の動作について説明するためのタイミングチャートである。 パラレルクロック及び分周クロックの位相が異なる場合のシリアル通信用インターフェース回路の動作について説明するためのタイミングチャートである。 クロック分周回路及び位相比較回路の動作について説明するためのタイミングチャートである。 従来のパラレルシリアル変換回路の構成の一例を示すブロック図である。

次に、本発明を実施するための形態について、図面を参照しながら詳細に説明する。

図１は、本発明にかかるシリアル通信用インターフェース回路の一実施の形態を示し、このシリアル通信用インターフェース回路１は、入力された複数ビットからなるパラレルデータをシリアルデータに変換するパラレルシリアル変換を行う複数の変換部２、２、・・・と、シリアルクロックｓ１及びパラレルクロックｓ２を生成し、各変換部２に対して分配して供給するクロック生成回路３とで構成される。変換部２、２、・・・は、パラレルシリアル変換を行うレーン数に対応して並列に配置されて設けられる。尚、図１は、変換部２として４つの変換部２Ａ〜２Ｄが設けられ、各々の変換部２Ａ〜２Ｄにおいて４ビットのパラレルデータをシリアルデータに変換する、所謂４：１パラレルシリアル変換を行う場合の一例を示す。

シリアル通信用インターフェース回路１の構成の一例について、図２を参照して詳細に説明する。尚、図２においては、説明を容易とするため、シリアル通信用インターフェース回路１に対して１つの変換部２が設けられた場合を例にとって説明する。シリアル通信用インターフェース回路１は、図２に示すように、変換部２及びクロック生成回路３で構成される。

変換部２は、エラスティックストア（ＥＳ）回路１１及びパラレルシリアル変換回路１２で構成され、クロック生成回路３は、ＰＬＬ回路３１及びクロック分周回路３２で構成される。

ＰＬＬ回路３１は、シリアルデータｄ２のタイミングを決定するためのシリアルクロックｓ１を生成する。クロック分周回路３２は、ＰＬＬ回路３１で生成されたシリアルクロックｓ１を、所定のパラレルシリアル変換比に応じた分周比でクロック分周を行い、パラレルデータのタイミングを決定するためのパラレルクロックｓ２を生成する。例えば、パラレルシリアル変換比が４：１である場合、クロック分周回路３２は、シリアルクロックｓ１を４分周させたパラレルクロックｓ２を生成する。

ＥＳ回路１１は、外部から供給された４ビットのパラレルデータを書き込むと共に、クロック生成回路３のクロック分周回路３２で生成されたパラレルクロックｓ２を、書き込まれたパラレルデータを読み出すための読み出しクロックとして使用し、パラレルデータのクロックをパラレルシリアル変換回路１２で使用するパラレルクロックｓ２に乗せ替えてパラレルデータｄ１₁〜ｄ１₄を出力する。

パラレルシリアル変換回路１２は、マルチプレクサ（ＭＵＸ）回路２１、クロック分周回路２２及び位相比較回路２３で構成される。クロック分周回路２２は、クロック生成回路３のＰＬＬ回路３１で生成されたシリアルクロックｓ１を、所定のパラレルシリアル変換比に応じた分周比でクロック分周を行い、分周クロックｓ３を生成する。例えば、パラレルシリアル変換比が４：１である場合、クロック分周回路２２は、シリアルクロックｓ１を４分周させた分周クロックｓ３を生成する。

また、クロック分周回路２２は、後述する位相比較回路２３で生成される位相比較情報ｓ４に基づき、分周クロックｓ３の位相をシリアルクロックｓ１の１クロック分の周期単位で位相シフトさせ、分周クロックｓ３の位相がパラレルクロックｓ２の位相に一致するように分周クロックｓ３の位相を補正する。

位相比較回路２３は、クロック生成回路３のクロック分周回路３２で生成されたパラレルクロックｓ２と、クロック分周回路２２で生成された分周クロックｓ３との位相を比較し、パラレルクロックｓ２及び分周クロックｓ３の位相が一致するか否かを示す比較結果に応じた位相比較情報ｓ４を生成する。位相比較情報ｓ４は、例えば、パラレルクロックｓ２及び分周クロックｓ３の位相が一致する場合に信号レベルがローレベル（以下、「Ｌ」レベルとする）となり、位相が異なる場合にハイレベル（以下、「Ｈ」レベルとする）となる信号である。

ＭＵＸ回路２１は、ＰＬＬ回路３１で生成されたシリアルクロックｓ１と、クロック分周回路３２で生成されたパラレルクロックｓ２と、クロック分周回路２２で生成された分周クロックｓ３とに基づき、ＥＳ回路１１から出力されたパラレルデータｄ１₁〜ｄ１₄を所定のパラレルシリアル変換比で多重化することによりパラレルシリアル変換を行い、シリアルデータｄ₂を生成する。この例では、パラレルシリアル変換比が４：１であるため、生成されるシリアルデータｄ₂の周期は、パラレルデータｄ１₁〜ｄ１₄の周期の１／４となる。

次に、ＭＵＸ回路２１、クロック分周回路２２及び位相比較回路２３の構成の一例について、図３〜図５を参照して詳細に説明する。

ＭＵＸ回路２１は、図３に示すように、ＤＦＦ（D-Flip Flop）４１〜４４、セレクタ回路４５及びＡＮＤ回路４６で構成される。この例では、入力信号と出力信号との比が４：１となる場合を示し、入力信号として、４ビットのパラレルデータｄ１₁〜ｄ１₄が入力される。

ＤＦＦ４１₁〜４１₄は、入力された各々のパラレルデータｄ１₁〜ｄ１₄をパラレルクロックｓ２で取り込み、パラレルクロックｓ２の１クロック分だけ遅延させた状態でデータｄ１１₁〜ｄ１１₄を出力する。出力されたデータｄ１１₁〜ｄ１１₃は各々、セレクタ回路４５₃、４５₂、４５₁に供給され、データｄ１１₄は、ＤＦＦ４２₁に供給される。

ＤＦＦ４２₁は、シフトレジスタとして動作し、入力されたデータｄ１１₄をシリアルクロックｓ１で取り込み、シリアルクロックｓ１の１クロック分だけ遅延（シフト）させたデータｄ１２₁をセレクタ回路４５₁に対して出力する。

セレクタ回路４５₁は、後述するタイミングパルスｓ１１に基づき、入力された２つのデータｄ１１₃及びｄ１２₁のいずれかを選択し、ＤＦＦ４２₂に対して出力する。この例では、タイミングパルスｓ１１の信号レベルが「Ｈ」レベルである場合に、データｄ１１₃が選択され、信号レベルが「Ｌ」レベルである場合に、データｄ１２₁が選択される。このセレクタ回路４５₁の動作により、入力されたパラレルデータｄ１₃及びｄ１₄がシリアル化される。

ＤＦＦ４２₂は、ＤＦＦ４２₁と同様にシフトレジスタとして動作し、セレクタ回路４５₁から供給されたデータをシリアルクロックｓ１で取り込み、シリアルクロックｓ１の１クロック分だけ遅延（シフト）させたデータｄ１２₂をセレクタ回路４５₂に対して出力する。

セレクタ回路４５₂は、タイミングパルスｓ１１に基づき、入力された２つのデータｄ１１₂及びｄ１２₂のいずれかを選択し、ＤＦＦ４２₃に対して出力する。この例では、タイミングパルスｓ１１の信号レベルが「Ｈ」レベルである場合に、データｄ１１₂が選択され、信号レベルが「Ｌ」レベルである場合に、データｄ１２₂が選択される。このセレクタ回路４５₂の動作により、入力されたパラレルデータｄ１₂〜ｄ１₄がシリアル化される。

ＤＦＦ４２₃は、ＤＦＦ４２₁及び４２₂と同様にシフトレジスタとして動作し、セレクタ回路４５₂から供給されたデータをシリアルクロックｓ１で取り込み、シリアルクロックｓ１の１クロック分だけ遅延（シフト）させたデータｄ１２₃をセレクタ回路４５₃に対して出力する。

セレクタ回路４５₃は、タイミングパルスｓ１１に基づき、入力された２つのデータｄ１１₁及びｄ１２₃のいずれかを選択し、ＤＦＦ４２₄に対して出力する。この例では、タイミングパルスｓ１１の信号レベルが「Ｈ」レベルである場合に、データｄ１１₁が選択され、信号レベルが「Ｌ」レベルである場合に、データｄ１２₃が選択される。このセレクタ回路４５₃の動作により、入力されたパラレルデータｄ１₁〜ｄ１₄がシリアル化される。

ＤＦＦ４２₄は、ＤＦＦ４２₁〜４２₃と同様にシフトレジスタとして動作し、セレクタ回路４５₃から供給されたデータをシリアルクロックｓ１で取り込み、シリアルクロックｓ１の１クロック分だけ遅延（シフト）させたシリアルデータｄ２を出力する。

ＤＦＦ４３、４４、及びＡＮＤ回路４６は、上述したセレクタ回路４５₁〜４５₃を制御するためのタイミングパルスｓ１１を生成する回路を構成する。ＤＦＦ４３は、入力された分周クロックｓ３をシリアルクロックｓ１で取り込み、シリアルクロックｓ１の１クロック分だけ遅延させた状態で信号をＤＦＦ４４及びＡＮＤ回路４６に対して出力する。

ＤＦＦ４４は、ＤＦＦ４３から供給された信号をシリアルクロックｓ１で取り込み、シリアルクロックｓ１の１クロック分だけ遅延させた状態で信号をＡＮＤ回路４６に対して出力する。ＡＮＤ回路４６は、ＤＦＦ４３から供給された信号と、ＤＦＦ４４から供給された信号の反転信号との論理積をとることによってタイミングパルスｓ１１を生成し、セレクタ回路４５₁〜４５₃に対して出力する。

このように、ＭＵＸ回路２１は、分周クロックｓ３及びシリアルクロックｓ１に基づき、タイミングパルスｓ１１を生成し、生成されたタイミングパルスｓ１１でセレクタ回路４５₁〜４５₃を制御する。これにより、シリアルクロックｓ１の４回に１回のタイミングで、入力されたパラレルデータｄ１₁〜ｄ１₄を順次選択してＤＦＦ４２₁〜４２₄にデータを取り込み、パラレルデータｄ１₁〜ｄ１₄をシリアルデータｄ２に変換することができる。

クロック分周回路２２は、図４に示すように、シフトレジスタ５１及び５２、インバータ回路５３、ＡＮＤ回路５４で構成される。クロック分周回路２２は、シフトレジスタ５１及びシフトレジスタ５２が直列に接続され、シフトレジスタ５２の出力が分周クロックｓ３として出力されると共に、インバータ回路５３を介してシフトレジスタ５１に入力される。また、シフトレジスタ５１及びシフトレジスタ５２のクロック入力には、ＡＮＤ回路５４により、シリアルクロックｓ１と位相比較情報ｓ４の反転信号との論理積をとった信号が入力される。

クロック分周回路２２では、使用するシフトレジスタの数に応じて分周比が決定され、具体的には、１つのシフトレジスタにつき、シフトレジスタのクロック入力への入力信号の２倍の周期を有する信号が出力される。この例では、２つのシフトレジスタ５１及び５２を使用するため、各シフトレジスタのクロック入力への入力信号の４倍の周期を有する信号が出力される。すなわち、クロック分周回路２２は、シリアルクロックｓ１と位相比較情報ｓ４の反転信号との論理積をとった信号を４分周した分周クロックｓ３を出力する。

ここで、パラレルクロックｓ２及び分周クロックｓ３の位相が一致する場合には、位相比較情報ｓ４の信号レベルが常に「Ｌ」レベルとなるので、シフトレジスタ５１及び５２のクロック入力への入力信号は、シリアルクロックｓ１と同一の信号となり、分周クロックｓ３は、シリアルクロックｓ１を４分周した信号となる。

一方、パラレルクロックｓ２及び分周クロックｓ３の位相が異なる場合には、位相比較情報ｓ４の信号レベルが「Ｈ」レベルとなるタイミングが発生する。このタイミングにおいては、ＡＮＤ回路５４でシリアルクロックｓ１と位相比較情報ｓ４の反転信号との論理積をとることにより、シリアルクロックｓ１の１クロック分が位相比較情報ｓ４によりマスクされ、シフトレジスタ５１及び５２のクロック入力に対してシリアルクロックｓ１が供給されない。そのため、分周クロックｓ３の位相は、シリアルクロックｓ１の１クロック分だけ遅れることになる。

このように、クロック分周回路２２は、位相比較情報ｓ４に基づき、パラレルクロックｓ２及び分周クロックｓ３の位相が異なる場合に分周クロックｓ３の位相をシフトさせ、分周クロックｓ３の位相をパラレルクロックｓ２に一致させる動作を行う。

位相比較回路２３は、図５に示すように、ＤＦＦ６１〜６５、インバータ回路６６及び６７、ＡＮＤ回路６８〜７０で構成される。位相比較回路２３は、ＤＦＦ６１及びインバータ回路６６により、ＤＦＦ６１のクロック入力に入力されるパラレルクロックｓ２を２分周したクロックｓ３１を生成する。そして、ＤＦＦ６２及びＡＮＤ回路６８により、クロックｓ３１の立ち上がりエッジを検出し、検出結果を示す信号ｓ３２を生成する。また、位相比較回路２３は、ＤＦＦ６３及びＡＮＤ回路６９により、分周クロックｓ３の立ち上がりエッジを検出し、検出結果を示す信号ｓ３３を生成する。

次に、生成された信号ｓ３２と信号ｓ３３の反転信号とがＡＮＤ回路７０に入力される。ＡＮＤ回路７０は、入力された信号ｓ３２及び信号ｓ３３の反転信号の論理積をとり、信号ｓ３４を生成する。ここで、パラレルクロックｓ２及び分周クロックｓ３の立ち上がりエッジが同一である場合には、信号ｓ３４の信号レベルが常に「Ｌ」レベルとなる。一方、パラレルクロックｓ２及び分周クロックｓ３の立ち上がりエッジが異なる場合には、信号ｓ３４の信号レベルが「Ｈ」レベルとなる。

ＡＮＤ回路７０から出力された信号ｓ３４は、ＤＦＦ６４及び６５を介してタイミング調整が行われ、位相比較情報ｓ４として出力される。このようにして、位相比較回路２３は、入力されたパラレルクロックｓ２及び分周クロックｓ３の位相を比較し、比較結果を示す位相比較情報ｓ４を生成する。

尚、位相比較回路２３に入力されるシリアルクロックｓ１、パラレルクロックｓ２及び分周クロックｓ３は、必ずしも同期している必要はなく、場合によっては、ＤＦＦを用いてパラレルクロックｓ２をシリアルクロックｓ１で２回取り込む等により同期させるように処理を行えばよい。すなわち、シリアルクロックｓ１、パラレルクロックｓ２及び分周クロックｓ３のタイミングを気にする必要がないため、タイミング設計を容易に行うことができる。

次に、上記構成を有するシリアル通信用インターフェース回路１の動作について説明する。図２に示すように、ＰＬＬ回路３１は、シリアルクロックｓ１を生成する。生成されたシリアルクロックｓ１は、クロック分周回路３２及びパラレルシリアル変換回路１２に供給される。尚、シリアル通信用インターフェース回路１に複数のレーンが設けられる場合、ＰＬＬ回路３１で生成されたシリアルクロックｓ１は、すべてのレーンに対応するパラレルシリアル変換回路１２に対して分配される。

クロック分周回路３２は、ＰＬＬ回路３１から供給されたシリアルクロックｓ１を、所定のパラレルシリアル変換比（この例では、４：１）に応じた分周比でクロック分周を行い、シリアルクロックｓ１の立ち上がりエッジに同期して４分周させたパラレルクロックｓ２を生成する。生成されたパラレルクロックｓ２は、ＥＳ回路１１及びパラレルシリアル変換回路１２に供給される。尚、シリアル通信用インターフェース回路１に複数のレーンが設けられる場合、クロック分周回路３２で生成されたパラレルクロックｓ２は、シリアルクロックｓ１と同様に、すべてのレーンに対応するＥＳ回路１１及びパラレルシリアル変換回路１２に対して分配される。

一方、ＥＳ回路１１には、外部から供給されたパラレルデータが供給される。ＥＳ回路１１は、パラレルデータのクロックをクロック分周回路３２から供給されたパラレルクロックｓ２に乗せ替え、パラレルデータｄ１₁〜ｄ１₄を出力する。パラレルデータｄ１₁〜ｄ１₄は、パラレルシリアル変換回路１２に供給される。

パラレルシリアル変換回路１２に供給されたシリアルクロックｓ１は、ＭＵＸ回路２１、クロック分周回路２２及び位相比較回路２３に供給され、パラレルクロックｓ２は、ＭＵＸ回路２１及び位相比較回路２３に供給される。

クロック分周回路２２は、ＰＬＬ回路３１から供給されたシリアルクロックｓ１を、所定のパラレルシリアル変換比（この例では、４：１）に応じた分周比でクロック分周を行い、シリアルクロックｓ１の立ち上がりエッジに同期して４分周させた分周クロックｓ３を生成する。尚、パラレルクロックｓ２及び分周クロックｓ３は、同一の周期である必要があるため、クロック分周回路３２及びクロック分周回路２２は、同一の分周比でクロック分周を行う必要がある。生成された分周クロックｓ３は、ＭＵＸ回路２１及び位相比較回路２３に供給される。

また、クロック分周回路２２は、位相比較回路２３から位相比較情報ｓ４を受け取り、この位相比較情報ｓ４がパラレルクロックｓ２及び分周クロックｓ３の位相が異なることを示す場合に、分周クロックｓ３の位相をシリアルクロックｓ１の１クロック分の周期単位でシフトさせ、分周クロックｓ３の位相がシリアルクロックｓ１の位相に一致するように分周クロックｓ３の位相を補正する。そして、補正された分周クロックｓ３は、ＭＵＸ回路２１及び位相比較回路２３に供給される。

位相比較回路２３は、クロック分周回路３２から供給されたパラレルクロックｓ２と、クロック分周回路２２から供給された分周クロックｓ３との位相を比較し、位相比較情報ｓ４を生成する。生成された位相比較情報ｓ４は、クロック分周回路２２に供給される。

ＭＵＸ回路２１は、ＰＬＬ回路３１から供給されたシリアルクロックｓ１と、クロック分周回路３２から供給されたパラレルクロックｓ２と、クロック分周回路２２から供給された分周クロックｓ３とに基づき、ＥＳ回路１１から出力されたパラレルデータｄ１₁〜ｄ１₄をシリアル化し、シリアルデータｄ２を生成する。

ここで、シリアル通信用インターフェース回路１に複数のレーンが設けられる場合には、各レーンに設けられたパラレルシリアル変換回路１２に対して同一のタイミングでシリアルクロックｓ１及びパラレルクロックｓ２が分配されるため、ＭＵＸ回路２１に対して同一のタイミングでシリアルクロックｓ１、パラレルクロックｓ２及び分周クロックｓ３が供給される。従って、各レーンで生成されるシリアルデータｄ２は、同一のタイミングで出力される。

具体的には、例えば、所定のレーンに対するパラレルデータｄ１₁〜ｄ１₄としてのデータＡ０〜Ａ３と、異なるレーンに対するパラレルデータｄ１₁〜ｄ１₄としてのデータＡ０’〜Ａ３’とが、各々のＭＵＸ回路２１に対して同時に入力された場合、所定のレーンに設けられたＭＵＸ回路２１からシリアルデータｄ２としてデータ「Ａ０→Ａ１→Ａ２→Ａ３」が出力され、異なるレーンに設けられたＭＵＸ回路２１からシリアルデータｄ２としてデータ「Ａ０’→Ａ１’→Ａ２’→Ａ３’」が出力される。

このとき、レーン間で同期がとれている場合には、所定のレーンにおけるデータ「Ａ０」と異なるレーンにおけるデータ「Ａ０’」とが略々同一のタイミング（各レーン間の差がシリアルクロックｓ１の１クロック以内）で出力される。以下、同様にして、データ「Ａ１」及び「Ａ１’」、データ「Ａ２」及び「Ａ２’」、データ「Ａ３」及び「Ａ３’」についても、略々同一のタイミングで出力される。

次に、シリアル通信用インターフェース回路１の具体的な動作について、図６〜図８に示すタイミングチャートを参照して説明する。ここでは、４ビットのパラレルデータとして、データ「Ａ０」〜「Ａ３」、データ「Ｂ０」〜「Ｂ３」、及びデータ「Ｃ０」〜「Ｃ３」がシリアル通信用インターフェース回路１に順次入力される場合を例にとって説明する。

まず、パラレルクロックｓ２及び分周クロックｓ３の位相が一致する場合の動作について、図６を参照して説明する。

外部からシリアル通信用インターフェース回路１に対して供給されたパラレルデータは、図２に示すＥＳ回路１１において、クロックがパラレルクロックｓ２に乗せ替えられ、パラレルデータｄ１₁〜ｄ１₄がパラレルクロックｓ２に同期して順次出力される。具体的には、例えば、パラレルデータｄ１₁〜ｄ１₄としてのデータ「Ａ０」〜「Ａ３」がパラレルクロックｓ２の立ち上がりのタイミングである時点ｔ１でＥＳ回路１１から出力され、データ「Ｂ０」〜「Ｂ３」及び「Ｃ０」〜「Ｃ３」が時点ｔ２及びｔ６で出力される。

次に、ＥＳ回路１１から出力されたパラレルデータｄ１₁〜ｄ１₄は、図３に示すＭＵＸ回路２１のＤＦＦ４１₁〜４１₄に供給され、パラレルクロックｓ２の１クロック分だけ遅延された状態でデータｄ１１₁〜ｄ１１₄として出力される。具体的には、例えば、データｄ１１₁〜ｄ１１₄としてのデータ「Ａ０」〜「Ａ３」が時点ｔ１からパラレルクロックｓ２の１クロック分だけ遅延した時点ｔ２でＤＦＦ４１₁〜４１₄から出力され、データ「Ｂ０」〜「Ｂ３」及び「Ｃ０」〜「Ｃ３」が時点ｔ６及びｔ１０で出力される。

ＤＦＦ４１₄から出力されたデータｄ１１₄は、ＤＦＦ４２₁に供給され、シリアルクロックｓ１の１クロック分だけ遅延された状態でデータｄ１２₁として出力される。
具体的には、例えば、データｄ１２₁としてのデータ「Ａ３」が時点ｔ２からシリアルクロックｓ１の１クロック分だけ遅延した時点ｔ３でＤＦＦ４２₁から出力され、データ「Ｂ３」及び「Ｃ３」が時点ｔ７及びｔ１１で出力される。

次に、ＤＦＦ４２₁から出力されたデータｄ１２₁は、データｄ１１₃と共にセレクタ回路４５₁に供給され、タイミングパルスｓ１１の信号レベルに応じていずれかのデータが選択されて出力される。そして、セレクタ回路４５₁により選択されたデータは、ＤＦＦ４２₂に供給され、シリアルクロックｓ１の１クロック分だけ遅延された状態でデータｄ１２₂として出力される。

ここで、タイミングパルスｓ１１は、ＤＦＦ４３により分周クロックｓ３をシリアルクロックｓ１の１クロック分だけ遅延させたクロックの立ち上がりエッジを検出した信号である。一方、図６に示す例では、パラレルクロックｓ２及び分周クロックｓ３の位相が一致するため、位相比較情報ｓ４の信号レベルが常に「Ｌ」レベルとなり、分周クロックｓ３の位相をシフトさせる処理は行われない。従って、タイミングパルスｓ１１は、時点ｔ３、ｔ７及びｔ１１で信号レベルが「Ｈ」レベルとなる。

すなわち、セレクタ回路４５₁では、タイミングパルスｓ１１の信号レベルが「Ｈ」レベルとなる時点ｔ３、ｔ７及びｔ１１でデータｄ１１₃が選択され、信号レベルが「Ｌ」レベルとなる時点ｔ４、ｔ８及びｔ１２でデータｄ１２₁が選択される。従って、ＤＦＦ４２₂から出力されるデータｄ１２₂としては、時点ｔ４及びｔ５でデータ「Ａ２」及び「Ａ３」が出力され、時点ｔ８及びｔ９でデータ「Ｂ２」及び「Ｂ３」が出力され、時点ｔ１２及びｔ１３でデータ「Ｃ２」及び「Ｃ３」が出力される。

次に、ＤＦＦ４２₂から出力されたデータｄ１２₂は、データｄ１１₂と共にセレクタ回路４５₂に供給され、タイミングパルスｓ１１の信号レベルに応じていずれかのデータが選択されて出力される。そして、セレクタ回路４５₂により選択されたデータは、ＤＦＦ４２₃に供給され、シリアルクロックｓ１の１クロック分だけ遅延された状態でデータｄ１２₃として出力される。

すなわち、セレクタ回路４５₂では、タイミングパルスｓ１１の信号レベルが「Ｈ」レベルとなる時点ｔ３、ｔ７及びｔ１１でデータｄ１１₂が選択され、信号レベルが「Ｌ」レベルとなる時点ｔ４、ｔ８及びｔ１２でデータｄ１２₂が選択される。従って、ＤＦＦ４２₃から出力されるデータｄ１２₃としては、時点ｔ４〜ｔ６でデータ「Ａ１」〜「Ａ３」が出力され、時点ｔ８〜ｔ１０でデータ「Ｂ１」〜「Ｂ３」が出力され、時点ｔ１２〜ｔ１４でデータ「Ｃ１」〜「Ｃ３」が出力される。

次に、ＤＦＦ４２₃から出力されたデータｄ１２₃は、データｄ１１₁と共にセレクタ回路４５₃に供給され、タイミングパルスｓ１１の信号レベルに応じていずれかのデータが選択されて出力される。そして、セレクタ回路４５₃により選択されたデータは、ＤＦＦ４２₄に供給され、シリアルクロックｓ１の１クロック分だけ遅延された状態でシリアルデータｄ２として出力される。

すなわち、セレクタ回路４５₃では、タイミングパルスｓ１１の信号レベルが「Ｈ」レベルとなる時点ｔ３、ｔ７及びｔ１１でデータｄ１１₁が選択され、信号レベルが「Ｌ」レベルとなる時点ｔ４、ｔ８及びｔ１２でデータｄ１２₃が選択される。従って、ＤＦＦ４２₄から出力されるシリアルデータｄ２としては、時点ｔ４〜ｔ７でデータ「Ａ０」〜「Ａ３」が出力され、時点ｔ８〜ｔ１１でデータ「Ｂ０」〜「Ｂ３」が出力され、時点ｔ１２〜ｔ１５でデータ「Ｃ０」〜「Ｃ３」が出力される。

このようにして、パラレルクロックｓ２に同期して立ち上がりエッジで出力されたパラレルデータｄ１₁〜ｄ１₄は、シリアルデータｄ２に変換され、シリアルクロックｓ１に同期して立ち上がりエッジで出力される。このとき、シリアルデータｄ２の周期は、パラレルデータｄ１₁〜ｄ１₄の周期の１／４となる。

次に、パラレルクロックｓ２及び分周クロックｓ３の位相が異なる場合の動作について、図７を参照して説明する。尚、図６と共通する部分については、説明が煩雑となるのを防ぐため、詳細な説明を省略する。

外部からシリアル通信用インターフェース回路１に対して供給されたパラレルデータは、ＥＳ回路１１に供給され、パラレルクロックｓ２に同期したパラレルデータｄ１₁〜ｄ１₄としてのデータ「Ａ０」〜「Ａ３」、データ「Ｂ０」〜「Ｂ３」及びデータ「Ｃ０」〜「Ｃ３」が時点ｔ１、ｔ２及びｔ６で出力される。

次に、ＥＳ回路１１から出力されたパラレルデータｄ１₁〜ｄ１₄は、ＤＦＦ４１₁〜４１₄に供給され、パラレルクロックｓ２の１クロック分だけ遅延された状態でデータｄ１１₁〜ｄ１１₄としてのデータ「Ａ０」〜「Ａ３」、データ「Ｂ０」〜「Ｂ３」及びデータ「Ｃ０」〜「Ｃ３」が時点ｔ２、ｔ６及びｔ１０で出力される。

ＤＦＦ４１₄から出力されたデータｄ１１₄は、ＤＦＦ４２₁に供給され、シリアルクロックｓ１の１クロック分だけ遅延された状態でデータｄ１２₁としてのデータ「Ａ３」、「Ｂ３」及び「Ｃ３」が時点ｔ３、ｔ７及びｔ１１で出力される。

次に、ＤＦＦ４２₁から出力されたデータｄ１２₁は、データｄ１１₃と共にセレクタ回路４５₁に供給され、タイミングパルスｓ１１に基づきデータが選択されて出力される。そして、セレクタ回路４５₁により選択されたデータは、ＤＦＦ４２₂に供給され、シリアルクロックｓ１の１クロック分だけ遅延された状態でデータｄ１２₂として出力される。

ここで、この例では、分周クロックｓ３の位相がパラレルクロックｓ２の位相と異なるため、位相比較情報ｓ４の信号レベルが「Ｈ」レベルとなるタイミングが発生する（時点ｔ１６）。これにより、クロック分周回路２２に供給されるシリアルクロックｓ１が１クロック分だけマスクされるため、分周クロックｓ３の位相がシリアルクロックｓ１の１クロック分だけシフトする。図７に示す例において、分周クロックｓ３は、位相比較情報ｓ４に基づき、点線で示す時点ｔ５から実線で示す時点ｔ６にシフトする。

尚、この分周クロックｓ３の位相のシフト動作は、パラレルクロックｓ２及び分周クロックｓ３の立ち上がりエッジが一致するまで繰り返し行われる。これにより、各レーンに対して同時に入力されたパラレルデータｄ１₁〜ｄ１₄は、同一のタイミングでシリアルデータｄ２として出力することができる。

また、タイミングパルスｓ１１の位相は、分周クロックｓ３の位相がシフトすることによって同様にシフトするため、タイミングパルスｓ１１は、時点ｔ２、ｔ７及びｔ１１で信号レベルが「Ｈ」レベルとなる。

すなわち、セレクタ回路４５₁では、タイミングパルスｓ１１の信号レベルが「Ｈ」レベルとなる時点ｔ２、ｔ７及びｔ１１でデータｄ１１₃が選択され、信号レベルが「Ｌ」レベルとなる時点ｔ３、ｔ８及びｔ１２でデータｄ１２₁が選択される。従って、ＤＦＦ４２₂から出力されるデータｄ１２₂としては、時点ｔ３及びｔ４でデータ「Ａ２」及び「Ａ３」が出力され、時点ｔ８及びｔ９でデータ「Ｂ２」及び「Ｂ３」が出力され、時点ｔ１２及びｔ１３でデータ「Ｃ２」及び「Ｃ３」が出力される。

以下、図６の例と同様にして、セレクタ回路４５₂及びセレクタ回路４５₃においてデータが選択され、ＤＦＦ４２₃から出力されるデータｄ１２₃として、時点ｔ３〜ｔ５でデータ「Ａ１」〜「Ａ３」が出力され、時点ｔ８〜ｔ１０でデータ「Ｂ１」〜「Ｂ３」が出力され、時点ｔ１２〜ｔ１４でデータ「Ｃ１」〜「Ｃ３」が出力される。

また、ＤＦＦ４２₄から出力されるシリアルデータｄ２として、時点ｔ３〜ｔ６でデータ「Ａ０」〜「Ａ３」が出力され、時点ｔ８〜ｔ１１でデータ「Ｂ０」〜「Ｂ３」が出力され、時点ｔ１２〜ｔ１５でデータ「Ｃ０」〜「Ｃ３」が出力される。

ここで、図６及び図７の例を比較した場合、パラレルデータｄ１₁〜ｄ１₄は、ＭＵＸ回路２１に対して同時に入力されているが、シリアルデータｄ２の出力するタイミングについて、データ「Ａ０」〜「Ａ３」のタイミングがずれている。しかしながら、本実施の形態のように、パラレルクロックｓ２及び分周クロックｓ３の位相の比較結果に基づいて、分周クロックｓ３の位相をシフトさせることにより、データ「Ｂ０」〜「Ｃ３」の出力タイミングは、図６及び図７において一致させることができる。

このように、シリアルクロックｓ１を分周した低速なパラレルクロックｓ２を各レーンに分配することにより、すべてのレーンにおいて、シリアルデータｄ２のレーン間同期を実現することが可能になる。

次に、クロック分周回路２２及び位相比較回路２３の動作について、図８に示すタイミングチャートを参照して説明する。図８の例は、パラレルクロックｓ２及び分周クロックｓ３の位相が異なる場合を示す。

位相比較回路２３では、まず、図５に示すように、パラレルクロックｓ２を２分周したクロックｓ３１が生成され、生成されたクロックｓ３１の立ち上がりエッジを検出した信号ｓ３２と、分周クロックｓ３の立ち上がりエッジを検出した信号ｓ３３とが生成される。そして、生成された信号ｓ３２及びｓ３３が比較され（信号ｓ３４）、比較結果を示す位相比較情報ｓ４が生成される。

図８に示す例では、初期状態において、パラレルクロックｓ２及び分周クロックｓ３の位相が異なるため、位相比較回路２３から出力される位相比較情報ｓ４の信号レベルが「Ｈ」レベルとなる。

尚、図５に示すＤＦＦ６５において、信号ｓ３４をシリアルクロックｓ１の１クロック分だけ遅延させた信号を、シリアルクロックｓ１の反転クロックでリタイミングするのは、クロック分周回路２２においてシリアルクロックｓ１をマスクする際に、グリッジ等が生じるのを防止するためである。

クロック分周回路２２では、図４に示すように、シリアルクロックｓ１と、位相比較情報ｓ４の反転信号との論理積をとったクロックｓ２１を用いるため、位相比較情報ｓ４が「Ｈ」レベルの場合、クロックｓ２１は、図８に示すように、シリアルクロックｓ１の１クロック分だけマスクされる（時点ｔ２２）。これにより、クロック分周回路２２で生成される分周クロックｓ３は、点線で示す時点ｔ２３から実線で示す時点ｔ２４に、シリアルクロックｓ１の１クロック分だけ遅れることになる。

以上のように、本実施の形態によれば、シリアルクロックを分周した低速なパラレルクロックを各レーンに分配し、このパラレルクロックと、シリアルクロックを分周した分周クロックとの位相を比較することによってレーン間の同期を行うため、レーン間における高速な信号の授受が行われず、シリアルクロックの高速化の影響を受けない。従って、パラレルシリアル変換により得られるシリアルデータの高速動作限界を向上させることができる。

また、上述のようにして、パラレルクロックと分周クロックとの位相を比較することによってレーン間の同期を行うため、各レーンにおいてレーン間同期のための信号を高速なシリアルクロックによってリタイミングして取り込む必要がない。従って、リタイミングの際に、レーン数の増加によるタイミングのばらつきの影響を受けないため、パラレルシリアル変換回路のレーン数を容易に増加させることができる。

さらに、上述のようにして、パラレルクロックと分周クロックとの位相を比較することによってレーン間の同期を行うため、高速な信号を各レーンに分配する必要がなく、動作速度が遅い低速な信号をバッファリングするので、消費電力を低減させることができる。また、低速信号を用いることにより、バッファリングのサイズを小さくできることによっても、消費電力を低減させることができる。さらにまた、ＰＬＬ等のクロック生成回路に、レーン間同期のための特別な回路等を追加する必要がないため、消費電力を低減させることができる。

さらにまた、レーン間同期を行う際に、高速な信号の授受が行われないため、タイミング設計が容易となり、設計期間を短縮させることが可能になる。

１ シリアル通信用インターフェース回路
２（２Ａ、２Ｂ、２Ｃ、２Ｄ） 変換部
３ クロック生成回路
１１ エラスティックストア回路
１２ パラレルシリアル変換回路
２１ マルチプレクサ回路
２２ クロック分周回路
２３ 位相比較回路
３１ ＰＬＬ回路
３２ クロック分周回路
４１（４１₁、４１₂、４１₃、４１₄） ＤＦＦ
４２（４２₁、４２₂、４２₃、４２₄） ＤＦＦ
４３、４４ ＤＦＦ
４５（４５₁、４５₂、４５₃） セレクタ回路
４６ ＡＮＤ回路
５１、５２ シフトレジスタ
５３ インバータ回路
５４ ＡＮＤ回路
６１、６２、６３、６４、６５ ＤＦＦ
６６、６７ インバータ回路
６８、６９、７０ ＡＮＤ回路

Claims (6)

1. 複数レーンの各々に入力された複数ビットからなるパラレルデータをシリアルデータに変換し、各々のレーンを同期させて前記シリアルデータを出力するシリアル通信用インターフェース回路であって、
   シリアルデータの出力タイミングを決定するシリアルクロックを生成すると共に、該シリアルクロックを所定の分周比で分周させたパラレルクロックを生成するクロック生成回路と、
   各々に入力されたパラレルデータのクロックを前記クロック生成回路で生成された前記パラレルクロックに乗せ替える複数のエラスティックストア回路と、
   前記クロック生成回路で生成された前記シリアルクロック及び前記パラレルクロックに基づき、前記複数のエラスティックストア回路から出力された各々の前記パラレルデータを前記シリアルデータに変換する複数のパラレルシリアル変換回路とからなり、
   前記パラレルシリアル変換回路は、
   前記シリアルクロックを所定の分周比で分周させた分周クロックを生成する分周回路と、
   前記シリアルクロック、前記パラレルクロック及び前記分周クロックに基づき、前記パラレルデータを前記シリアルデータに変換するマルチプレクサ回路と、
   前記パラレルクロック及び前記分周クロックの位相を比較し、該パラレルクロック及び該分周クロックの位相が一致するか否かを示す位相比較情報を生成する位相比較回路とを備え、
   前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記分周クロックの位相が前記パラレルクロックの位相と一致するように前記分周クロックをシフトさせることを特徴とするシリアル通信用インターフェース回路。
2. 前記パラレルクロック及び前記分周クロックの分周比は、パラレルシリアル変換比に基づき同一の分周比に設定されることを特徴とする請求項１に記載のシリアル通信用インターフェース回路。
3. 前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記シリアルクロックの１クロック分だけ前記分周クロックを遅らせるようにシフトさせることを特徴とする請求項１又は２に記載のシリアル通信用インターフェース回路。
4. 前記位相比較回路は、
   前記パラレルクロックを２分周させた２分周クロック及び前記分周クロックの立ち上がりエッジを検出し、
   検出された前記立ち上がりエッジのタイミングに基づき前記位相比較情報を生成することを特徴とする請求項１、２又は３に記載のシリアル通信用インターフェース回路。
5. 複数レーンを同期させてシリアルデータを出力するシリアル通信用インターフェース回路に用いられ、複数ビットからなるパラレルデータをシリアルデータに変換するパラレルシリアル変換回路であって、
   複数レーンの各々から出力されるシリアルデータを同期させるための外部のクロック生成回路から供給された、シリアルデータの出力タイミングを決定するシリアルクロックを所定の分周比で分周させた分周クロックを生成する分周回路と、
   前記シリアルクロックと、前記外部のクロック生成回路から供給されたパラレルクロックと、前記分周クロックとに基づき、前記パラレルデータを前記シリアルデータに変換するマルチプレクサ回路と、
   前記パラレルクロック及び前記分周クロックの位相を比較し、該パラレルクロック及び該分周クロックの位相が一致するか否かを示す位相比較情報を生成する位相比較回路とを備え、
   前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記分周クロックの位相が前記パラレルクロックの位相と一致するように前記分周クロックをシフトさせることを特徴とするパラレルシリアル変換回路。
6. 前記パラレルクロックは、前記シリアルクロックをパラレルシリアル変換比に基づく分周比で分周させたクロックであり、
   前記分周クロックの分周比は、前記パラレルクロックと同一の分周比に設定されることを特徴とする請求項５に記載のパラレルシリアル変換回路。

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