JP6945198B2 - クロックリカバリシステム - Google Patents
クロックリカバリシステム Download PDFInfo
- Publication number
- JP6945198B2 JP6945198B2 JP2019526138A JP2019526138A JP6945198B2 JP 6945198 B2 JP6945198 B2 JP 6945198B2 JP 2019526138 A JP2019526138 A JP 2019526138A JP 2019526138 A JP2019526138 A JP 2019526138A JP 6945198 B2 JP6945198 B2 JP 6945198B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- unit
- signal
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000011084 recovery Methods 0.000 title claims description 69
- 238000005070 sampling Methods 0.000 claims description 106
- 230000007704 transition Effects 0.000 claims description 19
- 230000010363 phase shift Effects 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000001934 delay Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 36
- 238000010586 diagram Methods 0.000 description 26
- 238000000034 method Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 238000007792 addition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
近年、映像の高画質化、音声の高音質化に伴って機器間を伝送する情報量が増加しており、それに伴って機器間の信号伝送速度の向上が望まれている。例えば、HDMI(登録商標)(High Definition Multimedia Interface)に準拠した表示装置において画素数が“7680×4320”である8K4Kパネルに動画像を表示する場合、1レーンあたり12Gbpsの信号伝送速度が必要となる。一方、HDMI(登録商標)においては下位互換性が重要視されており、例えば信号伝送速度が250MbpsとなるDVDプレーヤが接続された場合でも正常に出画しなくてはならない。このように、近年の機器間通信においては、超高速のデータ伝送だけでなく低速のデータ伝送にも対応しなければならない。
図1、図2は、それぞれ、実施の形態1に係るクロックリカバリシステムを含んで構成される送受信システム1、送受信システム2の構成を示すブロック図である。
ここでは、実施の形態1に係るクロックリカバリシステム10から、その構成の一部が変更された、変形例に係るクロックリカバリシステムについて説明する。
ここでは、実施の形態1に係るクロックリカバリシステム10から、その構成の一部が変更された、実施の形態2に係るクロックリカバリシステムについて説明する。
以上のように、本出願において開示する技術の例示として、実施の形態、変形例、及び実施の形態2について説明した。しかしながら本開示による技術は、これらに限定されず、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。
10、10a、10b クロックリカバリシステム
11、11b サンプラ部
61a、61b、61c、61d サンプリング回路
101、701 位相比較部
102、702 データ選択部
103 多相クロック生成部
104 コントローラ部
201 位相調整部
202 周波数調整部
203 位相シフト部
203a クロック選択部
203b 位相補間部
204 PLL部
204a 位相周波数比較部
204b オシレータ部
Claims (9)
- 受信データを受信するクロックリカバリシステムであって、
前記受信データを2N(Nは1以上の整数)相のクロックでサンプリングし、1クロックサイクル毎に、2N×M(Mは1以上の整数)個のサンプリング信号を出力するサンプラ部と、
前記1クロックサイクル毎に、前記2N×M個のサンプリング信号から、n(nは1以上N以下の整数)×M個の復元信号を選択して出力するデータ選択部と、
前記1クロックサイクル毎に、前記n×M個の復元信号各々について、当該復元信号と、当該復元信号をサンプリングするサンプリングクロックよりも、1つ以上位相が進んだ第1クロックでサンプリングされた第1サンプリング信号と、当該サンプリングクロックよりも1つ以上位相が遅れた第2クロックでサンプリングされた第2サンプリング信号とに基づいて、前記2N相のクロックの位相に係る位相比較信号を出力する位相比較部と、
前記受信データのデータレートに基づいてnを指定するコントローラ部と、
前記位相比較部から出力される位相比較信号と、前記コントローラ部によって指定されるnとに基づいて、前記受信データのデータレートの1/nの周波数からなる前記2N相のクロックを生成して出力する多相クロック生成部とを備え、
前記多相クロック生成部は、
前記位相比較信号に基づいて、出力すべき前記2N相のクロックの位相を示す位相調整信号を生成する位相調整部と、
前記位相比較信号に基づいて、出力すべき前記2N相のクロックの周波数を示す周波数調整信号を出力する周波数調整部と、
前記受信データに同期する受信クロックが外部から入力される場合に、当該受信クロックに同期させることで、2N相のPLLクロックの生成を行い、前記受信クロックが外部から入力されない場合に、前記周波数調整部によって生成される周波数調整信号によって示される周波数であって、前記位相比較信号に基づく位相の前記2N相のPLLクロックの生成を行うPLL部と、
前記受信クロックが外部から入力される場合に、前記PLL部により生成された前記2N相のPLLクロックに対して、前記位相調整部によって生成される位相調整信号によって示される位相となるように第1位相調整を行って、前記2N相のクロックとして出力し、前記受信クロックが外部から入力されない場合に、前記PLL部により生成された前記2N相のPLLクロックに対して、位相調整を行わずに、前記2N相のクロックとして出力する位相シフト部とを備える
クロックリカバリシステム。 - Mは1である
請求項1に記載のクロックリカバリシステム。 - 前記位相比較部は、前記位相比較信号として、
前記復元信号と前記第1サンプリング信号とに基づいて、前記サンプリングクロックによるサンプリングのタイミングと、前記第1クロックによるサンプリングのタイミングとの間の第1期間に、前記受信データのデータ遷移エッジが存在する場合に活性化される第1位相比較信号を出力し、
前記復元信号と前記第2サンプリング信号とに基づいて、前記サンプリングクロックによるサンプリングのタイミングと、前記第2クロックによるサンプリングのタイミングとの間の第2期間に、前記受信データのデータ遷移エッジが存在する場合に活性化される第2位相比較信号を出力し、
前記多相クロック生成部は、前記位相比較部から活性化された第1位相比較信号が出力される場合には、生成する前記2N相のクロックの位相を遅らせて前記2N相のクロックの生成を行い、前記位相比較部から活性化された第2位相比較信号が出力される場合には、生成する前記2N相のクロックの位相を進ませて前記2N相のクロックの生成を行う
請求項1又は2に記載のクロックリカバリシステム。 - 前記コントローラ部は、前記2N相のクロックの中から、前記サンプリングクロックよりも1つ以上位相が進んだクロックのうちのいずれか1つを前記第1クロックに指定し、前記サンプリングクロックよりも1つ以上位相が遅れたクロックのうちのいずれか1つを前記第2クロックに指定する
請求項1〜3のいずれか1項に記載のクロックリカバリシステム。 - 前記PLL部は、位相周波数比較結果信号を出力する位相周波数比較部と、前記位相周波数比較部によって出力される位相周波数比較結果信号に基づいて、フィードバッククロック及び前記2N相のPLLクロックを生成するオシレータ部とを備え、
前記位相周波数比較部は、前記受信クロックが外部から入力される場合に非アクティブになり、前記受信クロックが外部から入力されない場合にアクティブになるモード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記周波数調整部によって生成される周波数調整信号を前記位相周波数比較結果信号として出力し、当該モード選択信号が非アクティブの場合に、前記受信クロックと前記フィードバッククロックとの位相周波数比較結果を前記位相周波数比較結果信号として出力し、
前記オシレータ部は、前記モード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記第1位相比較信号と前記第2位相比較信号とに基づく第2位相調整を行って、前記フィードバッククロックの生成及び前記2N相のPLLクロックの生成を行い、当該モード選択信号が非アクティブの場合に、前記第2位相調整を行わずに、前記フィードバッククロックの生成及び前記2N相のPLLクロックの生成を行う
請求項3に記載のクロックリカバリシステム。 - 前記位相シフト部は、
前記PLL部によって生成された前記2N相のPLLクロックに対して、前記第1位相調整を行う位相補間部と、
前記モード選択信号に基づいて、当該モード選択信号がアクティブの場合に、前記PLL部によって生成された前記2N相のPLLクロックを選択して、前記2N相のクロックとして出力し、当該モード選択信号が非アクティブの場合に、前記位相補間部によって前記第1位相調整が行われた前記2N相のPLLクロックを選択して、前記2N相のクロックとして出力するクロック選択部とを備える
請求項5に記載のクロックリカバリシステム。 - 前記サンプラ部は、それぞれが、前記受信データを前記1クロックサイクル毎に1回サンプリングする2N×M個のサンプリング回路を含み、
外部から所定の信号が入力される場合には、前記データ選択部によって前記n×M個の復元信号として選択されないサンプリング信号をサンプリングするサンプリング回路の動作を抑制して、前記1クロックサイクル毎に出力するサンプリング信号を、前記データ選択部によって復元信号として選択されるn×M個に限定して前記サンプリング信号の出力を行う
請求項1〜6のいずれか1項に記載のクロックリカバリシステム。 - 前記コントローラ部は、前記受信クロックを受信する場合に、当該受信クロックの周期を前記データレートとして、前記nの指定を行う
請求項1〜7のいずれか1項に記載のクロックリカバリシステム。 - 前記コントローラ部は、前記受信データの、最も短いデータ遷移周期を示すクロック情報信号を受信する場合に、当該クロック情報信号によって示されるデータ遷移周期を前記データレートとして、前記nの指定を行う
請求項1〜7のいずれか1項に記載のクロックリカバリシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017127547 | 2017-06-29 | ||
JP2017127547 | 2017-06-29 | ||
PCT/JP2018/007109 WO2019003493A1 (ja) | 2017-06-29 | 2018-02-27 | クロックリカバリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019003493A1 JPWO2019003493A1 (ja) | 2020-04-30 |
JP6945198B2 true JP6945198B2 (ja) | 2021-10-06 |
Family
ID=64741394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019526138A Active JP6945198B2 (ja) | 2017-06-29 | 2018-02-27 | クロックリカバリシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US10644870B2 (ja) |
JP (1) | JP6945198B2 (ja) |
CN (1) | CN110710152B (ja) |
WO (1) | WO2019003493A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112737570B (zh) * | 2020-12-15 | 2022-10-28 | 中国科学技术大学 | 一种基于软件锁相环的pam4信号时钟数据恢复方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1129580B1 (en) * | 1999-09-21 | 2008-04-09 | Nxp B.V. | Clock recovery |
US7505541B1 (en) * | 2003-01-17 | 2009-03-17 | Xilinx, Inc. | NRZ/PAM-4/PRML triple mode phase and data detector |
JP4220320B2 (ja) * | 2003-07-10 | 2009-02-04 | 株式会社日立製作所 | 半導体集積回路装置 |
JP4533715B2 (ja) | 2004-10-07 | 2010-09-01 | 川崎マイクロエレクトロニクス株式会社 | 位相比較器 |
US7555089B2 (en) * | 2005-05-20 | 2009-06-30 | Honeywell International Inc. | Data edge-to-clock edge phase detector for high speed circuits |
JP4741003B2 (ja) * | 2006-07-28 | 2011-08-03 | パナソニック株式会社 | 位相比較器,位相比較装置,およびクロックデータリカバリシステム |
US8161204B2 (en) * | 2009-04-14 | 2012-04-17 | Ati Technologies Ulc | Embedded clock recovery |
CN103053140B (zh) * | 2010-08-03 | 2015-01-28 | 松下电器产业株式会社 | 自适应型接收系统及自适应型收发系统 |
US9312865B2 (en) | 2013-12-05 | 2016-04-12 | Samsung Display Co., Ltd. | Bimodal serial link CDR architecture |
JP6596234B2 (ja) * | 2015-05-20 | 2019-10-23 | ローム株式会社 | 発振回路、電圧制御発振器、シリアルデータレシーバ |
-
2018
- 2018-02-27 JP JP2019526138A patent/JP6945198B2/ja active Active
- 2018-02-27 WO PCT/JP2018/007109 patent/WO2019003493A1/ja active Application Filing
- 2018-02-27 CN CN201880036700.2A patent/CN110710152B/zh active Active
-
2019
- 2019-11-26 US US16/697,158 patent/US10644870B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2019003493A1 (ja) | 2019-01-03 |
US20200099507A1 (en) | 2020-03-26 |
CN110710152B (zh) | 2022-02-18 |
US10644870B2 (en) | 2020-05-05 |
CN110710152A (zh) | 2020-01-17 |
JPWO2019003493A1 (ja) | 2020-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6266799B1 (en) | Multi-phase data/clock recovery circuitry and methods for implementing same | |
JP5300671B2 (ja) | クロックリカバリ回路およびデータ再生回路 | |
US9246670B2 (en) | Compact low-power fully digital CMOS clock generation apparatus for high-speed SerDes | |
US7482841B1 (en) | Differential bang-bang phase detector (BBPD) with latency reduction | |
US20070075877A1 (en) | Method of recovering digital data from a clocked serial input signal and clocked data recovery circuit | |
JP2007243877A (ja) | 遅延同期回路及び半導体集積回路装置 | |
CN109857692B (zh) | 驱动器和数据传输方法 | |
JP2006339858A (ja) | データサンプリング回路および半導体集積回路 | |
JP2008508834A (ja) | データ伝送同期 | |
JP2009239768A (ja) | 半導体集積回路装置、及び、クロックデータ復元方法 | |
US7856074B2 (en) | Signal processing system | |
JP6945198B2 (ja) | クロックリカバリシステム | |
WO2020253687A1 (zh) | 一种时钟同步装置、光发射器、光接收器及方法 | |
US7965800B2 (en) | Clock recovery apparatus | |
JP5610540B2 (ja) | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 | |
US7436919B2 (en) | Methods and apparatus for bit synchronizing data transferred across a multi-pin asynchronous serial interface | |
JPWO2009069244A1 (ja) | 送信方法および送信装置 | |
JP2012205204A (ja) | 通信装置及び通信方法 | |
JP5492951B2 (ja) | 半導体集積回路装置、及び、クロックデータ復元方法 | |
JP5923730B2 (ja) | クロックデータ復元装置 | |
JP5791090B2 (ja) | 位相制御装置及び位相制御方法 | |
JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
JP2007142860A (ja) | 送信器、受信器及びデータ伝送方法 | |
JP4531667B2 (ja) | クロック再生回路 | |
JP3767997B2 (ja) | ビット位相同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190730 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20200217 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20200520 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200605 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210824 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210902 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6945198 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |