JP2007243877A - 遅延同期回路及び半導体集積回路装置 - Google Patents
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Abstract
【解決手段】遅延同期回路において、遅延同期ループ(DL)1の外に制御回路(CNT)2を設け、遅延同期ループ1の位相比較において、基準信号(Fr)と出力信号(Fo)の位相比較の対応関係が設定周期分ずれるように、制御回路2から遅延同期ループ1に制御信号(S)を出力する。
【選択図】図1
Description
図1に、本発明の実施形態1に係る遅延同期回路の構成を示す。
結局、図6記載のパルス発生器24は、基準信号(Fr)の最初の立ち上がりエッジを検出してワンショットパルス信号を出力してその後はハイを保持し続ける制御信号(S)を生成する。
図7に、本発明の実施形態2に係る遅延同期回路の構成を示す。
図8に、本発明の実施形態3に係る遅延同期回路の構成例を示す。本実施形態3は前記実施形態2の変形例である。
図11に、本発明の実施形態4に係る遅延同期回路の構成を示す。
本発明の実施形態5に係る半導体集積回路装置は、前記実施形態1〜4に係る遅延同期回路を半導体集積回路装置に適用したものである。
2,3 制御回路(CNT)
2a 排他的論理和回路(EXOR)
4 リンク層(LINK)
5 発振子
6 半導体集積回路装置(LSI)
7 メディア
8 ピックアップ(Pick−up)
9 ホスト(HOST)
10 遅延同期回路(DLL)
11 位相周波数比較器(PFD)
11a,11f,11g,111,112,113,114,115,116,117,118,119,244 NANDゲート
11b,11c,11d,11e,212,213,214,215,216,217,218,242,246 インバータ
12 チャージポンプ(CP)
13 ループフィルタ(LF)
14 電圧制御遅延線(VCDL)
15 プリチャージ(PC)
16 エッジコンバイナ(EC)
21 遅延回路(DELAY)
22 トリミング部(TRIM)
23 カウンタ(COUNT)
24 パルス発生器(SHOT)
31 アナログフロントエンド(AFE)
32 エンコーダ(ENC)
33 デシリアライザ(DES)
34,35 クロックデータリカバリ(CDR)
36 マルチプレクサ(MUX)
37 デコーダ(DEC)
38 シリアライザ(SER)
61,611,613 論理回路(LOGIC)
62 送受信部(ATAPI)
241,243 NORゲート
245 Dフリップフロップ(DFF)
247 スタンバイシーケンス回路(SEQ)
Claims (20)
- 位相比較器と、
前記位相比較器の出力に基づいて基準信号に与える遅延時間を変化させ、遅延された基準信号を出力信号として出力すると共に、前記出力信号を帰還信号として前記位相比較器に与える遅延線と
を具備して成り、
前記位相比較器には、前記基準信号と、前記遅延線からの前記帰還信号と、前記位相比較器が行う前記基準信号と前記帰還信号との位相比較動作の開始タイミングを制御する制御信号とが入力するよう構成され、
前記遅延線に前記基準信号が入力するタイミングと前記位相比較器に前記基準信号が入力するタイミングとが略同じである
ことを特徴とする遅延同期回路。 - 請求項1において、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路であることを特徴とする遅延同期回路。 - 請求項2において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記位相比較器が動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記位相比較器が動作する設定信号を出力することを特徴とする遅延同期回路。 - 請求項2において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記位相比較器の動作がリセットされ、それ以降は前記制御信号として前記位相比較器が動作する設定信号を出力することを特徴とする遅延同期回路。 - 請求項2において、
前記制御回路は、さらに、前記帰還信号が入力していることを特徴とする遅延同期回路。 - 遅延同期ループと、
前記遅延同期ループの動作を制御する制御信号を出力する制御回路と
を具備して成り、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路である
ことを特徴とする遅延同期回路。 - 請求項6において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。 - 請求項6において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記遅延同期ループの動作がリセットされ、それ以降は前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。 - 請求項6において、
前記制御回路は、さらに、前記出力信号が入力していることを特徴とする遅延同期回路。 - 請求項6において、
前記遅延同期ループは、さらに、帰還信号を出力し、前記帰還信号が前記制御回路に入力していることを特徴とする遅延同期回路。 - 請求項9において、
前記制御回路は、排他的論理和回路とカウンタを具備して成り、
前記排他的論理和回路は、前記基準信号と前記出力信号が入力し、前記排他的論理和回路の出力が前記カウンタに入力し、
前記カウンタにより前記排他的論理和回路の出力をカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。 - 請求項10において、
前記制御回路は、排他的論理和回路とカウンタを具備して成り、
前記排他的論理和回路は、前記基準信号と前記帰還信号が入力し、前記排他的論理和回路の出力が前記カウンタに入力し、
前記カウンタにより前記排他的論理和回路の出力をカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。 - 請求項6において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力していることを特徴とする遅延同期回路。 - 請求項13において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号が入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力することを特徴とする遅延同期回路。 - 請求項6において、
前記遅延同期ループは、位相比較器を具備して成り、
前記基準信号と前記出力信号と前記制御信号が、前記位相比較器に入力し、
前記位相比較器は、前記制御信号により、前記基準信号と前記出力信号の位相を比較することを特徴とする遅延同期回路。 - 遅延同期ループと、前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成る遅延同期回路と、
前記遅延同期回路の出力信号が入力する論理回路と
を有し、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路である
ことを特徴とする半導体集積回路装置。 - 請求項16において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする半導体集積回路装置。 - 請求項16において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記遅延同期ループの動作がリセットされ、それ以降は前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする半導体集積回路装置。 - 請求項16において、
前記制御回路は、さらに、前記出力信号が入力していることを特徴とする半導体集積回路装置。 - 請求項16において、
前記遅延同期ループは、さらに、帰還信号を出力し、前記帰還信号が前記制御回路に入力していることを特徴とする半導体集積回路装置。
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