TWI407437B - 半導體記憶體裝置與驅動半導體記憶體裝置之方法 - Google Patents

半導體記憶體裝置與驅動半導體記憶體裝置之方法 Download PDF

Info

Publication number
TWI407437B
TWI407437B TW097101012A TW97101012A TWI407437B TW I407437 B TWI407437 B TW I407437B TW 097101012 A TW097101012 A TW 097101012A TW 97101012 A TW97101012 A TW 97101012A TW I407437 B TWI407437 B TW I407437B
Authority
TW
Taiwan
Prior art keywords
clock
output
memory device
semiconductor memory
pulse signal
Prior art date
Application number
TW097101012A
Other languages
English (en)
Other versions
TW200849249A (en
Inventor
Sang-Hee Lee
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200849249A publication Critical patent/TW200849249A/zh
Application granted granted Critical
Publication of TWI407437B publication Critical patent/TWI407437B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Description

半導體記憶體裝置與驅動半導體記憶體裝置之方法
本發明係關於一種半導體記憶體裝置，且更明確地說，係關於一由半導體記憶體裝置執行之讀取操作。
本發明主張2007年6月13日申請之韓國專利申請案第10-2007-0057727號之優先權，其全文以引用之方式併入本文中。
當半導體記憶體裝置在高頻率下操作時，對於半導體記憶體裝置而言，穩定地執行讀取操作更重要。通常，諸如雙資料速率(DDR)DRAM之半導體記憶體裝置通過一資料輸出電路執行讀取操作。該資料輸出電路與自一延遲鎖定迴路(DLL)電路輸出之時脈信號同步地處理資料。
圖1為說明一習知DDR DRAM之讀取路徑之方塊圖。該讀取路徑具備一時脈緩衝器10、一DLL電路20、一脈衝產生器30、一預驅動器40，及一主驅動器50。
時脈緩衝器10緩衝一外部時脈ECLK，藉此產生一內部時脈ICLK。DLL電路20對該內部時脈ICLK執行一延遲鎖定操作，藉此產生一上升時脈RCLKDLL及一下降時脈FCLKDLL。脈衝產生器30分別回應於上升時脈及下降時脈RCLKDLL及FCLKDLL而產生通過節點A及B之脈衝型信號。預驅動器40與脈衝型信號同步地輸出自一管式暫存器(未圖示)輸出之資料DATA0/DATA1。主驅動器50根據預驅動器40之輸出將資料DQ輸出至外部裝置。
下文描述根據圖1中之讀取路徑之讀取操作。
在將資料DATA0/DATA1自管式暫存器傳輸至預驅動器40之後，藉由自DLL電路20輸出之時脈而確定資料DATA0/DATA1自預驅動器40之輸出時序。亦即，回應於上升時脈RCLKDLL而輸出偶數個資料DATA0且回應於下降時脈FCLKDLL而輸出奇數個資料DATA1。更詳細言之，回應於由脈衝產生器30回應於上升時脈及下降時脈RCLKDLL及FCLKDLL而產生之脈衝型信號而輸出資料DATA0/DATA1。
脈衝產生器30產生一具有一預定脈衝寬度之脈衝信號以便傳輸資料而不失敗。因此，當半導體記憶體裝置在一高頻率下操作時，脈衝信號之脈衝寬度變得大於外部時脈之脈衝寬度之一半。在彼狀況下，預驅動器40中之所有傳輸閘402、404、406及408在某一時間間隔中均打開。彼時，若資料DATA0/DATA1分別具有不同的邏輯位準(亦即，邏輯高及低位準)，則存在一資料衝突。在資料衝突時，預驅動器40之輸出位準被拉至兩個不同資料位準之一者(依何者具有更多驅動能力而定)。因此，資料具有不同的資料眼，如圖2中所描述的。
圖2為說明根據圖1中之讀取路徑之資料眼的信號時序圖。舉例而言，當偶數個資料DATA0及奇數個資料DATA1分別具有邏輯高及低位準時，發生資料衝突，且節點A及B上之脈衝信號之啟用週期彼此重疊。若邏輯低位準具有比邏輯高位準多之驅動能力，亦即，供應邏輯低位準之電壓具有比另一者多之功率，則偶數個資料DATA0之資料眼減少且奇數個資料DATA1之資料眼增加。因此，半導體記 憶體裝置無法穩定地執行一資料輸出操作且造成故障。此外，電流消耗由於資料衝突而增加。
本發明之實施例係針對提供一用於藉由控制資料眼而在高頻率下穩定地執行讀取操作藉此減少該讀取操作期間之電流消耗的半導體記憶體裝置。
在一實施例中，一半導體記憶體裝置包括一用於以同步於時脈信號方式輸出資料之輸出單元，及一用於控制由該輸出單元輸出之資料之資料眼的資料眼控制單元。
在另一實施例中，一種用於驅動一半導體記憶體裝置之方法包括：對一內部時脈執行一延遲鎖定操作，藉此產生經延遲鎖定時脈；控制資料之一資料眼；及以同步於經延遲鎖定時脈方式輸出資料。
本發明之一半導體記憶體裝置甚至在高頻率下亦能夠穩定地執行一讀取操作，藉此減少電流消耗。該半導體記憶體裝置亦能夠在該讀取操作期間控制一資料眼，藉此以穩定的讀取操作來減少電流消耗。
在下文中，將參看隨附圖式詳細地描述根據本發明之阻抗匹配電路。
圖3為說明根據本發明之半導體記憶體裝置之方塊圖。該半導體記憶體裝置包括一讀取電路3A及一資料眼控制電路3B。讀取電路3A以同步於一時脈CLK方式輸出資料DATA。資料眼控制電路3B控制讀取電路3A之輸出之資料眼，使其保持恆定。
半導體記憶體裝置可進一步包括一時脈緩衝器及一DLL電路。緩衝一外部時脈之時脈緩衝器產生一至讀取電路3A之內部時脈。該DLL電路回應於該內部時脈而產生至讀取電路3A之經延遲鎖定時脈。
進一步向半導體記憶體裝置提供一管式暫存器。可由熟習此項技術者將該管式暫存器包括於讀取電路3A中(亦即，讀取電路3A之領域中)，以使其傳輸資料。
讀取電路3A包括一脈衝產生器、一預驅動器及一主驅動器，藉此執行一資料讀取操作。該脈衝產生器產生一對應於由上升時脈及下降時脈組成之經延遲鎖定時脈之脈衝信號。該預驅動器與該脈衝信號同步地輸出資料DATA。該主驅動器根據預驅動器40之輸出將資料DQ輸出至外部裝置。
資料眼控制電路3B包括一延遲調整單元及一相位偵測器。該延遲調整單元使內部時脈與經延遲鎖定時脈同步，藉此將經同步之信號供應至相位偵測器。該相位偵測器偵測延遲調整單元之輸出之相位。延遲調整單元可對一得自經延遲鎖定時脈之信號執行同步操作。因此，需要使脈衝產生器之脈衝信號同步於內部時脈，此被描述為本發明之一實施例。
根據本發明之半導體記憶體裝置根據相位偵測而控制讀取電路3A之輸出之資料眼，藉此穩定地執行讀取操作。在本發明之一較佳實施例中，假設根據相位偵測而控制脈衝產生器之脈衝信號。雖然其僅為一特定實施例，但本發明 可以各種方式來體現。除脈衝信號之外，可根據相位偵測直接控制經延遲鎖定時脈。根據本發明，下文描述一較佳實施例。
圖4為說明一根據本發明之一較佳實施例之半導體記憶體裝置的示意性電路圖。該半導體記憶體裝置包括一時脈緩衝器100、一DLL電路200、一脈衝產生器300、一預驅動器400、一主驅動器500、一延遲調整單元600及一相位偵測器700。
時脈緩衝器100緩衝一外部時脈ECLK，藉此產生一內部時脈ICLK。DLL電路200對該內部時脈ICLK執行一延遲鎖定操作，藉此產生一上升時脈RCLKDLL及一下降時脈FCLKDLL。脈衝產生器300分別回應於上升時脈及下降時脈RCLKDLL及FCLKDLL而產生通過節點A及B之脈衝信號。預驅動器400與脈衝信號同步地輸出自一管式暫存器(未圖示)輸出之資料DATA0/DATA1。主驅動器500根據預驅動器400之輸出將資料DQ輸出至外部裝置。延遲調整單元600使內部時脈ICLK與脈衝信號同步。相位偵測器700偵測延遲調整單元600之輸出之相位，藉此產生一相位偵測信號PD_OUT。
用於產生對應於上升時脈及下降時脈RCLKDLL及FCLKDLL之脈衝信號之脈衝產生器300回應於該相位偵測信號PD_OUT而控制延遲上升時脈及下降時脈RCLKDLL及FCLKDLL。脈衝產生器300包括第一及第二脈衝產生單元300A及300B。
第一脈衝產生單元300A回應於相位偵測信號PD_OUT而藉由延遲上升時脈RCLKDLL來產生一通過節點A之對應於上升時脈RCLKDLL之上升脈衝信號。第二脈衝產生單元300B回應於相位偵測信號PD_OUT而藉由延遲下降時脈FCLKDLL來產生一通過節點B之對應於下降時脈FCLKDLL之下降脈衝信號。回應於相位偵測信號PD_OUT而使上升時脈及下降時脈RCLKDLL及FCLKDLL延遲。分別根據延遲單元310及320來確定延遲時序。分別回應於相位偵測信號PD_OUT而控制上升時脈及下降時脈RCLKDLL及FCLKDLL。
延遲調整單元600使內部時脈ICLK與脈衝信號同步。參看圖4，延遲調整單元600使用脈衝信號之上升脈衝信號，然而，其可根據實施例而不同。延遲調整單元600包括一用於延遲內部時脈ICLK之CLK複本延遲610，及一用於延遲自節點A所輸出之上升脈衝信號之RCLK複本延遲620。相位偵測器700偵測CLK複本延遲單元610及RCLK複本延遲單元620之相位。
下文描述由圖4中之半導體記憶體裝置執行之操作。
根據本發明，比較一自一系統時脈所導出之信號與一自DLL電路之一輸出信號所導出之信號。因此，一經提供至讀取電路中之預驅動器之信號受到控制。因此，輸出資料之資料眼得以保持恆定。
詳言之，比較內部時脈ICLK與脈衝產生器300之上升脈衝信號，參考圖4中之半導體記憶體裝置。在比較之前， 複本延遲單元610及620使內部時脈ICLK之一上升邊緣同步於一上升脈衝信號之上升邊緣。此等經同步之信號被反相器反相且經輸入至相位偵測器700。且接著，偵測上升脈衝信號之一脈衝寬度是否大於系統時脈之脈衝寬度之一半(亦即，tCK之一半)。
若上升脈衝信號之脈衝寬度大於該一半，則相位偵測器700輸出在一邏輯低位準之相位偵測信號PD_OUT。否則，相位偵測器700輸出在一邏輯高位準之相位偵測信號PD_OUT。相位偵測信號PD_OUT為一經輸入至脈衝產生器300中之延遲單元310及320，以便確定脈衝信號之脈衝寬度的反饋信號。因此，防止同時通過節點A及B輸出在一邏輯高位準啟用之脈衝信號。因此，甚至當在一高頻率下操作時亦防止預驅動器400之傳輸閘402、404、406及408同時接通。
若資料DATA0/DATA1分別具有不同的邏輯位準(亦即，邏輯高及低位準)，則習知半導體記憶體裝置中發生資料衝突。關於資料眼之特徵惡化且電流消耗增加。然而，根據本發明，防止在高頻率下脈衝信號之啟用週期彼此重疊。不存在預驅動器400中所造成之資料衝突。因此，根據直流之電流消耗減少且關於資料眼之特徵增益增加一預定值Δ。
圖5為說明一根據圖3中之半導體記憶體裝置之資料眼的信號時序圖。其展示在節點A及B上啟用之脈衝信號不重疊之情況下的關於資料眼之特徵增益。
在本發明之特定實施例中描述半導體記憶體裝置。然而，其可適用於通用半導體積體電路，使得關於資料眼之特徵可關於相位偵測及反饋控制而得以改良。
雖然已關於特定實施例描述本發明，但對於熟習此項技術者而言，顯而易見是，在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下可作出各種改變及修改。
3A‧‧‧讀取電路
3B‧‧‧資料眼控制電路
10‧‧‧時脈緩衝器
20‧‧‧DLL電路
30‧‧‧脈衝產生器
40‧‧‧預驅動器
50‧‧‧主驅動器
100‧‧‧時脈緩衝器
200‧‧‧DLL電路
300‧‧‧脈衝產生器
300A‧‧‧第一脈衝產生單元
300B‧‧‧第二脈衝產生單元
310‧‧‧延遲單元
320‧‧‧延遲單元
400‧‧‧預驅動器
402‧‧‧傳輸閘
404‧‧‧傳輸閘
406‧‧‧傳輸閘
408‧‧‧傳輸閘
500‧‧‧主驅動器
600‧‧‧延遲調整單元
610‧‧‧CLK複本延遲/CLK複本延遲單元
620‧‧‧RCLK複本延遲/RCLK複本延遲單元
700‧‧‧相位偵測器
A‧‧‧節點
B‧‧‧節點
CLK‧‧‧時脈
DATA‧‧‧資料
DATA0‧‧‧資料
DATA1‧‧‧資料
DQ‧‧‧資料
ECLK‧‧‧外部時脈
FCLKDLL‧‧‧下降時脈
ICLK‧‧‧內部時脈
PD_OUT‧‧‧相位偵測信號
RCLKDLL‧‧‧上升時脈
Δ‧‧‧預定值
圖1說明一習知DDR DRAM之一讀取路徑之方塊圖。
圖2說明根據圖1中之讀取路徑之資料眼的信號時序圖。
圖3說明一根據本發明之半導體記憶體裝置之方塊圖。
圖4說明一根據本發明之一較佳實施例之半導體記憶體裝置的示意性電路圖。
圖5說明一根據圖3中之半導體記憶體裝置之資料眼的信號時序圖。
3A‧‧‧讀取電路
3B‧‧‧資料眼控制電路
CLK‧‧‧時脈
DATA‧‧‧資料
DQ‧‧‧資料

Claims (13)

  1. 一種半導體記憶體裝置，其包含：一輸出單元，其用於以同步於時脈信號方式輸出資料；及一資料眼控制單元，該資料眼控制單元用於以對應於延遲鎖定時脈之脈衝信號偵測一內部時脈之相位作為該等時脈信號，以及根據該偵測結果控制該等時脈信號之脈衝寬度以便控制由該輸出單元輸出之該等資料之一資料眼，其中該資料眼控制單元包含：一延遲調整單元，其用於使該內部時脈與該脈衝信號同步且輸出經同步之內部時脈及經同步之脈衝信號；及一相位偵測單元，其用於偵測由該延遲調整單元輸出之該經同步內部時脈及該經同步脈衝信號之相位，及輸出一相位偵測結果至該輸出單元以調整該脈衝信號之脈衝寬度。
  2. 如請求項1之半導體記憶體裝置，其進一步包含：一時脈緩衝器，其用於緩衝一外部時脈藉此產生該內部時脈；及一延遲鎖定迴路(DLL)電路，其用於對該內部時脈執行一延遲鎖定操作，藉此產生經該延遲鎖定時脈作為該等時脈信號。
  3. 如請求項1之半導體記憶體裝置，其進一步包含一用於將該等資料供應至該輸出單元之管式暫存器。
  4. 如請求項2之半導體記憶體裝置，其中該輸出單元包括：一脈衝產生器，其用於回應於該相位偵測結果產生對應於該等經延遲鎖定時脈之該脈衝信號；一預驅動器，其用於以同步於該等脈衝信號方式輸出該等資料；及一主驅動器，其用於輸出對應於該預驅動器之輸出之資料。
  5. 如請求項4之半導體記憶體裝置，其中該等經延遲鎖定時脈包括一上升時脈及一下降時脈。
  6. 如請求項1之半導體記憶體裝置，其中該脈衝產生器根據來自該相位偵測器之相位偵測結果調整該等脈衝信號之該脈衝寬度。
  7. 如請求項1之半導體記憶體裝置，其中該延遲調整單元包含：一第一複本延遲單元，其經組態以延遲該內部時脈；及一第二複本延遲單元，其經組態以延遲該脈衝信號。
  8. 如請求項7之半導體記憶體裝置，其中該第一複本延遲單元延遲該內部時脈且該第二複本延遲單元延遲該脈衝信號以同步該內部時脈及該脈衝信號之上升邊緣以分別產生該經同步內部時脈及該經同步脈衝信號，其中輸出之經同步內部時脈及經同步脈衝信號在被輸出至該相位偵測器之前被反相。
  9. 如請求項8之半導體記憶體裝置，其中該相位偵測器藉 由偵測該經同步脈衝信號之一脈衝寬度是否大於該經同步內部時脈之一脈衝寬度之一半調整該脈衝信號之脈衝寬度，及當該經同步脈衝信號之該脈衝寬度大於該經同步內部時脈之該脈衝寬度之一半時輸出相位偵測結果於一邏輯低位準。
  10. 一種半導體記憶體裝置，其包含：一時脈緩衝器，其被組態以接收並緩衝一外部時脈，以及產生一內部時脈；一延遲鎖定迴路(DLL)電路，其被組態以對該內部時脈執行一延遲鎖定操作，並且產生延遲鎖定時脈。一輸出單元，其被組態並以同步於與該延遲鎖定時脈方式輸出資料；一資料眼控制單元，其被組態以偵測該內部時脈與該等延遲鎖定時脈之相位，以及根據該偵測結果控制該等延遲鎖定時脈以便控制由該輸出單元輸出之該等資料之一資料眼，其中該資料眼控制單元包含：一延遲調整單元，其經組態以接收該內部時脈及對應於延遲鎖定時脈之脈衝信號，使該內部時脈與該脈衝信號同步，其輸出經同步內部時脈及經同步脈衝信號；及一相位偵測器，其經組態以接收由該延遲調整單元輸出之該經同步內部時脈及該經同步脈衝信號，偵測該經同步內部時脈及該經同步脈衝信號之相位，及輸出一相位偵測結果至該輸出單元以調整該脈衝信號之脈衝寬 度。
  11. 如請求項10之半導體記憶體裝置，其中該資料輸出單元包含：一脈衝產生器，其被組態以回應於該相位偵測結果產生對應於該等經延遲鎖定時脈之脈衝信號；一預驅動器，其被組態以同步於該等脈衝信號方式輸出該等資料；及一主驅動器，其被組態以輸出對應於該預驅動器之輸出的資料。
  12. 如請求項10之半導體記憶體裝置，其中該等經延遲鎖定時脈包含一上升時脈及一下降時脈。
  13. 如請求項12之半導體記憶體裝置，其中該延遲調整單元接收對應於該上升時脈的該等脈衝信號。
TW097101012A 2007-06-13 2008-01-10 半導體記憶體裝置與驅動半導體記憶體裝置之方法 TWI407437B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070057727A KR100907928B1 (ko) 2007-06-13 2007-06-13 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
TW200849249A TW200849249A (en) 2008-12-16
TWI407437B true TWI407437B (zh) 2013-09-01

Family

ID=40132324

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097101012A TWI407437B (zh) 2007-06-13 2008-01-10 半導體記憶體裝置與驅動半導體記憶體裝置之方法

Country Status (4)

Country Link
US (1) US8379784B2 (zh)
JP (1) JP5149631B2 (zh)
KR (1) KR100907928B1 (zh)
TW (1) TWI407437B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010137076A1 (ja) * 2009-05-28 2012-11-12 株式会社アドバンテスト パルス測定装置およびパルス測定方法ならびにそれらを用いた試験装置
JP2012129851A (ja) * 2010-12-16 2012-07-05 Elpida Memory Inc 半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6430696B1 (en) * 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6573771B2 (en) * 2001-06-29 2003-06-03 Hynix Semiconductor Inc. Clock synchronization circuit having improved jitter property
US20050034006A1 (en) * 2001-01-05 2005-02-10 Micron Technology, Inc. Method and apparatus for improving output skew
US6987705B2 (en) * 2003-10-31 2006-01-17 Hynix Semiconductor Inc. Memory device with improved output operation margin
US20060193195A1 (en) * 2005-02-28 2006-08-31 Hynix Semiconductor Inc. Apparatus and method for controlling clock signal in semiconductor memory device
US20060209620A1 (en) * 2004-12-30 2006-09-21 Deivasigamani Vinoth K Synchronous clock generator including duty cycle correction
US7130367B1 (en) * 2002-04-09 2006-10-31 Applied Micro Circuits Corporation Digital delay lock loop for setup and hold time enhancement
US20070075759A1 (en) * 2005-09-30 2007-04-05 Metz Peter C Method and apparatus for delay line control using receive data
US20070121394A1 (en) * 2005-11-18 2007-05-31 Elpida Memory, Inc. Semiconductor memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371684A (en) * 1992-03-31 1994-12-06 Seiko Epson Corporation Semiconductor floor plan for a register renaming circuit
JPH06209243A (ja) 1992-08-25 1994-07-26 Fujitsu Ltd デューティファクタ補償回路
US5706292A (en) * 1996-04-25 1998-01-06 Micron Technology, Inc. Layout for a semiconductor memory device having redundant elements
JP4070255B2 (ja) * 1996-08-13 2008-04-02 富士通株式会社 半導体集積回路
JP3720934B2 (ja) * 1996-12-17 2005-11-30 富士通株式会社 半導体記憶装置とデータ読み出し及び書き込み方法
US6020776A (en) * 1998-06-22 2000-02-01 Xilinx, Inc. Efficient multiplexer structure for use in FPGA logic blocks
JP3873532B2 (ja) 1999-07-14 2007-01-24 富士通株式会社 半導体装置
JP2002082830A (ja) * 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
JP4592179B2 (ja) 2000-12-19 2010-12-01 ルネサスエレクトロニクス株式会社 ディレイロックドループ、当該ディレイロックドループを含む半導体装置およびクロック同期により動作するシステムのための制御方法
US6930524B2 (en) * 2001-10-09 2005-08-16 Micron Technology, Inc. Dual-phase delay-locked loop circuit and method
KR100413774B1 (ko) * 2002-02-22 2004-01-03 삼성전자주식회사 래이 아웃 면적을 감소시키는 반도체 메모리 장치
JP4138521B2 (ja) 2003-02-13 2008-08-27 富士通株式会社 半導体装置
JP2005038526A (ja) 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100673885B1 (ko) 2004-04-27 2007-01-26 주식회사 하이닉스반도체 반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법
KR100640629B1 (ko) * 2005-01-12 2006-10-31 삼성전자주식회사 동기식 반도체 메모리 장치의 지연 동기 루프 회로 및동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의정보를 생성하는 방법
JP4928097B2 (ja) * 2005-07-29 2012-05-09 株式会社アドバンテスト タイミング発生器及び半導体試験装置
KR100800150B1 (ko) * 2006-06-30 2008-02-01 주식회사 하이닉스반도체 지연 고정 루프 장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6430696B1 (en) * 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US20050034006A1 (en) * 2001-01-05 2005-02-10 Micron Technology, Inc. Method and apparatus for improving output skew
US6573771B2 (en) * 2001-06-29 2003-06-03 Hynix Semiconductor Inc. Clock synchronization circuit having improved jitter property
US7130367B1 (en) * 2002-04-09 2006-10-31 Applied Micro Circuits Corporation Digital delay lock loop for setup and hold time enhancement
US6987705B2 (en) * 2003-10-31 2006-01-17 Hynix Semiconductor Inc. Memory device with improved output operation margin
US20060209620A1 (en) * 2004-12-30 2006-09-21 Deivasigamani Vinoth K Synchronous clock generator including duty cycle correction
US20060193195A1 (en) * 2005-02-28 2006-08-31 Hynix Semiconductor Inc. Apparatus and method for controlling clock signal in semiconductor memory device
US20070075759A1 (en) * 2005-09-30 2007-04-05 Metz Peter C Method and apparatus for delay line control using receive data
US20070121394A1 (en) * 2005-11-18 2007-05-31 Elpida Memory, Inc. Semiconductor memory device

Also Published As

Publication number Publication date
US20080310574A1 (en) 2008-12-18
US8379784B2 (en) 2013-02-19
JP2008310943A (ja) 2008-12-25
TW200849249A (en) 2008-12-16
JP5149631B2 (ja) 2013-02-20
KR100907928B1 (ko) 2009-07-16
KR20080109423A (ko) 2008-12-17

Similar Documents

Publication Publication Date Title
US7372311B2 (en) Delay locked loop for controlling duty rate of clock
US7750699B2 (en) Delay locked loop circuit
US7501866B2 (en) Delay locked loop circuit
US7365583B2 (en) Delay locked loop for high speed semiconductor memory device
KR100732760B1 (ko) 지연고정루프회로
US7825711B2 (en) Clock jitter compensated clock circuits and methods for generating jitter compensated clock signals
US20030219088A1 (en) Digital DLL apparatus for correcting duty cycle and method thereof
KR100911195B1 (ko) 듀티비 보정 회로
KR100861297B1 (ko) 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프
JP2007202033A (ja) タイミング調整回路及び半導体装置
US7310010B2 (en) Duty cycle corrector
KR20160057728A (ko) 지연 고정 루프 회로 및 그 동작방법
US7068084B2 (en) Delay locked loop capable of compensating for delay of internal clock signal by variation of driving strength of output driver in semiconductor memory device
US20100109737A1 (en) Clock pulse generating circuit
TWI407437B (zh) 半導體記憶體裝置與驅動半導體記憶體裝置之方法
US8638137B2 (en) Delay locked loop
KR100735548B1 (ko) 지연동기회로 및 방법
US7616030B2 (en) Semiconductor device and operation method thereof
KR20080002590A (ko) 지연고정 루프회로
KR100915808B1 (ko) 지연고정루프 회로의 지연 회로 및 지연 방법
US8331190B2 (en) Semiconductor memory device and operation method thereof
US7911251B2 (en) Clock signal generating circuit and semiconductor memory apparatus including the same
US7902889B2 (en) Delay locked loop
KR20090041006A (ko) 지연고정루프 회로
KR20080035367A (ko) 반도체 메모리 장치의 지연고정루프

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees