JPWO2010137076A1 - パルス測定装置およびパルス測定方法ならびにそれらを用いた試験装置 - Google Patents

Abstract

レプリカ信号発生部１０は、パルス信号を受け、基準となる第１状態におけるパルス信号のパルス幅を基準パルス幅として保持する。レプリカ信号発生部１０は、実動作状態に対応する第２状態において、基準パルス幅を有しかつ測定対象のパルス信号Ｔａｒｇｅｔのリーディングエッジに応じたリーディングエッジを有しているレプリカ信号ＲＥＰＬＩＣＡを発生する。条件判定部２０は、パルス信号Ｔａｒｇｅｔおよびレプリカ信号ＲＥＰＬＩＣＡを受け、第２状態においてパルス信号Ｔａｒｇｅｔのエッジとレプリカ信号ＲＥＰＬＩＣＡのエッジの位相関係が、所定の条件を満たすか否かを判定する。カウント処理部３０は、条件判定部２０における判定結果に応じたカウント処理を行う。

Description

本発明は、パルス信号の特性を測定する技術に関する。

電子機器における動作速度の高速化と低価格化への要求は著しく、それにともない、電子機器のシステムの構成部品である半導体デバイスに対する、動作クロックの高速化、低価格化に対する要求も厳しくなっている。開発・製造された半導体デバイスは製品としてのスペックを満たすことを確認する評価試験を行った後に出荷されるが、その評価試験には、いわゆる半導体試験装置（以下、単に試験装置とも称する）が利用されるのが一般的である。したがって試験装置は、測定対象の半導体デバイス（以下、被測定デバイスＤＵＴと称する）に対して、使用者の設計に即した正確な電源電圧を供給するとともに、正確なタイミングでテストパルスを印加する性能が要求される。

しかしながら上述の試験装置の高速化にともない、正確なタイミングでテストパルスを発生し、それを観測することが困難になっている。この問題の主たる原因としては、半導体デバイス内外の信号の受け渡しの際に発生するクロックジッタの影響が挙げられる。したがって試験装置の設計に際してはクロックジッタへの対策の必要性が高まっている。

試験装置を用いて半導体デバイスを測定する際には、試験装置が予定された性能を発揮できるように、試験に先立って試験装置に対するシステムイニシャライズが行われる。現在、システムイニシャライズ時は、システム内部の動作を最小限とすることで試験装置内部の電源電圧変動を極力抑制した上で種々の調整が実行される。具体的には、静的な状態で理想状態に近い基準クロックを発生し、この基準クロックを用いて調整対象の信号の遅延量を測定・調整する手法が採られている。

この手法でイニシャライズされた試験装置であっても、実動作時には、イニシャライズ時で電源環境や温度環境が異なるため、クロックジッタの発生が避けられない。そこで試験装置には、動作状態によらずに電源環境や温度環境の変動を抑える装置が実装されたり、シミュレーションによって予め発生しうる変動量を見積もることで試験装置が設計仕様を満たすように設計が行われたりする。しかしながら現在のシミュレーション技術では完全にモデル化することは困難であり、実際に発生するクロックジッタが、シミュレーション結果と一致することはまれであるため、クロックジッタの実機評価は必須となる。

実動作状態において発生するクロックジッタを外部の計測器を用いて測定する場合、測定対象のクロックを半導体デバイスの外部に取り出す必要がある。ところがクロックパルスは、そのパルス幅の短さ故に、ＬＳＩ内部は通過、伝搬することができるが、ＬＳＩのＩ／Ｏ回路は通過することができず、計測器による測定が困難である。
またクロックパルスをＬＳＩから取り出したとしても、計測器に至る経路での波形歪みによってパルス幅変動が発生し、測定誤差の要因となったり、パルスが消失して測定不能となったりする。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、クロックジッタを適切に評価可能な技術の提供にある。

本発明のある態様は、クロック信号などのパルス信号の測定装置に関する。パルス測定装置は、パルス信号を受け、基準となる第１状態における前記パルス信号のパルス幅を基準パルス幅として保持し、実動作状態に対応する第２状態において、基準パルス幅を有しかつ測定対象のパルス信号のリーディングエッジに応じたリーディングエッジを有しているレプリカ信号を発生するレプリカ信号発生部と、パルス信号およびレプリカ信号を受け、第２状態においてパルス信号のエッジとレプリカ信号のエッジの位相関係が、所定の条件を満たすか否かを判定する条件判定部と、条件判定部における判定結果に応じたカウント処理を行うカウント処理部と、を備える。
この態様によれば、実動作状態におけるパルス信号の位相変動やパルス幅変動を評価することができる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、実動作状態におけるパルス信号の特性を評価できる。

実施の形態に係るパルス測定装置の構成を示すブロック図である。 試験装置の構成例を示すブロック図である。 図１のレプリカ信号発生部の構成例を示す回路図である。 図１の条件判定部の構成例を示す回路図である。 図５（ａ）〜（ｅ）は、図１の条件判定部の動作を示すタイムチャートである。 図１のカウント処理部の構成例を示す回路図である。 図１のループ測定回路の構成例を示す回路図である。 図１のパルス測定装置の動作の一例を示すフローチャートである。 オシロスコープによるパルスの測定結果を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、実施の形態に係るパルス測定装置１００の構成を示すブロック図である。パルス発生部１０２は、所定の周波数、所定のパルス幅を有するタイミングパルスＣｌｏｃｋ＿ｏｕｔを生成する。タイミングパルスＣｌｏｃｋ＿ｏｕｔは、理想状態において、設計値に応じたパルス幅および位相特性を有する。しかしながら、パルス発生部１０２に供給される電源電圧の変動や温度変動にともない、タイミングパルスＣｌｏｃｋ＿ｏｕｔの特性は時々刻々と変化する。

パルス発生部１０２は、たとえば半導体試験装置１に用いられる。図２は、試験装置１の構成例を示すブロック図である。試験装置１は、パターン発生器ＰＧ、タイミング発生器ＴＧ、波形整形器（またはフォーマットコントローラともいう）ＦＣ、ドライバＤＲ、タイミングコンパレータＴＣ、論理比較部ＬＣ、電源ＰＳを備える。

試験装置１は、ＤＵＴ２に対してテストパターンを供給する。ＤＵＴ２は、与えられたテストパターンに応じた信号を出力する。ＤＵＴ２はたとえばメモリである。試験装置１は、ＤＵＴ２から出力された信号を受け、それを期待値と比較し、ＤＵＴ２の良否を判定し、あるいはその不良箇所を特定する。

テストパターンの周期はテストレートとも称される。試験装置１は、テストレートを、パターンデータの１ビットごとに、時々刻々とリアルタイムで変化させる機能を有している。

パターン発生器ＰＧは、試験装置１に供給すべきテストパターンの値を示すパターンデータと、各データの遷移タイミング（つまりテストレート）を示すタイミングデータを発生する。

タイミング発生器ＴＧは、タイミングデータを受け、その値に応じたタイミングにエッジを有するタイミング信号を発生する。波形整形器ＦＣは、タイミング信号およびパターンデータにもとづき、ＤＵＴ２に供給すべきテストパターンを発生する。ドライバＤＲは、波形整形器ＦＣの出力信号を受け、ＤＵＴ２へと供給する。

タイミングコンパレータＴＣは、ＤＵＴ２から出力されたデータを受け、その論理値を判定する。論理コンパレータＬＣは、タイミングコンパレータＴＣの出力データと、期待値データの値を比較し、合致しているか否かを示すパスフェイル信号Ｐ／Ｆを発生する。ＤＵＴ２の良否は、パスフェイル信号Ｐ／Ｆにもとづいて判定される。

電源ＰＳは、試験装置１の各ブロックに対して、安定的な電源電圧Ｖｄｄを供給する。

以上が試験装置１の全体構成である。かかる試験装置１には、たとえばタイミング発生器ＴＧが基準とすべきクロック信号（図１のタイミングパルスＣｌｏｃｋ＿ｏｕｔに対応する）を生成するパルス発生部１０２が搭載される。

このパルス発生部１０２の動作状態について検討する。
パルス発生部１０２は、温度変動および電源電圧変動が無い状態において、設計値に即したパルス幅および位相を有するタイミングパルスＣｌｏｃｋ＿ｏｕｔを生成するであろう。しかしながら、現実的には、試験装置１内のさまざまなブロックが動作することによる発熱の影響や電源ＰＳの出力変動の影響によって、タイミングパルスＣｌｏｃｋ＿ｏｕｔの特性は時々刻々と変化する。以下では、この状態を実動作状態（第２状態）と称する。

試験装置１は、その動作状態を制御することにより、パルス発生部１０２を安定的に動作させることが可能に構成されている。たとえば、パルス発生部１０２以外の不要なブロック（たとえばパターン発生器ＰＧやタイミング発生器ＴＧなど）の動作を停止させることにより、電源電圧Ｖｄｄの変動や温度の変動を極力抑制することができる。この状態を、第１状態と称する。第１状態は、実動作状態（第２状態）よりもタイミングパルスＣｌｏｃｋ＿ｏｕｔが安定する基準となる状態である。

図１に戻る。以下では、これら２つの状態を前提として、図１のパルス測定装置１００の構成を説明する。

パルス測定装置１００は、パルス発生部１０２により生成されるタイミングパルスＣｌｏｃｋ＿ｏｕｔの特性を評価する。評価対象となる特性としては、タイミングパルスＣｌｏｃｋ＿ｏｕｔのパルス幅や位相特性（ジッタ量）などが例示される。

パルス測定装置１００は、レプリカ信号発生部１０、条件判定部２０、カウント処理部３０、バイアス電源５０を備える。またパルス測定装置１００に付随して、ループ測定回路４０が設けられる。

バイアス電源５０は、パルス測定装置１００の各ブロックに対する電源電圧Ｖｄｄを生成する。すなわちパルス測定装置１００に対する電源は、タイミングパルスＣｌｏｃｋ＿ｏｕｔを生成するパルス発生部１０２の電源ＰＳと独立している。つまり、パルス測定装置１００の電源電圧は周囲から独立しており、第１状態と第２状態の如何にかかわらず安定しているといえる。

レプリカ信号発生部１０には、タイミングパルスＣｌｏｃｋ＿ｏｕｔが入力される。
第１状態（基準状態）において、レプリカ信号発生部１０はタイミングパルスＣｌｏｃｋ＿ｏｕｔのパルス幅を基準パルス幅として保持する。
第２状態（実動作状態）において、レプリカ信号発生部１０はレプリカ信号ＲＥＰＬＩＣＡを生成する。レプリカ信号ＲＥＰＬＩＣＡは、基準パルス幅を有しており、そのリーディングエッジのタイミングは、タイミングパルスＣｌｏｃｋ＿ｏｕｔのリーディングエッジのタイミングに応じたものとなっている。

図３は、図１のレプリカ信号発生部１０の構成例を示す回路図である。レプリカ信号発生部１０は、ＡＮＤゲート１２＿Ａ、１２＿１〜１２＿５、ＯＲゲート１４＿１〜１４＿５、遅延素子１５＿１〜１５＿５、出力ＡＮＤゲート１６を備える。レプリカ信号発生部１０には、タイミングパルスＣｌｏｃｋ＿ｏｕｔに加えて、制御信号ＣＴＲＬＡ、ＣＴＲＬＢ１〜ＣＴＲＬＢ５が入力されている。なお、制御信号ＣＴＲＬＢの数は、任意であって構わない。

制御信号ＣＴＲＬＡは、レプリカ信号発生部１０全体に対する制御信号であり、ハイレベル（“１”、アサート）のとき、レプリカ信号発生部１０がアクティブ、ローレベル（“０”、ネゲート）のとき非アクティブとなる。

制御信号ＣＴＲＬＢ１〜ＣＴＲＬＢ５は、レプリカ信号ＲＥＰＬＩＣＡのパルス幅を調節するために用いられる。

ＡＮＤゲート１２＿Ａは、タイミングパルスＣｌｏｃｋ＿ｏｕｔと制御信号ＣＴＲＬＡの論理積を生成する。
ｉ番目のＡＮＤゲート１２＿ｉ（１≦ｉ≦５）は、タイミングパルスＣｌｏｃｋ＿ｏｕｔとｉ番目の制御信号ＣＴＲＬＢｉの論理積を生成する。
ｉ番目（２≦ｉ≦５）のＯＲゲート１４＿ｉは、ｉ−１番目の遅延素子１５＿（ｉ−１）の出力信号とｉ番目のＡＮＤゲート１２＿ｉの出力信号の論理和を生成する。１番目のＯＲゲート１４＿１は、ローレベルと１番目のＡＮＤゲート１２＿１の出力信号の論理和を生成する。ＯＲゲート１４＿１は演算処理としては冗長であるため省略してもよいが、各信号経路の遅延量を揃える観点で有意義である。

ｉ番目の遅延素子１５＿ｉは、ｉ番目のＯＲゲート１４＿ｉの出力信号に、所定の遅延を与える。

出力ＡＮＤゲート１６は、最終段（５番目）の遅延素子１５＿５の出力信号の反転と、ＡＮＤゲート１２Ａの出力信号の論理積を生成し、レプリカ信号ＲＥＰＬＩＣＡとして出力する。

レプリカ信号ＲＥＰＬＩＣＡのパルス幅は、制御信号ＣＴＲＬＢ１〜ＣＴＲＬＢ５の値に応じて設定される。またレプリカ信号ＲＥＰＬＩＣＡのリーディングエッジのタイミングは、タイミングパルスＣｌｏｃｋ＿ｏｕｔのそれと一致する。

図１に戻る。条件判定部２０は、レプリカ信号発生部１０により生成されるレプリカ信号ＲＥＰＬＩＣＡとタイミングパルスＣｌｏｃｋ＿ｏｕｔを受ける。
条件判定部２０は第２状態において、タイミングパルスＣｌｏｃｋ＿ｏｕｔのエッジとレプリカ信号ＲＥＰＬＩＣＡのエッジの位相関係が、所定の条件を満たすか否かを判定する。

具体的に条件判定部２０は、以下の４つの条件の少なくともひとつを判定する。
１．第１条件
タイミングパルスＣｌｏｃｋ＿ｏｕｔのリーディングエッジが、レプリカ信号ＲＥＰＬＩＣＡのリーディングエッジに対して遅れているか
２．第２条件
タイミングパルスＣｌｏｃｋ＿ｏｕｔのトレイリングエッジがレプリカ信号ＲＥＰＬＩＣＡのトレイリングエッジに対して遅れているか
３．第３条件
タイミングパルスＣｌｏｃｋ＿ｏｕｔのリーディングエッジがレプリカ信号ＲＥＰＬＩＣＡのリーディングエッジに対して進んでいるか
４．第４条件
タイミングパルスＣｌｏｃｋ＿ｏｕｔのトレイリングエッジがレプリカ信号ＲＥＰＬＩＣＡのトレイリングエッジに対して進んでいるか

本実施の形態において、条件判定部２０は、第１から第４のすべての条件を判定する。
図４は、図１の条件判定部２０の構成例を示す回路図である。
条件判定部２０は、第１条件から第４条件をそれぞれ判定する第１判定部２１〜２４およびターゲット信号生成部２５を備える。条件判定部２０には、評価対象のタイミングパルスＣｌｏｃｋ＿ｏｕｔと、制御信号ＣＴＲＬＣが入力される。制御信号ＣＴＲＬＣは、条件判定部２０のアクティブ、非アクティブの切りかえを指示する。

ターゲット信号生成部２５は、ＡＮＤゲート１２Ｃ、１６Ｃを含む。
ＡＮＤゲート１２Ｃは、タイミングパルスＣｌｏｃｋ＿ｏｕｔと制御信号ＣＴＲＬＣの論理積を生成する。ＡＮＤゲート１６Ｃは、ＡＮＤゲート１２Ｃの出力信号と、固定レベル（ハイレベル）の論理積を生成し、ターゲット信号Ｔａｒｇｅｔとして出力する。

ＡＮＤゲート１６Ｃは、演算処理としては冗長であるが、図３のレプリカ信号発生部１０により生成されるレプリカ信号ＲＥＰＬＩＣＡと、ターゲット信号Ｔａｒｇｅｔの位相ズレを解消するために設けられている。すなわち、図４のＡＮＤゲート１２Ｃは、図３のＡＮＤゲート１２Ａに対応し、図４のＡＮＤゲート１６Ｃは、図３のＡＮＤゲート１６Ａに対応しており、ターゲット信号Ｔａｒｇｅｔの発生経路と、レプリカ信号ＲＥＰＬＩＣＡの発生経路の遅延量がほぼ等しくなるように設計されている。

（第１判定部）
第１判定部２１は、判定対象のタイミングパルスＣｌｏｃｋ＿ｏｕｔに応じたターゲット信号Ｔａｒｇｅｔに加えて制御信号ｃｏｎｔ１を受ける。

第１遅延素子Ｄ１は、ターゲット信号Ｔａｒｇｅｔを所定時間ＴＤ１、遅延させる。ＡＮＤゲートＡ１１は、制御信号ｃｏｎｔ１に応じて第１遅延素子Ｄ１の出力信号をゲーティング（論理積）する。制御信号ｃｏｎｔ１がローレベル（ネゲート）のとき、第１判定部２１は非アクティブとなる。制御信号ｃｏｎｔ１がハイレベル（アサート）のとき、第１判定部２１はアクティブとなる。ＡＮＤゲートＡ１１は、別の経路に設けられてもよい。

第１ＯＲゲートＯ１は、ＡＮＤゲートＡ１１の出力信号（つまり、第１遅延素子Ｄ１の出力信号）と、遅延を受ける前のもとのターゲット信号Ｔａｒｇｅｔの論理和を生成する。第１否定ゲートＮ１は、第１ＯＲゲートＯ１の出力信号の論理レベルを反転する。

第１スキュー調整用遅延素子Ｒ１は、レプリカ信号ＲＥＰＬＩＣＡに対して調整可能な遅延を与え、スキューを調節するために設けられる。スキュー調整については後述する。

第１ＡＮＤゲートＡ１は、第１スキュー調整用遅延素子Ｒ１を経由したレプリカ信号ＲＥＰＬＩＣＡ（ＳＲ１）と第１否定ゲートＮ１の出力信号の論理積を生成する。第１ＡＮＤゲートＡ１の出力信号は、第１条件が満たされるときハイレベル（アサート）となる。

（第２判定部）
第２判定部２２は、タイミングパルスＣｌｏｃｋ＿ｏｕｔに応じたターゲット信号Ｔａｒｇｅｔに加えて制御信号ｃｏｎｔ２を受ける。

第２スキュー調整用遅延素子Ｒ２は、レプリカ信号ＲＥＰＬＩＣＡに対して、調節可能な遅延を与えてタイミングを調節する。第２否定ゲートＮ２は、タイミングが調節されたレプリカ信号ＲＥＰＬＩＣＡを反転する。

第３否定ゲートＮ３は、ターゲット信号Ｔａｒｇｅｔを反転する。第２遅延素子Ｄ２は第３否定ゲートＮ３の出力信号に第２遅延ＴＤ２を与える。ＡＮＤゲートＡ１２は、第２遅延素子Ｄ２の出力信号を制御信号ｃｏｎｔ２によりゲーティングする。
第２ＯＲゲートＯ２は、第３否定ゲートＮ３の出力信号と第２遅延素子Ｄ２の出力信号の論理和を生成する。第４否定ゲートＮ４は第２ＯＲゲートＯ２の出力信号を反転する。第２ＡＮＤゲートＡ２は、第２否定ゲートＮ２の出力信号ＳＲ２と第４否定ゲートＮ４の出力信号の論理積を生成する。第２ＡＮＤゲートＡ２の出力信号は、第２条件が満たされるときハイレベル（アサート）となる。

（第３判定部）
第３判定部２３は、タイミングパルスＣｌｏｃｋ＿ｏｕｔに応じたターゲット信号Ｔａｒｇｅｔに加えて、制御信号ｃｏｎｔ３を受ける。

第３遅延素子Ｄ３は、レプリカ信号ＲＥＰＬＩＣＡを第３遅延時間ＴＤ３、遅延させる。ＡＮＤゲートＡ１３は、第３遅延素子Ｄ３の出力信号を制御信号ｃｏｎｔ３に応じてゲーティングする。第３ＯＲゲートＯ３は、レプリカ信号ＲＥＰＬＩＣＡと第３遅延素子Ｄ３の出力信号の論理和を生成する。第５否定ゲートＮ５は、第３ＯＲゲートＯ３の出力信号を反転する。

第３スキュー調整用遅延素子Ｒ３は、ターゲット信号Ｔａｒｇｅｔに調節可能な遅延を与える。第３ＡＮＤゲートＡ３は、第５否定ゲートＮ５の出力信号とタイミングが調節されたターゲット信号Ｔａｒｇｅｔ（ＳＲ３）との論理積を生成する。第３ＡＮＤゲートＡ３の出力信号は、第３条件が満たされるときハイレベル（アサート）となる。

（第４判定部）
第４判定部２４は、タイミングパルスＣｌｏｃｋ＿ｏｕｔに応じたターゲット信号Ｔａｒｇｅｔに加えて、制御信号ｃｏｎｔ４を受ける。

第６否定ゲートＮ６は、レプリカ信号ＲＥＰＬＩＣＡを反転する。第４遅延素子Ｄ４は、第６否定ゲートＮ６の出力信号を第４遅延時間ＴＤ４、遅延させる。ＡＮＤゲートＡ１４は、第４遅延素子Ｄ４の出力信号を、制御信号ｃｏｎｔ４に応じてゲーティングする。第４ＯＲゲートＯ４は、第６否定ゲートＮ６の出力信号と第４遅延素子Ｄ４の出力信号の論理和を生成する。第７否定ゲートＮ７は第４ＯＲゲートＯ４の出力信号を反転する。

第４スキュー調整用遅延素子Ｒ４は、ターゲット信号Ｔａｒｇｅｔに対して調節可能な遅延を与える。第８否定ゲートＮ８は、タイミングが調節されたターゲット信号Ｔａｒｇｅｔを反転する。第４ＡＮＤゲートＡ４は第７否定ゲートＮ７の出力信号と第８否定ゲートＮ８の出力信号ＳＲ４の論理積を生成する。第４条件を満たすとき、第４ＡＮＤゲートＡ４の出力信号はハイレベル（アサート）となる。

第１判定部２１〜第４判定部２４それぞれの出力信号は、第１ラッチＬ１〜第４ラッチＬ４それぞれのクロック端子へと入力される。
ｉ番目（１≦ｉ≦４）の条件が満たされ、対応する判定部の出力信号がアサートされると、ｉ番目のラッチＬｉの出力信号はハイレベルとなる。

セレクタ（マルチプレクサ）Ｍ３は、制御信号Ｓ３に応じて、レプリカ信号ＲＥＰＬＩＣＡおよびターゲット信号Ｔａｒｇｅｔの一方を選択する。遅延素子Ｄ１３は、セレクタＭ３の出力信号のタイミングを調節する。遅延素子Ｄ１３の出力信号Ｓ１３を、同期信号と称する。

ラッチＬ１〜Ｌ４の出力信号は、後段のリザルトラッチＬｒ１〜Ｌｒ４において、同期信号Ｓ１３を用いてリタイミングされる。リザルトラッチＬｒ１〜Ｌｒ４の出力信号（リザルト信号）ｒｅｓｕｌｔ１〜ｒｅｓｕｌｔ４はそれぞれ、第１〜第４条件を満たすときハイレベルとなる。

条件判定部２０には、所定のタイミングごとにアサート（ハイレベル）されるリセット信号ＲＥＳＥＴが入力されている。否定ゲートＮ９は、リセット信号ＲＥＳＥＴを反転する。反転されたリセット信号ＲＥＳＥＴは、リザルトラッチＬｒ１〜Ｌｒ４のリセット端子（反転論理）に入力される。つまり、リザルトラッチＬｒ１〜Ｌｒ４は、所定のタイミングごとにリセットされ、その出力Ｑがローレベル（０）に設定される。
ＯＲゲートＯ６は、反転入力、反転出力で構成される。ＯＲゲートＯ６はラッチＬ１〜Ｌ４それぞれに対して設けられる。各ＯＲゲートＯ６は、反転されたリセット信号ＲＥＳＥＴと、対応するリザルトラッチＬｒの反転出力（＃Ｑ）を受ける。ＯＲゲートＯ６の出力は、対応するラッチＬのリセット端子（反転論理）に入力される。つまりｉ番目のラッチＬｉは、リセット信号ＲＥＳＥＴがアサートされるか、または対応するリザルトラッチＬｒｉの出力Ｑがハイレベル（１）となるごとに、リセットされる。

図５（ａ）〜（ｅ）は、図１の条件判定部２０の動作を示すタイムチャートである。図５（ａ）は、第２状態において条件判定部２０に入力されるレプリカ信号ＲＥＰＬＩＣＡ、ならびに位相やパルス幅が変動したターゲット信号Ｔａｒｇｅｔ１〜５を示す。具体的には、Ｔａｒｇｅｔ１はパルスの位相が進んだ状態、Ｔａｒｇｅｔ２は位相変動の無い状態、Ｔａｒｇｅｔ３は位相が遅れた状態、Ｔａｒｇｅｔ４はパルス幅が広がった状態、Ｔａｒｇｅｔ５はパルス幅が狭まった状態を示す。

図５（ｂ）〜（ｅ）はそれぞれ第１判定部２１〜第４判定部２４の動作を示す。図５（ｂ）〜（ｅ）に示される波形はそれぞれ、第１ＡＮＤゲートＡ１〜第４ＡＮＤゲートＡ４が受ける信号Ｘ１、Ｘ２である。波形のドットの部分は、遅延素子Ｄ１〜Ｄ４による遅延を示し、論理レベルとしてはローレベルである。ハッチング（斜線）の部分は、ＡＮＤゲートの出力がハイレベルとなることを示す。このタイムチャートからも、第１判定部２１〜第４判定部２４において、それぞれ第１条件〜第４条件が判定されることが確認される。

第１スキュー調整用遅延素子Ｒ１〜Ｒ４それぞれを経由した信号ＳＲ１〜ＳＲ４は、後述するループ測定回路４０へと入力される。

図１に戻る。カウント処理部３０は、条件判定部２０による条件判定の結果ｒｅｓｕｌｔ１〜ｒｅｓｕｌｔ４を受ける。カウント処理部３０は、判定結果ｒｅｓｕｌｔ１〜ｒｅｓｕｌｔ４に応じたカウント処理を行う。

最も簡単な実施例において、カウント処理部３０は、判定結果ｒｅｓｕｌｔ１〜ｒｅｓｕｌｔ４それぞれがアサートされた回数をカウントする。

別の好ましい実施例において、カウント処理部３０は以下のように構成される。図６は、図１のカウント処理部３０の構成例を示す回路図である。
カウント処理部３０は、ＡＮＤゲートＡ３１〜Ａ３４、カウンタＣＮＴ１〜ＣＮＴ４を備える。

第１カウンタＣＮＴ１は、第１条件と第４条件がともに満たされた回数をカウントする。
ＡＮＤゲートＡ３１は、リザルト信号ｒｅｓｕｌｔ１とｒｅｓｕｌｔ４の論理積を生成する。ＡＮＤゲートＡ３１の出力信号は、第１カウンタＣＮＴ１のデータ端子ＤＴに入力される。第１カウンタＣＮＴ１は、同期信号Ｓ１３のタイミングにおいて、ＡＮＤゲートＡ３１の出力信号がハイレベルであるとき、カウントアップする。

第１条件と第４条件が同時に満たされることは、第２状態（実動作状態）におけるタイミングパルスＣｌｏｃｋ＿ｏｕｔのパルス幅が、第１状態（理想的な状態）に比べて短くなったことを意味する。したがって第１カウンタＣＮＴ１により、パルス幅の変動を検出できる。

同様に、第２カウンタＣＮＴ２は、第２条件と第３条件がともに満たされた回数をカウントする。これにより第２状態（実動作状態）におけるタイミングパルスＣｌｏｃｋ＿ｏｕｔのパルス幅が、第１状態（理想的な状態）に比べて長くなったことを検出できる。

同様に、第３カウンタＣＮＴ３は、第１条件と第２条件がともに満たされた回数をカウントする。これにより第２状態（実動作状態）におけるタイミングパルスＣｌｏｃｋ＿ｏｕｔの位相が、第１状態（理想的な状態）より遅れたことを検出できる。

同様に、第４カウンタＣＮＴ４は、第３条件と第４条件がともに満たされた回数をカウントする。これにより第２状態（実動作状態）におけるタイミングパルスＣｌｏｃｋ＿ｏｕｔの位相が、第１状態（理想的な状態）より進んだことを検出できる。

図１に戻る。ループ測定回路４０は、入力されたパルスのリーディングエッジとトレイリングエッジの時間差を測定し、入力されたパルスのパルス幅を測定する。

図７は、図１のループ測定回路４０の構成例を示す回路図である。ループ測定回路４０は、セレクタＭ１、Ｍ２、ＸＯＲゲートＸＯ１、ＸＯ２、ＯＲゲートＯ５、ＮＯＲゲートＮＯ１、フリップフロップＦＦ１、パルサーＬＰ、ＴＰ、カウンタ４２を含む。
セレクタＭ１には、レプリカ信号ＲＥＰＬＩＣＡおよびターゲット信号Ｔａｒｇｅｔが入力され、制御信号Ｓ１に応じた一方を選択する。ＸＯＲゲートＸＯ１は、セレクタＭ１の出力信号と制御信号ｃｏｎｔａ１の排他的論理和を生成する。ＸＯＲゲートＸＯ１の出力信号は、フリップフロップＦＦ１のクロック端子に入力される。セレクタＭ２は、セレクタＭ１の出力信号と、フリップフロップＦＦ１の出力信号を受け、制御信号Ｓ２に応じた一方を選択する。ＸＯＲゲートＸＯ２は、セレクタＭ２の出力信号と制御信号ｃｏｎｔａ２の排他的論理和を生成する。

前縁パルサＬＰは、ループスタート信号ＬｏｏｐＳｔａｒｔのリーディングエッジから所定時間、ハイレベルとなるパルスを生成する。ＯＲゲートＯ５は、前縁パルサＬＰの出力信号とＸＯＲゲートＸＯ２の出力信号の論理和を生成する。後縁パルサＴＰは、ＯＲゲートＯ５の出力信号のトレイリングエッジから所定時間ハイレベルとなるパルスを生成する。ＮＯＲゲートＮＯ１は、ループスタート信号と後縁パルサＴＰの出力信号の否定論理和を生成する。ＮＯＲゲートＮＯ１の出力信号は、フリップフロップＦＦ１のリセット端子に入力される。カウンタ４２は、後縁パルサＴＰの出力信号がハイレベルとなる期間を、クロックｃｌｏｃｋを基準としてカウントする。

図７のループ測定回路４０によれば、制御信号Ｓ１が“０”のとき、レプリカ信号ＲＥＰＬＩＣＡのパルス幅を、“１”のときターゲット信号Ｔａｒｇｅｔのパルス幅を測定できる。

以上が、パルス測定装置１００の構成である。続いてその動作を説明する。
図８は、図１のパルス測定装置１００の動作の一例を示すフローチャートである。
１． スキュー調整（Ｓ１０１）
システムが第１状態に設定される。レプリカ信号発生部１０において、制御信号ＣＴＲＬＡを“１”、ＣＴＲＬＢをすべて“０”にセットする。この状態では、タイミングパルスＣｌｏｃｋ＿ｏｕｔがそのまま、レプリカ信号ＲＥＰＬＩＣＡとして出力される。
また、条件判定部２０に対する制御信号ＣＴＲＬＣを“１”に、制御信号ｃｏｎｔ１〜ｃｏｎｔ４を“０”とする。
この状態において、ラッチＬ１〜Ｌ４から“１”が出力されないように、スキュー調整用遅延素子Ｒ１〜Ｒ４の遅延量を調節する。

２． レプリカ信号のパルス幅調整（Ｓ１０２）
引き続きシステムは第１状態に設定される。レプリカ信号発生部１０において、制御信号ＣＴＲＬＢ１〜ＣＴＲＬＢ４を“０”とする。また条件判定部２０において制御信号ＣＴＲＬＣを“１”、制御信号ｃｏｎｔ１〜ｃｏｎｔ４を“０”とする。
この状態において、ラッチＬ１〜Ｌ４から“１”が出力されないように、レプリカ信号発生部１０に対する制御信号ＣＴＲＬＢ１〜ＣＴＲＬＢ５の値の組み合わせを決定する。こうして決定された制御信号ＣＴＲＬＢ１〜ＣＴＲＬＢ５は、基準パルス幅を示す。

３． ループ測定との相関測定（Ｓ１０３）
ループ測定回路４０においてＳ１＝０、Ｓ２＝１にセットし、通常のシステムイニシャライズ時と同様にして、レプリカ信号発生部１０により生成したレプリカ信号ＲＥＰＬＩＣＡのパルス幅を測定する。こうして得られたパルス幅と、パルス発生部１０２により生成されるタイミングパルスＣｌｏｃｋ＿ｏｕｔのパルス幅との相関関係を確認する。

４． 測定のリセット（Ｓ１０４）
条件判定部２０において制御信号ＣＴＲＬＢ１〜５を、ステップＳ１０２で得られた値に設定する。また制御信号ｃｏｎｔ１〜ｃｏｎｔ４を“１”とする。さらに条件判定部２０のラッチＬ１〜Ｌ４、Ｌｒ１〜Ｌｒ４の値をリセットし、カウント処理部３０のカウンタＣＮＴ１〜ＣＮＴ４のカウント値を初期化する。

５． 実試験動作の開始・測定（Ｓ１０５）
続いて、パルス発生部１０２を第２状態（実動作状態）にて実動作の周波数で動作させる。所定の期間が経過した後、カウンタＣＮＴ１〜ＣＮＴ４の値が読み出される。
カウンタＣＮＴ１〜ＣＮＴ４の値にもとづいて、パルス幅変動、位相変動の頻度を分析することができる。

６． パルス幅変動量の測定（Ｓ１０６）
引き続き第２状態に設定される。ステップＳ１０５の分析結果にもとづき、スキュー調整用遅延素子Ｒ１〜Ｒ４を調節しながら、注目するｉ番目のリザルト信号ｒｅｓｕｌｔｉが“０”となるような値を探索する。

続いて、ループ測定回路４０を用いて、注目するリザルト信号ｒｅｓｕｌｔｉに対応するスキュー調整用遅延素子Ｒｉを経由した信号ＳＲｉのパルス幅を測定する。具体的には、ループ測定回路４０のセレクタＭ１により信号ＳＲｉを選択する。測定されたパルス幅にもとづいて、スキュー調整用遅延素子Ｒｉの遅延量が算出できる。
そしてステップＳ１０６において設定されたスキュー調整用遅延素子Ｒｉの遅延量と、ステップＳ１０１において設定されたスキュー調整用遅延素子Ｒｉの遅延量の差分を算出する。
この差分はパルス幅の変動量に他ならず、つまりパルス測定装置１００は、実動作状態におけるパルス幅の変動量を観測できることを意味する。

７． システムイニシャライズへの反映（Ｓ１０７）
ステップＳ１０３、Ｓ１０５、Ｓ１０６に差が存在する場合、ループ測定と実試験動作時のパルス幅変動が現れていることになる。したがって、本測定結果をシステムイニシャライズに反映することができる。

以上がパルス測定装置１００の動作である。
実施の形態に係るパルス測定装置１００は、以下の利点を有する。

１． パルス測定装置１００は、実試験動作時（第２状態）のパルス（ｃｌｏｃｋ＿ｏｕｔ）を直接的に評価することができる。
従前では、実試験動作時のパルスではなく、第１状態（基準状態）のパルスを評価し、その評価結果からの類推によって、実試験動作時のパルスの状態を推定していた。これに対してパルス測定装置１００によれば、実試験動作のパルスをリアルタイムに、より正確に評価できるため、試験装置のタイミングの精度を高めることができる。

２． パルス測定装置１００は、評価対象のパルスを試験装置の外部に取り出すことなく、測定することができる。したがって、Ｉ／Ｏバッファや伝送路を経由することによるパルス歪みを抑制し、純粋なパルスを評価測定することができる。

３． パルス測定装置１００は、４つのリザルト信号ｒｅｓｕｌｔ１〜ｒｅｓｕｌｔ４にもとづき、パルス幅の変動と位相の変動を区別して検出することができ、さらにそれぞれの発生頻度を測定できる。
たとえばパルスをオシロスコープなどの測定器を用いて測定する場合、オシロスコープにはいくつものパルスの重ね合わせが観測されることになるため、パルス幅変動と位相変動を区別することができない。図９は、オシロスコープによるパルスの測定結果を示す図である。これに対して実施の形態では、これらを区別して測定することができる。

４． パルス測定装置１００による評価とループ測定による評価を併用することにより、スキュー調整用遅延素子の遅延量の差分にもとづいて、パルス幅変動量、位相変動量を見積もることができる。

５． さらにパルス幅変動の検出結果を利用して、試験装置の各種イベント発生時の周辺回路の電源電圧変動を解析することも可能である。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、４つの判定部２１〜２４を設けて、パルスの位相進みや位相遅れを検出する場合を説明したが、本発明はこれに限定されない。たとえば、位相進みのみが予測される系においては、位相進みを検出するための判定部のみを設けてもよい。
反対に、より多くの判定部を設けてもよい。たとえば同種の判定部を複数設け、それぞれの遅延素子Ｄに異なる遅延量を設定してもよい。この場合、一度に位相変動やパルス信号変動の発生頻度と変動量を解析することができる。

実施の形態では、パルス測定装置１００を試験装置に実装する場合を例に説明したが、本発明の用途はそれに限定されず、クロック信号やパルス信号の特性を高精度で評価すべき機器にも利用可能である。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１…試験装置、２…ＤＵＴ、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、ＤＲ…ドライバ、ＴＣ…タイミングコンパレータ、ＬＣ…論理コンパレータ、ＰＳ…電源、ＣＴＲＬ…制御信号、１０２…パルス発生部、Ｃｌｏｃｋ＿ｏｕｔ…タイミングパルス、ＲＥＰＬＩＣＡ…レプリカ信号、ｒｅｓｅｔ…,リセット信号、Ｔａｒｇｅｔ…ターゲット信号、１００…パルス測定装置、１０…レプリカ信号発生部、ＤＲ１，ＤＲ２，ＤＲ３，ＤＲ４…遅延回路、２０…条件判定部、２１…第１判定部、２２…第２判定部、２３…第３判定部、２４…第４判定部、２５…ターゲット信号生成部、Ｒ１…第１スキュー調整用遅延素子、Ｒ２…第２スキュー調整用遅延素子、Ｒ３…第３スキュー調整用遅延素子、Ｒ４…第４スキュー調整用遅延素子、３０…カウント処理部、３２…第１カウンタ、３４…第２カウンタ、３６…第３カウンタ、３８…第４カウンタ、４０…ループ測定回路、Ｄ１…第１遅延素子、Ｄ２…第２遅延素子、Ｄ３…第３遅延素子、Ｄ４…第４遅延素子、Ｎ１…第１否定ゲート、Ｎ２…第２否定ゲート、Ｎ３…第３否定ゲート、Ｎ４…第４否定ゲート、Ｎ５…第５否定ゲート、Ｎ６…第６否定ゲート、Ｎ７…第７否定ゲート、Ｎ８…第８否定ゲート、Ａ１…第１ＡＮＤゲート、Ａ２…第２ＡＮＤゲート、Ａ３…第３ＡＮＤゲート、Ａ４…第４ＡＮＤゲート、Ｏ１…第１ＯＲゲート、Ｏ２…第２ＯＲゲート、Ｏ３…第３ＯＲゲート、Ｏ４…第４ＯＲゲート、５０…バイアス回路。

本発明は、試験装置に利用できる。

Claims (14)

1. パルス信号を受け、基準となる第１状態における前記パルス信号のパルス幅を基準パルス幅として保持し、実動作状態に対応する第２状態において、前記基準パルス幅を有しかつ測定対象のパルス信号のリーディングエッジに応じたリーディングエッジを有しているレプリカ信号を発生するレプリカ信号発生部と、
   前記パルス信号および前記レプリカ信号を受け、前記第２状態において前記パルス信号のエッジと前記レプリカ信号のエッジの位相関係が、所定の条件を満たすか否かを判定する条件判定部と、
   前記条件判定部における判定結果に応じたカウント処理を行うカウント処理部と、
   を備えることを特徴とするパルス測定装置。
2. 前記条件判定部は、
   第１条件として、前記パルス信号のリーディングエッジが前記レプリカ信号のリーディングエッジに対して遅れているか、
   第２条件として、前記パルス信号のトレイリングエッジが前記レプリカ信号のトレイリングエッジに対して遅れているか、
   第３条件として、前記パルス信号のリーディングエッジが前記レプリカ信号のリーディングエッジに対して進んでいるか、
   第４条件として、前記パルス信号のトレイリングエッジが前記レプリカ信号のトレイリングエッジに対して進んでいるか、
   の４つの条件の少なくともひとつを判定し、
   前記カウント処理部は、当該判定結果にもとづき、カウント処理を行うことを特徴とする請求項１に記載のパルス測定装置。
3. 前記条件判定部は、
   前記第１条件を判定する第１判定部と、
   前記第４条件を判定する第４判定部と、を含み、
   前記カウント処理部は、前記第１条件と前記第４条件がともに満たされた回数をカウントする第１カウンタを含むことを特徴とする請求項２に記載のパルス測定装置。
4. 前記条件判定部は、
   前記第２条件を判定する第２判定部と、
   前記第３条件を判定する第３判定部と、を含み、
   前記カウント処理部は、前記第２条件と前記第３条件がともに満たされた回数をカウントする第２カウンタを含むことを特徴とする請求項２に記載のパルス測定装置。
5. 前記条件判定部は、
   前記第１条件を判定する第１判定部と、
   前記第２条件を判定する第２判定部と、を含み、
   前記カウント処理部は、前記第１条件と前記第２条件がともに満たされた回数をカウントする第３カウンタを含むことを特徴とする請求項２に記載のパルス測定装置。
6. 前記条件判定部は、
   前記第３条件を判定する第３判定部と、
   前記第４条件を判定する第４判定部と、を含み、
   前記カウント処理部は、前記第３条件と前記第４条件がともに満たされた回数をカウントする第４カウンタを含むことを特徴とする請求項２に記載のパルス測定装置。
7. 前記条件判定部は、前記パルス信号のリーディングエッジが前記レプリカ信号のリーディングエッジに対して遅れているかを判定する第１判定部を含み、前記第１判定部は、
   前記パルス信号を遅延させる第１遅延素子と、
   遅延された前記パルス信号ともとの前記パルス信号の論理和を生成する第１ＯＲゲートと、
   前記第１ＯＲゲートの出力信号を反転する第１否定ゲートと、
   前記レプリカ信号と前記第１否定ゲートの出力信号の論理積を生成する第１ＡＮＤゲートと、
   を含むことを特徴とする請求項１に記載のパルス測定装置。
8. 前記条件判定部は、前記パルス信号のトレイリングエッジが前記レプリカ信号のトレイリングエッジに対して遅れているかを判定する第２判定部を含み、前記第２判定部は、
   前記レプリカ信号を反転する第２否定ゲートと、
   前記パルス信号を反転する第３否定ゲートと、
   前記第３否定ゲートの出力信号を遅延させる第２遅延素子と、
   前記第３否定ゲートと前記第２遅延素子の出力信号の論理和を生成する第２ＯＲゲートと、
   前記第２ＯＲゲートの出力信号を反転する第４否定ゲートと、
   前記第３否定ゲートと前記第４否定ゲートの出力信号の論理積を生成する第２ＡＮＤゲートと、
   を含むことを特徴とする請求項１に記載のパルス測定装置。
9. 前記条件判定部は、前記パルス信号のリーディングエッジが前記レプリカ信号のリーディングエッジに対して進んでいるかを判定する第３判定部を含み、前記第３判定部は、
   前記レプリカ信号を遅延させる第３遅延素子と、
   前記遅延された前記レプリカ信号ともとのレプリカ信号の論理和を生成する第３ＯＲゲートと、
   前記第３ＯＲゲートの出力信号を反転する第５否定ゲートと、
   前記パルス信号と前記第５否定ゲートの出力信号の論理積を生成する第３ＡＮＤゲートと、
   を含むことを特徴とする請求項１に記載のパルス測定装置。
10. 前記条件判定部は、前記パルス信号のトレイリングエッジが前記レプリカ信号のトレイリングエッジに対して進んでいるかを判定する第４判定部を含み、前記第４判定部は、
    前記レプリカ信号を反転する第６否定ゲートと、
    前記第６否定ゲートの出力信号を遅延させる第４遅延素子と、
    前記第６否定ゲートの出力信号と前記第４遅延素子の出力信号の論理和を生成する第４ＯＲゲートと、
    前記第４ＯＲゲートの出力信号を反転する第７否定ゲートと、
    前記パルス信号を反転する第８否定ゲートと、
    前記第７否定ゲートと前記第８否定ゲートの出力信号の論理積を生成する第４ＡＮＤゲートと、
    を含むことを特徴とする請求項１に記載のパルス測定装置。
11. 前記パルス測定装置に対する電源は、前記パルス信号を生成するブロックの電源と独立していることを特徴とする請求項１から１０のいずれかに記載のパルス測定装置。
12. パルス信号を生成するクロック生成部と
    前記パルス信号にもとづき、試験対象の被試験デバイスに対して供給するテスト信号のタイミングを制御するタイミング発生器と、
    前記パルス信号を測定する請求項１から１０のいずれかに記載のパルス測定装置と、
    を備えることを特徴とする試験装置。
13. パルス信号の測定方法であって、
    基準となる第１状態における前記パルス信号のパルス幅を基準パルス幅として保持するステップと、
    実動作状態に対応する第２状態において、前記基準パルス幅を有しかつ測定対象のパルス信号のリーディングエッジに応じたリーディングエッジを有しているレプリカ信号を発生するステップと、
    前記第２状態において前記パルス信号のエッジと前記レプリカ信号のエッジの位相関係が、所定の条件を満たすか否かを判定するステップと、
    を備えることを特徴とする測定方法。
14. 前記所定の条件が満たされた回数をカウントするステップをさらに備えることを特徴とする請求項１３に記載の測定方法。

Images