CN105372577A - 芯片上变异侦测方法和集成电路 - Google Patents

Abstract

本发明公开了一种芯片上变异侦测方法和集成电路，所述方法包括：发射暂存电路根据第一时钟输出测试数据至撷取暂存电路；撷取暂存电路，根据第二时钟，从所述发射暂存电路接收所述测试数据；以及，控制电路调整第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量，使得撷取暂存电路正好能通过第二时钟撷取测试数据，并根据撷取暂存电路正好能通过所述第二时钟撷取测试数据时第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟。由此，本发明实施例可了解芯片上变异的真实情况，可为静态时序分析模型的校准提供参考。

Description

芯片上变异侦测方法和集成电路

【技术领域】

本发明涉及集成电路，尤其涉及一种芯片上变异侦测方法和集成电路。

【背景技术】

电子设计自动化(ElectronicDesignAutomation，EDA)工具被广泛地使用在集成电路(IntegratedCircuit，IC，亦可视为芯片)的设计和配置上，以用以仿真电路的时序以及决定组件的配置。电子设计自动化工具操作在计算机上，因此没有集成电路制程上的需求。电子设计自动化工具可执行静态时序分析(StaticTimingAnalysis，STA)，静态时序分析不需要经由模拟，即可用以计算在一集成电路的数字电路的期望时序。

在期望的变异(亦称作不同的条件(corners))的不同设定下，静态时序分析在装置和组件的合理和正确的模式下被执行。制程电压温度(Process,Voltage,Temperature，PVT)条件，是根据在每个集成电路的装置操作中，关于制程、操作电压以及操作温度的变化的假设来制定。在取得时序结束(timingsignoff)以及进行制造之前，电路需要通过，在静态时序分析中不同制程电压温度条件下，所有所需的时序需求的检验。

随着半导体制程的制作尺寸持续缩减，在芯片上的变异偏离静态时序分析的规定所产生的影响也变得越来越严重。

【发明内容】

本发明提供一种芯片上变异侦测(On-ChipVariation，OCV)方法和集成电路，可判断发射暂存电路和所述撷取暂存电路间的实际路径延迟，进而可了解芯片上变异的真实情况，可为静态时序分析模型的校准提供参考。

根据本发明的一个实施例提供了一种集成电路，包括延迟判断电路和控制电路，其中：

所述延迟判断电路，包括：

发射暂存电路，用以根据第一时钟输出测试数据；

撷取暂存电路，耦接至所述发射暂存电路，且用以根据第二时钟撷取所述测试数据；

第一链的延迟组件，耦接至所述述发射暂存电路，用以接收来源时钟以产生所述第一时钟，其中所述第一链的延迟组件的第一数量被调整，以提供所述第一时钟至所述述发射暂存电路；以及

第二链的延迟组件，耦接至所述撷取暂存电路，用以接收所述来源时钟以产生所述第二时钟，其中所述第二链的延迟组件的第二数量被调整，以提供所述第二时钟至所述撷取暂存电路；

所述控制电路，耦接至所述延迟判断电路，用以调整所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，且用以根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟。

根据本发明的一实施例提供了一芯片上变异侦测方法，适用于一集成电路，该方法包括：

发射暂存电路根据第一时钟输出测试数据至撷取暂存电路；

所述撷取暂存电路，根据第二时钟，从所述发射暂存电路接收所述测试数据；

控制电路调整第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，并根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟；

其中，所述第一链的延迟组件用以接收来源时钟以产生所述第一时钟，以及所述第二链的延迟组件用以接收所述来源时钟以产生所述第二时钟。

本发明实施例所提供的集成电路及芯片上变异侦测方法，通过发射暂存电路根据第一时钟输出测试数据至撷取暂存电路；并通过所述撷取暂存电路，根据第二时钟，从所述发射暂存电路接收所述测试数据；以及，通过控制电路调整第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，并根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟；其中，所述第一链的延迟组件用以接收来源时钟以产生所述第一时钟，以及所述第二链的延迟组件用以接收所述来源时钟以产生所述第二时钟。由此，本发明实施例提供了一种暂存电路和所述撷取暂存电路间的实际路径延迟的测量方式，进而可了解芯片上变异的真实情况，可为静态时序分析模型的校准提供参考。

关于本发明其他附加的特征与优点，本领域技术人员，在不脱离本发明的精神和范围内，当可根据本案实施方法中所揭露的执行联系程序的用户装置、系统、以及方法，做少许的改动与润饰而得到。

【附图说明】

图1显示根据本发明的实施例所述的变异侦测器1的方块图。

图2显示根据本发明的实施例所述的变异侦测电路2的方块图。

图3显示根据本发明的一个实施例所述的变异侦测电路2的操作的示意图。

图4显示根据本发明的实施例的所述的变异侦测单元4的方块图。

图5显示根据本发明的一个实施例所述的变异校正电路5的方块图。

图6为根据本发明的一个实施例所述的芯片上变异侦测方法6的流程图。

图7为根据本发明的另一个实施例所述的芯片上变异侦测方法7的流程图。

【具体实施方式】

本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当依据本发明的权利要求书的所界定者为准。

图1显示根据本发明的实施例所述的变异侦测器(variationdetector)1的方块图。如图1所示，变异侦测器1中包括了延迟判断电路10以及控制电路12。变异侦测器1应用在集成电路中以指示一路径延迟的时序变异(timingvariation)，其中所指示的路径延迟的时序变异会和静态时序分析(StaticTimingAnalysis，STA)所使用的延迟模型一致或不同。延迟判断电路10还包括发射缓存器100(发射暂存电路)、撷取缓存器102(撷取暂存电路)、发射延迟链104(第一链的延迟组件(delayelements))以及撷取延迟链106(第二链的延迟组件)，以及，配置在发射缓存器100和撷取缓存器102之间的结合(combination)逻辑电路。根据本发明一个实施例，结合逻辑电路包括数个串联的多工器。

每一个发射延迟链104以及撷取延迟链106包括四个串联的延迟组件，且为了提供所需的时钟延迟，启动的延迟组件的数量是可调整的。换句话说，通过启动和/或停止延迟链中被选取的一定数量的延迟组件来控制所述时钟延迟。举例来说，发射延迟链104可配置为运行所述四个延迟组件里面的三个。当发射延迟链104从时钟产生器(未显示于图中)接收到时钟CLK(来源时钟)之后，时钟CLK将经由所述三个被选取的延迟组件来进行传送，以提供发射时钟(launchclock)(第一时钟)给发射缓存器100。同样地，撷取延迟链106可配置为运行全部四个延迟组件。当撷取延迟链106从相同的时钟产生器接收到所述时钟CLK(来源时钟)之后，时钟CLK将经由所述四个被选取的延迟组件来进行传送，以提供撷取时钟(captureclock)(第二时钟)给撷取缓存器102。上述的时钟产生器可指一石英震荡器、一环形振荡器或一共振电路。发射延迟链104和撷取延迟链106中的延迟组件可指一反向器、一缓冲器或一延迟逻辑闸/门。

当发射时钟抵达时，发射缓存器100会输出一测试数据Dt。测试数据Dt可预先存储在一本地内存(未显示于图中)中，且当初使设定时，被加载至发射缓存器100中。发射的测试数据Dt会花费一有限传送时间来经过所有的多工器而被传送至撷取缓存器102。上述的有限传送时间可视为发射缓存器100和撷取缓存器102间的路径延迟。当接收到撷取时钟时，测试数据Dt将会被锁存在撷取缓存器102中。根据本发明一个实施例，发射缓存器100包括计数器(未显示于图中)，用以产生测试数据Dt，且撷取缓存器102包括比较器，用以比较测试数据Dt和一参考数据。

发射缓存器100和撷取缓存器102间的路径延迟，可通过调整发射延迟链104和/或撷取延迟链106中的延迟组件的数量来测量，其中发射延迟链104和撷取延迟链106的延迟组件的数量分别限定了发射时钟和撷取时钟的时钟偏移(clockskew)。具体而言，在一开始，会调整发射延迟链104中的延迟组件的第一数量和/或撷取延迟链106中的延迟组件的第二数量，以增加发射时钟和撷取时钟间的时钟偏移，并使得撷取缓存器102不再能够锁存测试数据Dt。接着，可通过增加发射延迟链104中的延迟组件的第一数量，或减少撷取延迟链106中延迟组件的第二数量，逐步地减少发射时钟和撷取时钟间的时钟偏移。发射时钟和撷取时钟间的时钟偏移会持续的缩小，直到撷取缓存器102正好能通过撷取时钟来接收测试数据Dt为止。具体实现中，在增加发射延迟链104中的延迟组件的第一数量时，按每次增加一个延迟组件的方式进行增加(也即，进行递增)，或，在减少撷取延迟链106中的延迟组件的第二数量时，按每次减少一个延迟组件的方式进行减少(也即，进行递减)。此时的时钟偏移可视为发射缓存器100和撷取缓存器102间的路径延迟。发射延迟链104中的延迟组件的第一数量以及撷取延迟链106中的延迟组件的第二数量，可被记录在一本地内存中(未显示于图中)，例如：一缓存器，或被输出至控制电路12或输出至一连接至集成电路的一电子设备。

由控制电路12来提供对发射延迟链104中的延迟组件的第一数量以及撷取延迟链106中的延迟组件的第二数量的调整。撷取缓存器102的输出可被反馈至控制电路12，由此控制电路12可根据撷取缓存器102的输出来依序调整发射延迟链104中的延迟组件的第一数量以及撷取延迟链106中的延迟组件的第二数量。举例来说，当撷取缓存器102无法撷取测试数据Dt时，控制电路12会在发射延迟链104中再增加一个延迟组件，或在撷取延迟链106中减少一个延迟组件，以及当测试数据Dt正确地被撷取缓存器102锁存时，停止调整发射延迟链104以及在撷取延迟链106中的延迟组件的数量。

图2显示根据本发明的实施例所述的变异侦测电路2的方块图。如图2所示，变异侦测电路2包括多个变异侦测单元VAD00～VAD55以及一校正电路CAL。多个变异侦测单元VAD00～VAD55以M*N的矩阵来进行排列，其中M和N是整数，且在此实施例中M和N的值都为6。每一个变异侦测单元VAD00～VAD55和邻近的变异侦测单元相连接，且包括延迟判断电路。变异侦测电路2装配在一个集成电路上，用以测量所述静态时序分析(STA)所使用的延迟模型的装置和线路的延迟变异。

每一个变异侦测单元VAD00～VAD55是相同的，且包含图1的延迟判断电路10所提供的电路配置。此外，每一个变异侦测单元VAD00～VAD55用以测量路径延迟，且按路径发送测试数据至一个或多个互相连接的变异侦测单元的路径。举例来说，变异侦测单元VAD00可用以按路径发送一测试数据至变异侦测单元VAD01，或变异侦测单元VAD10的路径，且变异侦测单元VAD00、VAD01和VAD10可用以根据图1所述的方法来测量它们之间的路径延迟。关于变异侦测单元的一示范的电路配置将在图4中介绍。

此外，变异侦测单元VAD00～VAD55通过一控制电路(例如：图1的控制电路12)来设定及控制，以建立关于测试数据的一行进路径，以及测量此行进路径的起点与终点的变异侦测单元间的路径延迟。此外，起始于一起始变异侦测单元、中间经过相链接的变异侦测单元，以及结束于一终点变异侦测单元的路径，通过控制电路12来控制。当控制电路12根据图1所述的程序，来测量和判断起始变异侦测单元以及终点变异侦测单元间的路径延迟时，测试数据会随着配置的路径被传送。

校正电路CAL会判断每一变异侦测单元中的一延迟链中的延迟组件的延迟时间。关于延迟组件校正的详细内容将会在图5说明。

控制电路12用以控制变异侦测单元VAD00～VAD55，以及校正电路CAL的操作。具体来说，在一生产调试期间，控制电路12会启动校正电路CAL，以判断在延迟链中的延迟组件的延迟时间，然后在多个变异侦测单元VAD00～VAD55路径中设置一路径。一测试数据会从此路径的起始变异侦测单元开始被输出，然后经过路径中的变异侦测单元以及线路，以及在终点变异侦测单元停止。在一些实施例中，控制电路12会通过持续调整在起始变异侦测单元中的发射延迟链中的延迟组件的第一数量，以及终点变异侦测单元中的撷取延迟链中的延迟组件的第二数量来测量和判断关于此配置路径的路径延迟，，直到终点变异侦测单元正好能撷取测试数据为止。此外，控制电路12会根据发射和撷取延迟链间的延迟组件差值，取得发射和撷取时钟的时钟偏移，并转换延迟组件差值为一时间单位(unitoftime)。因为在一延迟校正程序中，每一个延迟组件的延迟时间是从校正电路CAL得知，因此延迟组件的差值可被转换成时间。

路径可根据储存在集成电路的本地内存(图中未显示)的预先确定的路径来配置，以及在变异测试程序的开始时，通过控制电路12自动地被加载，或由一测试人员透过一硬件接口(例如：连接至控制电路12的一计算机或测试设备)来输入。为了更进一步获得变异的相关性，以及关于不同制程-电压-温度(PVT)条件和内部终止(intra-die)的空间变化的分析，控制电路12会记录每一个设置的路径及每一个路径的路径延迟至本地内存中，或输出确定的路径延迟以及每一个设置的路径至所连接的计算机或测试设备。

变异侦测器1和变异侦测电路2会为一个固定路径或一个使用者定义的路径，确定发射缓存器和撷取缓存器间的路径延迟，该路径延迟可用于取得芯片上的变异的相关性以及判定结果。

图3显示根据本发明的一个实施例所述的变异侦测电路2的操作的示意图。如图3所示，由控制电路12所定义的一路径，起始于变异侦测单元VAD00，中途连接了变异侦测单元VAD11、VAD22、VAD33、VAD44，终点则是在变异侦测单元VAD55。

从发射和撷取时钟间的一个大的时钟偏移开始，该大的时钟偏移导致变异侦测单元VAD55不能够撷取到起始于变异侦测单元VAD00的测试数据，因此控制电路12会调整变异侦测单元VAD00中的发射延迟链中的延迟单元(延迟组件)的第一数量，以及变异侦测单元VAD55中的撷取延迟链中的延迟单元(延迟组件)的第二数量，以使得变异侦测单元VAD55正好可撷取测试数据。控制电路12会根据允许变异侦测单元VAD55正好可撷取测试数据的时钟偏移来判断路径的路径延迟。在一些实施例中，因为发射延迟链和撷取延迟链中的延迟单元的数量有限，因此可能无法足够侦测一个长路径的路径延迟。在此实施例中，输入撷取延迟链的时钟会被延迟一已知的时间段Td，因此，路径延迟被计算时，会将时钟延迟时间段Td考虑进去。举例来说，输入发射延迟链的时钟没有延迟，然而输入撷取延迟链的时钟会被延迟1毫秒(ms)。控制电路12会通过增加延迟时间段Td至允许变异侦测单元VAD55正好可撷取测试数据的时钟偏移中，来找寻变异侦测单元VAD00和变异侦测单元VAD55间的路径延迟。时钟延迟时间段Td可由缓存器电路或一延迟链来实现。

图4显示根据本发明的实施例所述的变异侦测单元4的方块图。如图4所示，变异侦测单元4包括输入端口40a～40d、输出端口42a～42d、一个或多个图案产生电路PatGen44a～44d(可作为图1中的发射暂存电路)、图案查核电路PatGen46a～46d(可作为图1中的撷取暂存电路)，以及路径多工器48a～48h。在每一变异侦测单元4中仅会需要图案产生电路PatGen44a～44d的一者。变异侦测单元4会被包含于图2的变异侦测电路2中，以形成变异判断矩阵。因此，变异侦测单元4用于将测试数据路由至邻近变异侦测单元，以及计算路径延迟。此外，变异侦测单元4会被控制电路(例如图1的控制电路12)所配置和控制。

图案产生电路PatGen44a、44b、44c、44d会用以产生测试数据，其中所产生的测试数据从一本地内存(未显示于图标)被加载，或被硬接连(hard-wired)在图案产生电路PatGen44a、44b、44c、44d上。图案查核电路PatGen46a～46d用以判断所接收到的测试数据的正确性。当所接收到的测试数据是正确的，查核电路PatGen46a～46d会输出验证信号，以指示辨识到正确的测试数据，相反地来说，当所接收到的测试数据是不正确的，查核电路PatGen46a～46d会输出验证信号，以指示辨识到不正确的测试数据。验证信号可被传送至控制电路12，以判断查核电路PatGen46a～46d是否已正确地发射测试数据。

图案产生电路PatGen44a、44b、44c、44d可通过一个或多个缓存器实现，其中该一个或多个缓存器会从本地内存接收测试数据，或硬接连至固定的测试数据。图案查核电路PatGen46a～46d可包括比较电路，此比较电路可用以对接收到的测试数据和参考数据进行比较。图案查核电路PatGen46a～46d亦可包括一个或多个缓存器，其中该一个或多个缓存器会从本地内存接收测试数据，或硬接连至固定的测试数据。

变异侦测单元4还包括发射延迟链和撷取延迟链(未显示于图中)，其中该发射延迟链输出一发射时钟至图案产生电路PatGen44a、44b、44c、44d，以及该撷取延迟链输出一撷取时钟至图案查核电路PatGen46a～46d。该发射延迟链和撷取延迟链包括多个延迟组件，以及进行如同图1所述的操作。控制电路12会根据变异侦测程序，调整该发射延迟链和撷取延迟链中延迟组件的数目，以判断所设置的路径的路径延迟。

路径多工器48a～48h用以为测试数据建立一路径。输入端口40a～40d会从邻近变异侦测单元接收测试数据，且输出端口42a～42d会传送测试数据至邻近变异侦测单元。每一个路径多工器48a～48h包含三个输入引脚(pin)、一个输出引脚以及一个选择引脚，其中控制电路12可使用选择引脚来从三个输入中选择一个用于输出。控制电路12会配置路径多工器48a～48h来建立路径。举例来说，当要配置一个从一个上方变异侦测单元路径到一个右方变异侦测单元的路径时，路径多工器48a会连结从输入端口40a至路径多工器48a的输出的路径，且路径多工器48g会选取从与路径多工器48a互连的线路至输出端口42c之间的路径，因此，从上方变异侦测单元至右方变异侦测单元所配置的一路径就形成了。

图5显示根据本发明的一实施例所述的校正电路5的方块图。如图5所示，校正电路5包括奇数个反向器50a～50e以及一个开关SW，其中反向器50a～50e和开关SW以一环状型式相连接。校正电路5的反向器会用以构成图2的变异侦测单元的发射延迟链和撷取延迟链，且本领域技术人员也可使用延迟单元来取代反向器，以进行如同延迟线震荡器的操作。通过关上(closing)开关SW，反向器50a～50e会进行如同环形震荡器的操作。当脉冲信号Sin输入进环形震荡器时，在依序进行反向器输出的过程中，脉冲信号将会交替的改变极性，且产生一震荡信号Sout。通过测量震荡信号Sout的周期，或转化震荡信号Sout的频率，来侦测图2的变异侦测单元的发射延迟链和撷取延迟链中的延迟组件的延迟时间。控制电路12会使用延迟组件的延迟时间，来侦测变异侦测电路2中所配置的路径的路径延迟。

图6为根据本发明一个实施例所述的芯片上变异侦测方法6的流程图。此讯号传输方法适用于图2的变异侦测电路2。芯片上变异侦测方法6会施用在一集成电路仿真和测试程序上，以分析在不同制程-电压-温度(PVT)条件和内部终止(intra-die)的空间变化下，芯片上变异特征和静态时序分析模型的相关性。

一开始，在一集成电路设计循环中，在所有集成电路上的电路和组件(包括变异侦测电路2)上，执行静态时序分析程序，以取得集成电路的一时序报告(S602)。时序报告中包括变异侦测电路2中的路径的参考延迟信息，且亦包含所有其他在集成电路上的路径的路径的延迟信息。

当集成电路生产后，在不同制程-电压-温度(PVT)条件和内部终止(intra-die)的空间变化下，会对每一个集成电路的电路进行一生产调试。更具体来说，变异侦测电路2的实际延迟信息，可由控制电路，透过图7所述的芯片上变异侦测方法7，来侦测和测量(S604)。实际延迟信息中包括配置的路径以及对应的路径延迟。在测试时，变异侦测电路2的实际延迟信息会被输出至连接至集成电路的计算机或测试设备。

计算机或测试设备可接着计算实际延迟信息和参考延迟信息的相关性，以判断变异侦测电路2中的装置、单元以及线路的延迟(S606)。因此，针对集成电路上的装置、单元以及线路，计算机或测试设备会建立静态时序分析模型和实际的测量信息的间的相关性。接着，静态时序分析模式型会根据所求得的相关性被更新，以在设计时间，提供具有更佳准确性的时序侦测。

接着，终止以及结束芯片上变异侦测方法6(S608)。

图7为根据本发明另一个实施例所述的芯片上变异侦测方法7的流程图。此讯号传输方法适用于图1的变异侦测器1或图2的变异侦测电路2。芯片上变异侦测方法7会用来判断一固定路径或用户配置的路径的路径延迟。在此实施例中将以变异侦测器1来说明芯片上变异侦测方法7的每一步骤。

一开始，发射缓存器100会根据发射时钟，将测试数据Dt输出至撷取缓存器102(S702)。发射时钟由包含多个延迟组件的发射延迟链104所提供，且发射延迟链104中延迟组件的第一数量可由控制电路12来进行调整。

测试数据Dt经由中间的电路进行传送，且撷取缓存器102根据撷取时钟接收来自发射缓存器100的测试数据Dt(S704)。撷取时钟由包含多个延迟组件的撷取延迟链106所提供，且撷取延迟链106中的延迟组件的第二数量可由控制电路12来进行调整。一但芯片上变异侦测方法7被启动，控制电路12会用来调整在发射延迟链104中延迟组件的第一数量，以及撷取延迟链106中延迟组件的第二数量，以增加在发射时钟和撷取时钟间的时钟偏移，而使得撷取缓存器102不再能够锁存测试数据Dt。

接着，控制电路12调整发射延迟链104中的延迟组件的第一数量，以及撷取延迟链106中的延迟组件的第二数量，以使得撷取缓存器102正好能由撷取时钟来接收测试数据Dt(S706)。在此时，发射时钟和撷取时钟间的时钟偏移会被转换为发射缓存器100和撷取缓存器102间实际的路径延迟。因此，控制电路12会根据发射延迟链104中延迟组件的第一数量，以及撷取延迟链106中延迟组件的第二数量，来判断发射缓存器100和撷取缓存器102间实际的路径延迟(S708)。具体来说，控制电路12会判断发射延迟链104中延迟组件的第一数量和撷取延迟链106中延迟组件的第二数量之间的一延迟组件差值，并且转换此延迟组件差值为路径延迟的时间，以及输出此路径延迟至所连接的计算机或测试设备，以计算和静态时序分析模型的相关性。根据本发明一些实施例，当发射缓存器100和撷取缓存器102间的电路路径由用户来配置，控制电路12更会输出用户配置的路径和对应的路径延迟至所连接的计算机或测试设备。

接着，终止以及结束芯片上变异侦测方法7(S710)。

芯片上变异侦测方法6和7可用以判断在一固定路径或使用者配置的路径，一发射缓存器和一截取缓存器间的路径延迟，因此将可应用在芯片上变异的相关性以及判断上。

注意地是，尽管未明确指定，但在此描述的方法的一个或多个步骤可以根据特定应用的需要，包括存储、显示和/或输出步骤。换言之，在所述方法中讨论的任何数据、记录、字段和/或中间结果可以根据特定应用的需要，被存储、显示和/或输出到另一个设备。虽然前面所述是针对本发明的实施例的，别的和更多的本发明实施例可以被设计而不偏离其基本范围。本文给出的各个实施例或其各个部分，可以被组合以建立更多的实施例。上述本发明实施例内容呈现了实现本发明的最佳模式。上本发明实施例内容用于举例说明本发明的一般原理的实例的目的，不应被用以限制本发明。本发明的保护范围当以权利要书所界定的范围为准。

本发明实施例所述的“确定”广泛涵盖各式各样的动作，并且因此“确定”可包括演算、计算、处理、推导、调查、查找(例如，在一列表、一数据库或其他数据结构中查找)、探查、等类似动作。此外，“确定”还可包括解析、选择、选取、建立、等类似动作。

此外，多种各种说明性的逻辑区块、模块、及电路以及在此所揭露的各种情况可实施或由一般用途处理器、数字信号处理器(digitalsignalprocessor，DSP)、特定应用集成电路(applicationspecificintegratedcircuit，ASIC)、现场可编程闸列(fieldprogrammablegatearray，FPGA)或其他可编程逻辑设备、离散闸(discretegate)或晶体管逻辑(transistorlogic)、离散硬件组件、电子组件、光学组件、机械组件、或任何以上的组合的设计以完成在此文内描述的功能；并可能执行存在于集成电路内、集成电路外、或两者皆有的执行码或指令。一般用途处理器可能是微处理器，但也可能是任何常规处理器、控制器、微控制器、或状态机。

本发明实施例所述的各种逻辑区块、模块以及电路的操作和功能，可通过电路硬件或由处理器所存储和执行的嵌入式程序代码来实现。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要书书所界定的范围为准。

Claims (12)

1.一种集成电路，其特征在于，包括延迟判断电路和控制电路，其中：

所述延迟判断电路，包括：

发射暂存电路，用以根据第一时钟输出测试数据；

撷取暂存电路，耦接至所述发射暂存电路，且用以根据第二时钟撷取所述测试数据；

第一链的延迟组件，耦接至所述述发射暂存电路，用以接收来源时钟以产生所述第一时钟，其中所述第一链的延迟组件的第一数量被调整，以提供所述第一时钟至所述述发射暂存电路；以及

第二链的延迟组件，耦接至所述撷取暂存电路，用以接收所述来源时钟以产生所述第二时钟，其中所述第二链的延迟组件的第二数量被调整，以提供所述第二时钟至所述撷取暂存电路；

所述控制电路，耦接至所述延迟判断电路，用以调整所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，且用以根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟。

2.如权利要求1所述的集成电路，其特征在于，还包括：

以矩阵形式排布的的多个变异侦测单元；

其中所述每一个变异侦测单元被连接至邻近的变异侦测单元，且每一所述变异侦测单元包括一个所述的延迟判断电路；

所述多个变异侦测单元用于形成从所述多个变异侦测单元中的第一变异侦测单元到第二变异侦测单元的路径；以及

所述控制电路用以调整所述路径所包含的变异侦测单元的所述第一链的延迟组件的所述第一数量，以及所述第二链的延迟组件的所述第二数量，以判断在所述第一变异侦测单元的发射暂存电路以及所述第二变异侦测单元的撷取暂存电路间的路径延迟。

3.如权利要求2所述的集成电路，其特征在于，还包括：

校正电路，耦接至所述多个变异侦测单元，且用以判断所述多个变异侦测单元中的所述第一链的延迟组件以及所述第二链的延迟组件的延迟时间。

4.如权利要求2所述的集成电路，其特征在于，每一个所述变异侦测单元还包括二个或多个多工器，且所述控制电路用以设定所述多个变异侦测单元的所述二个或多个多工器，以产生所述多个变异侦测单元中，从所述第一变异侦测单元到所述第二变异侦测单元的所述路径。

5.如权利要求1所述的集成电路，其特征在于，所述发射暂存电路包括计数器，用以产生所述测试数据，且所述撷取暂存电路包括比较器，用以比较所述测试数据和参考数据。

6.如权利要求2所述的集成电路，其特征在于，所述控制电路输出所述路径中的所述变异侦测单元以及所述路径延迟给计算机或测试设备，以使所述计算机或测试装置计算所述控制电路输出的路径延迟和参考路径延迟的相关性，以判断所述多个变异侦测单元的单元延迟，以及所述变异侦测单元的线路链接间的线路延迟；

其中，所述参考路径延迟是在静态时序分析模型中针对所述发射暂存电路以及撷取暂存电路的一路径被计算出的。

7.一芯片上变异侦测方法，适用于一集成电路，其特征在于，包括：

发射暂存电路根据第一时钟输出测试数据至撷取暂存电路；

所述撷取暂存电路，根据第二时钟，从所述发射暂存电路接收所述测试数据；

控制电路调整第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，并根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟；

其中，所述第一链的延迟组件用以接收来源时钟以产生所述第一时钟，以及所述第二链的延迟组件用以接收所述来源时钟以产生所述第二时钟。

8.如权利要求7所述的芯片上变异侦测方法，其特征在于，还包括：

计算所述路径延迟以及参考路径延迟的相关性，以判断所述变异侦测单元的单元延迟，以及所述变异侦测单元的线路链接间的线路延迟，

其中所述参考路径延迟是在静态时序分析模型中针对所述发射暂存电路以及撷取暂存电路的一路径被计算出的。

9.如权利要求7所述的芯片上变异侦测方法，其特征在于，多个变异侦测单元被排布在一个矩阵中，其中所述每一个变异侦测单元被连接至邻近的所述延迟变异侦测单元，且每一个所述变异侦测单元包括一个所述的延迟判断电路；

所述变异侦测方法还包括：

控制单元在所述多个变异侦测单元中，配置从第一变异侦测单元到第二变异侦测单元的路径；以及

调整所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量的步骤还包括：

所述控制电路调整在所述第一变异侦测单元的所述变异侦测单元的所述第一链的延迟组件的所述第一数量，以及在所述第二变异侦测单元的所述第二链的延迟组件的所述第二数量，使得在所述第二变异侦测单元的所述撷取暂存电路正好能撷取所述测试数据；以及

所述判断所述发射暂存电路和所述撷取暂存电路间的路径延迟的步骤包括：

所述控制电路判断在所述第一变异侦测单元的所述发射暂存电路以及在所述第二变异侦测单元的所述撷取暂存电路间的路径延迟。

10.如权利要求9所述的芯片上变异侦测方法，其特征在于，还包括：

校正电路判断所述多个变异侦测单元中的所述第一链的延迟组件以及所述第二链的延迟组件的延迟时间。

11.如权利要求9所述的芯片上变异侦测方法，其特征在于，其中每一个所述变异侦测单元还包括二个或多个多工器，

所述变异侦测方法还包括：

所述控制电路设定在所述多个变异侦测单元的所述二个或多个多工器，以产生在所述多个变异侦测单元中，从所述第一变异侦测单元到所述第二变异侦测单元的所述路径。

12.如权利要求9所述的芯片上变异侦测方法，其特征在于，所述发射暂存电路包括计数器，用以产生所述测试数据，且所述撷取暂存电路包括比较器，用以比较所述测试数据和参考数据。