KR101312978B1

KR101312978B1 - 성능 모니터링을 위한 임계―경로 회로

Info

Publication number: KR101312978B1
Application number: KR1020117019712A
Authority: KR
Inventors: 제임스 디. 클리팔라; 리차드 피. 마틴; 리차드 머스캐비지; 스콧 에이. 세건
Original assignee: 에이저 시스템즈 엘엘시
Priority date: 2009-01-27
Filing date: 2009-01-27
Publication date: 2013-10-01
Also published as: JP2012516629A; US8773160B2; US20110267096A1; US8350589B2; WO2010087817A1; US20130088256A1; CN102292912A; EP2382711A1; EP2382711A4; KR20110119749A

Abstract

타겟 타이밍 마진을 갖는 임계 경로에서 타이밍을 모니터링하기 위한 모니터 회로를 갖는 집적 회로가 개시된다. 모니터 회로는 2개의 시프트 레지스터들을 포함하고, 이 중 하나는 지연 값을 수신된 신호에 적용하는 지연 엘리먼트를 포함한다. 2개의 시프트 레지스터들에 대한 입력부들은 입력 신호를 수신할 수도 있는 신호 입력 노드를 형성한다. 모니터 회로는 또한, 출력 및 적어도 2개의 입력부들을 갖는 논리 게이트를 갖고, 각 입력은 2개의 시프트 레지스터들의 출력부들 중 대응하는 하나에 접속된다. 논리 게이트의 출력은 타겟 타이밍 마진이 충족되거나 충족되지 않는지의 여부를 나타낸다.

Description

성능 모니터링을 위한 임계―경로 회로{CRITICAL-PATH CIRCUIT FOR PERFORMANCE MONITORING}

본 발명은 디지털 집적 회로들에 관한 것으로, 특히, 디지털 회로들에서 타이밍-에러 검출에 관한 것이다.

최근, 회로 설계자들은 집적 회로들(ICs)에서 실패들을 예측하는 다양한 방식들을 연구하였다. 하나의 이러한 방식이 임계-경로 성능 모니터링으로서 알려져 있다. 종래의 임계-경로 성능 모니터링에서, 회로 설계자는 집적 회로의 적절한 동작에 대해 중요한 것으로 여겨지는 하나 이상의 신호 경로들("임계 경로들" 또는 "임계 데이터 경로들"로서 알려짐), 일반적으로는 최대 지연을 갖는 경로를 식별한다. 임계 경로내의 주어진 회로 엘리먼트에 대해, 설계자는 클록 신호 천이(clock signal transition)에 대한 타겟 타이밍 마진(target timing margin), 즉, 데이터 신호 천이가 회로 엘리먼트에 도달해야 하는 기간을 더 식별한다. 타이밍-모니터 회로 (또는 "에이징 센서(aging sensor)") 가 각 임계 경로에서 신호들의 타이밍을 모니터링하기 위해 집적 회로상에 제공된다. 집적 회로가 시간에 걸쳐 에이징되기 때문에, 각 임계 경로에서의 신호들의 실제 타이밍은 열화하는 경향이 있다. 임계 경로에서의 신호의 실제 타이밍 마진이 타겟 타이밍 마진 보다 작다는 것을 타이밍-모니터 회로가 결정할 때, 실패가 발생할 가능이 있다는 것을 예상할 수도 있고, 집적 회로는 예를 들면, 집적 회로에서의 클록 주파수, 전압 공급, 또는 심지어 천이들의 바디 바이어스 전압을 조절함으로써 자체-정정하기 위한 조치를 취할 수도 있다. 예를 들면, 각각이 전체적으로 참조로 여기에 포함되는 Neil Savage, "Intel and ARM are Exploring Self-Correction Schemes to Boost Processor Performance and Cut Power", Spectrum Online, February 2008, http://www.spectrum.ieee.org/feb08/5975, 및 Mridul Agarwal 등의 "Circuit Failure Prediction and its application to Transistor Aging" 25th IEEE VLSI Test Symposium, May 6-10, 2007, pp. 277-286을 참조.

도 1은 Agarwal 등에 의해 설명된 임계 경로(102) 및 타이밍-모니터 회로(110)를 포함하는 집적 회로(100)의 블록도이다. 임계 경로(102)는 회로 엘리먼트들(104, 106)을 포함한다. 타이밍-모니터 회로(110)는 (ⅰ) 임계 경로(102)에서 회로 엘리먼트(104) 이후 및 회로 엘리먼트(106) 이전에 삽입된 D-형 플립-플롭(118), (ⅱ) 임계 경로(102)를 따른 이러한 위치에 대해 타겟 타이밍 마진과 동일한 지연 값(T_G)을 갖고 제 1 회로 엘리먼트(104)의 출력부에 접속된 지연 엘리먼트(114), (ⅲ) 지연 엘리먼트(114)의 출력부에 접속된 다른 D-형 플립-플롭(116), 및 플립-플롭들(118, 116)의 출력부들에 접속된 배타적 논리합(XOR) 논리 게이트(122)를 포함한다. 애플리케이션에 따라, 지연 값(T_G)은 통상적으로 수백 피코초로부터 수 나노초의 범위에 있다. 타이밍-모니터 회로(110)는 회로 엘리먼트(104)의 출력에 나타나는 신호(112)의 카피(copy)를 지연 값(T_G) 만큼 지연시키고, 플립-플롭(116)에서 지연된 신호를 래치(latch)하고, XOR 논리 게이트(122)를 통한 플립-플롭(116)으로부터의 출력을 플립-플롭(118)의 출력에서 나타나는 출력 신호(120)에 비교함으로 동작한다. 그 후, XOR 논리 게이트(122)로부터의 출력 신호(126)는 출력 신호(128)를 생성하는 타이밍 실패 표시자 레지스터(124)로 래치된다. 그 후, 출력 신호(128)는 그 출력 신호(128)에 기초하여 집적 회로에 대한 클록 레이트 또는 공급 전압을 조절할 수도 있는 제어기로 패스된다.

제 1 예로서, 신호(112)가 논리 값 0으로부터 논리 값 1로의 데이터 천이를 포함하고, 플립-플롭(116)에 대한 셋업 시간이 방금 조절되어서, 논리 값 1이 클록 CL을 갖고 플립-플롭(116)으로 성공적으로 래치된다는 것을 가정한다. 0 - 1 천이가 클록 CL에 관하여 어떤 이른 시간에 플립-플롭(118)의 입력부 D에 도달하기 때문에, 플립-플롭(118)은 또한 논리 값 1에서 성공적으로 래치할 것이다. XOR 타이밍 실패 표시자 레지스터(126)는, 플립-플롭 양자가 동일한 출력값들을 갖기 때문에 논리 값 0을 가질 것이다. 이러한 논리 값 0은 임계 경로에서의 플립-플롭(118)이 지연 값(T_G)에 의해 설정된 적어도 타겟 타이밍 마진에 의해 그것의 셋업 시간을 충족시켰다는 것을 나타낸다.

제 2 예로서, 신호(112)에서의 0 - 1 데이터 천이가 (예를 들면, 신호(112)의 임계 경로(102)의 업스트림에서 회로 엘리먼트들의 에이징으로 인해) 상기 예에서 보다 늦게 짧은 시간 발생한 경우, 플립-플롭(118)은 클록 CL을 갖고 논리 값 1에서 성공적으로 래치할 수도 있고, 플립-플롭(116)은 지연 값(T_G)으로 인해 논리 값 0에서 래치한다. 이제, XOR 타이밍 실패 표시자 레지스터(126)는 논리 값 1을 가질 것이고, 이것은 셋업 위반이 플립-플롭(116)에서 발생하였고, 플립-플롭(118)이 지연 값(T_G) 보다 작은 셋업 마진을 갖는다는 것을 나타낸다. 이와 같이, 타이밍 실패는 예를 들면, 회로가 계속 에이징하기 때문에 더욱 발생할 가능성이 있다.

그러나, 특정한 환경하에서, 타이밍-모니터 회로(110)는, 셋업 위반이 발생할 수도 있더라도, 임계 경로(102)에 대한 타이밍이 충족된다는 에러가 있는 표시를 제공할 수도 있다. 특히, 0 - 1 천이가 상기 제 2 예에서 보다 늦게 발생하는 경우에, 플립-플롭들(116, 118) 양자는 셋업 위반을 경험할 수도 있고, 논리 값 0에서 부정확하게 래치할 수도 있다. 이러한 경우에서, XOR 타이밍 실패 표시자 레지스터(126)는, 플립-플롭들 양자에서 셋업 위반들의 경우를 검출할 수 없기 때문에, 논리 값 0을 부정확하게 나타낼 것이다.

거짓 음성(false negative)들을 제공하는 이러한 민감성에 추가하여, 타이밍-모니터 회로(110)는 여러 다른 단점들을 갖는다. 먼저, 단지 하나의 지연 엘리먼트(114)만이 이용되기 때문에, 타미밍 이슈는 그 엘리먼트의 지연 값(T_G)의 분해능으로만 식별될 수 있다.

둘째로, 타이밍-모니터 회로(110)가 임계 경로(102)의 타이밍을 테스트하게 하기 위해서는, 신호(112)에서의 충분한 데이터 천이들이 타이밍 실패 (또는 성공) 표시들을 생성하게 하기 위해, 어떤 최소량의 데이터 활동이 임계 경로(102)에서 발생해야 한다. 임계 경로(102)에 데이터 활동이 거의 없는 경우에, (예를 들면, 에이징으로 인한) 임계 경로(102)에서의 지연들이 일어날 수도 있지만, 타이밍-모니터 회로(110)에 의해 검출되지 않을 수도 있다.

셋째로, 타이밍-모니터 회로들은 통상적으로, 집적 회로에 대한 (임계 경로들의 식별들을 포함하는) 물리적 설계 및 정적 타이밍 분석이 완료된 이후에만 집적 회로에 추가된다. 그러나, 타이밍-모니터 회로(110)에서의 플립-플롭(118)이 임계 경로(102)에 삽입될 때, 임계 경로(102)의 타이밍 및 부하 양자는 영향을 받는다. 이와 같이, 회로 부하 및 타이밍 분석은 타이밍-모니터 회로(110)가 배치된 이후에 반복될 필요가 있을 가능성이 있고, 물리적 설계는 타이밍-모니터 회로(110)를 수용하도록 변경되어야 할 수도 있다. 이러한 변경은 집적 회로에 대한 설계 스케줄에 상당한 영향을 미칠 수도 있다.

종래 기술에서의 문제점들이 집적 회로에서 모니터링될 임계 경로 근처의 영역에 배치된 개선된 타이밍-모니터 회로에 의해 본 발명의 원리들에 따라 다루어진다.

따라서, 일 실시예에서, 본 발명은 집적 회로에서의 임계 경로에서 타이밍을 모니터링하기 위한 모니터 회로를 갖는 집적 회로이다. 임계 경로는 타겟 타이밍 마진을 갖는다. 모니터 회로는 입력부 및 출력부를 갖고, 수신된 신호에 지연 값을 적용하는 지연 회로를 갖는 제 1 시프트 레지스터를 포함한다. 모니터 회로는 입력부 및 출력부를 갖는 제 2 시프트 레지스터 회로를 추가로 포함하고, 여기서, 제 1 및 제 2 시프트 레지스터들의 입력부들은 함께 접속되어 입력 신호를 수신할 수 있는 신호 입력 노드를 형성한다. 모니터 회로는 또한, 일 출력 및 적어도 2개의 입력을 갖는 논리 회로를 포함하고, 각 입력은 제 1 및 제 2 시프트 레지스터들의 출력부들 중 대응하는 하나에 접속된다. 논리 회로의 출력은 타겟 타이밍 마진이 충족되는지 또는 충족되지 않는지의 여부를 나타낸다.

다른 실시예에서, 본 발명은 집적 회로에서의 임계 경로에서 타이밍을 모니터링하기 위한 장치이다. 임계 경로는 타겟 타이밍 마진을 갖는다. 장치는 (a) 입력 신호를, 제 1 시프트 레지스터를 포함하는 제 1 경로 및 제 2 시프트 레지스터를 포함하는 제 2 경로로 스플릿(split)하기 위한 수단; (b) 제 1 경로에서의 입력 신호를 제 1 지연 만큼 지연시키기 위한 수단; (c) 제 2 경로에서의 입력 신호를 제 1 경로에서의 지연된 입력 신호와 비교하기 위한 수단; 및 (d) 비교에 기초하여, 타겟 타이밍 마진이 충족되는지 또는 충족되지 않는지의 여부를 나타내는 출력을 생성하기 위한 수단을 포함한다.

또 다른 실시예에서, 본 발명은 집적 회로에서의 임계 경로에서 타이밍을 모니터링하기 위한 방법이다. 임계 경로는 타겟 타이밍 마진을 갖는다. 입력 신호는, 제 1 시프트 레지스터를 포함하는 제 1 경로 및 제 2 시프트 레지스터를 포함하는 제 2 경로로 스플릿된다. 제 1 경로에서의 입력 신호는 제 1 지연 만큼 지연된다. 제 2 경로에서의 입력 신호는 제 1 경로에서의 지연된 입력 신호와 비교된다. 마지막으로, 이 비교에 기초하여, 타겟 타이밍 마진이 충족되는지 또는 충족되지 않는지의 여부를 나타내는 출력이 생성된다.

본 발명의 다른 양태들, 특징들, 및 이점들은 아래의 상세한 설명, 첨부한 청구범위, 및 동일한 참조 번호들이 유사하거나 동일한 엘리먼트들을 식별하는 첨부한 도면으로부터 더욱 완전하게 명백해질 것이다.

도 1은 종래의 타이밍-모니터 회로의 개략 블록도.
도 2는 본 발명의 일 실시예에 따른 타이밍-모니터 회로의 개략 블록도.
도 3은 본 발명의 다른 실시예에 따른 미세-지연 검출기를 포함하는 타이밍-모니터 회로의 개략 블록도.
도 4는 도 3의 미세-지연 검출기의 실시예의 상세 블록도.
도 5 내지 도 7은 도 4에 도시된 미세-지연 검출기를 갖는 도 3에 도시된 타이밍-모니터 회로의 동작을 예시하는 타이밍도들.

도 2는 본 발명의 일 실시예에 따른 타이밍-모니터 회로(210)를 포함하는 집적 회로(200)를 도시한다. 타이밍-모니터 회로(210)는 바람직하게는, 회로 엘리먼트들(204 및 206)을 갖는 임계 경로(202)에 충분히 가까이 배치되어서, 타이밍-모니터 회로(210)는 임계 경로(202)에서의 회로 엘리먼트들과 동일한 프로세스, 전압, 온도, 및 에이징 효과들을 경험한다. 임계 경로(102)내에 위치되고 임계 경로(102)에 접속되는, 도 1 과 관련하여 상기 논의한 타이밍-모니터 회로(110)와는 반대로, 타이밍 모니터 회로(210)는 바람직하게는, 임계 경로(202)와는 실질적으로 독립적이다(즉, 타이밍 모니터 회로(210) 및 임계 경로(202)에 의해 공유될 수도 있는 클록 CL을 제외하고는 임계 경로(202)를 횡단하는 신호에 의존하지 않고 임계 경로(202)와 공통인 컴포넌트들을 갖지 않는다).

타이밍-모니터 회로(210)는 (ⅰ) D-형 플립-플롭들(232 및 234)에 의해 형성된 제 1 시프트 레지스터(230) 및 (ⅱ) D-형 플립-플롭들(242 및 248)에 의해 형성된 제 2 시프트 레지스터(240)를 포함한다. 제 2 시프트 레지스터(240)는 지연 값 (T_DELAY)을 제공하는 지연 엘리먼트(244)를 추가로 포함한다. 지연 값(T_DELAY)의 설계 값은 바람직하게는, 임계 경로(202)에서의 회로 엘리먼트(206)에 대한 타겟 타이밍 마진의 함수인 미리 결정된 시간 기간과 동일하다. 예를 들면, 미리 결정된 시간 기간은 약 1 클록 주기와 타겟 타이밍 마진의 차일 수도 있다. 그러나, 시간을 통해, 실제 지연 값(T_DELAY)은 예를 들면, 에이징 효과들로 인해 증가할 수도 있다.

시프트 레지스터들(230 및 240)의 출력부들은 XOR 논리 게이트(260)의 입력부들에 접속되고, XOR 논리 게이트(260)의 출력부는 타이밍 실패 표시자(280)로 패스된 타이밍 실패 표시자 신호를 생성하는 플립-플롭(270)에 접속된다. 타이밍-모니터 회로(210)는 인에이블 신호(EN)를 수신하는 경우에만 회로에서의 다른 엘리먼트들로 클록 신호 CL를 패스하는 인에이블/디스에이블 회로(290)를 추가로 포함할 수도 있다. 인에이블/디스에이블 회로(290)는 도 2에 도시된 바와 같이 AND 논리 게이트로서, 또는 다르게는 (인에이블 신호(EN)의 적합한 극성을 갖는) NAND, NOR, OR, 또는 XOR로서 구현될 수도 있다.

타이밍-모니터 회로(210)는 시프트 레지스터들(230 및 240)로 입력될 "테스트 데이터" 신호로서 이용되는 신호(224)를 생성하기 위한 펄스 생성기(220)를 추가로 포함할 수도 있다. 도 2에 도시된 실시예에서, 펄스 생성기(220)는 다른 적절한 펄스 생성기들이 이용될 수도 있지만, 클록 CL에 의해 구동되는 이분(divide-by-2) 회로(즉, 그것의 D 입력부에 접속된 그것의 NOT-Q 출력을 가짐)로서 구성된 플립-플롭(222)이다. 도 2에 도시된 실시예에서, 2개의 클록 사이클 각각에 대해, 플립-플롭(222)은 그것의 NOT-Q 출력에서 출력 펄스를 생성한다. 그 후, 플립-플롭(222)의 NOT-Q 출력에서의 신호는 스플릿되어, 플립-플롭들(232 및 242)의 D 입력부들로 입력된다. 다르게는, 플립-플롭(222)의 NOT-Q 출력보다는 Q 출력이 플립-플롭들(232 및 242)의 D 입력들을 구동하기 위해 이용될 수도 있다.

클록 CL의 미리 결정된 상승 에지에 대해, 신호(224)에서의 데이터 천이(예를 들면, 0 - 1)는 플립-플롭들(232 및 242)로 래치된다. 클록 CL의 다음의 상승 에지상에서, 데이터 천이는 미지연 시프트 레지스터(230)에서의 플립-플롭(234)으로 래치될 것이다. 지연 엘리먼트(244)에서의 실제 지연 값(T_DELAY)이 미리 결정된 시간 기간과 타겟 타이밍 마진의 합(예를 들면, 실제 지연 값(T_DELAY)은 약 1 클록 주기를 초과하지 않는다)을 초과하지 않으면, 플립-플롭(248)의 셋업 시간은 위반되지 않으며, 지연된 시프트 레지스터(240)에서의 플립-플롭(248)은 동일한 데이터 천이에서 정확하게 래치한다. 그에 따라, XOR 논리 게이트(260)는 그 출력에서 논리 값 0을 생성하고, 이것은 플립-플롭(242), 지연 엘리먼트(244), 및 플립-플롭(248)을 포함하는 테스트 데이터 경로에서의 타이밍이 설계 제한들을 충족시킨다는 것을 나타낸다. 2개의 경로들에서의 엘리먼트들이 동일한 프로세스, 전압, 온도, 및 에이징 효과들을 경험하도록, 플립-플롭(242), 지연 엘리먼트(244), 및 플립-플롭(248)을 포함하는 테스트 데이터 경로가 임계 경로(202)에 충분히 가까이 배치되어있기 때문에, XOR 논리 게이트(260)의 출력에서의 논리 값 0은 임계 경로(202)에서의 타이밍이 설계 제한들을 또한 충족시킨다는 것을 나타내는 것으로 추정된다.

한편, 프로세스, 전압, 온도, 및/또는 에이징 효과들이 실제 지연 값(T_DELAY)으로 하여금 미리 결정된 시간 기간과 타겟 타이밍 마진의 합(예를 들면, 실제 지연 값(T_DELAY)은 약 1 클록 주기를 초과한다)을 초과하게 하면, 타겟 타이밍 마진은 더 이상 충족되지 않을 것이다. 미지연 시프트 레지스터(230)에서의 플립-플롭(234)은 데이터 천이 값(예를 들면, 논리 값 1)에서 정확하게 래치하지만, 지연된 시프트 레지스터(240)에서의 플립-플롭(248)은 부정확한 데이터 천이 값(예를 들면, 0)에서 래치한다. 이러한 경우에서, XOR 논리 게이트(260)는 그 출력에서 논리 값 1을 생성하고, 이것은 임계 경로(202)에서의 타이밍이 충족되지 않았다는 것을 암시한다. 차례로, 플립-플롭(270)은 타이밍 실패 표시자(280)로 패스되는 타이밍 실패 표시자 신호를 생성한다.

특히, 지연 엘리먼트(244)는 바람직하게는, 표준 지연 회로들의 미리 결정된 세트(예를 들면, 회로 매크로들을 포함)로부터 설계 프로세스 동안 선택된다. 표준 지연 회로들은 프로젝트의 개시시에 설정될 수도 있는 모니터링될 특정한 타겟 타이밍 마진들에 기초하여, 클록 주기의 다양한 부분들에 대응하는 전파 지연들을 제공할 수도 있다. 표준 지연 회로들은 바람직하게는, 모니터링될 집적 회로의 임계 경로들과 근접하게 평행한 높은 임계 전압값, 표준 임계 전압값, 및 낮은 임계 전압값의 혼합을 갖는 표준을 포함한다. 또한, 지연 엘리먼트(244)는 조절가능한 지연 엘리먼트일 수도 있어서, 타이밍 모니터 회로(210)는 집적 회로(200)의 동작 동안 클록 주파수들의 범위를 수용할 수도 있다.

타이밍-모니터 회로(210)는 도 1의 타이밍-모니터 회로(110) 이상의 다수의 이점들을 갖는다. 첫째, 타이밍-모니터 회로(210)는 최종 통계적 타이밍 분석이 실행되기 이전에 물리적 설계에 양호하게 삽입될 수도 있다. 집적 회로 상의 다양한 중요 위치들에서의 다중의 배치들은 임계 경로들에 어떠한 추가의 부하도 추가하지 않고, 그리고 타이밍 모니터 회로(210)의 경우 마다 오직 하나의 여분의 논리 게이트의 클록 신호 상에 추가의 부하를 갖고 이루어질 수도 있다. 그 결과, 타이밍-모니터 회로(210)는 집적 회로의 정적 타이밍 분석 또는 최종 물리적 설계에 최소의 영향을 미친다.

둘째, 타이밍-모니터 회로(210)는 플립-플롭(234)이 항상 정확한 데이터를 래치하기 때문에, 타이밍-모니터 회로(110)에 관하여 상기 논의된 거짓 음성의 문제점에 민감하지 않다.

셋째, 타이밍-모니터 회로(210)는 데이터 천이를 제공하여 모니터링된 임계 경로를 테스트하기 위해 집적 회로에 의존하지 않는다. 오히려, 펄스 생성기(220)가 타이밍-모니터 회로(210)를 통해 충분한 데이터 천이들을 제공하여서, 모니터링된 임계 경로는 간접적이기 하지만 빈번하게 테스트된다.

넷째, 인에이블/디스에이블 회로(290)가 클록 신호 CL를 수신하고, 그것을 타이밍-모니터 회로(210)에서의 나머지 회로 엘리먼트들에 분배하기 때문에, 집적 회로에 타이밍-모니터 회로(210)를 추가하는 것은 집적 회로 클록 부하에 단일 게이트만을 추가한다.

도 3은 본 발명의 다른 실시예에 따른 타이밍-모니터 회로(310)를 도시한다. 도 3의 타이밍-모니터 회로(310)는 그 타이밍-모니터 회로(310)에서, 그로스-지연(gross-delay) 엘리먼트(344) 및 미세-지연 출력 레지스터(350)에 접속된 미세-지연 검출기 회로(346)가 도 2의 지연 엘리먼트(244) 대신에 대용되었다는 점을 제외하고는, 동일한 마지막 2자리 숫자를 갖는 라벨들을 이용하여 식별된 유사한 엘리먼트들을 갖는 도 2 의 타이밍-모니터 회로(210)와 유사하다.

그로스-지연 엘리먼트(344)의 지연 값은 지연 엘리먼트(244)에 의해 제공된 지연 값의 상당한 부분과 거의 동일하도록 선택되고, 미세-지연 검출기(346)와 관련된 지연 값은 지연 엘리먼트(244)에 의해 제공된 지연 값의 나머지 부분이도록 선택된다. 이와 같이, 도 2에서의 타이밍-모니터 회로(210)의 플립-플롭들(242 및 248) 사이 및 도 3에서의 타이밍-모니터 회로(310)의 플립-플롭들(342 및 348) 사이의 총 경로 지연 값은 거의 동일하다. 미세-지연 검출기(346)는 바람직하게는, (ⅰ) 미리 결정된 분해능으로, 그로스-지연 엘리먼트(344)의 실제 지연을 (상기 논의된 바와 같은 타겟 타이밍 마진의 함수인) 미리 결정된 시간 기간과 비교하고, (ⅱ) 그 결과에 기초하여, 타이밍-모니터 회로(310)에서의 실제 타이밍 마진에 대응하는 검출기 출력 신호를 생성하도록 구성된다. 그 후, 검출기 출력 신호는 미세-지연 검출기 레지스터(350)로 패스된다. 바람직한 실시예에서, 미세-지연 검출기(346)는, 그로스-지연 엘리먼트(344)와 관련된 실제 지연량에서의 증가 뿐만 아니라 이러한 지연량에서의 감소를 검출하도록 구성된다. 이렇게 해서, 미세-지연 검출기(346)는 또한 타이밍-모니터 회로(310)에서의 실제 타이밍 마진의 증가 및 감소를 평가할 수 있다.

도 4는 도 3의 미세-지연 검출기 회로(346)의 예시적인 실시예를 도시한다. 도 4에 도시되어 있는 바와 같이, 미세-지연 검출기 회로(346)는 직렬로 접속된 9개의 지연-라인 엘리먼트들(DLEs)(406₀-406₈), 9개의 플립-플롭들(404₀-404₈), 및 8개의 XOR 논리 게이트들(402₀-402₇)을 포함한다. 플립-플롭(404₀) 및 DLE(406₀)에 대한 입력들은 도 3의 그로스-지연 엘리먼트(344)의 출력으로부터 취해진 신호(TR_IN)에 접속된다. DLE들(406₀-406₇)로부터의 출력부들은 플립-플롭(404₁-404₈)의 D 입력부들 및 DLE들(406₁-406₈)의 입력부들에 각각 접속된다. DLE(406₈)는, DLE(406₇)의 출력 부하가 DLE들(406₀-406₆)의 출력 부하와 동일하도록 제공된다. 이와 같이, DLE(406₈)로부터의 출력은 이용되지 않는다.

이러한 구성에서, 입력 신호(TR_IN)는 DLE들(406₀-406₈)에 의해 형성된 지연 라인을 하향 전파한다. DLE들(406₀-406₈) 및 플립-플롭들(404₀-404₈)은 "온도계" 레지스터를 형성한다. n개의 출력 비트들의 세트를 갖는 온도계 레지스터에서, 0번째 내지 i번째 출력 비트들은 모두 높고, 나머지 출력 비트들(즉 (i+1)번째 내지 (n-1)번째 출력 비트들)은 모두 낮다(그 반대도 가능하다). (예를 들면, 논리 값 1로부터 논리 값 0으로의) 온도계 레지스터 출력 비트들의 값들의 천이점은 클록 신호(CL)가 플립-플롭들(404₀-404₈)에 도달할 때 입력 신호(TR_IN)가 DLE들(406₀-406₈)에 의해 형성된 지연 라인을 얼마나 멀리 하향 전파하였는지의 여부를 나타낸다.

플립-플롭(404₀-404₈)의 연속 쌍들로부터의 Q 출력부들은 XOR 논리 게이트(402₀-402₇)의 각각의 입력부들에 접속된다. 차례로, XOR 논리 게이트(402₀-402₇)는 그로스-지연 엘리먼트(344)의 실제 지연의 측정값을 제공하는 출력 비트(B₀-B₇)를 각각 생성한다. 따라서, DLE들(406₀-406₈), 플립-플롭들(404₀-404₈), 및 XOR 논리 게이트들(402₀-402₇)은 하나의 출력 비트만이 높고(즉, "1") 나머지는 낮은(즉, "0")(그 반대도 가능함) "원-핫(one-hot)" 레지스터를 형성한다. 출력 비트(B₀-B₇)내의 높은 출력 비트의 위치는 클록 신호(CL)가 플립-플롭들(404₀-404₈)에 도달할 때 입력 신호(TR_IN)가 DLE들(406₀-406₈)에 의해 형성된 지연 라인을 얼마나 멀리 하향 전파하였는지의 여부를 나타낸다.

그 후, 출력 비트들(B₀-B₇)은 예를 들면, IC 타이밍 제어기(미도시)에 의한 이용을 위해 미세-지연 검출기 출력 레지스터(350)에 저장된다. 그 후, IC 타이밍 제어기는 예를 들면, 타이밍 정보에 기초하여 집적 회로 클록의 레이트 또는 전원 전압을 조절하기 위해 출력 비트(B₀-B₇)에 의해 제공된 타이밍 정보를 이용할 수도 있다. 예를 들면, 타겟 타이밍 마진이 초과 마진으로 충족되었으면, 클록 레이트는 임계 경로(202)에서 타이밍 에러들을 생성하는 것을 걱정하지 않고 증가될 수도 있다. 한편, 타겟 타이밍 마진이 충족되지 않으면, 클록 레이트는 임계 경로(202)에서 타이밍을 개선하기 위해 감소될 수도 있다.

검출기 회로(346)의 출력 신호(TR_OUT)는 DLE(406₀-406₈)로부터 도 3의 플립-플롭(348)의 D 입력부로의 출력들 중 어느 하나에 접속될 수도 있다. 출력 신호(TR_OUT)에 대한 접속으로서 이용된 특정한 DLE 출력은 이하 더 설명하는 바와 같이, 설계자가 성공적(즉, 이른) 또는 성공하지 못한(즉, 늦은) 타이밍을 검출하는 것을 원하는 범위에 따라 집적 회로의 설계 동안 선택될 수도 있다. 도 4에 도시된 실시예에서, 예를 들면, 출력 신호(TR_OUT)는 DLE(406₁)의 출력에서 직접적으로 취해진다.

다르게는, DLE(406₀-406₈)로부터의 출력부들은 9×1 선택 스위치(미도시)에 접속될 수도 있고, 그 선택 스위치로부터의 출력은 출력 신호(TR_OUT)로서 취해질 수도 있다. 선택 스위치는 액티브-게이트 멀티플렉서, 송신 게이트(Tgate) 멀티플렉서, 3-상태가능(tristatable) 버퍼 멀티플렉서, 또는 다른 적합한 스위치 또는 멀티플렉서일 수도 있다. 이러한 대안의 실시예에서, 선택 스위치는 예를 들면, 타이밍 제어기로부터의 제어 신호에 기초하여, 출력 신호(TR_OUT)로서 이용하기 위해 DLE(406₀-406₈)로부터의 출력들 중 어느 하나를 선택할 수도 있다.

도 3에 도시된 타이밍 모니터 회로(310) 및 도 4에 도시된 미세-지연 검출기(346)의 동작은 도 5 내지 도 7에 도시된 타이밍도들에 의해 각각 예시된 다음의 3개의 경우들을 참조함으로써 더 이해될 것이다.

경우 1: 초과 마진없이 충족된 타겟 타이밍 마진

도 5는 타겟 타이밍 마진이 초과 마진없이 충족되는 경우 1을 예시한다. 경우 1에서, (ⅰ) 클록(CL)으로부터 플립-플롭(342)의 출력 Q로, (ⅱ) 그로스-지연 엘리먼트(344)를 통한, 그리고 (ⅲ) 미세-지연 검출기(346)(예를 들면, 신호 TR_OUT으로 이동하기 위한 신호 TR_IN에 대한 시간)를 통한 지연들의 합에 대한 설계 값은 약 1 클록 주기와 동일하도록 선택된다(즉, 타겟 타이밍 마진은 최소이도록 가정되어서, 슬랙(slack)은 거의 존재하지 않거나 없다).

데이터 논리 값 1은 도 5의 타이밍도에서의 시간 t₁에 나타낸 바와 같이, 클록(CL)의 제 1 상승 에지 상에서 도 3에서의 플립-플롭들(332 및 342)로 래치된다. 따라서, 플립-플롭들(332 및 342)의 Q 출력들은 논리 값 0으로부터 논리 값 1로 천이한다.

설계에 의해, 도 5의 시간 t₂에서 클록(CL)의 제 2 상승 에지 직전에, 0 - 1 천이가 미세-지연 검출기(346)에서 처음 2개의 DEL들(406₀ 및 406₁)의 출력들 및 전체 그로스-지연 엘리먼트(344)에 걸쳐 관측된다. 클록(CL)의 제 2 상승 에지에서(시간 t₂에서), 논리 값 1이 TR_IN 입력에 가장 가까운 처음 2개의 DLE들(즉, DEL들(406₀ 및 406₁))의 출력들에서 관측된다. 7개 나머지 DLE들(406₂-406₈)의 출력들은 모두 논리 값 0을 나타낸다. 클록(CL)의 제 2 상승 에지는 또한 도 3의 플립-플롭들(334 및 348)에 논리 값 1을 등록하여서, 타이밍 실패 표시자(380)는 결국 논리 값 0을 등록하고, 이것은 타이밍 제약이 충족되었다는 것을 나타낸다.

클록(CL)의 제 2 상승 에지는 또한 도 4에서의 플립-플롭(404₀-404₂)으로는 논리 값 1을 등록하고 플립-플롭(404₃-404₈)으로는 논리 값 0을 등록한다. 따라서, XOR 논리 게이트들(402₀-402₇)에 의해 출력된 비트 값들(B[0:7])은 논리 값들{0010 0000}을 각각 갖는다. 논리 값 1의 B₂ 비트 값은 0 - 1 천이가 클록(CL)의 제 2 상승 에지의 시간에 제 3 DLE(DLE 406₂))내에서 발생한다는 것을 나타낸다. 다시 말해, 클록(CL)의 제 2 상승 에지의 시간(시간 t₂)에 (DLE(406₁)로부터의 출력 뿐만 아니라) DLE(406₂)로의 입력은 논리 값 1이고, DLE(406₂)로부터의 출력은 논리 값 0을 갖는다. 이러한 경우에서, XOR 출력 비트 값들(B[0:7])={0010 0000})은 타겟 타이밍 마진이 최소 검출가능한 초과 마진으로 충족되었다는 것을 나타낸다.

경우 2: 상당한 초과 마진으로 충족된 타겟 타이밍 마진

도 6은 타겟 타이밍 마진이 상당한 초과 마진으로 충족된 경우 2에 대한 타이밍을 예시한다. 경우 2에서, 경우 1에서와 같이, (ⅰ) 클록(CL)으로부터 플립-플롭(342)의 출력 Q로, (ⅱ) 그로스-지연 엘리먼트(344)를 통한, 그리고 (ⅲ) 미세-지연 검출기(346)를 통한 지연들의 합에 대한 설계 값은 약 1 클록 주기와 동일하도록 선택된다(즉, 타겟 타이밍 마진은 최소이도록 가정되어서, 슬랙은 거의 존재하지 않거나 없다). 그러나, 경우 2에서는, 시간을 통한 클록-분포 감속(slow down) 및/또는 데이터-경로 고속화(speed up)의 조합이, 원래 설계된 것보다 지연 라인의 더 아래에서 발생하는 0 - 1 천이를 발생시킨다는 것을 가정한다.

처음에, 도 6의 타이밍도 상의 시간(t₁)에 나타낸 바와 같이, 논리 값 1이 클록(CL)의 제 1 상승 에지 상에서 플립-플롭들(332 및 342)로 클록된다. 따라서, 플립-플롭들(332 및 342)의 Q 출력들은 논리 값 0으로부터 논리 값 1로 천이한다. 시간(t₂)에서 클록(CL)의 제 2 상승 에지 직전에, 0 - 1 천이가 미세-지연 검출기(346)에서 지연 라인의 처음 7개 DEL들(406₀-406₆)의 출력들 및 전체 그로스-지연 엘리먼트(344)에 걸쳐 관측된다. 도 6의 시간(t₂)에서, 클록(CL)의 제 2 상승 에지에서, 논리 값 1이 TR_IN 입력에 가장 가까운 처음 7개의 DLE들(즉, DEL들(406₀ 및 406₆))의 출력들에서 관측된다. 나머지 DLE들(406₇ 및 406₈)의 출력은 논리 값 0을 나타낸다. 클록(CL)의 제 2 상승 에지는 또한 도 3의 플립-플롭들(334 및 348)에 논리 값 1을 등록하고, 타이밍 실패 표시자(380)는 결국 논리 값 0을 등록하고, 이것은 타이밍 제약이 충족되었다는 것을 나타낸다.

클록(CL)의 제 2 상승 에지는 또한 도 4에서의 플립-플롭들(404₀-404₇)으로는 논리 값 1을 등록하고 플립-플롭(404₈)으로는 논리 값 0을 등록한다. 따라서, XOR 출력 비트 값들(B[0:7])은 논리 값들{0000 0001}을 각각 갖는다. 여기서, 논리 값 1의 8번째 비트 값 B₇은 0 - 1 천이가 클록(CL)의 제 2 상승 에지의 시간(시간 t₂)에 8번째 DLE(406₇))내에서 발생한다는 것을 나타낸다. 다시 말해, 클록(CL)의 제 2 상승 에지의 시간에 DLE(406₇)로의 입력 (및 DLE(406₆)로부터의 출력)은 논리 값 1이고, DLE(406₇)로부터의 출력은 클록(CL)의 제 2 상승 에지의 시간에서 논리 값 0을 갖는다. 이들 XOR 출력 비트 값들은 타겟 타이밍 마진이 최대 검출가능한 초과 마진으로 충족되었다는 것을 나타낸다. 이러한 경우에서, 최대 검출가능한 초과 마진은 대략 5 DEL 지연들이다.

경우 3: 셋업 위반으로 충족된 타이밍

도 7은 타겟 타이밍 마진이 충족되지 않고, 셋업 위반이 검출되는 경우 3을 예시한다. 경우 3에서, 경우 1 및 2에서와 같이, (ⅰ) 클록(CL)으로부터 플립-플롭(342)의 출력 Q로, (ⅱ) 그로스-지연 엘리먼트(344)를 통한, 그리고 (ⅲ) 미세-지연 검출기(346)를 통한 지연들의 합에 대한 초기값은 약 1 클록 주기와 동일하도록 선택된다(즉, 타겟 타이밍 마진은 최소이도록 가정되어서, 슬랙은 거의 존재하지 않거나 없다). 그러나, 경우 3에서는, 시간을 통한 클록 분포 고속화 및/또는 데이터 경로 감속이, 타겟 타이밍 마진이 초과되고, 셋업 위반이 발생하는 지연 라인의 더 위쪽에서 발생하는 0 - 1 천이를 발생시킨다.

경우 3에서, 도 7의 시간(t₁)에서, 논리 값 1이 클록(CL)의 제 1 상승 에지상에서 플립-플롭들(332 및 342)로 클록된다. 따라서, 플립-플롭들(332 및 342)의 Q 출력들은 논리 값 0으로부터 논리 값 1로 천이한다. 시간(t₂)에서 클록(CL)의 제 2 상승 에지 직전에, 0 - 1 천이가 지연 라인의 제 1 DEL(406₀)의 출력 및 전체 그로스-지연 엘리먼트(344)에 걸쳐 관측된다. 시간(t₂)에서, 클록의 제 2 상승 에지에서, 논리 값 1이 입력 TR_IN에 가장 가까운 제 1 DLE (즉, DEL(406₀))의 출력에서 관측된다. 8개 나머지 DLE들(406₁ - 406₈)의 출력들은 모두 논리 값 0을 나타낼 것이다. 클록(CL)의 제 2 상승 에지는 또한 도 3의 미지연 시프트 레지스터(330)에서의 플립-플롭(334)에 논리 값 1을 등록한다. 그러나, 클록(CL)의 제 2 상승 에지는 도 3의 지연 시프트 레지스터(340)의 플립-플롭(348)에 논리 값 0을 등록한다. 그 결과, 타이밍 실패 표시자(380)는 결국 논리 값 1을 등록하고, 이것은 타이밍 실패가 발생하였고 타겟 타이밍 마진이 충족되지 않았다는 것을 나타낸다.

시간(t₂)에서 클록(CL)의 제 2 상승 에지는 또한 도 4에서의 플립-플롭(404₀-404₁)으로는 논리 값 1을 등록하고 플립-플롭(404₂-404₈)으로는 논리 값 0을 등록한다. 따라서, XOR 출력 비트 값들(B[0:7])은 논리 값들{0100 0000}을 각각 갖는다. 여기서, 논리 값 1의 출력 비트 값 B₁은 0 - 1 천이가 클록(CL)의 제 2 상승 에지의 시간(시간 t₂)에 8번째 DLE(406₁))내에서 발생한다는 것을 나타낸다. 다시 말해, 클록(CL)의 제 2 상승 에지의 시간에 DLE(406₁)로의 입력 (및 DLE(406₀)로부터의 출력)이 논리 값 1을 갖고, DLE(406₁)로부터의 출력은 논리 값 0을 갖는다. 이들 출력 비트 값들(B[0:7])은 타겟 타이밍 마진이 충족되지 않았고, 대략 1-DLE 지연 크기의 셋업 위반이 발생하였다는 것을 나타낸다.

도 2의 실시예와 유사하게, 도 3 및 도 4의 실시예는 종래 기술 이상의 다수의 이점들을 갖는다. 초기 문제로서, 도 3 및 도 4의 실시예는 상술한 도 2의 모든 이점들을 공유한다. 또한, 도 3 및 도 4의 실시예는 예/아니오(yes/no) 타이밍 실패 표시자 뿐만 아니라 실제 타이밍 마진의 수치적 측정치(포지티브 및 네거티브 모두)를 제공한다. 또한, 타이밍 마진 측정의 범위는 그로스 지연 엘리먼트(344) 및/또는 지연 라인 엘리먼트들의 수 및 그들의 대응하는 플립-플롭들 및 XOR 논리 게이트들을 조절함으로써 조절될 수도 있다. 또한, 클록 주파수들의 범위는 타이밍 모니터 회로(310)의 동작 동안 조절가능한 그로스 경로 지연 엘리먼트(344)를 구성함으로써 조절될 수도 있다. 마지막으로, 포지티브 - 네거티브 타이밍 마진 측정 능력의 상대적 범위는 미세-지연 검출기 회로(346)에서 DLE들에 관하여 출력(TR_OUT)의 위치를 변화시킴으로써 관리될 수 있다.

본 발명이 XOR 논리 게이트들(260, 360)을 갖는 회로들과 관련하여 설명되었지만, 본 발명은 또한 not-XOR(NXOR) 게이트들과 같은 다른 타입의 논리 게이트들을 이용하여 구현될 수 있다.

또한, 도 4 에 도시된 미세-지연 검출기 회로(346)가 9개의 DLE들(406₀-406₈), 9개의 플립-플롭들(404₀-404₈), 및 8개의 XOR 논리 게이트들(402₀-402₇)를 포함하지만, 실제로는, DLE들, 플립-플롭들, 및 XOR 논리 게이트들의 양은 특정한 애플리케이션에 대해 요구되는 미세-지연 분해능의 양에 따라 도 4에 도시된 것보다 크거나 작게 이루어질 수도 있다.

또한, 데이터 신호들(224, 324)이 상기 도 2 및 도 3에 도시된 실시예들에서는 펄스 생성기(220, 320)에 의해 생성되지만, 펄스 생성기(220)의 이용은 옵션이다는 것을 인식해야 한다. 따라서, 본 발명의 일 실시예에서, 임계 데이터 경로(202)를 횡단하는 데이터 신호(예를 들면, 회로 엘리먼트(204)로부터의 출력 신호)는 스플릿될 수도 있고 플립-플롭들(232, 242 및/또는 332, 342)에 입력되는 신호(224)로서 이용될 수도 있다.

본 발명은 (ASIC 또는 FPGA와 같은) 단일 집적 회로, 멀티-칩 모듈, 단일 카드, 또는 멀티-카드 회로 팩으로서 가능한 구현물을 포함하는, 디지털(또는 아날로그 및 디지털 양자의 하이브리드) 회로 기반 프로세스들로서 구현될 수도 있다. 당업자가 이해하는 바와 같이, 회로 엘리먼트들의 다양한 기능들은 또한, 소프트웨어 프로그램에서 프로세싱 블록들로서 구현될 수도 있다. 이러한 소프트웨어는 예를 들면, 디지털 신호 프로세서, 마이크로-제어기, 또는 범용 컴퓨터에서 이용될 수도 있다.

또한, 이러한 설명을 위해, 용어들 "결합하다(couple)", "결합하는(coupling)", "결합된(coupled)", "접속하다(connect)", "접속하는(connecting)", 또는 "접속된(connected)"은 에너지가 2개 이상의 엘리먼트들 사이에서 전달되는 것을 허용하는 당업계에 공지되거나 나중에 개발된 임의의 방식을 칭하고, 요구되지는 않지만 하나 이상의 추가의 엘리먼트들의 개재가 예상된다. 반대로, 용어들 "직접적으로 결합된", "간접적으로 접속된" 등은 이러한 추가의 엘리먼트의 부재를 암시한다.

신호들 및 대응하는 노드들 또는 포트들은 동일한 명칭으로 지칭될 수도 있고, 여기에서의 목적을 위해 상호교환가능한다.

다르게 명백하게 나타내지 않으면, 각 수치값 및 범위는 단어 "약" 또는 "대략"이 값 또는 범위의 값에 선행되는 것처럼 근사되는 것으로서 해석되어야 한다.

본 발명의 본질을 설명하기 위해 설명되고 예시된 부분들의 상세, 자료, 및 배치에서의 다양한 변경이 본 발명의 범위를 벗어나지 않고 당업자에 의해 이루어질 수도 있다는 것이 더 이해될 것이다. 오히려, 본 발명의 범위는 아래의 청구범위에서 표현된다.

본 발명은 지연 엘리먼트(244)를 갖는 도 2의 시프트 레지스터(240) 및 지연 엘리먼트들(344 및 346)을 갖는 도 3의 시프트 레지스터(340)와 관련하여 설명하였다. 일반적으로, 본 발명의 시프트 레지스터들은 시프트 레지스터를 통해 전파하는 신호들에 적절한 지연량을 추가하는 임의의 적합한 회로로 구현될 수 있다.

청구항들에서 도면 번호들 및/또는 도면 참조 라벨들의 이용은 청구항들의 해석을 용이하게 하기 위해 청구물의 하나 이상의 가능한 실시예들을 식별하기 위한 것으로 의도된다. 이러한 이용은 대응하는 도면들에 도시된 실시예들에 청구항들의 범위를 반드시 제한하는 것으로서 해석되지 않는다.

여기에 설명된 예시적인 방법들의 단계들이 설명된 순서로 실행되도록 반드시 요구되지 않는다는 것을 이해해야 하고, 이러한 방법들의 단계들의 순서는 단지 예시적인 것으로 이해되어야 한다. 유사하게, 추가의 단계들이 이러한 방법들에 포함될 수도 있고, 특정한 단계들이 본 발명의 다양한 실시예들에 따른 방법에서 생략되거나 결합될 수도 있다.

만약 있다면, 아래의 방법 청구항들에서의 엘리먼트들이 대응하는 라벨링으로 특정한 시퀀스에서 열거되지만, 청구항 열거가 이들 엘리먼트들 중 일부 또는 모두를 구현하기 위한 특정한 시퀀스를 다르게 암시하지 않으면, 이들 엘리먼트들은 그 특정한 시퀀스에서 구현되는 것으로 제한되도록 반드시 의도되지 않는다.

"하나의 실시예" 또는 "일 실시예"에 대한 여기에서의 참조는, 실시예와 관련하여 설명한 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함될 수 있다는 것을 의미한다. 명세서의 다양한 위치에서 어구 "하나의 실시예에서"의 출현은 동일한 실시예를 반드시 모두 참조하지 않고, 다른 실시예들을 반드시 상호 배제한 개별 또는 대안의 실시예들도 아니다. 용어 "구현"에도 동일하게 적용된다.

200: 집적 회로
204, 206: 임계-경로 회로 엘리먼트
222, 232, 234, 242, 248, 270, 322, 332, 334, 342, 348, 370: 플립-플롭
230, 330: 제 2 시프트 레지스터
240, 340: 제 1 시프트 레지스터 244: 지연 엘리먼트
344: 그로스 지연 엘리먼트
346: 미세-지연 검출기 회로
350: 미세-지연 검출기 출력 레지스터

Claims

집적 회로의 임계 경로(202)에서 타이밍을 모니터링하기 위한 모니터 회로(210, 310)를 갖는 상기 집적 회로에 있어서,
상기 임계 경로는 타겟 타이밍 마진(target timing margin)을 갖고,
상기 모니터 회로는:
입력부 및 출력부를 갖고, 지연 값을 수신된 신호에 적용하는 지연 회로(244, 344/346)를 포함하는 제 1 시프트 레지스터(240, 340);
입력부 및 출력부를 갖는 제 2 시프트 레지스터(230, 330)로서, 상기 제 1 및 제 2 시프트 레지스터들의 입력부들은 함께 접속되어 입력 신호(224, 324)를 수신할 수 있는 신호 입력 노드를 형성하는, 상기 제 2 시프트 레지스터(230, 330); 및
출력부 및 적어도 2개의 입력부들을 갖는 논리 회로(260, 360)로서, 각각의 입력부는 상기 제 1 및 제 2 시프트 레지스터들의 상기 출력부들 중 대응하는 하나에 접속되고, 상기 논리 회로의 출력은 상기 타켓 타이밍 마진이 충족되는지 또는 충족되지 않는지의 여부를 나타내고,
상기 제 1 시프트 레지스터는:
상기 신호 입력 노드에 접속된 입력부 및 출력부를 갖는 제 1 플립-플롭;
상기 제 1 플립-플롭의 출력부에 접속된 상기 지연 회로; 및
상기 지연 회로에 접속된 입력부를 갖는 제 2 플립-플롭을 포함하고,
상기 제 2 시프트 레지스터는:
상기 신호 입력 노드에 접속된 입력부 및 출력부를 갖는 제 3 플립-플롭; 및
상기 제 3 플립-플롭의 출력부에 접속된 입력부를 갖는 제 4 플립-플롭을 포함하는, 집적 회로.
제 1 항에 있어서,
입력 펄스가 상기 신호 입력 노드에 삽입되면,
(ⅰ) 상기 제 1 시프트 레지스터는 그의 출력에서 제 1 펄스를 생성하고,
(ⅱ) 상기 제 2 시프트 레지스터는 그의 출력에서 제 2 펄스를 생성하고,
(ⅲ) 상기 논리 회로는 상기 제 1 펄스가 미리 결정된 시간 기간과 상기 타겟 타이밍 마진의 합보다 큰 시간량 만큼 상기 제 2 펄스로부터 시간 분리되는 경우에만 상기 타겟 타이밍 마진이 충족되지 않았다는 것을 나타내는 출력을 생성하는, 집적 회로.
제 1 항에 있어서,
상기 모니터 회로는 (ⅰ) 상기 임계 경로에 독립적이고, (ⅱ) 상기 타겟 타이밍 마진이 충족되지 않았다는 표시가 상기 임계 경로에 타이밍 문제가 존재한다는 것을 나타내도록 상기 집적 회로에서 모니터링될 상기 임계 경로에 충분하게 가까이 위치되어 있는, 집적 회로.
제 1 항에 있어서,
상기 지연 회로는:
그로스(gross) 지연 값을 제공하도록 구성된 그로스-지연 엘리먼트(344); 및
상기 그로스 지연 값에 기초하여, 상기 타겟 타이밍 마진이 충족되는 범위를 나타내는 출력 신호를 생성하도록 구성된 미세-지연 검출기 회로(346)를 포함하는, 집적 회로.
제 4 항에 있어서,
상기 미세-지연 검출기 회로는:
입력부 및 직렬로 접속된 복수의 지연 라인 엘리먼트들(406₀-406₈)를 갖는 지연 라인을 포함하고,
각 지연 라인 엘리먼트는 입력부 및 출력부를 갖는, 집적 회로.
제 5 항에 있어서,
상기 미세-지연 검출기 회로는:
복수의 플립-플롭(404₀-404₈)을 추가로 포함하고,
하나 이상의 플립-플롭은 입력부 및 출력부를 갖고, 각각의 입력부는 대응하는 지연 라인 엘리먼트의 입력부에 접속되고,
상기 복수의 플립-플롭들의 출력들은 상기 타겟 타이밍 마진이 충족되는 범위를 나타내는, 집적 회로.
제 6 항에 있어서,
상기 미세-지연 검출기 회로는:
복수의 논리 게이트(402₀-402₇)를 추가로 포함하고,
각 논리 게이트는 상기 지연 라인을 따라 직렬로 상기 복수의 플립-플롭에서의 인접 플립-플롭들의 대응하는 쌍의 출력부들에 각각 접속되는 적어도 2개의 입력부들을 갖고,
적어도 하나의 논리 게이트의 출력은 상기 타겟 타이밍 마진이 충족되는 범위를 나타내는, 집적 회로.
집적 회로의 임계 경로에서 타이밍을 모니터링하기 위한 방법으로서, 상기 임계 경로는 타겟 타이밍 마진을 가지는, 상기 타이밍 모니터링 방법에 있어서:
(a) 제 1 시프트 레지스터(240, 340)를 포함하는 제 1 경로 및 제 2 시프트 레지스터(230, 330)를 포함하는 제 2 경로로 입력 신호를 스플릿하는 단계;
(b) 상기 제 1 경로에서의 입력 신호를 제 1 지연 만큼 지연시키는 단계;
(c) 상기 제 2 경로에서의 입력 신호를 상기 제 1 경로에서의 상기 지연된 입력 신호와 비교하는 단계;
(d) 상기 비교에 기초하여, 상기 타겟 타이밍 마진이 충족되는지 또는 충족되지 않는지의 여부를 나타내는 출력(280, 380)을 생성하는 단계; 및
(e) 상기 타겟 타이밍 마진이 충족되는 또는 충족되지 않는 범위를 검출하는 단계를 포함하고, 상기 타겟 타이밍 마진이 충족되는 또는 충족되지 않는 범위를 검출하는 단계는,
상기 제 1 경로에서의 입력 신호를 제 1 지연 만큼 지연시키는 단계 이후에, 지연 라인에서 복수의 지연 엘리먼트들에 의해 상기 입력 신호를 연속하여 지연시키는 단계; 및
상기 지연 라인에서 각 지연 엘리먼트에 대해, 상기 지연 엘리먼트의 입력에서 상기 신호 상태에 대응하는 출력 신호를 생성하는 단계를 포함하는, 집적 회로의 임계 경로에서 타이밍을 모니터링하기 위한 방법.
집적 회로에서의 임계 경로에서 타이밍을 모니터링하기 위한 장치로서, 상기 임계 경로는 타겟 타이밍 마진을 가지는, 상기 타이밍 모니터링 장치에 있어서:
(a) 제 1 시프트 레지스터를 포함하는 제 1 경로 및 제 2 시프트 레지스터를 포함하는 제 2 경로로 입력 신호를 스플릿하기 위한 수단;
(b) 상기 제 1 경로에서의 입력 신호를 제 1 지연 만큼 지연시키기 위한 수단;
(c) 상기 제 2 경로에서의 입력 신호를 상기 제 1 경로에서의 상기 지연된 입력 신호와 비교하기 위한 수단;
(d) 상기 비교에 기초하여, 상기 타겟 타이밍 마진이 충족되는지 또는 충족되지 않는지의 여부를 나타내는 출력을 생성하기 위한 수단; 및
(e) 상기 타겟 타이밍 마진이 충족되는 또는 충족되지 않는 범위를 검출하는 수단을 포함하고, 상기 타겟 타이밍 마진이 충족되는 또는 충족되지 않는 범위를 검출하는 수단은,
상기 제 1 경로에서의 입력 신호를 상기 제 1 지연 만큼 지연시킨 이후에, 지연 라인에서 복수의 지연 엘리먼트들에 의해 상기 입력 신호를 연속하여 지연시키는 수단; 및
상기 지연 라인에서 각 지연 엘리먼트에 대해, 상기 지연 엘리먼트의 입력에서 상기 신호 상태에 대응하는 출력 신호를 생성하는 수단을 포함하는, 집적 회로에서의 임계 경로에서 타이밍을 모니터링하기 위한 장치.
집적 회로의 임계 경로(202)에서 타이밍을 모니터링하기 위한 모니터 회로(210, 310)를 갖는 상기 집적 회로에 있어서,
상기 임계 경로는 타겟 타이밍 마진(target timing margin)을 갖고,
상기 모니터 회로는:
입력부 및 출력부를 갖고, 지연 값을 수신된 신호에 적용하는 지연 회로(244, 344/346)를 포함하는 제 1 시프트 레지스터(240, 340);
입력부 및 출력부를 갖는 제 2 시프트 레지스터(230, 330)로서, 상기 제 1 및 제 2 시프트 레지스터들의 입력부들은 함께 접속되어 입력 신호(224, 324)를 수신할 수 있는 신호 입력 노드를 형성하는, 상기 제 2 시프트 레지스터(230, 330); 및
출력부 및 적어도 2개의 입력부들을 갖는 논리 회로(260, 360)로서, 각각의 입력부는 상기 제 1 및 제 2 시프트 레지스터들의 상기 출력부들 중 대응하는 하나에 접속되고, 상기 논리 회로의 출력은 상기 타켓 타이밍 마진이 충족되는지 또는 충족되지 않는지의 여부를 나타내고,
상기 지연 회로는:
그로스(gross) 지연 값을 제공하도록 구성된 그로스-지연 엘리먼트; 및
상기 그로스 지연 값에 기초하여, 상기 타겟 타이밍 마진이 충족되는 범위를 나타내는 출력 신호를 생성하도록 구성된 미세-지연 검출기 회로를 포함하는, 집적 회로.
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