JP2012516629A - 性能監視用クリティカルパス回路 - Google Patents

Abstract

目標タイミング・マージンを有する、クリティカルパス中のタイミングを監視する監視回路を含む集積回路が、開示される。監視回路は、２つのシフト・レジスタを含み、シフト・レジスタの１つは、受領信号に遅延値を加える遅延素子を含む。２つのシフト・レジスタの入力部は、入力信号を受領することができる信号入力ノードを形成する。監視回路は、出力部および少なくとも２つの入力部を有する論理ゲートも含み、各入力部は、２つのシフト・レジスタの出力部の対応する１つに接続される。論理ゲートの出力部は、目標タイミング・マージンが満足されるか、または満足されないかを示す。

Description

本発明は、デジタル集積回路に関し、具体的には、デジタル回路内のタイミング・エラー検出に関する。

最近、回路設計者は、集積回路（ＩＣ）内のエラーを予測するのに様々な手法を検討している。そうした１つの手法は、クリティカルパス性能監視として知られる。従来のクリティカルパス性能監視においては、回路設計者は、集積回路の正常な動作にとって決定的であるとみなされる１つまたは複数の信号パス（「クリティカルパス」または「クリティカル・データパス」として知られる）、通常は最大遅延を含むパスを特定する。クリティカルパス内の所与の回路素子に関して、さらに、設計者は、目標タイミング・マージン、すなわち、クロック信号遷移に対してデータ信号遷移がその前に回路素子に到達する時間周期を特定する。各クリティカルパスの信号のタイミングを監視するために、集積回路上に、タイミング監視回路（または「経時変化センサ」）が提供される。集積回路が時間と共に経時変化するとき、各クリティカルパスの信号の実タイミングは、悪くなる傾向がある。クリティカルパスの信号の実タイミング・マージンが、目標タイミング・マージン未満であることを、タイミング監視回路が判定するとき、回路エラーが起こる可能性が高いことを予測することができ、集積回路は、たとえば、クロック周波数、電圧供給、またはさらに集積回路内のトランジスタの本体バイアス電圧を調整することによって、自己補正するように処置をとることができる。たとえば、それぞれ、参照によりその全体が本明細書に組み込まれている、Ｎｅｉｌ Ｓａｖａｇｅ、「Ｉｎｔｅｌ ａｎｄ ＡＲＭ ａｒｅ Ｅｘｐｌｏｒｉｎｇ Ｓｅｌｆ−Ｃｏｒｒｅｃｔｉｏｎ Ｓｃｈｅｍｅｓ ｔｏ Ｂｏｏｓｔ Ｐｒｏｃｅｓｓｏｒ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｃｕｔ Ｐｏｗｅｒ」、Ｓｐｅｃｔｒｕｍ Ｏｎｌｉｎｅ、２００８年２月、ｈｔｔｐ：／／ｗｗｗ．ｓｐｅｃｔｒｕｍ．ｉｅｅｅ．ｏｒｇ／ｆｅｂ０８／５９７５、およびＭｒｉｄｕｌ Ａｇａｒｗａｌら、「Ｃｉｒｃｕｉｔ Ｆａｉｌｕｒｅ Ｐｒｅｄｉｃｔｉｏｎ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎ ｔｏ Ｔｒａｎｓｉｓｔｏｒ Ａｇｉｎｇ」、第２５回ＩＥＥＥ ＶＬＳＩ Ｔｅｓｔ Ｓｙｍｐｏｓｉｕｍ、２００７年５月６日〜１０日、２７７〜２８６頁を参照されたい。

図１は、Ａｇａｒｗａｌらによって記述された、クリティカルパス１０２およびタイミング監視回路１１０を含む集積回路１００のブロック図である。クリティカルパス１０２は、回路素子１０４、１０６を含む。タイミング監視回路１１０は、（ｉ）クリティカルパス１０２中の回路素子１０４の後で回路素子１０６の前に挿入されるＤ型フリップ・フロップ１１８と、（ｉｉ）クリティカルパス１０２に沿ったこの位置の目標タイミング・マージンに等しい遅延値Ｔ_Ｇを有し、第１の回路素子１０４の出力部に接続する遅延素子１１４と、（ｉｉｉ）遅延素子１１４の出力部に接続する別のＤ型フリップ・フロップ１１６と、（ｉｖ）フリップ・フロップ１１８、１１６の出力部に接続する排他的論理和（ＸＯＲ）論理ゲート１２２とを含む。適用例に応じて、遅延値Ｔ_Ｇは、通常、数百ピコ秒から数ナノ秒までの範囲内にある。タイミング監視回路１１０は、回路素子１０４の出力部において現れる信号１１２のコピーを遅延値Ｔ_Ｇだけ遅らせ、フリップ・フロップ１１６においてその遅延信号をラッチし、ＸＯＲ論理ゲート１２２を介してフリップ・フロップ１１６からの出力と、フリップ・フロップ１１８の出力部において現れる出力信号１２０とを比較することによって動作する。次に、ＸＯＲ論理ゲート１２２からの出力信号１２６は、タイミング・エラー表示レジスタ１２４内にラッチされ、タイミング・エラー表示レジスタ１２４は、出力信号１２８を生成する。次に、出力信号１２８は、コントローラに渡され、コントローラは、出力信号１２８に基づいて、集積回路のクロックレートまたは供給電圧のいずれかを調整することができる。

第１の例として、信号１１２が、論理値０から論理値１へのデータ遷移を含み、フリップ・フロップ１１６のセットアップ時間がちょうど満足される（すなわち、タイミング・マージンが０である）とすると、論理値１は、クロックＣＬと共にフリップ・フロップ１１６内に正常にラッチされる。０から１への遷移がクロックＣＬに対して多少早い時間でフリップ・フロップ１１８の入力部Ｄに到達するため、フリップ・フロップ１１８も、論理値１で正常にラッチする。両フリップ・フロップが同じ出力値を有するため、ＸＯＲタイミング・エラー表示レジスタ１２６は、論理値０を有する。この論理値０は、クリティカルパス中のフリップ・フロップ１１８が、遅延値Ｔ_Ｇに設定される少なくとも目標タイミング・マージンまでは、そのセットアップ時間が満足されたことを示す。

第２の例として、信号１１２の０から１へのデータ遷移が、以上の例よりもわずかな時間遅れて起こるとき（たとえば、クリティカルパス１０２中の信号１１２の上流における回路素子の経時変化のために）、フリップ・フロップ１１８は、クロックＣＬと共に論理値１で正常にラッチすることができるが、フリップ・フロップ１１６は、遅延値Ｔ_Ｇのために論理値０でラッチする。ここで、ＸＯＲタイミング・エラー表示レジスタ１２６は、論理値１を有し、セットアップ異常が、フリップ・フロップ１１６内で起こり、フリップ・フロップ１１８は、遅延値Ｔ_Ｇ未満のセットアップ・マージンを有することを示す。したがって、タイミング・エラーは、たとえば、回路が経時変化し続けるときに、起こる傾向にある。

しかし、ある環境の下では、タイミング監視回路１１０は、セットアップ異常が起こっても、クリティカルパス１０２のタイミングが満足されるエラー表示を行う可能性がある。具体的には、０から１への遷移が、以上の第２の例よりも遅れて起こるとき、両フリップ・フロップ１１６、１１８は、セットアップ異常となるが、誤って論理値０でラッチする可能性がある。この場合には、ＸＯＲタイミング・エラー表示レジスタ１２６は、両フリップ・フロップにおけるセットアップ異常の場合を検出することができないため、誤って論理値０を示す。

検出漏れを起こす、この感受性に加えて、タイミング監視回路１１０は、いくつかの他の欠点を有する。第１に、１つの遅延素子１１４しか使用しないため、その素子の遅延値Ｔ_Ｇの分解能でしかタイミングの問題を特定することができない。

第２に、タイミング監視回路１１０がクリティカルパス１０２のタイミングを試験するのに、タイミング・エラー（または成功）表示を生成するのに十分な、信号１１２のデータ遷移を起こすために、クリティカルパス１０２中に、ある最小量のデータ・アクティビティが起こる必要がある。クリティカルパス１０２中に、データ・アクティビティがほとんどないとき、クリティカルパス１０２中の遅延（たとえば、経時変化のために）は、生じるが、タイミング監視回路１１０によって検出することはできない。

第３に、タイミング監視回路は、通常、集積回路の物理設計および静的タイミング解析（クリティカルパスの特定を含む）が完了した後にのみ、集積回路に付加される。しかし、タイミング監視回路１１０内のフリップ・フロップ１１８が、クリティカルパス１０２中に挿入されるとき、クリティカルパス１０２のタイミングおよび負荷の両方が影響を受ける。したがって、タイミング監視回路１１０が配置された後、回路負荷およびタイミング解析を反復させる必要がある可能性があり、物理設計は、タイミング監視回路１１０を収容するのに変更する必要がある可能性がある。そうした変更は、集積回路の設計スケジュールに重大な影響を及ぼす可能性がある。

Ｎｅｉｌ Ｓａｖａｇｅ、「Ｉｎｔｅｌ ａｎｄ ＡＲＭ ａｒｅ Ｅｘｐｌｏｒｉｎｇ Ｓｅｌｆ−Ｃｏｒｒｅｃｔｉｏｎ Ｓｃｈｅｍｅｓ ｔｏ Ｂｏｏｓｔ Ｐｒｏｃｅｓｓｏｒ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｃｕｔ Ｐｏｗｅｒ」、Ｓｐｅｃｔｒｕｍ Ｏｎｌｉｎｅ、２００８年２月、ｈｔｔｐ：／／ｗｗｗ．ｓｐｅｃｔｒｕｍ．ｉｅｅｅ．ｏｒｇ／ｆｅｂ０８／５９７５ Ｍｒｉｄｕｌ Ａｇａｒｗａｌら、「Ｃｉｒｃｕｉｔ Ｆａｉｌｕｒｅ Ｐｒｅｄｉｃｔｉｏｎ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎ ｔｏ Ｔｒａｎｓｉｓｔｏｒ Ａｇｉｎｇ」、第２５回ＩＥＥＥ ＶＬＳＩ Ｔｅｓｔ Ｓｙｍｐｏｓｉｕｍ、２００７年５月６日〜１０日、２７７〜２８６頁

先行技術における問題は、本発明の原理により、集積回路内の被監視クリティカルパスの近傍の領域内に配置される改良型タイミング監視回路によって解決される。

したがって、一実施形態において、本発明は、その中のクリティカルパス中のタイミングを監視する監視回路を含む集積回路である。クリティカルパスは、目標タイミング・マージンを有する。監視回路は、入力部および出力部を有し、遅延値を受領信号に加える遅延回路を有する第１のシフト・レジスタを含む。監視回路は、入力部および出力部を有する第２のシフト・レジスタをさらに含み、第１および第２のシフト・レジスタの入力部は、入力信号を受領することができる信号入力ノードを形成するために、共に接続される。監視回路は、出力部および少なくとも２つの入力部を有する論理回路も含み、各入力部は、第１および第２のシフト・レジスタの出力部の対応する１つに接続される。論理回路の出力部は、目標タイミング・マージンが満足されるか、または満足されないかを示す。

別の実施形態において、本発明は、集積回路内のクリティカルパス中のタイミングを監視する装置である。クリティカルパスは、目標タイミング・マージンを有する。本装置は、（ａ）入力信号を、第１のシフト・レジスタを含む第１のパスと、第２のシフト・レジスタを含む第２のパスとに分割する手段と、（ｂ）第１のパス中の入力信号を第１の遅延量だけ遅延させる手段と、（ｃ）第２のパス中の入力信号を第１のパス中の遅延入力信号と比較する手段と、（ｄ）前記比較に基づいて、目標タイミング・マージンが満足されるか、または満足されないかを示す出力を生成する手段とを含む。

さらに、別の実施形態において、本発明は、集積回路内のクリティカルパス中のタイミングを監視する方法である。クリティカルパスは、目標タイミング・マージンを有する。入力信号は、第１のシフト・レジスタを含む第１のパスと、第２のシフト・レジスタを含む第２のパスとに分割される。第１のパス中の入力信号は、第１の遅延量だけ遅延する。第２のパス中の入力信号は、第１のパス中の遅延入力信号と比較される。最後に、前記比較に基づいて、目標タイミング・マージンが満足されるか、または満足されないかを示す出力が生成される。

本発明の他の態様、特徴、および利点は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面によって、より十分に明らかになり、同様の参照番号は、類似または同一の素子を特定する。

先行技術タイミング監視回路の概略ブロック図である。 本発明の一実施形態による、タイミング監視回路の概略ブロック図である。 本発明の別の実施形態による、細密遅延検出器を含むタイミング監視回路の概略ブロック図である。 図３の細密遅延検出器の一実施形態の詳細ブロック図である。 図４に示される細密遅延検出器を含む、図３に示されるタイミング監視回路の動作を示すタイミング図である。 図４に示される細密遅延検出器を含む、図３に示されるタイミング監視回路の動作を示すタイミング図である。 図４に示される細密遅延検出器を含む、図３に示されるタイミング監視回路の動作を示すタイミング図である。

図２は、本発明の一実施形態によるタイミング監視回路２１０を含む集積回路２００を示す。タイミング監視回路２１０は、回路素子２０４および２０６を含むクリティカルパス２０２の十分近傍に配置するのが好ましく、したがって、タイミング監視回路２１０は、クリティカルパス２０２中の回路素子と同じプロセス、電圧、温度、および経時変化作用を受ける。クリティカルパス１０２内に配置され、クリティカルパス１０２に接続する、図１において上述したタイミング監視回路１１０とは対照的に、タイミング監視回路２１０は、クリティカルパス２０２とは十分に独立している（すなわち、クリティカルパス２０２と共通する部品がなく、タイミング監視回路２１０およびクリティカルパス２０２が共有することができるクロックＣＬを除いて、クリティカルパス２０２を横断する信号に依存しない）のが好ましい。

タイミング監視回路２１０は、（ｉ）Ｄ型フリップ・フロップ２３２および２３４によって形成される第１のシフト・レジスタ２３０と、（ｉｉ）Ｄ型フリップ・フロップ２４２および２４８によって形成される第２のシフト・レジスタ２４０とを含む。第２のシフト・レジスタ２４０は、遅延値Ｔ_{ＤＥＬＡＹ}を供給する遅延素子２４４をさらに含む。遅延値Ｔ_{ＤＥＬＡＹ}の設計値は、クリティカルパス２０２中の回路素子２０６の目標タイミング・マージンの関数である所定の時間周期に等しくなるのが好ましい。たとえば、所定の時間周期は、ほぼ１クロック周期と目標タイミング・マージンとの差とすることができる。しかし、実遅延値Ｔ_{ＤＥＬＡＹ}は、たとえば経時変化作用のために、時間と共に増加する可能性がある。

シフト・レジスタ２３０および２４０の出力部は、ＸＯＲ論理ゲート２６０の入力部に接続し、ＸＯＲ論理ゲート２６０の出力部は、フリップ・フロップ２７０に接続し、フリップ・フロップ２７０は、タイミング・エラー表示器２８０に渡されるタイミング・エラー表示信号を生成する。タイミング監視回路２１０は、イネーブル／ディスエーブル回路２９０をさらに含むことができ、イネーブル／ディスエーブル回路２９０は、イネーブル信号ＥＮを受け取るときだけ、回路内の他の素子にクロック信号ＣＬを渡す。イネーブル／ディスエーブル回路２９０は、図２に示されるＡＮＤ論理ゲートとして、またはその代わりに、ＮＡＮＤ、ＮＯＲ、ＯＲ、またはＸＯＲ論理ゲートとして（適当な極性のイネーブル信号ＥＮを伴って）実装することができる。

タイミング監視回路２１０は、信号２２４を生成するパルス発生器２２０をさらに含むことができ、信号２２４は、シフト・レジスタ２３０および２４０に入力される「試験データ」信号として使用される。図２に示される実施形態において、パルス発生器２２０は、クロックＣＬによって駆動される２分周回路（すなわち、そのＤ入力部に接続する、そのノットＱ出力部を有する）として構成されるフリップ・フロップ２２２であるが、他の適当なパルス発生器を使用することができる。図２に示される実施形態において、フリップ・フロップ２２２は、２クロック周期それぞれに対して、そのノットＱ出力部において１つの出力パルスを生成する。次に、フリップ・フロップ２２２のノットＱ出力部における信号は、分割され、フリップ・フロップ２３２および２４２のＤ入力部に入力される。あるいは、フリップ・フロップ２２２のノットＱ出力ではなくＱ出力を、フリップ・フロップ２３２および２４２のＤ入力を駆動するのに使用することができる。

クロックＣＬの所与の立上りエッジに対して、信号２２４のデータ遷移（たとえば、０から１へ）は、フリップ・フロップ２３２および２４２内にラッチされる。クロックＣＬの次の立上りエッジにおいて、データ遷移は、非遅延シフト・レジスタ２３０内のフリップ・フロップ２３４内にラッチされる。遅延素子２４４の実遅延値Ｔ_{ＤＥＬＡＹ}が、所定の時間周期と目標タイミング・マージンとの和を超えない（たとえば、実遅延値Ｔ_{ＤＥＬＡＹ}が、ほぼ１クロック周期を超えない）とき、フリップ・フロップ２４８のセットアップ時間は、侵害されず、遅延シフト・レジスタ２４０内のフリップ・フロップ２４８は、同じデータ遷移で正常にラッチする。したがって、ＸＯＲ論理ゲート２６０は、その出力部において論理値０を生成し、フリップ・フロップ２４２、遅延素子２４４、およびフリップ・フロップ２４８を含む試験データパスのタイミングが、設計限界と一致することを示す。２つのパス中の素子が、同じプロセス、電圧、温度、および経時変化作用を受けるように、フリップ・フロップ２４２、遅延素子２４４、およびフリップ・フロップ２４８を含む試験データパスが、クリティカルパス２０２の十分近傍に配置されるため、ＸＯＲ論理ゲート２６０の出力部における論理値０は、クリティカルパス２０２のタイミングも設計限界と一致することを示すものとみなされる。

他方、プロセス、電圧、温度、および／または経時変化作用によって、実遅延値Ｔ_{ＤＥＬＡＹ}が、所定の時間周期と目標タイミング・マージンとの和を超える（たとえば、実遅延値Ｔ_{ＤＥＬＡＹ}が、ほぼ１クロック周期を超える）とき、目標タイミング・マージンはもはや満足されない。非遅延シフト・レジスタ２３０内のフリップ・フロップ２３４は、データ遷移値（たとえば論理値１）で正常にラッチするが、遅延シフト・レジスタ２４０内のフリップ・フロップ２４８は、誤ったデータ遷移値（たとえば０）でラッチする。この場合に、ＸＯＲ論理ゲート２６０は、その出力部において論理値１を生成し、クリティカルパス２０２のタイミングが満足されなかったことを示唆する。次に、フリップ・フロップ２７０は、タイミング・エラー指示器２８０に渡されるタイミング・エラー指示信号を生成する。

実際には、遅延素子２４４は、標準遅延回路（たとえばマクロ回路を含む）の所定の組の中から設計プロセス中に選択されるのが好ましい。標準遅延回路は、プロジェクトの開始時に設定することができる、監視される特定の目標タイミング・マージンに基づいて、クロック周期の様々な区画に対応する伝搬遅延をもたらすことができる。標準遅延回路は、被監視集積回路のクリティカルパスを近傍で並列させる、高閾値電圧値、標準閾値電圧値、および低閾値電圧値が混合された標準電池を含むのが好ましい。さらに、遅延素子２４４は、タイミング監視回路２１０が集積回路２００の動作中に様々なクロック周波数に対応することができるように、可変遅延素子とすることができる。

タイミング監視回路２１０は、図１の先行技術タイミング監視回路１１０に優る、多くの利点を有する。第１に、タイミング監視回路２１０は、最終統計的タイミング解析が行われる、かなり前に物理設計に組み込むことができる。クリティカルパスにあらゆる追加の負荷を加えることなく、タイミング監視回路２１０のインスタンス当たり１つだけ追加される論理ゲートのクロック信号に対して追加の負荷を加えて、集積回路上の様々な主要位置に、並列配置を行うことができる。その結果、タイミング監視回路２１０は、静的タイミング解析または集積回路の最終物理設計に最小限の影響を及ぼす。

第２に、タイミング監視回路２１０は、タイミング監視回路１１０において上述した検出漏れの問題に影響を受けにくいが、それは、フリップ・フロップ２３４が、常に正しいデータをラッチするためである。

第３に、タイミング監視回路２１０は、被監視クリティカルパスを試験するのに、データ遷移をもたらす集積回路に依存しない。むしろ、間接的ではあるが、被監視クリティカルパスを頻繁に試験するように、パルス発生器２２０が、タイミング監視回路２１０を通して多くのデータ遷移をもたらす。

第４に、イネーブル／ディスエーブル回路２９０が、クロック信号ＣＬを受け取り、クロック信号ＣＬをタイミング監視回路２１０内の残りの回路素子に分配するため、タイミング監視回路２１０の集積回路への付加によって、単一のゲートだけが、集積回路クロック負荷に追加される。

図３は、本発明の別の実施形態によるタイミング監視回路３１０を示す。図３のタイミング監視回路３１０は、図２のタイミング監視回路２１０に類似し、タイミング監視回路３１０中で、総遅延素子３４４および細密遅延出力レジスタ３５０に接続する細密遅延検出回路３４６が、図２の遅延素子２４４の代わりに代用される点を除いて、同様の素子は、同じ下２桁を有する符号を使用して特定される。

総遅延素子３４４の遅延値は、遅延素子２４４によってもたらされる遅延値の大部分とほぼ同じになるように選択されるが、細密遅延検出器３４６に関する遅延値は、遅延素子２４４によってもたらされる遅延値の残りの部分となるように選択される。したがって、図２のタイミング監視回路２１０中のフリップ・フロップ２４２および２４８間の総パス遅延値と、図３のタイミング監視回路３１０中のフリップ・フロップ３４２および３４８間の総パス遅延値とは、ほぼ同じである。細密遅延検出器３４６は、（ｉ）所定の分解能で、総遅延素子３４４の実遅延を所定の時間周期（上述したように、目標タイミング・マージンの関数である）と比較するように、（ｉｉ）その結果に基づいて、タイミング監視回路３１０の実タイミング・マージンに対応する検出器出力信号を生成するように構成されるのが好ましい。次に、検出器出力信号は、細密遅延検出レジスタ３５０に渡される。好ましい実施形態において、細密遅延検出器３４６は、総遅延素子３４４に関する実遅延量の増加だけでなく、そうした遅延量の減少も検出するように構成される。その際、細密遅延検出器３４６は、タイミング監視回路３１０内の実タイミング・マージンの増加および減少を評価することもできる。

図４は、図３の細密遅延検出回路３４６の例示的な実施形態を示す。図４に示されるように、細密遅延検出回路３４６は、直列に接続する９つの遅延線素子（ＤＬＥ）４０６_０〜４０６_８、９つのフリップ・フロップ４０４_０〜４０４_８と、８つのＸＯＲ論理ゲート４０２_０〜４０２_７とを含む。フリップ・フロップ４０４_０およびＤＬＥ４０６_０の入力部は、図３の総遅延素子３４４の出力部から取られる信号ＴＲ_ＩＮに接続する。ＤＬＥ４０６_０〜４０６_７の出力部は、それぞれ、フリップ・フロップ４０４_１〜４０４_８のＤ入力部およびＤＬＥ４０６_１〜４０６_８の入力部に接続する。ＤＬＥ４０６_８は、ＤＬＥ４０６_７の出力負荷がＤＬＥ４０６_０〜４０６_６の出力負荷と同じになるように提供される。したがって、ＤＬＥ４０６_８の出力部は、使用されない。

この構成において、入力信号ＴＲ_ＩＮは、ＤＬＥ４０６_０〜４０６_８によって形成される遅延線を下向きに伝搬する。ＤＬＥ４０６_０〜４０６_８およびフリップ・フロップ４０４_０〜４０４_８は、「温度計」レジスタを形成する。温度計レジスタがｎ個の出力ビットの組を有するとき、０番目からｉ番目の出力ビットは、すべて高であるが、残りの出力ビット（すなわち、（ｉ＋１）番目から（ｎ−１）番目の出力ビット）は、すべて低である（または逆も同様である）。温度計レジスタ出力ビットの値の遷移点（たとえば、論理値１から論理値０への）は、クロック信号ＣＬがフリップ・フロップ４０４_０〜４０４_８に到達する時点で、入力信号ＴＲ_ＩＮが、ＤＬＥ４０６_０〜４０６_８によって形成される遅延線を下向きに伝搬した距離を示す。

フリップ・フロップ４０４_０〜４０４_８の連続する対のＱ出力部は、ＸＯＲ論理ゲート４０２_０〜４０２_７の対応する入力部に接続する。次に、ＸＯＲ論理ゲート４０２_０〜４０２_７は、それぞれ、出力ビットＢ_０〜Ｂ_７を生成し、総遅延素子３４４の実遅延の測定を行う。したがって、ＤＬＥ４０６_０〜４０６_８、フリップ・フロップ４０４_０〜４０４_８、およびＸＯＲ論理ゲート４０２_０〜４０２_７は、「ワンホット」レジスタを形成し、１つの出力ビットのみが高（すなわち「１」）となるが、残りが低（すなわち「０」）となる（または逆も同様である）。出力ビットＢ_０〜Ｂ_７内の高出力ビットの位置は、クロック信号ＣＬがフリップ・フロップ４０４_０〜４０４_８に到達する時点で、入力信号ＴＲ_ＩＮが、ＤＬＥ４０６_０〜４０６_８によって形成される遅延線を下向きに伝搬した距離を示す。

次に、出力ビットＢ_０〜Ｂ_７は、たとえばＩＣタイミング・コントローラ（図示せず）によって使用するために、細密遅延検出器出力レジスタ３５０内に格納される。その際、ＩＣタイミング・コントローラは、出力ビットＢ_０〜Ｂ_７によってもたらされるタイミング情報を使用することができ、たとえば、タイミング情報に基づいて、集積回路クロックのレートまたは電源電圧を調整する。たとえば、目標タイミング・マージンに余剰マージンで対応するとき、クロックレートは、クリティカルパス２０２のタイミング・エラーを生成する恐れなしに増加させることができる。他方、目標タイミング・マージンが満足されないとき、クロックレートは、クリティカルパス２０２のタイミングを改善するために減少させることができる。

検出回路３４６の出力信号ＴＲ_ＯＵＴは、ＤＬＥ４０６_０〜４０６_８の出力部のいずれか１つを、図３のフリップ・フロップ３４８のＤ入力部に接続することができる。出力信号ＴＲ_ＯＵＴの接続部として使用される特定のＤＬＥ出力部は、以下にさらに説明するように、設計者が、成功（すなわち、より早い）または不成功（すなわち、より遅い）のタイミングを検出したい範囲によって、集積回路の設計中に選択することができる。図４に示される実施形態において、たとえば、出力信号ＴＲ_ＯＵＴは、ＤＬＥ４０６_１の出力部において直接取られる。

あるいは、ＤＬＥ４０６_０〜４０６_８の出力部は、９ｘ１選択スイッチ（図示せず）に接続することができ、選択スイッチからの出力は、出力信号ＴＲ_ＯＵＴとして取ることができる。選択スイッチは、能動ゲート・マルチプレクサ、伝達ゲート（Ｔゲート）マルチプレクサ、３値バッファ・マルチプレクサ、または他の適当な選択スイッチもしくはマルチプレクサとすることができる。この代わりの実施形態において、選択スイッチは、たとえばタイミング・コントローラからの制御信号に基づいて出力信号ＴＲ_ＯＵＴとして使用するために、ＤＬＥ４０６_０〜４０６_８からの出力のいずれか１つを選択することができる。

さらに、図３に示されるタイミング監視回路３１０および図４に示される細密遅延検出回路３４６の動作は、図５〜７に示されるタイミング図によってそれぞれ図示される、以下の３つの場合を参照して理解することができる。

場合１：目標タイミング・マージンに無余剰マージンで対応する
図５は、目標タイミング・マージンに無余剰マージンで対応する、場合１のタイミングを示す。場合１において、（ｉ）クロックＣＬからフリップ・フロップ３４２の出力部Ｑまでの遅延と、（ｉｉ）総遅延素子３４４による遅延と、（ｉｉｉ）細密遅延検出器３４６による遅延（たとえば、信号ＴＲ_ＩＮが信号ＴＲ_ＯＵＴまで進む時間）との和に関する設計値が、ほぼ１クロック周期に等しくなるように選択される（すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる）。

図５のタイミング図の時間ｔ_１で示される、クロックＣＬの第１の立上りエッジで、データ論理値１が、図３のフリップ・フロップ３３２および３４２内にラッチされる。したがって、フリップ・フロップ３３２および３４２のＱ出力部は、論理値０から論理値１に遷移する。

意図的に、図５の時間ｔ_２におけるクロックＣＬの第２の立上りエッジの直前で、全総遅延素子３４４ならびに細密遅延検出器３４６内の２つの第１のＤＬＥ４０６_０および４０６_１の出力部にわたって、０から１への遷移が観測される。クロックＣＬの第２の立上りエッジにおいて（時間ｔ_２において）、ＴＲ_ＩＮ入力部に最も近い２つの第１のＤＬＥ（すなわち、ＤＬＥ４０６_０および４０６_１）の出力部に、論理値１が観測される。残りの７つのＤＬＥ４０６_２〜４０６_８の出力部は、すべて論理値０を示す。クロックＣＬの第２の立上りエッジは、図３のフリップ・フロップ３３４および３４８内にも論理値１を記録し、したがって、タイミング・エラー表示器３８０は、最終的に論理値０を記録し、時間的制約が満足されたことを示す。

クロックＣＬの第２の立上りエッジは、さらに、図４のフリップ・フロップ４０４_０〜４０４_２内に論理値１を、フリップ・フロップ４０４_３〜４０４_８内に論理値０を記録する。したがって、ＸＯＲ論理ゲート４０２_０〜４０２_７によって出力されるビット値Ｂ［０：７］は、それぞれ、論理値｛００１０ ００００｝を有する。論理値１のＢ_２ビット値は、クロックＣＬの第２の立上りエッジの時間において、第３のＤＬＥ（ＤＬＥ４０６_２）内に、０から１への遷移が起こることを示す。言い換えれば、クロックＣＬの第２の立上りエッジの時間（時間ｔ_２）において、ＤＬＥ４０６_２への入力（およびＤＬＥ４０６_１からの出力）は、論理値１であり、ＤＬＥ４０６_２からの出力は、論理値０を有する。この例において、これらのＸＯＲ出力ビット値（Ｂ［０：７］＝｛００１０ ００００｝）は、目標タイミング・マージンに最小検出可能余剰マージンで対応したことを示す。

場合２：目標タイミング・マージンに大余剰マージンで対応する
図６は、目標タイミング・マージンに大余剰マージンで対応する、場合２のタイミングを示す。場合２において、場合１と同様に、（ｉ）クロックＣＬからフリップ・フロップ３４２の出力部Ｑまでの遅延と、（ｉｉ）総遅延素子３４４による遅延と、（ｉｉｉ）細密遅延検出器３４６による遅延との和に関する設計値が、ほぼ１クロック周期に等しくなるように選択される（すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる）。しかし、場合２において、時間の経過によるクロック分配速度低下および／またはデータパス速度上昇の組み合わせが、０から１への遷移に帰着し、遅延線を最初に設計されたものよりもさらに下降させるとみなされている。

最初に、図６のタイミング図の時間ｔ_１で示される、クロックＣＬの第１の立上りエッジで、論理値１が、フリップ・フロップ３３２および３４２内にクロックされる。したがって、フリップ・フロップ３３２および３４２のＱ出力部は、論理値０から論理値１に遷移する。時間ｔ_２におけるクロックＣＬの第２の立上りエッジの直前で、全総遅延素子３４４ならびに細密遅延検出回路３４６内の遅延線の７つの第１のＤＬＥ４０６_０〜４０６_６の出力部にわたって、０から１への遷移が観測される。図６の時間ｔ_２で、クロックＣＬの第２の立上りエッジにおいて、入力部ＴＲ_ＩＮに最も近い７つの第１のＤＬＥ（すなわち、ＤＬＥ４０６_０〜４０６_６）の出力部に、論理値１が観測される。残りのＤＬＥ４０６_７および４０６_８の出力部は、論理値０を示す。クロックＣＬの第２の立上りエッジは、図３のフリップ・フロップ３３４および３４８内にも論理値１を記録し、タイミング・エラー表示器３８０は、最終的に論理値０を記録し、時間的制約が満足されたことを示す。

クロックＣＬの第２の立上りエッジは、さらに、図４のフリップ・フロップ４０４_０〜４０４_７内に論理値１を、フリップ・フロップ４０４_８内に論理値０を記録する。したがって、ＸＯＲ出力ビット値Ｂ［０：７］は、それぞれ、値｛００００ ０００１｝を有する。ここで、論理値１の８番目のビット値Ｂ_７は、クロックＣＬの第２の立上りエッジの時間（時間ｔ_２）において、８番目のＤＬＥ（ＤＬＥ４０６_７）内に、０から１への遷移が起こることを示す。言い換えれば、クロックＣＬの第２の立上りエッジの時間において、ＤＬＥ４０６_７への入力（およびＤＬＥ４０６_６からの出力）は、論理値１であるが、ＤＬＥ４０６_７からの出力は、論理値０を有する。これらのＸＯＲ出力ビット値は、目標タイミング・マージンに最大検出可能余剰マージンで対応したことを示す。この場合、最大検出可能余剰マージンは、ほぼ５ＤＬＥ遅延である。

場合３：タイミングがセットアップ異常により満足されない
図７は、目標タイミング・マージンが満足されず、セットアップ異常が検出される、場合３を示す。場合３において、場合１および２と同様に、（ｉ）クロックＣＬからフリップ・フロップ３４２の出力部Ｑまでの遅延と、（ｉｉ）総遅延素子３４４による遅延と、（ｉｉｉ）細密遅延検出器３４６による遅延との和に関する初期値が、ほぼ１クロック周期に等しくなるように選択される（すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる）。しかし、場合３において、時間の経過によるクロック分配速度上昇および／またはデータパス速度低下の組み合わせが、０から１への遷移に帰着し、目標タイミング・マージンを超える遅延線をさらに上昇させ、セットアップ異常が起こる。

図３において、図７の時間ｔ_１において、クロックＣＬの第１の立上りエッジで、論理値１が、フリップ・フロップ３３２および３４２内にクロックされる。したがって、フリップ・フロップ３３２および３４２のＱ出力部は、論理値０から論理値１に遷移する。時間ｔ_２におけるクロックＣＬの第２の立上りエッジの直前で、全総遅延素子３４４ならびに遅延線の第１のＤＬＥ４０６_０の出力部にわたって、０から１への遷移が観測される。時間ｔ_２で、クロックＣＬの第２の立上りエッジにおいて、入力部ＴＲ_ＩＮに最も近い第１のＤＬＥ（すなわち、ＤＬＥ４０６_０）の出力部に、論理値１が観測される。残りの８つのＤＬＥ４０６_１〜４０６_８の出力部は、すべて論理値０を示す。クロックＣＬの第２の立上りエッジは、図３の非遅延シフト・レジスタ３３０内のフリップ・フロップ３３４内にも論理値１を記録する。しかし、クロックＣＬの第２の立上りエッジは、図３の遅延シフト・レジスタ３４０のフリップ・フロップ３４８内に論理値０を記録する。その結果、タイミング・エラー表示器３８０は、最終的に論理値１を記録し、タイミング・エラーが起こり、目標タイミング・マージンが満足されなかったことを示す。

時間ｔ_２で、クロックＣＬの第２の立上りエッジは、さらに、図４のフリップ・フロップ４０４_０〜４０４_１内に論理値１を、フリップ・フロップ４０４_２〜４０４_８内に論理値０を記録する。したがって、ＸＯＲ出力ビット値Ｂ［０：７］は、それぞれ、値｛０１００ ００００｝を有する。ここで、論理値１の出力ビット値Ｂ_１は、クロックＣＬの第２の立上りエッジの時間（時間ｔ_２）において、第２のＤＬＥ４０６_１内に、０から１への遷移が起こることを示す。言い換えれば、クロックＣＬの第２の立上りエッジの時間において、ＤＬＥ４０６_１への入力（およびＤＬＥ４０６_０からの出力）は、論理値１を有し、ＤＬＥ４０６_１からの出力は、論理値０を有する。これらの出力ビット値Ｂ［０：７］は、目標タイミング・マージンが対応されず、ほぼ１ＤＬＥ遅延量のセットアップ異常が起こったことを示す。

図２の実施形態と同様に、図３および４の実施形態は、先行技術に優る多くの利点を有する。最初の事項として、図３および４の実施形態は、上述した図２の利点のすべてを共有する。それに加えて、図３および４の実施形態は、タイミング・エラー表示の有／無だけでなく、実タイミング・マージンの数値測定（プラスおよびマイナスの両方）も行う。さらに、タイミング・マージン測定の範囲が、総遅延部３４４、ならびに／または遅延線素子およびそれらに対応するフリップ・フロップおよびＸＯＲ論理ゲートの数を調整することによって調整することができる。さらに、クロック周波数の範囲は、タイミング監視回路３１０の動作中に、総パス遅延素子３４４を調整することによって対応することができる。最後に、プラスからマイナスまでのタイミング・マージン測定能力の相対範囲は、細密遅延検出回路３４６内のＤＬＥにおける出力部ＴＲ_ｏｕｔの位置を変化させることによって管理することができる。

本発明は、ＸＯＲ論理ゲート２６０、３６０を含む回路に関して説明してきたが、本発明は、非ＸＯＲ（ＮＸＯＲ）ゲートなどの他のタイプの論理ゲートを使用して実装することもできる。

それに加えて、図４に示される細密遅延検出回路３４６は、９つのＤＬＥ４０６_０〜４０６_８、９つのフリップ・フロップ４０４_０〜４０４_８、および８つのＸＯＲ論理ゲート４０２_０〜４０２_７を含み、実際には、ＤＬＥ，フリップ・フロップ、およびＸＯＲ論理ゲートの数は、特定の適用例で所望される細密遅延分解能の量によって、図４に示される数よりも多く、または少なくすることができる。

さらに、以上の図２および３に示される実施形態では、データ信号２２４、３２４は、パルス発生器２２０、３２０によって生成されるが、パルス発生器２２０の使用は、任意選択であることを理解されたい。したがって、本発明の一実施形態において、クリティカル・データパス２０２を横断するデータ信号（たとえば、回路素子２０４からの出力信号）は、分割され、データ信号２２４として使用することができ、データ信号２２４は、フリップ・フロップ２３２、２４２および／または３３２、３４２に入力される。

本発明は、単一の集積回路（ＡＳＩＣまたはＦＰＧＡなど）、マルチチップ・モジュール、単一のカード、またはマルチカード回路パックとしての実装可能性を含む、デジタル（またはアナログおよびデジタルのハイブリッド）回路ベースのプロセスとして実装することができる。当業者には明らかなように、回路素子の様々な機能を、ソフトウェアプログラム中の処理ブロックとして実装することもできる。そうしたソフトウェアは、たとえば、デジタル信号プロセッサ、マイクロコントローラ、または汎用コンピュータ内で使用することができる。

さらに、この説明において、用語「結合する」、「結合している」、「結合される」、「接続する」、「接続している」、「接続される」は、要求されていないが、２つ以上の素子間でエネルギーを伝達することができ、１つまたは複数の追加の素子の介在を企図する、当技術で既知または後に開発される、いずれかの方法まで言及する。逆に、用語「直接結合される」、「直接接続される」などは、そうした追加の素子が存在しないことを示唆する。

ここで、信号および対応するノードまたはポートは、同じ名称で呼ぶことができ、目的に応じて交換可能である。

別途、明らかに記述されていなければ、各数値および範囲は、用語「約」または「ほぼ」を値または範囲の前につけているかのように、概略値であると解釈されたい。

さらに、本発明の特性を説明するために記載され、かつ図示された部品の詳細、材料、および構成の様々な変更を、本発明の範囲から逸脱することなく、当業者は行うことができることが理解されよう。むしろ、本発明の範囲は、以下の特許請求の範囲に記載される。

本発明は、遅延素子２４４を含む図２のシフト・レジスタ２４０と、遅延素子３４４および３４６を含む図３のシフト・レジスタ３４０とに関して説明してきた。一般に、本発明のシフト・レジスタは、シフト・レジスタを伝搬する信号に適当な遅延量を付加する、いずれかの適当な回路で実装することができる。

特許請求の範囲の図番号および／または図参照符号の使用は、特許請求の範囲の解釈を容易にするために、請求される主題の１つまたは複数の可能な実施形態を特定することを目的とする。そうした使用は、それらの特許請求の範囲の範囲を、対応する図に示される実施形態に限定する必要はないものとして解釈されたい。

本明細書に記載される例示的な方法のステップは、説明された順番で必ずしも行う必要はなく、そうした方法のステップの順番は、単なる例示的なものと理解すべきであることを理解されたい。同様に、本発明の様々な実施形態と矛盾しない方法において、そうした方法に、追加のステップを含めることができ、いくつかのステップを省略または組み合わせることができる。

以下の方法クレーム内の要素は、もしあれば、特定の順番で対応する符号と共に記載されるが、クレーム記載により、別途、それらの要素のいくつかまたはすべてを実装する特定の順番が示唆されなければ、それらの要素は、その特定の順番での実装に限定することを必ずしも目的としない。

本明細書で、「一実施形態」または「実施形態」に言及することは、実施形態に関して説明される特定の特徴、構造、または特性を、本発明の少なくとも一実施形態に含めることができることを意味する。明細書中の様々な場所で、句「一実施形態において」が現れるとき、すべて同じ実施形態に言及する必要はなく、別個または代替の実施形態は、他の実施形態を互いに排除する必要はない。同じことが、用語「実装」に当てはまる。

Claims (18)

1. 集積回路におけるクリティカルパス（２０２）中のタイミングを監視する監視回路（２１０、３１０）を含む集積回路であって、前記クリティカルパスは、目標タイミング・マージンを有し、前記監視回路は、
   入力部および出力部を有し、遅延値を受領信号に加える遅延回路（２４４、３４４／３４６）を有する第１のシフト・レジスタ（２４０、３４０）と、
   入力部および出力部を有する第２のシフト・レジスタ（２３０、３３０）であって、前記第１および第２のシフト・レジスタの前記入力部は、入力信号（２２４、３２４）を受領することができる信号入力ノードを形成するために、共に接続される、第２のシフト・レジスタと、
   出力部および少なくとも２つの入力部を有する論理回路（２６０、３６０）であって、各入力部は、前記第１および第２のシフト・レジスタの前記出力部の対応する１つに接続され、前記論理回路の前記出力部は、前記目標タイミング・マージンが満足されるか、または満足されないかを示す論理回路とを含む、集積回路。
2. 前記遅延値が、所定の時間周期と前記目標タイミング・マージンとの和未満であるとき、前記論理回路は、前記目標タイミング・マージンが満足されたことを示す出力（２８０、３８０）を生成し、
   前記遅延値が、所定の時間周期と前記目標タイミング・マージンとの和よりも大きいとき、前記目標タイミング・マージンが満足されなかったことを示す出力（２８０、３８０）を生成する、請求項１に記載の集積回路。
3. 入力パルスが前記信号入力ノードに挿入されるとき、
   （ｉ）前記第１のシフト・レジスタは、その出力部で第１のパルスを生成し、
   （ｉｉ）前記第２のシフト・レジスタは、その出力部で第２のパルスを生成し
   （ｉｉｉ）前記論理回路は、前記第１のパルスが、前記所定の時間周期と前記目標タイミング・マージンとの和よりも大きい時間量だけ前記第２のパルスから時間的に分離されるときのみ、前記目標タイミング・マージンが満足されなかったことを示す出力を生成する、請求項２に記載の集積回路。
4. 前記論理回路は、ＸＯＲ論理ゲートおよびＮＸＯＲ論理ゲートの１つである、請求項１に記載の集積回路。
5. 前記信号入力ノードに接続される出力部で前記入力信号を供給するように構成されるパルス発生器（２２０、３２０）をさらに含む、請求項１に記載の集積回路。
6. 前記監視回路は、前記目標タイミング・マージンが満足されなかったことの表示により、前記クリティカルパス中にタイミングの問題が存在することが示されるように、（ｉ）前記クリティカルパスとは十分に独立しており、（ｉｉ）前記集積回路内の監視される前記クリティカルパスの十分近くに配置される、請求項１に記載の集積回路。
7. 前記第１のシフト・レジスタは、
   前記信号入力ノードに接続する入力部および出力部を有する第１のフリップ・フロップ（２４２、３４２）と、
   前記第１のフリップ・フロップの前記出力部に接続する前記遅延回路と
   前記遅延回路に接続する入力部を有する第２のフリップ・フロップ（２４８、３４８）とを含み、
   前記第２のシフト・レジスタは、
   前記信号入力ノードに接続する入力部および出力部を有する第３のフリップ・フロップ（２３２、３３２）と、
   前記第３のフリップ・フロップの前記出力部に接続する入力部を有する第４のフリップ・フロップ（２３４、３３４）とを含む、請求項１に記載の集積回路。
8. 前記遅延回路は、
   総遅延値をもたらすように構成される総遅延素子（３４４）と、
   前記総遅延値に基づいて、前記目標タイミング・マージンが満足される範囲を示す出力信号を生成するように構成される細密遅延検出回路（３４６）とを含む、請求項７に記載の集積回路。
9. 前記細密遅延検出回路は、
   入力部および直列に接続される複数の遅延線素子（４０６_０〜４０６_８）を有する遅延線であって、各遅延線素子が入力部および出力部を有する、遅延線を含む、請求項８に記載の集積回路。
10. 前記細密遅延検出回路は、
    複数のフリップ・フロップ（４０４_０〜４０４_８）であって、１つまたは複数のフリップ・フロップは、入力部および出力部を有し、それぞれの前記入力部は、対応する遅延線素子の前記入力部に接続される、複数のフリップ・フロップをさらに含み、
    前記複数のフリップ・フロップの前記出力部は、前記目標タイミング・マージンが満足される範囲を示す、請求項９に記載の集積回路。
11. 前記細密遅延検出回路は、
    複数の論理ゲート（４０２_０〜４０２_７）であって、各論理ゲートは、前記遅延線に沿う前記複数のフリップ・フロップ中の隣接するフリップ・フロップの対応する対の出力部にそれぞれ直列に接続される、少なくとも２つの入力部を有する、複数の論理ゲートをさらに含み、
    少なくとも１つの論理ゲートの前記出力部は、前記目標タイミング・マージンが満足される範囲を示す、請求項１０に記載の集積回路。
12. 集積回路内のクリティカルパス中のタイミングを監視する方法であって、前記クリティカルパスは、目標タイミング・マージンを有し、
    （ａ）入力信号を、第１のシフト・レジスタ（２４０、３４０）を含む第１のパスと、第２のシフト・レジスタ（２３０、３３０）を含む第２のパスとに分割することと、
    （ｂ）前記第１のパス中の前記入力信号を、第１の遅延量だけ遅延させることと、
    （ｃ）前記第２のパス中の前記入力信号を、前記第１のパス中の前記遅延入力信号と比較することと、
    （ｄ）前記比較に基づいて、前記目標タイミング・マージンが満足されるか、または満足されないかを示す出力（２８０、３８０）を生成することとを含む、方法。
13. 前記第２のパス中の前記入力信号を、前記第１のパス中の前記遅延入力信号と比較することは、前記第１のパスおよび第２のパスからの出力の論理演算を行うことを含む、請求項１２に記載の方法。
14. 前記第１のパス中の前記入力信号が、所定の時間周期と前記目標タイミング・マージンとの和未満の時間量だけ前記第２のパス中の前記入力信号に対して遅延しているとき、前記生成出力は、前記目標タイミング・マージンが満足されたことを示し、
    前記第１のパス中の前記入力信号が、所定の時間周期と前記目標タイミング・マージンとの和より大きい時間量だけ前記第２のパス中の前記入力信号に対して遅延しているとき、前記生成出力は、前記目標タイミング・マージンが満足されなかったことを示す、請求項１２に記載の方法。
15. 前記目標タイミング・マージンが満足されるか、または満足されない範囲を検出することをさらに含む、請求項１２に記載の方法。
16. 前記目標タイミング・マージンが満足されるか、または満足されない範囲を検出することは、
    前記第１のパス中の前記入力信号を前記第１の遅延量だけ遅延させた後、続いて、遅延線中の複数の遅延素子によって前記入力信号を遅延させることと、
    前記遅延線中の各遅延素子に関して、前記遅延素子の前記入力部における信号状態に対応する出力信号を生成することとを含む、請求項１５に記載の方法。
17. 前記目標タイミング・マージンが満足されるか、または満足されない範囲を検出することは、
    出力信号の前記連続する対に基づいて、前記遅延線中の遅延素子の連続する対に対応する出力信号の各連続する対に関して、前記入力信号が、クロック信号によって決定される時間に前記遅延線中の対応する遅延素子に到達したかどうかを決定するのに論理演算を行うことと、
    出力信号の少なくとも１つの連続する対に対応する前記論理演算の結果を出力することとをさらに含む、請求項１６に記載の方法。
18. 集積回路内のクリティカルパス中のタイミングを監視する装置であって、前記クリティカルパスは、目標タイミング・マージンを有し、前記装置は、
    （ａ）入力信号を、第１のシフト・レジスタを含む第１のパスと、第２のシフト・レジスタを含む第２のパスとに分割する手段と、
    （ｂ）前記第１のパス中の前記入力信号を第１の遅延量だけ遅延させる手段と、
    （ｃ）前記第２のパス中の前記入力信号を前記第１のパス中の前記遅延入力信号と比較する手段と、
    （ｄ）前記比較に基づいて、前記目標タイミング・マージンが満足されるか、または満足されないかを示す出力を生成する手段とを含む、装置。

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