JP5731618B2 - 性能監視用クリティカルパス回路 - Google Patents
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Description
監視回路は、出力部および少なくとも2つの入力部を有する論理回路も含み、各入力部は、第1および第2のシフト・レジスタの出力部の対応する1つに接続される。論理回路の出力部は、目標タイミング・マージンが満足されるか、または満足されないかを示す。
入力信号は、第1のシフト・レジスタを含む第1のパスと、第2のシフト・レジスタを含む第2のパスとに分割される。第1のパス中の入力信号は、第1の遅延量だけ遅延する。
第2のパス中の入力信号は、第1のパス中の遅延入力信号と比較される。最後に、前記比較に基づいて、目標タイミング・マージンが満足されるか、または満足されないかを示す出力が生成される。
あるいは、フリップ・フロップ222のノットQ出力ではなくQ出力を、フリップ・フロップ232および242のD入力を駆動するのに使用することができる。
好ましい実施形態において、細密遅延検出器346は、総遅延素子344に関する実遅延量の増加だけでなく、そうした遅延量の減少も検出するように構成される。その際、細密遅延検出器346は、タイミング監視回路310内の実タイミング・マージンの増加および減少を評価することもできる。
図5は、目標タイミング・マージンに無余剰マージンで対応する、場合1のタイミングを示す。場合1において、(i)クロックCLからフリップ・フロップ342の出力部Qまでの遅延と、(ii)総遅延素子344による遅延と、(iii)細密遅延検出器346による遅延(たとえば、信号TRINが信号TROUTまで進む時間)との和に関する設計値が、ほぼ1クロック周期に等しくなるように選択される(すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる)。
図6は、目標タイミング・マージンに大余剰マージンで対応する、場合2のタイミングを示す。場合2において、場合1と同様に、(i)クロックCLからフリップ・フロップ342の出力部Qまでの遅延と、(ii)総遅延素子344による遅延と、(iii)細密遅延検出器346による遅延との和に関する設計値が、ほぼ1クロック周期に等しくなるように選択される(すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる)。しかし、場合2において、時間の経過によるクロック分配速度低下および/またはデータパス速度上昇の組み合わせが、0から1への遷移に帰着し、遅延線を最初に設計されたものよりもさらに下降させるとみなされている。
図7は、目標タイミング・マージンが満足されず、セットアップ異常が検出される、場合3を示す。場合3において、場合1および2と同様に、(i)クロックCLからフリップ・フロップ342の出力部Qまでの遅延と、(ii)総遅延素子344による遅延と、(iii)細密遅延検出器346による遅延との和に関する初期値が、ほぼ1クロック周期に等しくなるように選択される(すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる)。しかし、場合3において、時間の経過によるクロック分配速度上昇および/またはデータパス速度低下の組み合わせが、0から1への遷移に帰着し、目標タイミング・マージンを超える遅延線をさらに上昇させ、セットアップ異常が起こる。
時間t2で、クロックCLの第2の立上りエッジにおいて、入力部TRINに最も近い第1のDLE(すなわち、DLE4060)の出力部に、論理値1が観測される。残りの8つのDLE4061〜4068の出力部は、すべて論理値0を示す。クロックCLの第2の立上りエッジは、図3の非遅延シフト・レジスタ330内のフリップ・フロップ334内にも論理値1を記録する。しかし、クロックCLの第2の立上りエッジは、図3の遅延シフト・レジスタ340のフリップ・フロップ348内に論理値0を記録する。その結果、タイミング・エラー表示器380は、最終的に論理値1を記録し、タイミング・エラーが起こり、目標タイミング・マージンが満足されなかったことを示す。
さらに、タイミング・マージン測定の範囲が、総遅延部344、ならびに/または遅延線素子およびそれらに対応するフリップ・フロップおよびXOR論理ゲートの数を調整することによって調整することができる。さらに、クロック周波数の範囲は、タイミング監視回路310の動作中に、総パス遅延素子344を調整することによって対応することができる。最後に、プラスからマイナスまでのタイミング・マージン測定能力の相対範囲は、細密遅延検出回路346内のDLEにおける出力部TRoutの位置を変化させることによって管理することができる。
Claims (5)
- 集積回路におけるクリティカルパス中のタイミングを監視する監視回路を含む前記集積回路であって、前記クリティカルパスは、目標タイミング・マージンを有し、前記監視回路は、
入力部および出力部を有し、遅延値を受領信号に加える遅延回路を有する第1のシフト・レジスタと、
入力部および出力部を有する第2のシフト・レジスタであって、前記第1および第2のシフト・レジスタの前記入力部は、入力信号を受領することができる信号入力ノードを形成するために、共に接続される、第2のシフト・レジスタと、
出力部および少なくとも2つの入力部を有する論理回路であって、各入力部は、前記第1および第2のシフト・レジスタの前記出力部の対応する1つに接続され、前記論理回路の前記出力部は、前記目標タイミング・マージンが満足されるか、または満足されないかを示す、論理回路とを含み、
前記遅延回路は、第1の遅延手段と細密遅延検出回路を備え、
前記第1の遅延手段の遅延値は、前記細密遅延検出回路の遅延値よりも十分に大きく、
前記細密遅延検出回路は、前記第1の遅延手段の出力信号が入力される第2の遅延手段を備え、該第2の遅延手段は、前記第1の遅延手段の出力に直列に接続されたN個の遅延素子から構成され、ここで、Nは1以上の整数であり、前記N個の遅延素子の各々は、前記第1の遅延手段の前記出力に近い方から順に、1番目の遅延素子、…、N番目の遅延素子と昇順の番号で順に配置され、
前記N個の遅延素子のうちの所定数番目の各々の遅延素子は、前記N個の遅延素子のうちの前記1番目から該所定数番目までの遅延素子の遅延値の合計に前記第1の遅延手段の遅延値を加えた遅延値だけ、前記入力信号を遅延させ、
前記細密遅延検出回路は、複数のフリップ・フロップをさらに含み、
前記複数のフリップ・フロップの各々は、入力部及び出力部を有し、それぞれの前記入力部は、対応する遅延素子の入力部に接続され、前記複数のフリップ・フロップの出力信号によって、実遅延量の変化を検出し、
前記クリティカルパスは前記監視回路外にある、集積回路。 - 入力パルスが前記信号入力ノードに挿入されるとき、
(i)前記第1のシフト・レジスタは、その出力部で第1のパルスを生成し、
(ii)前記第2のシフト・レジスタは、その出力部で第2のパルスを生成し、
(iii)前記論理回路は、前記第1のパルスが、前記集積回路のクロックのほぼ1周期よりも大きい時間量だけ前記第2のパルスから時間的に分離されるときのみ、前記目標タイミング・マージンが満足されなかったことを示す出力を生成する、請求項1に記載の集積回路。 - 前記第1の遅延手段は、調整可能な遅延値を有する、請求項1または2に記載の集積回路。
- 前記Nが2以上の整数であり、前記N個の遅延素子は遅延線を形成する、請求項1〜3のいずれかに記載の集積回路。
- 前記細密遅延検出回路は、1または複数の論理ゲートをさらに備え、
前記複数の論理ゲートの各々は、前記遅延線に沿って直列に接続された前記複数のフリップ・フロップ中の隣接するフリップ・フロップの対応する対の出力部にそれぞれ接続される、少なくとも2つの入力部を有し、
前記論理ゲートの各々の出力部からの出力は、クロックのレートまたは電源電圧の調整に利用される、請求項4に記載の集積回路。
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