JP2005214732A

JP2005214732A - クリティカル・パス評価方法及び遅延状態計測回路、並びにｌｓｉ製造方法

Info

Publication number: JP2005214732A
Application number: JP2004020170A
Authority: JP
Inventors: Masayuki Yamamoto; 将之山本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-01-28
Filing date: 2004-01-28
Publication date: 2005-08-11

Abstract

【課題】ＬＳＩ内部のフリップフロップ間組合せ論理回路をクリティカル・パスとして、各々の遅延状態をＬＳＩ外部で容易に知る。
【解決手段】遅延出力取込み用フリップフロップ１７１〜１７３は、フリップフロップ１３への組合せ論理回路出力（クロック周期毎に反転状態におかれる）を遅延バッファ２１〜２４を介して、遅延量が異なる組合せ論理回路出力を取込む。隣接フリップフロップ間では、その組合せ論理回路出力が排他的論理和ゲート１８１〜１８３により排他的論理和され、結果をＬＳＩ外部に取出して表示する。動作電源電圧を低電圧に向かって、順次、更新設定すれば、フリップフロップ１７３→１７２→１７１の順にタイムアップエラーにより誤動作状態になる。それら誤動作状態を排他的論理和ゲート１８１〜１８３により検出し、ＬＳＩ外部で表示することで、動作電源電圧の変化に対する、クリティカル・パスでの遅延状態の変化状態が容易に分かる。
【選択図】図２

Description

本発明は、ＬＳＩ内部に存在しているフリップフロップ間組合せ論理回路をクリティカル・パスとして、評価対象としてのクリティカル・パスそれぞれでの遅延状態が計測された上、ＬＳＩ外部で表示されるようにしたクリティカル・パス評価方法、更には、その遅延状態計測のためにクリティカル・パス近傍に配置される遅延状態計測回路や、遅延状態計測回路を含んでなるＬＳＩの製造方法に関する。

これまでの、システムＬＳＩ（ＬＳＩ：large scale integration）等を含むＬＳＩ設計では、一般にＳＴＡ（Static Timing Analysis：静的タイミング解析ツール）手法の使用により、クリティカル・パス（critical path）がクロックとのタイミングを満たすように、設計されているが、実際にＬＳＩが作成された後に、そのクリティカル・パスでの遅延タイミング状況を確認することは勿論のこと、遅延上、何れのクリティカル・パスが最も厳しいのかを調べる術がなかったのが実情である。それどころか、問題が生じた場合に、それがＡＣ仕様の問題なのか、クリティカル・パスの問題なのかも判らなかったものである。結局のところ、クリティカル・パスそれぞれでの遅延状態が知れないまま、ＬＳＩを動作させていた。

また、既存のDynamic Voltage Controlの技術では、実際のクリティカル・パスと同じ構造のパスを作成し、その回路にパルスを入れることによって、クリティカル・パスの状態が確認されていた。しかしながら、この方法によれば、実際の配線配置と異なり、ＩＲ（電流・抵抗）ドロップの状態やクロストークの状態、配線長の状態等が実際のクリティカル・パスとは一致しなくなることは明らかである。

因みに、特許文献１には、ＳＴＡを利用することによって、タイミング検証済みのＡＴＰＧ（Automatic Test Pattern Generation）パターンを生成するまでの時間を短縮することが可能なＬＳＩテスト・データのタイミング検証方法が開示されている。
特開２００３―１４１２０６号公報

しかしながら、ＳＴＡでクリティカル・パスが算出されるに際しては、ＩＲドロップの状態まで考慮されていないので、実際にはクリティカル・パスに該当するにも拘らず、クリティカル・パスとして算出されない可能性があると考えられる。また、クリティカル・パスでの遅延状態は、フリップフロップ（Flip-flop）間に介在される組合せ論理回路のロジックセルの段数ばかりか、動作モードや周囲温度、動作電源電圧の条件によっても変化することが考えられる（一般に、パス上での遅延量は、動作電源電圧が低い程、また、周囲温度が高い程、大きくなることが知られている）。

本発明の目的は、ＬＳＩ内部に存在しているフリップフロップ間組合せ論理回路をクリティカル・パスとして、評価対象としてのクリティカル・パスそれぞれでの遅延状態がＬＳＩ外部で容易に知れるようにしたクリティカル・パス評価方法、更には、その遅延状態が計測されるべく、クリティカル・パス近傍に配置される遅延状態計測回路や、内部に遅延状態計測回路を含んでなるＬＳＩの製造方法を提供することにある。

本発明によるクリティカル・パス評価方法は、組合せ論理回路の出力状態がクロック周期で反転されている状態で、受け側フリップフロップへの組合せ論理回路出力を相異なる遅延量それぞれで遅延させて、これら遅延された組合せ論理回路出力それぞれを、上記受け側フリップフロップへのクロック信号により遅延出力取込み用フリップフロップに取込むようにした上、受け側フリップフロップを含む遅延出力取込み用フリップフロップそれぞれに取込みされた組合せ論理回路出力の間で、遅延量が近い２つの組合せ論理回路出力の状態が同一か否かを判定し、判定結果が計測結果として、ＬＳＩ外部に取り出された上、表示されるようにしたものである。

ここで、ＬＳＩへの動作周波数が一定であるとして、そのＬＳＩへの動作電源電圧が高電圧から低電圧に向かって、更新設定される場合を想定すれば、その動作電源電圧が比較的、高電圧状態にある間は、クリティカル・パス上での遅延量は大きいながらも、受け側フリップフロップ、遅延出力取込み用フリップフロップそれぞれでのセットアップタイムの大きさにはまだ余裕があり、受け側フリップフロップ、遅延出力取込み用フリップフロップそれぞれに取込みされる組合せ論理回路出力は同一として得られることになる。しかしながら、動作電源電圧が低電圧状態に更新されるに伴い、遅延量が最も大きい組合せ論理回路出力を取込みしている遅延出力取込み用フリップフロップが先ずセットアップタイム不足に陥り、セットアップエラーにより誤動作状態におかれるというものである。

更に、その電圧値を低下させれば、次には、遅延量が次に大きい組合せ論理回路出力を取込みしている遅延出力取込み用フリップフロップが、同様な理由により誤動作状態におかれるようになっている。その後も、電圧値を低下させるようにすれば、最終的には、受け側フリップフロップが誤動作状態におかれるようになっている。一方、受け側フリップフロップや遅延出力取込み用フリップフロップが誤動作状態にあるか否かは判定手段により判定されており、これら判定結果が計測結果としてＬＳＩ外部に取り出された上、表示される場合は、動作電源電圧の変化に対し、クリティカル・パスでの遅延状態が如何に変化するかが容易に知れるものである。因みに、受け側フリップフロップが誤動作状態におかれる直前での動作電源電圧は、そのクリティカル・パスに対する許容最小動作電源電圧として決定され得る。また、以上のようなセットアップエラーは、ＬＳＩへの動作電源電圧が一定（したがって、クリティカル・パス上での遅延量が一定）として、そのＬＳＩへの動作周波数が低周波数から高周波数に向かって更新設定される場合にも生じることから、受け側フリップフロップが誤動作状態におかれる直前での周波数値が、そのクリティカル・パスに対する許容最大動作周波数として決定されることになる。

ＬＳＩ内部に存在しているフリップフロップ間組合せ論理回路をクリティカル・パスとして、評価対象としてのクリティカル・パスそれぞれでの遅延状態がＬＳＩ外部で容易に知れるようにしたクリティカル・パス評価方法や、その遅延状態が計測されるべく、クリティカル・パス近傍に配置される遅延状態計測回路、更には、内部に遅延状態計測回路を含んでなるＬＳＩの製造方法が提供される。

以下、本発明の一実施の形態について、図１から図７により説明する。
先ずクリティカル・パスの近傍に配置された状態で、そのクリティカル・パスでの遅延状態が計測された上、計測結果がＬＳＩ外部に取出し可能とされている遅延状態計測回路について説明すれば、この遅延状態計測回路の、クリティカル・パスに対する許容最小動作電源電圧を検出するものとしての一例での基本構成を図１に示す。図示のように、同一クロック信号ＣＬＫにより動作している送り側フリップフロップ１１と受け側フリップフロップ１３との間には、組合せ論理回路１２がクリティカル・パスとして介在されているが、このクリティカル・パスでの遅延状態を計測の上、ＬＳＩ外部で表示するに際し、そのクリティカル・パスに対する許容最小動作電源電圧が検出されるようにしたものである。

より具体的に説明すれば、組合せ論理回路１２からの組合せ論理回路出力（以下、単に組合せ出力と称す）はクロック周期でそのデータ状態が反転された上、受け側フリップフロップ（例えばＤ型フリップフロップ）１３にクロック信号ＣＬＫの立上り時点で取込まれるようにされているが、その組合せ出力はまた、遅延バッファ１４〜１６を介し、クロック信号ＣＬＫにより遅延出力取込み用フリップフロップ（例えばＤ型フリップフロップ）１７に取込まれるようにしたものである。これらフリップフロップ１３，１７に取込まれた組合せ出力は、その後、判定手段としての排他的論理和ゲート１８によりデータ状態が同一か否かが判定されるが、その判定結果（同一の場合は、“０”、同一でない場合は、“１”）は計測結果として、判定結果保持用フリップフロップ（例えばＤ型フリップフロップ）１９を介し、ＬＳＩ外部に取り出された上、表示されるようにしたものである。因みに、図中、ＲＥＳＥＴは、フリップフロップ１１，１３，１７，１８それぞれへの共通リセット信号を示す。

さて、その回路動作であるが、ＬＳＩへの動作周波数が一定として、そのＬＳＩへの動作電源電圧が高電圧から低電圧に向かって、更新設定される場合を想定すれば、その動作電源電圧が比較的、高電圧状態にある間は、クリティカル・パス上での遅延量は大きいながらも、受け側フリップフロップ１３、遅延出力取込み用フリップフロップ１７それぞれでのセットアップタイムの大きさにはまだ余裕があり、受け側フリップフロップ１７、遅延出力取込み用フリップフロップ１７それぞれに取込みされる組合せ出力は同一として得られることになる。しかしながら、動作電源電圧が低電圧状態に更新されるに伴い、クリティカル・パス上での遅延量は徐々に大きくなることから、やがて、その動作電源電圧がある電圧値まで低下すれば、先ず遅延出力取込み用フリップフロップ１７がセットアップタイム不足に陥り、セットアップエラーにより遅延出力取込み用フリップフロップ１７が誤動作状態におかれることになる。

更に、その電圧値を低下させれば、次には、受け側フリップフロップ１３がセットアップタイム不足に陥り、セットアップエラーにより受け側フリップフロップ１３が誤動作状態におかれることになる。このような誤動作状態では、受け側フリップフロップ１３、遅延出力取込み用フリップフロップ１７それぞれに取込みされる組合せ出力は常に同一として得られることはなく、したがって、受け側フリップフロップ１３が誤動作状態におかれる直前での動作電源電圧が、そのクリティカル・パスに対する許容最小動作電源電圧として決定されことになる。以上のようなセットアップエラーはまた、ＬＳＩの動作電源電圧が一定（したがって、クリティカル・パス上での遅延量も一定）として、そのＬＳＩへの動作周波数が低周波数から高周波数に向かって更新設定される場合にも生じるようになっている。高周波数に向う程に、セットアップタイムが実質的に短縮化されるからである。したがって、同様な理由により、受け側フリップフロップ１３が誤動作状態におかれる直前での周波数値が、そのクリティカル・パスに対する許容最大動作周波数として決定されることになる。

ところで、図１に示す回路構成では、動作電源電圧がある範囲内で更新されるに際し、クリティカル・パス上での遅延量の変化を仔細にモニタすることは不可能とされているが、遅延量の変化が仔細にモニタ可能とされている回路構成を図２に示す。図示のように、複数の遅延出力取込み用フリップフロップ（例えばＤ型フリップフロップ）１７１〜１７３が用意された上、これらフリップフロップ１７１〜１７３それぞれでは、組合せ出力が取込みされているが、その際、フリップフロップ１７１〜１７３それぞれに対しては遅延バッファ２１〜２４が設けられることで、フリップフロップ１７１〜１７３それぞれには、遅延量が相異なる組合せ出力が取込みされるようになっている。一方、フリップフロップ１７１に取込みされた組合せ出力はフリップフロップ１３に取込みされた組合せ出力と排他的論理和される、といったように、隣接フリップフロップ間ではその組合せ出力が排他的論理和ゲート１８１〜１８３により排他的論理和されており、これら排他的論理和ゲート１８１〜１８３それぞれからの排他的論理和結果は計測結果として、セレクタ（マルチプレクサ）２０を介しＬＳＩ外部に取出しされた上、表示可能とされている。なお、フリップフロップ１７３に対する遅延量は遅延バッファ２１，２４により与えられているが、低温状態で、且つ許容最大動作電源電圧がＬＳＩに印加された際でも、フリップフロップ１７３がタイムアップエラーにより誤動作することがないように、その遅延量が設定される。

その動作について説明すれば、初期状態において、セレクタ２０はＬＳＩ内部のＣＰＵ等による制御下に、最下段の排他的論理和ゲート１８３からの排他的論理和結果を選択出力する状態におかれており、この状態で、例えば動作電源電圧が許容最大動作電源電圧から低電圧に向かって、順次、更新設定される。やがて、ある更新設定の段階で、排他的論理和ゲート１８３での排他的論理和結果が“１”として得られるが、この旨はＬＳＩ外部に表示されるようになっている。この表示が確認されたならば、セレクタ２０は直ぐ上段の排他的論理和ゲートからの排他的論理和結果を選択出力する状態におかれた状態で、動作電源電圧の更新設定が再開される。このような更新設定が進むうちに、やがては、排他的論理和ゲート１８２，１８１での排他的論理和結果も順次、“１”として得られた上、ＬＳＩ外部で確認されているものである。このような事情は、許容最大動作周波数が決定される際にも同様となっている。

以上のように、クリティカル・パスの擬似回路によらず、実際のクリティカル・パスに対し僅かな回路、即ち、遅延状態計測回路が追加されるだけで、ＬＳＩ実動作時に、ＬＳＩ内部における実際のクリティカル・パスでの遅延状態が計測結果として、容易にＬＳＩ外部で把握可能となっている。しかも、その遅延状態計測回路はバックエンド設計の過程で簡単に挿入され得、その回路規模も非常に小さいので、ＬＳＩのシステム機能に依存せずに実施可能である。これまでにあっては、ＬＳＩ評価時にクリティカル・パスでの遅延状態は推測するしかなかったが、それを、実際に外部から確認することが可能となり、更には、これの応用として、その計測結果をDynamic Voltage ControlやDynamic Frequency Controlが行われる際での制御用信号として使用することも考えられる。

以上、クリティカル・パス近傍に配置される遅延状態計測回路についての構成や動作について説明した。ところで、一般にＬＳＩ内部にはクリティカル・パスが多く存在していると考えられ、これらクリティカル・パスそれぞれの遅延状態が同時に、且つ容易にＬＳＩ外部で把握される必要があるが、これを容易にするための一例でのＬＳＩ内部概要構成を図３に示す。図示のように、ＬＳＩ内部にはクリティカル・パス３１〜３３が存在しており、これらクリティカル・パス３１〜３３それぞれには遅延状態計測回路（以下、ＣＰＳ（Critical Path Status block）と称す）３４〜３５が配置されているが、これらＣＰＳ３４〜３６それぞれでの計測結果は、ＣＰＵ３８による制御下に、動作電源電圧、または動作周波数が更新設定される度に、メモリ３７に収集記憶された上、ペリフェラル・インタフェース３９を介しＬＳＩ外部に取出し可能となっている。したがって、ＣＰＳ３４〜３６それぞれの計測結果よりクリティカル・パス３１〜３３それぞれが如何なる遅延状態にあるかや、許容最小動作電源電圧・許容最大動作周波数が検出されるものとなっている。因みに、ＣＰＳ３４〜３６それぞれに対応して許容最小動作電源電圧、許容最大動作周波数が併せて検出されるが、ＬＳＩ全体としては、それら許容最小動作電源電圧のうち、最も大きいものが許容最小動作電源電圧として選択され、また、それら許容最大動作周波数のうち、最も小さいものが許容最大動作周波数として選択されるようにすればよい。

さて、以上の説明からも判るように、ＣＰＳの構成としては各種のものが考えられるが、ここで、望ましい一般的な構成を示せば、図４に示すようである。図示のように、ＣＰＳには、既述のクロック信号ＣＬＫや共通リセット信号ＲＥＳＥＴの他、受け側フリップフロップ１３に取込みされる組合せ出力ＣＰＤや、受け側フリップフロップ１３に取込みされた組合せ出力ＣＰＱが入力されるようになっている。このうち、クロック信号ＣＬＫについては、受け側フリップフロップ１３へのクロック信号ＣＬＫと同一位相となるべく、事前にスキュー調整が必要となっている。

その構成について説明すれば、組合せ出力ＣＰＤは４本に分岐されたデータ線それぞれを介し、クロック信号ＣＬＫによりフリップフロップ４１１〜４１４に取込みされるが、その際、それらデータ線それぞれに挿入されている遅延バッファ（遅延計算に使用されるので、遅延量の調整が必要）４０１〜４０４を介し取込みされるようになっている。フリップフロップ４１１〜４１４それぞれに取込みされた組合せ出力は、その後、隣接フリップフロップ（受け側フリップフロップ１３を含む）間でその組合せ出力が排他的論理和ゲート４２１〜４２４で排他的論理和されるが、その排他的論理和結果はまた、フリップフロップ４３１〜４３４に取込みされることで、ＣＰＳ出力ＣＰＳＴＳとして得られるようになっている。即ち、本例でのＣＰＳ出力ＣＰＳＴＳは、４ビットとして構成されており、何れのビットが“１”状態にあるかによって、クリティカル・パスでの遅延状態が知れるようになっている。

また、ＣＰＳのＲＴＬ（register transfer level）記述例を図５（Ａ），（Ｂ）に示す。図５（Ｂ）に示す記述は、図５（Ａ）における記述部分「cps Dummy」で呼び出されるようになっている。更に、本発明に係るＬＳＩ設計のうち、クリティカル・パスに係る設計処理について説明すれば、その一例でのフローを図６に示す。これによる場合、先ずＣＰＳ用ポートが準備された上、ＣＰＳなしで論理合成が行われる（処理６１，６２）。次に、クリティカル・パスそれぞれが調べられ、遅延量が大きいクリティカル・パスがＣＰＳ挿入配置先として決定される（処理６３）。その後、ＣＰＳが挿入配置された上、ＣＰＳ用ポートに接続される（処理６４）。更に、その後に、ＣＰＳ内の遅延バッファに対し、遅延調整が行われる（処理６５）。このような設計処理を経るようにして、本発明に係るＬＳＩが製造されるものである。

最後に、クリティカル・パス評価システムについて説明すれば、図７に示すように、パーソナルコンピュータ７１による制御下に、安定化電源７２での出力電圧やパルス発生器７３での出力周波数は可変として制御されており、その出力電圧や出力周波数は評価基板７４上に実装されているＬＳＩ７５に対し、動作電源電圧、動作周波数として与えられるようになっている。したがって、既述した如くに、動作電源電圧や動作周波数が更新設定されるようにすれば、その更新設定の度に、ＬＳＩ７５からはＣＰＳ出力ＣＰＳＴＳが取り出された上、パーソナルコンピュータ７１上に表示されるようになっている。このように、ＬＳＩ７５内部に存在しているクリティカル・パスそれぞれでの遅延状態が評価可能とされているものであり、この評価結果が次ＬＳＩ設計にフィードバックされるようにすれば、ＬＳＩ自体の性能向上が図られることになる。

以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。

遅延状態計測回路の一例での構成（その１）を示す図である。同じく、遅延状態計測回路の他の例での構成（その２）を示す図である。クリティカル・パスそれぞれでの遅延状態が容易にＬＳＩ外部で把握されるための、一例でのＬＳＩ内部概要構成を示す図である。ＣＰＳの望ましい一般的な構成を示す図である。ＣＰＳのＲＴＬ記述例を示す図である。本発明に係るＬＳＩ設計のうち、クリティカル・パスに係る設計処理の一例でのフローを示す図である。クリティカル・パス評価システムを示す図である。

符号の説明

１１…送り側フリップフロップ、１２…（クリティカル・パスとしての）組合せ論理回路、１３…受け側フリップフロップ、１４〜１６…遅延バッファ、１７…遅延出力取込み用フリップフロップ、１８…（判定回路としての）排他的論理和ゲート、１９…判定結果保持用フリップフロップ

Claims

ＬＳＩ内部に存在している、同一クロック信号により動作している送り側フリップフロップと受け側フリップフロップとの間に介在されている組合せ論理回路をクリティカル・パスとして、評価対象としてのクリティカル・パスでの遅延状態が計測された上、計測結果がＬＳＩ外部で表示されるようにしたクリティカル・パス評価方法であって、
組合せ論理回路の出力状態がクロック周期で反転されている状態で、受け側フリップフロップへの組合せ論理回路出力を相異なる遅延量それぞれで遅延させる遅延ステップと、
該遅延ステップにより遅延された組合せ論理回路出力それぞれを、上記受け側フリップフロップへのクロック信号により遅延出力取込み用フリップフロップに取込む遅延出力取込みステップと、
上記受け側フリップフロップを含む遅延出力取込み用フリップフロップそれぞれに取込みされた組合せ論理回路出力の間で、遅延量が近い２つの組合せ論理回路出力の状態が同一か否かを判定する判定ステップと、
該判定ステップでの判定結果を計測結果として、ＬＳＩ外部に取り出した上、表示する判定結果表示ステップと
を含むクリティカル・パス評価方法。
請求項１記載のクリティカル・パス評価方法において、
上記各ステップは、ＬＳＩへの動作周波数が一定として、該ＬＳＩへの動作電源電圧が、高電圧から低電圧に向かって、更新設定される度に実行される
クリティカル・パス評価方法。
請求項１記載のクリティカル・パス評価方法において、
上記各ステップは、ＬＳＩへの動作電源電圧が一定として、該ＬＳＩへの動作周波数が、低周波数から高周波数に向かって、更新設定される度に実行される
クリティカル・パス評価方法。
請求項２記載のクリティカル・パス評価方法において、
上記判定ステップで、遅延出力取込み用フリップフロップそれぞれに取込みされた組合せ論理回路出力のうち、遅延量が最小の組合せ論理回路出力と、受け側フリップフロップに取込みされた組合せ論理回路出力とが同一状態でないと判定された際での動作電源電圧から、当該クリティカル・パスに対する許容最小動作電源電圧が決定される
クリティカル・パス評価方法。
請求項３記載のクリティカル・パス評価方法において、
上記判定ステップで、遅延出力取込み用フリップフロップそれぞれに取込みされた組合せ論理回路出力のうち、遅延量が最小の組合せ論理回路出力と、受け側フリップフロップに取込みされた組合せ論理回路出力とが同一状態でないと判定された際での動作周波数から、当該クリティカル・パスに対する許容最大動作周波数が決定される
クリティカル・パス評価方法。
ＬＳＩ内部に存在している、同一クロック信号により動作している送り側フリップフロップと受け側フリップフロップとの間に介在されている組合せ論理回路をクリティカル・パスとして、評価対象としてのクリティカル・パスでの遅延状態が計測された上、計測結果がＬＳＩ外部で表示されるべく、該クリティカル・パス近傍に配置された上、該クリティカル・パスでの計測結果がＬＳＩ外部に取出し可能とされてなる遅延状態計測回路であって、
組合せ論理回路の出力状態がクロック周期で反転されている状態で、受け側フリップフロップへの組合せ論理回路出力を相異なる遅延量それぞれで遅延させる遅延手段と、
該遅延手段により遅延された組合せ論理回路出力それぞれを、上記受け側フリップフロップへのクロック信号により取込む遅延出力取込み用フリップフロップと、
上記受け側フリップフロップを含む遅延出力取込み用フリップフロップそれぞれに取込みされた組合せ論理回路出力の間で、遅延量が近い２つの組合せ論理回路出力の状態が同一か否かを判定した上、判定結果を計測結果として出力する判定手段と
を少なくとも含む遅延状態計測回路。
請求項６記載の遅延状態計測回路において、
上記判定手段は、排他的論理和ゲートとされる
遅延状態計測回路。
内部に存在している、同一クロック信号により動作している送り側フリップフロップと受け側フリップフロップとの間に介在されている組合せ論理回路をクリティカル・パスとして、評価対象としてのクリティカル・パスそれぞれでの遅延状態が、該クリティカル・パス近傍に配置された遅延状態計測回路で計測された上、計測結果がＬＳＩ外部で表示可能とされているＬＳＩの製造方法であって、
遅延状態計測回路が、組合せ論理回路の出力状態がクロック周期で反転されている状態で、受け側フリップフロップへの組合せ論理回路出力を相異なる遅延量それぞれで遅延させる遅延手段と、該遅延手段により遅延された組合せ論理回路出力それぞれを、上記受け側フリップフロップへのクロック信号により取込む遅延出力取込み用フリップフロップと、
上記受け側フリップフロップを含む遅延出力取込み用フリップフロップそれぞれに取込みされた組合せ論理回路出力の間で、遅延量が近い２つの組合せ論理回路出力の状態が同一か否かを判定した上、判定結果を計測結果として出力する判定手段とを少なくとも含むようにして構成されている場合に、
遅延状態計測回路用ポートを準備するステップと、
遅延状態計測回路なしで論理合成を行うステップと、
クリティカル・パスそれぞれを調べ、遅延量が大きいクリティカル・パスを遅延状態計測回路の挿入配置先として決定するステップと、
遅延状態計測回路を挿入配置し、遅延状態計測回路用ポートに接続するステップと、
遅延状態計測回路内の遅延手段に対し、遅延調整を行うステップと
を含む設計処理を経るようにして、ＬＳＩが製造される
ＬＳＩ製造方法。