JPWO2009069496A1 - 半導体装置の解析方法及び調整方法と半導体システム - Google Patents

Abstract

フリップフロップ（ＦＦ）が指定された動作周波数で動作するか否かを製造後にチェックする実速度論理動作検査手段１０４によって、遅延測定ではなく、動作を検査（パス／フェイル判定）することにより、動作しないフリップフロップ（ＦＦ）情報と、製造時ばらつき予測手段１０２のばらつき予測値を使ってばらつきを推定し、推定されたばらつき値を使って製造後遅延挿入位置・値決定手段１０５によってばらつきを補正する遅延値を、製造された半導体集積回路１００に挿入する。このような構成を採用し、製造後の不良品における、不良に由来するばらつきの値を半導体集積装置の内部装置、あるいは、外部装置で測定することなく予め推測値と、不動作の情報を使ってばらつき値を推測できる。

Description

（関連出願についての記載）
本願は、先の日本特許出願２００７−３０４９００号（２００７年１１月２６日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。

本発明は半導体装置に関し、特に、半導体装置内の遅延を調整することによりタイミング動作を調整可能とする半導体装置の調整方法とシステムに関する。

製造後、半導体装置内の遅延を調整することによりタイミング動作を調整可能とし、不良品を良品化可能とする構成の半導体集積回路として、例えば特許文献１、２、非特許文献１等の記載が参照される。特許文献１に開示されたデジタルシステム（クロック調整方法）は、図７に示すように、半導体集積回路装置１と、デジタルテスト信号発生装置８と、デジタルシステム内部状態信号を得て動作するデジタル信号観測装置７と、調整装置６とを備えている。図８は、図７の動作を説明する図である（特許文献１の図１３）。

半導体集積回路の製造後に、デジタルテスト信号発生装置８から信号を発生させ（図８のステップＳ２）、デジタルシステム内部状態信号とデジタル出力信号を入力とするデジタル信号観測装置７を利用して半導体集積回路装置１の信号の伝播条件を計測し（図８のステップＳ３）、動作に誤りがある場合、伝播条件から計測された値を使って半導体集積回路装置内のばらつきを吸収させるように調整装置６が調整を行う（図８のステップＳ６）。この調整作業によって、半導体集積回路を駆動させるクロック線にばらつきを吸収させる目的で遅延を挿入し、ばらつきを吸収させることで、不良品と判断される半導体集積回路を良品として使用できるようにする。

調整装置６が調整作業が終了した後、再度、デジタルテスト信号発生装置８から信号を発生させ、半導体集積回路装置１に入力し、その出力を、デジタル信号観測装置７が観測した結果を利用して、調整装置６で調整を行うという一連の作業（図８のステップＳ２〜Ｓ７）を、デジタル信号観測装置７が観測した結果を利用した良品率が一定値以下になるまで繰り返し行う。すなわち、半導体集積回路装置１の伝播状態の内部・外部の観測、および、観測結果を利用した複数回の調整が必要となる。

また、特許文献２には、図９に示すようなシステムＬＳＩが開示されている。図９を参照すると、ＲＯＭ等の特定ブロック２０へのクロック供給経路上に、縦続接続された複数の遅延素子３１ａ〜３１ｃとセレクタ３２で構成されて遅延制御信号ＤＣＮに従って遅延クロック信号ＤＣＫを選択出力するクロック遅延回路３０を設け、製品試験時に、セレクタ４３を介して遅延調整端子５１から遅延制御信号ＤＣＮを与えて特定ブロック２０の動作試験を行い、正常動作が得られる遅延制御信号ＤＣＮの値を調べ、製品試験で得られた適正な遅延制御信号の値をヒューズ回路またはＰＲＯＭで構成される遅延設定回路４０に記憶させ、通常動作時には、遅延設定回路４０の記憶内容をセレクタ４３を介してクロック遅延回路３０に与える。すなわち、半導体集積回路の製造後に正常動作が得られる遅延制御信号の値を、試験で求めて、クロック遅延回路３０に与え、半導体集積回路の不良品を良品として利用できるようにする。これも前述の特許文献１と同じように、遅延信号の値を試験で求める必要がある。

特許３８９３１４７号公報 特開２００６−０１２０４６号公報 Ｅ． Ｔａｋａｈａｓｈｉほか、Ｐｏｓｔ Ｆａｂｒｉｃａｔｉｏｎ Ｃｌｏｃｋ Ｔｉｍｉｎｇ Ａｄｊｕｓｔｍｅｎｔ ｆｏｒ Ｄｉｇｉｔａｌ ＬＳＩｓ ｗｉｔｈ Ｇｅｎｅｔｉｃ ＡｌｇｏｒｉｔｈｍｓＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３９， Ｉｓｓｕｅ ４， Ａｐｒｉｌ ２００４， ６４３−６５０．

上記特許文献１、２、非特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明によって与えられたものである。

第１の問題点は、特許文献１、２等に記載された手法において、半導体集積回路内部の伝播遅延の計測は非常に困難である、ということである。すなわち、半導体集積回路に対して製造後にクロック線、あるいは、信号線に遅延値を挿入することによって、半導体製造時に発生するばらつきを吸収し、遅延値の挿入なしでは不良品となってしまう半導体集積回路を良品として利用するための設計手法に対して、内部、あるいは外部の信号伝播遅延値を計測して、遅延値を決定する構成の場合、半導体集積回路内部の伝播遅延の計測は非常に困難である。

このため、たとえば、測定のための専用回路を半導体集積回路の内部に埋め込んだり、特殊な装置で計測が必要となる。

また、半導体集積回路の外部から信号伝播遅延値の計測は、半導体集積回路内部の伝播遅延ほどは困難ではないが、価格の高い装置の利用が必要となる。

第２の問題点は、計測の結果を利用した調整値による影響を考慮してある指定した値よりもばらつきの吸収が小さくなる目標値まで調整を行うため、調整値を決定するまでに何度も計測が必要である、ということである。

したがって、本発明の目的は、製造後にクロック線、信号線の遅延を挿入することができ製造後のタイミング動作が調整可能な半導体装置に対して、信号遅延を測定するための装置を設けることを要しなくし、低コスト、かつ簡易な半導体装置の解析、調整方法及びシステムを提供することにある。

本願で開示される発明は前記課題を解決するため概略以下の構成とされる。

本発明によれば、クロック信号で駆動される回路を備える半導体装置の、ばらつきに由来する不良を解析する半導体装置の解析方法であって、
前記半導体装置の設計データ情報に含まれるタイミング情報を用いて前記半導体装置のばらつきを予測し、解析対象の前記半導体装置の動作状態を半導体検査装置を用いて検査し、前記ばらつきの予測結果と、前記半導体装置の動作状態の検査結果とに基づいて、前記半導体装置の不動作原因を解析する、解析方法が提供される。

本発明によれば、製造後に遅延を挿入することによってタイミング動作が調整可能とされる半導体装置を解析対象として、上記解析方法により、不動作原因を解析し、前記半導体装置に対して、前記不動作原因の解析結果に基づいて、遅延の挿入位置と、挿入すべき遅延量とを決定し、前記半導体装置内の前記遅延挿入位置に、前記遅延量の遅延を挿入し、前記半導体装置を調整する、調整方法が提供される。

本発明によれば、クロック信号で駆動される回路を備えた半導体装置の設計データ情報に含まれるタイミング情報を用いて、前記半導体装置のばらつきを予測するばらつき予測手段と、前記ばらつき予測結果と、半導体装置の動作状態を検査する動作検査手段による前記半導体装置の動作状態の検査結果とに基づいて、前記半導体装置の不動作原因を解析する手段と、を備えているシステムが提供される。

本発明によれば、上記構成に加えて、前記半導体装置に対して、前記不動作原因の解析結果に基づいて、前記半導体装置内の信号及び／又はクロックへの遅延挿入位置と挿入量を決定する遅延挿入位置・値決定手段と、前記半導体装置内の遅延挿入位置に遅延を挿入する遅延挿入手段と、を備えているシステムが提供される。

本発明によれば、半導体集積装置の内部又は外部に、製造後の半導体集積装置の配線のばらつきの測定する装置を設けることを不要としている。このため、低コスト、簡易化を実現可能としている。

本発明の一実施例の構成を示す図である。 本発明の一実施例を説明する図である。 本発明の一実施例の製造時ばらつき予測手段の動作を示す流れ図である。 本発明の一実施例を説明する図である。 本発明の一実施例の実速度論理動作検査手段を説明する図である。 本発明の一実施例の製造後遅延挿入位置・値決定手段を説明する図である。 特許文献１に開示されるシステムの構成を示す図である。 特許文献１に開示される処理手順を示す図である。 特許文献２に開示されるシステムＬＳＩの構成を示す図である。

符号の説明

１ 半導体集積回路装置（半導体集積回路装置本体）
６ 調整装置
７ デジタル信号観測装置
８ デジタルテスト信号発生装置
２０ 特定ブロック
３０ クロック遅延回路
３１ａ〜３１ｃ 遅延素子
３２ セレクタ
４０ 遅延設定回路
４３ セレクタ
５１ 遅延調整端子
１００ 半導体集積回路
１０１ 半導体集積回路設計データ記憶手段
１０２ 製造時ばらつき予測手段
１０３ ばらつき予測記憶手段
１０４ 実速度論理動作検査手段
１０５ 製造後遅延挿入位置・値決定手段
１０６ 製造後遅延挿入手段
２０１ 周波数指定手段
２０２ 不動作ＦＦ情報

上記した本発明についてさらに詳細に説述すべく添付図面を参照して実施例を説明する。本発明の一実施形態においては、製造時ばらつき予測手段（１０２）と、ばらつき予測記憶手段（１０３）、実速度論理動作検査手段（１０４）と、遅延挿入位置・値決定手段（１０５）と、製造後遅延挿入手段（１０６）とを備えている。半導体装置（半導体集積回路）１００内のあるフリップフロップ（ＦＦ）が動作しないことは、そのフリップフロップ（ＦＦ）へ到着する信号に関するばらつきが、ある一定以上であるということを予測する製造時ばらつき予測手段（１０２）を用いて、製造前の設計時にあらかじめ計算、かつ予測しておき、その結果をばらつき予測記憶手段（１０３）に記憶しておく。実速度論理動作検査手段（１０４）によって、半導体装置（半導体集積回路）（１００）内の当該フリップフロップ（ＦＦ）が指定された動作周波数で動作するか否かを製造後にチェックする。実速度論理動作検査手段（１０４）では、遅延測定ではなく、動作のパス／フェイルを、例えば実際の製品動作速度で検査する。遅延挿入位置・値決定手段（１０５）は、ばらつき予測結果と半導体装置の動作検査結果から、前記半導体装置（１００）内の信号及び／又はクロックへの遅延挿入位置と挿入量を決定する。本発明の一実施形態においては、動作しないフリップフロップ（ＦＦ）情報と、ばらつき予測記憶手段（１０３）のばらつき予測値を使って、ばらつきを推定する。そして、推定されたばらつき値を使って、製造後遅延挿入手段（１０６）によって、そのばらつきを補正する遅延値を製造された半導体集積回路に挿入するように動作する。このような構成を採用し、製造後の不良品における、不良に由来するばらつきの値を半導体集積装置の内部装置、あるいは、外部装置で測定することなくあらかじめ推測値と、不動作の情報を用いてばらつき値を推測する。

本発明の一実施形態によれば、半導体装置（半導体集積回路）（１００）は、クロック信号が共通に供給され、該クロック信号に応答してデータを出力する第１、第２のフリップフロップを備え、第２のフリップフロップは、第１のフリップフロップの出力に接続され前記第１のフリップフロップからの出力データを該クロック信号に応答してサンプルする半導体装置に関して、ばらつき予測手段（１０２）では、前記第１、第２のフリップフロップ間の信号伝播時間を、前記半導体装置の設計データから予め導出しておく。例えば第１、第２のフリップフロップ間のマージンを、第１、第２のフリップフロップ間の信号伝播遅延に対して加算と減算の少なくとも一方を行って求めた信号伝播遅延を、想定するクロック動作周期から減算、ばらつき予測値とする。

動作検査手段（１０４）では、前記半導体装置内の前記第１のフリップフロップのデータ入力に所定の値を設定し、前記第１及び第２のフリップフロップを所定のクロック周期で動作させ、前記第２のフリップフロップの出力を期待値と照合することで、前記第２のフリップフロップの動作・不動作を判定する。

遅延挿入位置・値決定手段（１０５）及び遅延挿入手段（１０６）では、動作検査手段（１０４）による検査の結果、前記第２のフリップフロップが、前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間のばらつきにより不動作の場合、前記第１のフリップフロップのクロック到達時間（Ｄ１）と前記第２のフリップフロップのクロック到達時間（Ｄ１）の差（Ｄ１−Ｄ２）（「信号伝播時間」という）と、前記予め導出された前記第１、第２のフリップフロップ間の信号伝播時間（δ）と、前記クロック動作周期（Ｔ）と、に関連して定義される所定の条件式を満たさないような、前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間の差（Ｄ１−Ｄ２）が発生しているという判断のもと、前記第１のフリップフロップのクロック到達時間（Ｄ１）と前記第２のフリップフロップのクロック到達時間（Ｄ２）の差（Ｄ１−Ｄ２）が、前記第１、第２のフリップフロップ間の前記信号伝播時間（δ）と前記クロック動作周期（Ｔ）とに関連して、前記所定の条件式を満たすように、前記第１のフリップフロップへのクロック経路及び／又は前記第２のフリップフロップへのクロック経路へのクロック信号経路に、第１及び／又は第２の遅延を挿入し、前記第１及び／又は第２のフリップフロップへのクロック経路の製造時ばらつきによるタイミング動作を調整する。前記所定の条件式は、
第１のマージン＜Ｄ１−Ｄ２＋δ＜Ｔ−第２のマージン
（ただし、第１、第２のマージンの値が０の場合も含む）
である。

本発明の一実施形態において、前記ばらつき予測手段（１０２）は、信号線で接続された前記第１、第２のフリップフロップ間の信号伝播時間を前記半導体装置の設計データに基き計算し、前記信号伝播時間に所定のマージンを加算し、前記半導体装置の動作クロック周期から、前記信号伝播時間に所定のマージンを加算した値を差し引いた値（Ｔ−（マージン＋δ）を、ばらつき予測値として記憶する。

設計時に、半導体装置（半導体集積回路）（１００）内のあるフリップフロップ（ＦＦ）が動作しないことが、どの程度のばらつきに相当するのかの推測を行って、ばらつき値を保持しておき、製造時には、フリップフロップ（ＦＦ）が動作するか否かの通常の動作検査のみを行って、その結果とあらかじめ推測された値から、ばらつき値を推測するためである。

何度も検査、試験を繰り返すのではなく、１度の実速度動作検査のみでばらつき値を推測決定できる。製造後に遅延を測定するのではなく、各フリップフロップ（ＦＦ）が動作しなかった場合のばらつき値を、あらかじめ予測しておき、その予測値と不動作フリップフロップ（ＦＦ）の情報を１度つき合わせることのみで、ばらつき値の推測が完了するためである。以下実施例に即して説明する。

次に、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の一実施例のシステム（半導体設計・製造システム）の構成を示す図である。図１を参照すると、本発明の一実施例に係るシステムは、
設計製造する半導体集積回路１００と、
その設計データを格納する半導体集積回路設計データ記憶手段１０１と、
設計データから、製造時のばらつきを予測する製造時ばらつき予測手段１０２と、
製造時ばらつきの予測結果を格納するばらつき予測記憶手段１０３と、
ＬＳＩの実際の利用場面の周波数での半導体集積回路の動作検査を行う実速度論理動作検査手段１０４と、
製造後の遅延挿入箇所とその分量を決定する製造後遅延挿入位置・値決定手段１０５と、
実際に製造後に遅延を挿入する製造後遅延挿入手段１０６と、
を備えている。これら各手段は、それぞれ概略つぎのように動作する。

半導体集積回路設計データ記憶手段１０１には、半導体集積回路に関して、静的タイミング検証や遅延シミュレーションなどでどの程度ばらつきが発生したら回路が動作しなくなるかの情報（タイミング情報）を設計データ情報として記憶しておく。

製造時ばらつき予測手段１０２は、半導体集積回路設計データ記憶手段１０１の設計データ情報を利用して、半導体集積回路設計時に一般に解析される、回路内の各フリップフロップ（ＦＦ）間の遅延（伝播遅延時間）を利用して、半導体集積回路１００内のある共通のクロック信号で駆動されるフリップフロップ（ＦＦ）が不動作であった場合のばらつき値を予測する。製造時ばらつき予測手段１０２は、後述されるように、フリップフロップＦＦ１（ｉ）とフリップフロップＦＦ１（ｉ）の出力データを入力するＦＦ２（ｉ）（ｉは所定の正整数）の各ＦＦ対に対して、関係式
−δ（ｉ）＜（Ｄ１（ｉ）＋λ１（ｉ））−（Ｄ２（ｉ）＋λ２（ｉ））＜Ｔ−δ（ｉ）
（但し、Ｄ１（ｉ）はＦＦ１（ｉ）のクロック到着時間、
λ１（ｉ）はＦＦ１（ｉ）の信号パス又はクロックパスに挿入される遅延、
Ｄ２（ｉ）はＦＦ２（ｉ）のクロック到着時間
λ２（ｉ）はＦＦ２（ｉ）の信号パス又はクロックパスに挿入される遅延、
δ（ｉ）はＦＦ１（ｉ）とＦＦ２（ｉ）のＦＦ対における伝搬遅延時間にマージン（遅延保証マージン）を加算と減算の少なくとも一方を行って求めた伝搬遅延時間、
Ｔは想定するクロック周期）
を用いて、製造時にどの程度のばらつきが発生しており、タイミングを調整してばらつきを吸収するための製造後遅延手段の調整のための値を算出する。

ばらつき予測記憶手段１０３は、製造時ばらつき予測手段１０２で予測したフリップフロップ（ＦＦ）不動作時のばらつき値の予測値を格納する。

実速度論理動作検査手段１０４は、半導体集積回路１００に対して、例えば実際の利用場面での動作周波数での半導体集積回路の動作検査を行う。動作検査は、半導体集積回路内のある回路の出力が期待値と一致するか否かを判定する。検査の結果、半導体集積回路が動作する場合（パスの場合）は、動作する旨を、不動作の場合は、不動作のフリップフロップ（ＦＦ）の情報を出力する。実速度論理動作検査手段１０４は、被検査対象の半導体集積回路が実際に利用される動作周波数にて、半導体製品が良好に動作するか、あるいはどこが動作しないかを判定する試験項目を利用する。

製造後遅延挿入位置・値決定手段１０５は、実速度論理動作検査手段１０４で検出された不動作のフリップフロップ（ＦＦ）情報と、ばらつき予測記憶手段１０３に格納されている、不動作フリップフロップ（ＦＦ）が発生した場合のばらつき予測値とから、製造後遅延挿入手段１０６の遅延挿入素子に、どの程度の遅延を挿入すればよいかを決定する。製造後遅延挿入位置・値決定手段１０５（・は且つを表し、遅延挿入位置及び値を決定する）は、製造後に、どの製造後遅延手段を調整するかを決定し、調整すると決定した製造後遅延手段の調整量を決定する。

実際に製造後に遅延を挿入する製造後遅延挿入手段１０６は、半導体集積回路１００に対して、ばらつきに起因するタイミング動作を調整し、不良品を良品化可能とするために、製造後に、遅延を与える。製造後遅延挿入手段１０６は、半導体集積回路１００内に可変の遅延を挿入可能な回路を入れておき、半導体集積回路１００の製造後に、その遅延値を外部から与えることのできる回路、あるいはシステムであり、予め半導体集積回路１００内に、複数個配置しておく。

図２は、図１に示した構成の動作手順を説明するための図である。図３は、製造時ばらつき予測手段１０２の動作を説明するためのフローチャートである。

半導体集積回路１００の製造前、すなわち、半導体集積回路１００の設計時において、半導体集積回路の製造を行う際に利用される設計データを記憶する半導体集積回路設計データ記憶手段１０１から、製造時ばらつき予測手段１０２を用いて、信号線で接続された２つのフリップフロップ（ＦＦ）の伝播遅延を利用して、あるフリップフロップ（ＦＦ）が製造後に動作しない場合のばらつき値の予測値を計算して、ばらつき予測記憶手段１０３に記憶しておく（図２のステップＳ１）。

その際、製造時ばらつき予測手段１０２は、図３に示す手順で動作する。

すなわち、半導体集積回路１００内のフリップフロップ（ＦＦ）間パスに関して、ＦＦ間の伝播遅延時間を計算する（図３のステップＳ１１）。その際、半導体集積回路１００内のすべてのフリップフロップ（ＦＦ）間の伝播遅延時間を網羅的に計算してもよい。あるいは、ばらつきにセンシティブな箇所（例えばクリティカルパス等）について選択的にＦＦ間の伝播遅延時間を計算してもよい。

次に、指定されたマージンを伝播遅延時間に加算する（図３のステップＳ１２）。

想定する半導体集積回路１００のクロックの動作周期Ｔから、伝搬遅延時間δにマージン（遅延保証マージン）を加えた伝搬遅延を減算する（図３のステップＳ１３）。この減算結果（Ｔ−マージンーδ）は、図２に示すように、ばらつき予測記憶手段１０３に記憶される。なお、マージンが０の場合、（Ｔ−マージン−δ）は、（Ｔ−δ）となる（これについては後述される）。

次に、半導体集積回路１００の製造後において、製造した半導体集積回路１００に、実際に半導体集積回路１００を利用する際の動作周波数を与える周波数指定手段２０１で指定された動作周波数で、実速度論理動作検査手段１０４を用いて動作検査を行い、動作するフリップフロップ（ＦＦ）（ファンクショナル試験パス）と動作しないフリップフロップ（ＦＦ）（ファンクショナル試験フェイル）とを分類する。動作しないフリップフロップ（ＦＦ）の集合は、フェイル情報一覧として、不動作ＦＦ情報２０２に格納される（図２のステップＳ２）。なお、実速度論理動作検査手段１０４は、フリップフロップ（ＦＦ）に印加データを与え、所定の動作周波数（例えば実速度論理動作対応の周波数）のクロックを与え、所定のフリップフロップ（ＦＦ）の出力データを期待値と比較し、動作（パス）／不動作（フェイル）を判定できるものであれば、任意の検査装置（回路）を用いることができる。例えば、
・ＬＳＩテスタ、
・半導体集積回路１００内で動作試験を行うＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）、
・スキャン、
の少なくとも一つを利用したアットスピードテストであってもよい。

図２のステップＳ１で得られた、各フリップフロップ（ＦＦ）に対するばらつき予測値と、ステップＳ２で得られた不動作フリップフロップ（ＦＦ）の情報とから、ばらつき値（遅延のばらつき）を決定し、このばらつき値を補正するように、製造後遅延挿入の位置と遅延量を、製造後遅延挿入位置・値決定手段１０５が決定する（図２のステップＳ３）。

製造後遅延挿入位置・値決定手段１０５が指定した位置に、製造後遅延挿入位置・値決定手段１０５が指定した遅延値を製造後遅延挿入手段１０６が挿入することで、不良品の半導体集積回路が良品化される。

本実施例では、製造後の半導体集積回路の評価、及び、計測は、実動作周波数でのフリップフロップ（ＦＦ）の動作検査のみである。このため、半導体集積回路内部、および外部での遅延計測回路は不要として、半導体集積回路の不良品を良品化可能である。また、本実施例においては、各フリップフロップ（ＦＦ）へのばらつきの予測値と、フリップフロップ（ＦＦ）の動作検査の照らし合わせを１度行うのみでよい。

本実施例において、図２のステップＳ１とステップＳ２のみで処理を終了させれば、従来は、半導体集積回路の内部や外部に測定装置が必要であった、各フリップフロップの動作に関るばらつき情報を容易に得ることが可能である。

次に、具体的例に即して説明する。図４に示すように、半導体集積回路の内部はフリップフロップ（ＦＦ１、ＦＦ２・・・）と、フリップフロップに供給される動作周期Ｔのクロック信号と、フリップフロップ間の回路素子や配線を通過した結果である伝播遅延としてモデル化された信号伝播時間δで構成される。

もともと、信号伝播時間δは動作周期Ｔよりも小さい値で設計されるが、信号伝播時間δの伝播信号の入力と出力であるフリップフロップＦＦ１とＦＦ２に供給されるクロック信号が、信号の伝播経路が異なることなどに起因して、クロック到着時間がそれぞれＤ１、Ｄ２と互いに異なる。

このため、このフリップフロップＦＦ２が正常に動作するためには、
最小遅延保障マージンを、フリップフロップのＨｏｌｄ時間やクロックの波形なまりや雑音とし、
最大遅延マージンを、フリップフロップのＳｅｔｕｐ時間や、クロック波形なまりや雑音、として、以下の式（１）を満たす必要がある。なお、Ｓｅｔｕｐ時間はフリップフロップでデータを正しくサンプルするためにタイミング信号（クロックの有効エッジ）の前にデータを確定しておかなければならない時間であり、Ｈｏｌｄ時間は、データを正しくサンプルするためにサンプルタイミング信号（クロックの有効エッジ）を与えたあともデータを保持しておかなければならない時間である。

最小遅延保障マージン＜Ｄ１−Ｄ２＋δ＜Ｔ−最大遅延マージン ・・・（１）

あるいは、最小遅延保障マージン、最大遅延マージンをともに０であるとした理想状態においては、
０＜Ｄ１−Ｄ２＋δ＜Ｔ ・・・（２）

これらの式により、仮に、信号伝播時間δとクロック周期Ｔの関係が、
δ＜Ｔ
であっても、クロック到着時間Ｄ１、Ｄ２の値によっては、半導体集積回路が正しく動作しない。クロック到着時間Ｄ１やＤ２は、半導体集積回路の製造時に配線の一部が想定よりも細くなったりする物理現象など、さまざまな要因によるばらつきによって、設計時には、正しく見積もることが難しい。

このため、δ＜Ｔを満たし、ある程度のＤ１−Ｄ２でも動作可能なように設計されている半導体集積回路であっても、製造後に、動作しない場合がある。

しかし、遅延ばらつき等によって発生した不良品は、製造後に、信号線やクロックに値を挿入することによって、Ｄ１−Ｄ２の値を小さく、あるいは大きくするなどして、良品化することが可能である。

例えばＤ１にλ１、Ｄ２にλ２の遅延を挿入し、λ１とλ２を適切な値に設定すれば、
Ｄ１−Ｄ２＞（Ｄ１＋λ１）−（Ｄ２＋λ２）、
Ｄ１−Ｄ２＜（Ｄ１＋λ１）−（Ｄ２＋λ２）
として、
（１）、（２）式における（Ｄ１−Ｄ２）の値を調整することが可能である。

Ｄ１、Ｄ２に挿入する遅延λ１、λ２の値の選択のため、従来、Ｄ１及び／又はＤ２の値を、直接又は間接的に測定することが必要とされていた。

これに対して、本実施例では、（１）式又は（２）式の関係を利用して、製造時ばらつき予測手段１０２でばらつきの予測を行う。簡単のため、（２）式を用いて説明するが、（１）式への拡張はマージン値を代入すればよく、容易である。

（２）式より、
−δ＜Ｄ１−Ｄ２＜Ｔ−δ ・・・（３）
となり、（３）式より、
Ｔ−δがＤ１とＤ２差分の上限、
−δが下限
であることがわかる。

すなわち、各フリップフロップ（ＦＦ）間の信号伝播時間δを設計データから計算すれば、ＦＦ２がばらつきにより動作しない場合には、（３）式を満たさないような、Ｄ１−Ｄ２の値が発生していることになる。

したがって、これを補正するように、（Ｄ１＋λ１）−（Ｄ２＋λ２）の、製造後に挿入される遅延λ１、λ２を決定すればよい。

ＦＦ２が動作するか否かは、図５に示すように、実速度論理動作検査手段１０４を用いて、動作クロック周期Ｔ上でのフリップフロップＦＦ２の動作検査を行えばよい。

すなわち、フリップフロップＦＦ１に値を設定し、フリップフロップＦＦ１からＦＦ２へクロック周期Ｔで信号を流し、その測定値（ＦＦ２の出力）を期待値と照合して、期待値と同じ値であれば、フリップフロップＦＦ２は動作、期待値と不一致であれば、フリップフロップＦＦ２は不動作である。

フリップフロップＦＦ２不動作の原因がばらつきであれば、条件式
−δ＞Ｄ１−Ｄ２＞Ｔ−δ ・・・（４）
が成立していることになる。

したがって、これを補正するためのλ１、λ２の選び方は、
−δ＜（Ｄ１＋λ１）−（Ｄ２＋λ２） ＜Ｔ−δ ・・・（５）
の条件式（不等式）を満たすように決定すればよい。

すなわち、すべての各ＦＦ対（ｉ）（すなわち、第１のフリップフロップＦＦ１（ｉ）と第２のフリップフロップＦＦ２（ｉ））の各対に対して、
−δ（１）＜（Ｄ１（１）＋λ１（１））−（Ｄ２（１）＋λ２（１））＜Ｔ−δ（１） ・・・（５−１）
−δ（ｉ）＜（Ｄ１（２）＋λ１（２））−（Ｄ２（２）＋λ２（２））＜Ｔ−δ（２） ・・・（５−２）
・・・・
−δ（ｉ）＜（Ｄ１（ｉ）＋λ１（ｉ））−（Ｄ２（ｉ）＋λ２（ｉ））＜Ｔ−δ（ｉ） ・・・（５−ｉ）
（但し、Ｄ１（ｉ）はＦＦ１（ｉ）のクロック到着時間、
λ１（ｉ）はＦＦ１（ｉ）のクロックパスに挿入される遅延、
Ｄ２（ｉ）はＦＦ２（ｉ）のクロック到着時間
λ２（ｉ）はＦＦ２（ｉ）のクロックパスに挿入される遅延、
δ（ｉ）はＦＦ１（ｉ）とＦＦ２（ｉ）のＦＦ対における伝搬遅延時間にマージン（遅延保証マージン）を加算と減算の少なくとも一方を行って求めた伝搬遅延時間、
Ｔは想定するクロック周期）
の連立不等式を満たすような、各λ１、２（ｉ）の値を求めればよい。

図６に示すように、製造後遅延挿入位置・値決定手段１０５は、フリップフロップＦＦ１、ＦＦ２に挿入する遅延（遅延製造後遅延挿入値）λ１、λ２を決定し、製造後遅延挿入手段１０６が遅延λ１、λ２を挿入する。

上記した例では、フリップフロップ間パスが１個の例であったが、実際には、複数のＦＦ間で同様の不等式が得られるので、この連立不等式を製造後遅延挿入位置・値決定手段１０５が解いて、各フリップフロップに挿入する遅延λｉの値を決定して、製造後の遅延の挿入位置と遅延量を決定する。

これにより、ばらつきに起因する不良品の良品化が遅延測定装置なしで、かつ１度の動作検査のみで可能であり、また、上記連立方程式の結果を利用すればばらつきの値も推測することができる。

本発明によれば、半導体集積回路に対して、製造時などに発生するばらつきを製造後に救済するためにクロック線や信号線の調整行う設計手法を実現するといった用途に適用できる。また、半導体集積回路に対して、製造時などに発生するばらつきを製造後に測定して、ばらつきの分布を調査するといった用途にも適用可能である。

なお、上記の特許文献１、２、非特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (18)

1. クロック信号で駆動される回路を備える半導体装置の、ばらつきに由来する不良を解析する半導体装置の解析方法であって、
   前記半導体装置の設計データ情報に含まれるタイミング情報を用いて前記半導体装置のばらつきを予測し、
   解析対象の前記半導体装置の動作状態を半導体検査装置を用いて検査し、
   前記ばらつきの予測結果と、前記半導体装置の動作状態の検査結果とに基づいて、前記半導体装置の不動作原因を解析する、ことを特徴とする半導体装置の解析方法。
2. 製造後に遅延を挿入することによってタイミング動作が調整可能とされる半導体装置を解析対象として、請求項１記載の半導体装置の解析方法により、不動作原因を解析し、
   前記半導体装置に対して、前記不動作原因の解析結果に基づいて、遅延の挿入位置と、挿入すべき遅延量とを決定し、
   前記半導体装置内の前記遅延挿入位置に、前記遅延量の遅延を挿入し、前記半導体装置を調整する、ことを特徴とする半導体装置の調整方法。
3. 前記半導体装置の動作状態を検査するにあたり、
   前記半導体装置の動作周波数を指定し、
   指定された動作周波数で前記半導体装置の動作状態の検査を行う、ことを特徴とする請求項２記載の半導体装置の調整方法。
4. 前記半導体装置の前記ばらつきを予測するにあたり、前記半導体装置内においてクロック信号が共通に供給されるフリップフロップ間のパスに関して、前記フリップフロップ間の伝播遅延を計算し、前記フリップフロップ間のマージンを前記伝播遅延に対して加算と減算の少なくとも一方を行って求めた伝播遅延を、所定のクロック動作周期から減算し、ばらつき予測値とする、ことを特徴とする請求項２又は３記載の半導体装置の調整方法。
5. 前記遅延挿入位置と遅延量を決定するにあたり、製造後の半導体装置の遅延挿入値と動作クロック周期と、設計時の遅延に関する、所定の条件式を満たす遅延を挿入する、ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置の調整方法。
6. クロック信号が共通に供給され、前記クロック信号に応答してデータをそれぞれサンプル出力する第１及び第２のフリップフロップを備え、前記第２のフリップフロップは前記第１のフリップフロップからの出力データを入力する前記半導体装置に関して、
   前記半導体装置の前記ばらつきを予測するにあたり、
   前記半導体装置の前記第１、第２のフリップフロップ間の信号伝播時間を、前記半導体装置の設計データから予め導出しておき、
   前記半導体装置の動作状態を検査するにあたり、
   前記半導体装置内の前記第１のフリップフロップのデータ入力に所定の値を設定し、前記第１及び第２のフリップフロップを所定のクロック周期で動作させ、前記第２のフリップフロップの出力データを期待値と照合することで、前記第２のフリップフロップの動作・不動作を判定し、
   前記遅延挿入位置と遅延量を決定するにあたり、
   前記第２のフリップフロップが、前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間のばらつきにより不動作の場合、
   前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間の差と、前記予め導出された前記第１、第２のフリップフロップ間の信号伝播時間と、前記クロック周期と、に関連して定義される所定の条件式を満たさないような、前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間の差が発生しているという判断のもと、
   前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間の差が、前記第１、第２のフリップフロップ間の前記信号伝播時間と前記クロック周期とに関連して、前記所定の条件式を満たすように、前記第１のフリップフロップへのクロック経路及び／又は前記第２のフリップフロップへのクロック経路へのクロック信号経路に、第１及び／又は第２の遅延を挿入し、
   前記第１及び／又は第２のフリップフロップへのクロック経路の製造時ばらつきを調整する、ことを特徴とする請求項２乃至５のいずれか１項に記載の半導体装置の調整方法。
7. 前記第１、第２のフリップフロップ間の予め導出された前記信号伝播時間をδ、
   クロック周期をＴ、
   前記第１のフリップフロップのクロック到達時間をＤ１、
   前記第２のフリップフロップのクロック到達時間をＤ２、
   とし、
   所定の第１、第２のマージンに対して、前記所定の条件式は、
   第１のマージン＜Ｄ１−Ｄ２＋δ＜Ｔ−第２のマージン
   （ただし、第１、第２のマージンの値が０の場合も含む）
   である、ことを特徴とする請求項６記載の半導体装置の調整方法。
8. 前記ばらつきを予測するにあたり、信号線で接続された前記第１、第２のフリップフロップ間の信号伝播時間を前記半導体装置の設計データに基き計算し、
   前記信号伝播時間に所定のマージンを加算し、
   前記半導体装置の動作クロック周期から、前記信号伝播時間に所定のマージンを加算した値を差し引いた値を、ばらつき予測値として記憶する、ことを特徴とする請求項７記載の半導体装置の調整方法。
9. 半導体装置内のクロックで駆動される回路に関して、クロック経路及び／又は信号経路の遅延測定を行うかわりに、クロック及び／又は信号の遅延のばらつきの予測値を予め導出し、
   前記半導体装置内のクロックで駆動される回路に関する動作試験の試験結果と、前記ばらつきの予測値とに基き、前記半導体装置内の遅延挿入箇所、挿入遅延量を特定する、
   ことを特徴とする半導体装置の調整方法。
10. クロック信号で駆動される回路を備えた半導体装置の設計データ情報に含まれるタイミング情報を用いて、前記半導体装置のばらつきを予測するばらつき予測手段と、
    前記ばらつき予測結果と、半導体装置の動作状態を検査する動作検査手段による前記半導体装置の動作状態の検査結果とに基づいて、前記半導体装置の不動作原因を解析する手段と、
    を備えている、ことを特徴とする半導体システム。
11. 前記半導体装置に対して、前記不動作原因の解析結果に基づいて、前記半導体装置内の信号及び／又はクロックへの遅延挿入位置と挿入遅延量とを決定する遅延挿入位置・値決定手段と、
    前記半導体装置内の遅延挿入位置に遅延を挿入する遅延挿入手段と、
    を備えている、ことを特徴とする請求項１０記載の半導体システム。
12. 前記動作検査手段において、動作周波数を指定する手段を含む、ことを特徴とする請求項１０記載の半導体システム。
13. 前記半導体装置が、前記半導体装置内に前記動作検査手段を備えたことを特徴とする請求項１０又は１２記載の半導体システム。
14. 前記ばらつき予測手段は、前記半導体装置内においてクロック信号が共通に供給されるフリップフロップ間のパスに関して、前記フリップフロップ間の伝播遅延を計算し、前記フリップフロップ間のマージンを、前記伝播遅延に対して、加算と減算の少なくとも一方を行って求めた伝播遅延を、所定のクロック動作周期から減算し、ばらつき予測値とする、ことを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体システム。
15. 前記遅延挿入位置・値決定手段は、製造後遅延挿入値と動作クロック周期と、設計時の遅延からなる、所定の条件式を満たす遅延を挿入する、ことを特徴とする請求項１０乃至１４のいずれか１項記載の半導体システム。
16. 前記半導体装置内においてクロック信号が共通に供給され、前記クロック信号に応答してデータをそれぞれサンプル出力する第１、第２のフリップフロップを備え、前記第２のフリップフロップは前記第１のフリップフロップからの出力データを入力する前記半導体装置に関して、
    前記ばらつき予測手段では、前記半導体装置の前記第１、第２のフリップフロップ間の信号伝播時間を、前記半導体装置の設計データから予め導出しておき、
    前記動作検査手段は、前記半導体装置内の前記第１のフリップフロップの入力に所定の値を設定し、前記第１及び第２のフリップフロップを所定のクロック周期で動作させ、前記第２のフリップフロップの出力を期待値と照合することで、前記第２のフリップフロップの動作・不動作を判定し、
    前記遅延挿入位置・値決定手段及び前記遅延挿入手段では、
    前記第２のフリップフロップが、前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間のばらつきにより不動作の場合、
    前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間の差と、前記予め導出された前記第１、第２のフリップフロップ間の信号伝播時間と、前記クロック周期と、に関連して定義される所定の条件式を満たさないような、前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間の差が発生しているという判断のもと、
    前記第１のフリップフロップのクロック到達時間と前記第２のフリップフロップのクロック到達時間の差が、前記第１、第２のフリップフロップ間の前記信号伝播時間と前記クロック周期とに関連して、前記所定の条件式を満たすように、前記第１のフリップフロップへのクロック経路及び／又は前記第２のフリップフロップへのクロック経路へのクロック信号経路に、第１及び／又は第２の遅延を挿入し、
    前記第１及び／又は第２のフリップフロップへのクロック経路の製造時ばらつきを調整する、ことを特徴とする請求項１０乃至１５のいずれか１項に記載の半導体システム。
17. 前記第１、第２のフリップフロップ間の予め導出された前記信号伝播時間をδ、
    クロック周期をＴ、
    前記第１のフリップフロップのクロック到達時間をＤ１、
    前記第２のフリップフロップのクロック到達時間をＤ２、
    とし、
    所定の第１、第２のマージンに対して、前記所定の条件式は、
    第１のマージン＜Ｄ１−Ｄ２＋δ＜Ｔ−第２のマージン
    （ただし、第１、第２のマージンの値が０の場合も含む）
    である、ことを特徴とする請求項１６記載の半導体システム。
18. 前記ばらつき予測手段は、信号線で接続された前記第１、第２のフリップフロップ間の信号伝播時間を前記半導体装置の設計データに基き計算し、
    前記信号伝播時間に所定のマージンを加算し、
    前記半導体装置の動作クロック周期から、前記信号伝播時間に所定のマージンを加算した値を差し引いた値を、ばらつき予測値として記憶する、ことを特徴とする請求項１６記載の半導体システム。

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