JPWO2009069496A1 - 半導体装置の解析方法及び調整方法と半導体システム - Google Patents
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Abstract
Description
本願は、先の日本特許出願2007−304900号(2007年11月26日出願)の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
前記半導体装置の設計データ情報に含まれるタイミング情報を用いて前記半導体装置のばらつきを予測し、解析対象の前記半導体装置の動作状態を半導体検査装置を用いて検査し、前記ばらつきの予測結果と、前記半導体装置の動作状態の検査結果とに基づいて、前記半導体装置の不動作原因を解析する、解析方法が提供される。
6 調整装置
7 デジタル信号観測装置
8 デジタルテスト信号発生装置
20 特定ブロック
30 クロック遅延回路
31a〜31c 遅延素子
32 セレクタ
40 遅延設定回路
43 セレクタ
51 遅延調整端子
100 半導体集積回路
101 半導体集積回路設計データ記憶手段
102 製造時ばらつき予測手段
103 ばらつき予測記憶手段
104 実速度論理動作検査手段
105 製造後遅延挿入位置・値決定手段
106 製造後遅延挿入手段
201 周波数指定手段
202 不動作FF情報
第1のマージン<D1−D2+δ<T−第2のマージン
(ただし、第1、第2のマージンの値が0の場合も含む)
である。
設計製造する半導体集積回路100と、
その設計データを格納する半導体集積回路設計データ記憶手段101と、
設計データから、製造時のばらつきを予測する製造時ばらつき予測手段102と、
製造時ばらつきの予測結果を格納するばらつき予測記憶手段103と、
LSIの実際の利用場面の周波数での半導体集積回路の動作検査を行う実速度論理動作検査手段104と、
製造後の遅延挿入箇所とその分量を決定する製造後遅延挿入位置・値決定手段105と、
実際に製造後に遅延を挿入する製造後遅延挿入手段106と、
を備えている。これら各手段は、それぞれ概略つぎのように動作する。
−δ(i)<(D1(i)+λ1(i))−(D2(i)+λ2(i))<T−δ(i)
(但し、D1(i)はFF1(i)のクロック到着時間、
λ1(i)はFF1(i)の信号パス又はクロックパスに挿入される遅延、
D2(i)はFF2(i)のクロック到着時間
λ2(i)はFF2(i)の信号パス又はクロックパスに挿入される遅延、
δ(i)はFF1(i)とFF2(i)のFF対における伝搬遅延時間にマージン(遅延保証マージン)を加算と減算の少なくとも一方を行って求めた伝搬遅延時間、
Tは想定するクロック周期)
を用いて、製造時にどの程度のばらつきが発生しており、タイミングを調整してばらつきを吸収するための製造後遅延手段の調整のための値を算出する。
・LSIテスタ、
・半導体集積回路100内で動作試験を行うBIST(Built In Self Test)、
・スキャン、
の少なくとも一つを利用したアットスピードテストであってもよい。
最小遅延保障マージンを、フリップフロップのHold時間やクロックの波形なまりや雑音とし、
最大遅延マージンを、フリップフロップのSetup時間や、クロック波形なまりや雑音、として、以下の式(1)を満たす必要がある。なお、Setup時間はフリップフロップでデータを正しくサンプルするためにタイミング信号(クロックの有効エッジ)の前にデータを確定しておかなければならない時間であり、Hold時間は、データを正しくサンプルするためにサンプルタイミング信号(クロックの有効エッジ)を与えたあともデータを保持しておかなければならない時間である。
0<D1−D2+δ<T ・・・(2)
δ<T
であっても、クロック到着時間D1、D2の値によっては、半導体集積回路が正しく動作しない。クロック到着時間D1やD2は、半導体集積回路の製造時に配線の一部が想定よりも細くなったりする物理現象など、さまざまな要因によるばらつきによって、設計時には、正しく見積もることが難しい。
D1−D2>(D1+λ1)−(D2+λ2)、
D1−D2<(D1+λ1)−(D2+λ2)
として、
(1)、(2)式における(D1−D2)の値を調整することが可能である。
−δ<D1−D2<T−δ ・・・(3)
となり、(3)式より、
T−δがD1とD2差分の上限、
−δが下限
であることがわかる。
−δ>D1−D2>T−δ ・・・(4)
が成立していることになる。
−δ<(D1+λ1)−(D2+λ2) <T−δ ・・・(5)
の条件式(不等式)を満たすように決定すればよい。
−δ(1)<(D1(1)+λ1(1))−(D2(1)+λ2(1))<T−δ(1) ・・・(5−1)
−δ(i)<(D1(2)+λ1(2))−(D2(2)+λ2(2))<T−δ(2) ・・・(5−2)
・・・・
−δ(i)<(D1(i)+λ1(i))−(D2(i)+λ2(i))<T−δ(i) ・・・(5−i)
(但し、D1(i)はFF1(i)のクロック到着時間、
λ1(i)はFF1(i)のクロックパスに挿入される遅延、
D2(i)はFF2(i)のクロック到着時間
λ2(i)はFF2(i)のクロックパスに挿入される遅延、
δ(i)はFF1(i)とFF2(i)のFF対における伝搬遅延時間にマージン(遅延保証マージン)を加算と減算の少なくとも一方を行って求めた伝搬遅延時間、
Tは想定するクロック周期)
の連立不等式を満たすような、各λ1、2(i)の値を求めればよい。
Claims (18)
- クロック信号で駆動される回路を備える半導体装置の、ばらつきに由来する不良を解析する半導体装置の解析方法であって、
前記半導体装置の設計データ情報に含まれるタイミング情報を用いて前記半導体装置のばらつきを予測し、
解析対象の前記半導体装置の動作状態を半導体検査装置を用いて検査し、
前記ばらつきの予測結果と、前記半導体装置の動作状態の検査結果とに基づいて、前記半導体装置の不動作原因を解析する、ことを特徴とする半導体装置の解析方法。 - 製造後に遅延を挿入することによってタイミング動作が調整可能とされる半導体装置を解析対象として、請求項1記載の半導体装置の解析方法により、不動作原因を解析し、
前記半導体装置に対して、前記不動作原因の解析結果に基づいて、遅延の挿入位置と、挿入すべき遅延量とを決定し、
前記半導体装置内の前記遅延挿入位置に、前記遅延量の遅延を挿入し、前記半導体装置を調整する、ことを特徴とする半導体装置の調整方法。 - 前記半導体装置の動作状態を検査するにあたり、
前記半導体装置の動作周波数を指定し、
指定された動作周波数で前記半導体装置の動作状態の検査を行う、ことを特徴とする請求項2記載の半導体装置の調整方法。 - 前記半導体装置の前記ばらつきを予測するにあたり、前記半導体装置内においてクロック信号が共通に供給されるフリップフロップ間のパスに関して、前記フリップフロップ間の伝播遅延を計算し、前記フリップフロップ間のマージンを前記伝播遅延に対して加算と減算の少なくとも一方を行って求めた伝播遅延を、所定のクロック動作周期から減算し、ばらつき予測値とする、ことを特徴とする請求項2又は3記載の半導体装置の調整方法。
- 前記遅延挿入位置と遅延量を決定するにあたり、製造後の半導体装置の遅延挿入値と動作クロック周期と、設計時の遅延に関する、所定の条件式を満たす遅延を挿入する、ことを特徴とする請求項2乃至4のいずれか1項に記載の半導体装置の調整方法。
- クロック信号が共通に供給され、前記クロック信号に応答してデータをそれぞれサンプル出力する第1及び第2のフリップフロップを備え、前記第2のフリップフロップは前記第1のフリップフロップからの出力データを入力する前記半導体装置に関して、
前記半導体装置の前記ばらつきを予測するにあたり、
前記半導体装置の前記第1、第2のフリップフロップ間の信号伝播時間を、前記半導体装置の設計データから予め導出しておき、
前記半導体装置の動作状態を検査するにあたり、
前記半導体装置内の前記第1のフリップフロップのデータ入力に所定の値を設定し、前記第1及び第2のフリップフロップを所定のクロック周期で動作させ、前記第2のフリップフロップの出力データを期待値と照合することで、前記第2のフリップフロップの動作・不動作を判定し、
前記遅延挿入位置と遅延量を決定するにあたり、
前記第2のフリップフロップが、前記第1のフリップフロップのクロック到達時間と前記第2のフリップフロップのクロック到達時間のばらつきにより不動作の場合、
前記第1のフリップフロップのクロック到達時間と前記第2のフリップフロップのクロック到達時間の差と、前記予め導出された前記第1、第2のフリップフロップ間の信号伝播時間と、前記クロック周期と、に関連して定義される所定の条件式を満たさないような、前記第1のフリップフロップのクロック到達時間と前記第2のフリップフロップのクロック到達時間の差が発生しているという判断のもと、
前記第1のフリップフロップのクロック到達時間と前記第2のフリップフロップのクロック到達時間の差が、前記第1、第2のフリップフロップ間の前記信号伝播時間と前記クロック周期とに関連して、前記所定の条件式を満たすように、前記第1のフリップフロップへのクロック経路及び/又は前記第2のフリップフロップへのクロック経路へのクロック信号経路に、第1及び/又は第2の遅延を挿入し、
前記第1及び/又は第2のフリップフロップへのクロック経路の製造時ばらつきを調整する、ことを特徴とする請求項2乃至5のいずれか1項に記載の半導体装置の調整方法。 - 前記第1、第2のフリップフロップ間の予め導出された前記信号伝播時間をδ、
クロック周期をT、
前記第1のフリップフロップのクロック到達時間をD1、
前記第2のフリップフロップのクロック到達時間をD2、
とし、
所定の第1、第2のマージンに対して、前記所定の条件式は、
第1のマージン<D1−D2+δ<T−第2のマージン
(ただし、第1、第2のマージンの値が0の場合も含む)
である、ことを特徴とする請求項6記載の半導体装置の調整方法。 - 前記ばらつきを予測するにあたり、信号線で接続された前記第1、第2のフリップフロップ間の信号伝播時間を前記半導体装置の設計データに基き計算し、
前記信号伝播時間に所定のマージンを加算し、
前記半導体装置の動作クロック周期から、前記信号伝播時間に所定のマージンを加算した値を差し引いた値を、ばらつき予測値として記憶する、ことを特徴とする請求項7記載の半導体装置の調整方法。 - 半導体装置内のクロックで駆動される回路に関して、クロック経路及び/又は信号経路の遅延測定を行うかわりに、クロック及び/又は信号の遅延のばらつきの予測値を予め導出し、
前記半導体装置内のクロックで駆動される回路に関する動作試験の試験結果と、前記ばらつきの予測値とに基き、前記半導体装置内の遅延挿入箇所、挿入遅延量を特定する、
ことを特徴とする半導体装置の調整方法。 - クロック信号で駆動される回路を備えた半導体装置の設計データ情報に含まれるタイミング情報を用いて、前記半導体装置のばらつきを予測するばらつき予測手段と、
前記ばらつき予測結果と、半導体装置の動作状態を検査する動作検査手段による前記半導体装置の動作状態の検査結果とに基づいて、前記半導体装置の不動作原因を解析する手段と、
を備えている、ことを特徴とする半導体システム。 - 前記半導体装置に対して、前記不動作原因の解析結果に基づいて、前記半導体装置内の信号及び/又はクロックへの遅延挿入位置と挿入遅延量とを決定する遅延挿入位置・値決定手段と、
前記半導体装置内の遅延挿入位置に遅延を挿入する遅延挿入手段と、
を備えている、ことを特徴とする請求項10記載の半導体システム。 - 前記動作検査手段において、動作周波数を指定する手段を含む、ことを特徴とする請求項10記載の半導体システム。
- 前記半導体装置が、前記半導体装置内に前記動作検査手段を備えたことを特徴とする請求項10又は12記載の半導体システム。
- 前記ばらつき予測手段は、前記半導体装置内においてクロック信号が共通に供給されるフリップフロップ間のパスに関して、前記フリップフロップ間の伝播遅延を計算し、前記フリップフロップ間のマージンを、前記伝播遅延に対して、加算と減算の少なくとも一方を行って求めた伝播遅延を、所定のクロック動作周期から減算し、ばらつき予測値とする、ことを特徴とする請求項10乃至13のいずれか1項に記載の半導体システム。
- 前記遅延挿入位置・値決定手段は、製造後遅延挿入値と動作クロック周期と、設計時の遅延からなる、所定の条件式を満たす遅延を挿入する、ことを特徴とする請求項10乃至14のいずれか1項記載の半導体システム。
- 前記半導体装置内においてクロック信号が共通に供給され、前記クロック信号に応答してデータをそれぞれサンプル出力する第1、第2のフリップフロップを備え、前記第2のフリップフロップは前記第1のフリップフロップからの出力データを入力する前記半導体装置に関して、
前記ばらつき予測手段では、前記半導体装置の前記第1、第2のフリップフロップ間の信号伝播時間を、前記半導体装置の設計データから予め導出しておき、
前記動作検査手段は、前記半導体装置内の前記第1のフリップフロップの入力に所定の値を設定し、前記第1及び第2のフリップフロップを所定のクロック周期で動作させ、前記第2のフリップフロップの出力を期待値と照合することで、前記第2のフリップフロップの動作・不動作を判定し、
前記遅延挿入位置・値決定手段及び前記遅延挿入手段では、
前記第2のフリップフロップが、前記第1のフリップフロップのクロック到達時間と前記第2のフリップフロップのクロック到達時間のばらつきにより不動作の場合、
前記第1のフリップフロップのクロック到達時間と前記第2のフリップフロップのクロック到達時間の差と、前記予め導出された前記第1、第2のフリップフロップ間の信号伝播時間と、前記クロック周期と、に関連して定義される所定の条件式を満たさないような、前記第1のフリップフロップのクロック到達時間と前記第2のフリップフロップのクロック到達時間の差が発生しているという判断のもと、
前記第1のフリップフロップのクロック到達時間と前記第2のフリップフロップのクロック到達時間の差が、前記第1、第2のフリップフロップ間の前記信号伝播時間と前記クロック周期とに関連して、前記所定の条件式を満たすように、前記第1のフリップフロップへのクロック経路及び/又は前記第2のフリップフロップへのクロック経路へのクロック信号経路に、第1及び/又は第2の遅延を挿入し、
前記第1及び/又は第2のフリップフロップへのクロック経路の製造時ばらつきを調整する、ことを特徴とする請求項10乃至15のいずれか1項に記載の半導体システム。 - 前記第1、第2のフリップフロップ間の予め導出された前記信号伝播時間をδ、
クロック周期をT、
前記第1のフリップフロップのクロック到達時間をD1、
前記第2のフリップフロップのクロック到達時間をD2、
とし、
所定の第1、第2のマージンに対して、前記所定の条件式は、
第1のマージン<D1−D2+δ<T−第2のマージン
(ただし、第1、第2のマージンの値が0の場合も含む)
である、ことを特徴とする請求項16記載の半導体システム。 - 前記ばらつき予測手段は、信号線で接続された前記第1、第2のフリップフロップ間の信号伝播時間を前記半導体装置の設計データに基き計算し、
前記信号伝播時間に所定のマージンを加算し、
前記半導体装置の動作クロック周期から、前記信号伝播時間に所定のマージンを加算した値を差し引いた値を、ばらつき予測値として記憶する、ことを特徴とする請求項16記載の半導体システム。
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