JP4977045B2 - 半導体集積回路及び半導体装置 - Google Patents
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Description
図6は従来例の半導体集積回路のブロック図を示している。
図1は本発明の第1の実施形態の半導体集積回路のブロック図を示している。
図1において、半導体集積回路10は、データが入力する外部入力端子11と、入力バッファ12と、ディレー13と、2入力のマルチプレクサ14と、フリップフロップで構成される初段レジスタ回路15と、テスト用選択信号入力端子16と、選択信号生成用の2入力オアゲート17と、クロック信号入力端子18と、リセット信号入力端子19と、ロジック回路20,21と、2入力のマルチプレクサ22,24と、フリップフロップで構成されるレジスタ回路23,25と、ロジック回路26と、フリップフロップで構成されるレジスタ回路27と、出力バッファ28と、データが出力する外部出力端子29と、テスト出力の専用出力端子31とを備えている。
図3は本発明の第2の実施形態の半導体集積回路のブロック図を示している。
図3において、半導体集積回路10Aは、図1における初段レジスタ回路15の前段に配置したマルチプレクサ14を削除しかつオアゲート17を無くし、デジタル回路30の最終段のレジスタ回路27と出力バッファ28との間に2入力のマルチプレクサ32を配設し、初段レジスタ回路15の出力と最終段のレジスタ回路27の出力とのいずれか一方をマルチプレクサ32にて選択して出力バッファ28に供給する構成としたものである。これにより、外部出力端子29をテスト用データの出力端子と兼用することができる。その他の構成は、図1と同様である。
図4の半導体集積回路10Bは、図3の構成とはマルチプレクサ32の挿入位置が最終段のレジスタ回路27の前後と違うのみである。すなわち、図4では、デジタル回路30のロジック回路26と最終段のレジスタ回路27との間にマルチプレクサ32を配設する構成としている。
第2の実施形態によれば、入力バッファ12から初段のレジスタ回路15にてデータを容易に取り込んだ後、ロジック回路26を通過することなく直接的に、初段レジスタ回路15の出力を観測できるので、初段レジスタ回路15からデータを出力バッファ28に遷移させるまでのパターン作成が不要となる。
図5は本発明の第3の実施形態の半導体装置のブロック図を示している。本実施形態に示す半導体装置40は、入力データを入力可能な複数の外部入力端子41,45,49と、複数の入力バッファ42,46,50と、複数のディレー43,47,51と、複数の初段レジスタ回路44,48,52,53と、これらの初段レジスタ回路に接続したデジタル回路34と、複数の初段レジスタ回路44,48,52,53のうち動作しているいずれか1つの初段レジスタ回路の出力のみをテスト用出力としてマルチプレクサ61の一方の入力端子Aに供給するための複数の排他的論理和回路(EXOR)58〜60で構成される組み合わせ論理回路35と、クロック信号入力端子54と、リセット信号入力端子55と、EXOR60からのテスト用出力を入力する入力端子Aとデジタル回路34内のレジスタ回路57の出力を入力する入力端子Bとテスト用選択信号の入力端子Sと出力端子Zを備え、入力端子A又はBのいずれか一方の入力を選択して出力端子Zに出力するマルチプレクサ61と、テスト用選択信号入力端子62と、出力バッファ63と、出力データが出力される外部出力端子64と、を備えている。
11…外部入力端子
15,44,48,52,53…初段レジスタ回路
20,21,26…ロジック回路
27…最終段のレジスタ回路
29…外部出力端子
30…デジタル回路
31…テスト出力専用出力端子
40…半導体装置
Claims (5)
- 供給されるデータを論理演算するロジック回路と該ロジック回路の論理出力を一時保持するレジスタ回路とを備えて構成されるデジタル回路と、
前記デジタル回路の前段に設けられて、前記レジスタ回路のテスト用としての機能と外部入力端子から入力される入力データを前記デジタル回路に導入するインタフェースとしての機能を有する初段レジスタ回路であって、前記外部入力端子からの入力データをクロック信号のエッジに同期して取り込み、システム動作時はその取り込んだデータを前記デジタル回路に供給し、テスト時はその取り込んだデータを専用出力端子又は前記デジタル回路をバイパスする径路で該デジタル回路の外部出力端子へ出力する初段レジスタ回路と、
を具備したことを特徴とする半導体集積回路。 - システム動作時とテスト時とで、前記デジタル回路の出力と前記初段レジスタ回路の出力とを切り替えて出力することが可能な選択回路を具備したことを特徴とする請求項1に記載の半導体集積回路。
- 前記テストは、前記レジスタ回路のセットアップタイム及びホールドタイムを測定するためのものであることを特徴とする請求項1又は2に記載の半導体集積回路。
- 請求項1乃至3のいずれか1つに記載の半導体集積回路を複数用意し、
用意された複数の半導体集積回路における複数の初段レジスタ回路の出力ラインが入力ラインとして接続され、前記複数の初段レジスタ回路のうち動作中の1つの初段レジスタ回路の出力のみを選択的に出力可能とする組み合わせ論理回路を備え、
前記動作中の1つの初段レジスタ回路からの出力のみを1つの出力端子から出力することにより、
前記複数の半導体集積回路それぞれの初段レジスタ回路ごとにその出力を観測可能としたことを特徴とする半導体装置。 - 前記組み合わせ論理回路は、複数の排他的論理和回路を組み合わせて構成されることを特徴とする請求項4に記載の半導体装置。
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