JP3165131B2 - 半導体集積回路のテスト方法及びテスト回路 - Google Patents
半導体集積回路のテスト方法及びテスト回路Info
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Description
おいて、入力ピンあるいは入出力ピンに係るセットアッ
プ時間とホールド時間が所定値を満足するか否かをテス
トするテスト方法及びテスト回路に関するものである。
て、入力ピンに与えられたデータは、クロックの立ち上
がりあるいは立ち下がりに同期してメモリ内部へ取り込
まれる。図5に示すように、入力ピンDiの入力回路
(入力バッファ)1の後には、スイッチ回路とラッチ回
路との組み合わせで構成されるレジスタ回路2が設けら
れている。
ピンに入力されるクロック信号Cにより制御される。つ
まり、レジスタ回路2は、クロック信号Cが例えば
「L」レベルの場合、入力ピンDiに与えられたデータ
を入力回路1を介して取り込み、逆にクロック信号Cが
「H」レベルの場合、入力ピンDiからのデータ取り込
みを行わずに、「L」レベルのときに取り込んだデータ
を保持するよう動作する。レジスタ回路2以降の内部回
路は、レジスタ回路2の出力により動作を制御されるこ
ととなる。
時間とホールド時間のタイミングを示す図である。メモ
リ製品では、外部から入力ピンDiに与えられたデータ
をレジスタ回路2へ取り込むのに必要な時間として、ク
ロック信号の立ち上がり以前に入力ピンDiに与えるデ
ータを安定させていなければならない時間であるセット
アップ時間(以降、TSETUPと称する)、及びクロ
ック信号の立ち上がり以後にデータを安定させていなけ
ればならない時間であるホールド時間(以降、THOL
Dと称する)の各最低値がカタログ上で規定されてい
る。
期間中にQのデータをレジスタ回路2に取り込めるよう
に内部回路のタイミング調整を行う必要がある。また、
ユーザーは、クロック信号の立ち上がりに同期して各入
力データを少なくともTSETUP,THOLDの時間
だけ安定させつつ入力することとなる。
Dのカタログ規格を満足するか否かを判断するために、
TSETUP,THOLDの時間だけ安定させた入力デ
ータをメモリに与えて、合格/不合格判定を行う。その
判定は、通常メモリ製品においては、メモリセルへの読
み書き結果であるI/Oピンの出力結果(以降、ファン
クション結果と称する)に基づいて行われる。ファンク
ション結果から各入力データのレジスタ回路への取り込
み状態を判断するには、通常のデバイス選別で使用して
いる単純なセルチェック用の測定パターンでは判断でき
ない。
は、被測定ピンに対して「L」レベルあるいは「H」レ
ベルの入力データを外部から与える。レジスタ回路2の
取り込み状態として実際に起こり得る可能性のある状態
を表1に示す。
「L」レベルのデータを入力する場合には、入力データ
と逆の「H」レベルのデータでレジスタ回路2を予め初
期化しておくものとする。外部から「H」レベルのデー
タを入力する場合についても同様である。
ルの取り込みが不良の場合、外部から入力ピンDiに対
して「L」レベルのデータを入力しても、レジスタ回路
2の保持データは初期化時の「H」レベルのままであ
る。同様に、表1の(ロ)のように「H」レベルの取り
込みが不良の場合、入力ピンDiに対して「H」レベル
のデータを入力しても、レジスタ回路2の保持データは
初期時の「L」レベルのままである。
正常に動作しているように見えても、実際のメモリ内部
の動作は不良である場合が生じる。したがって、各被測
定ピンの初段のレジスタ回路2に起こり得る状態として
表1の(イ)〜(ニ)の全ての場合を考慮して、測定パ
ターンを作成する必要がある。つまり、ファンクション
結果からレジスタ回路2の取り込み状態を判断する際、
表1の(イ)〜(ハ)の場合は全て不合格となり、表1
の(ニ)の場合のみ合格となるような測定パターンを作
成する必要がある。
果からTSETUP,THOLDの合格/不合格判断を
行うテスト方法、特にメモリ製品の評価・選別で使用さ
れている各機能ピンのテスト方法を説明する。なお、本
テスト方法を実施する前に、あらかじめメモリセルのチ
ェックと、TSETUP,THOLDを十分に与えたタ
イミング(以降、ルーズタイミングと称する)での動作
確認は、行われていると仮定する。また、以下の説明に
おいて、単にTSETUP,THOLDと記述している
場合には、カタログ上で規定されている最低値に動作マ
ージンを加えた時間とする。
して、TSETUP,THOLDのテスト方法および注
意事項を述べる。まず、最初にアドレスピンのテスト方
法について説明する。クロックピンCLKからのクロッ
ク信号の遅延時間及びアドレスピンからレジスタ回路2
までの遅延時間は各アドレスピンにおいてそれぞれ異な
るため、下記で述べる〜の処理が終了した後、次の
アドレスピンに対して〜の処理を行うというように
アドレスピンに対する測定は1ピンずつ行う。このと
き、被測定ピン以外のアドレスピンは「L」あるいは
「H」に固定しておく。また、被測定ピン以外の入力ピ
ンに対してはルーズタイミングでデータを入力する。
えたルーズタイミングで「L」レベルを被測定ピンに入
力し、これによって選択されるアドレスに対して書き込
みを行う。 .被測定ピンにルーズタイミングで「H」レベルを入
力し、これによって選択されるアドレスに対しての処
理と異なる値を書き込む。 .TSETUP,THOLDを与えた状態で「L」レ
ベルを被測定ピンに入力し、これによって選択されるア
ドレスに対しての処理での書き込みデータを期待値と
して読み出しを行う。 .TSETUP,THOLDを与えた状態で「H」レ
ベルを被測定ピンに入力し、これによって選択されるア
ドレスに対しての処理での書き込みデータを期待値と
して読み出しを行う。
意事項について述べる。〜の全ての処理をTSET
UP,THOLDを与えた状態で行うと、被測定ピンに
表1の(ハ)の症状が発生しているとき、合格となって
しまうため、,の処理(書き込み)あるいは,
の処理(読み出し)のいずれか一方をルーズタイミング
で行う必要がある。
で行う場合は、書き込み時のレジスタ回路2の取り込み
が表1(イ),(ロ)の状態となったとき、実際のデバ
イス内部では非選択であるにも関わらず、セルが書き込
み期待値データをあらかじめ保持している場合には合格
となってしまう。このため、,の処理をルーズタイ
ミングで行う場合は、,においてTSETUP,T
HOLDを与えた書き込みを行う前に、,で選択さ
れるアドレスにルーズタイミングで,の処理と逆の
データを与えて初期化しておく動作が必要となる。
OLDのチェックに対して、レジスタ回路2を逆のデー
タに初期化する意味も兼ねる。の処理は、で行うT
SETUP,THOLDのチェックに対して、レジスタ
回路2を逆のデータに初期化する意味も兼ねる。
定する場合を説明したが、複数のアドレスを同時に測定
する場合はTSETUP,THOLDを与えることによ
り誤って選択される可能性のあるアドレスが被測定アド
レスピンの本数の2乗存在することとなり、それら全て
のセルのデータを初期化する必要が生じるため、実際は
測定時間が長くなり優位性はない。
定時間の見積りについて述べる。仮に、15本のアドレ
スピン(32K×36I/O)を有するメモリと仮定す
ると、上記〜の処理を15回繰り返す必要がある。
また、外部クロック同期式メモリにおいては、バースト
動作が主流であるため、1つの読み書き動作(1バース
トサイクル)に5クロックサイクルを要すると仮定する
と、4×5×15=300クロックサイクルが必要とな
る。
方法について説明する。DINピンについては、異なる
アドレスに異なるデータを書き込み、両データ共に正常
に書き込まれたか否かを読み出しを行うことで確認す
る。このテストは、全DINピン同時に実施可能であ
る。この場合も、被測定ピン以外の入力ピンに対しては
ルーズタイミングでデータを入力する。
えたルーズタイミングで「H」レベルを被測定ピンに入
力し、所定のアドレスへのデータ書き込みを行う。 .TSETUP,THOLDを与えた状態で「L」レ
ベルを被測定ピンに入力し、の処理と同じアドレスへ
のデータ書き込みを行う。 .TSETUP,THOLDを与えた状態で「H」レ
ベルを被測定ピンに入力し、の処理と異なるアドレス
へのデータ書き込みを行う。 .の処理で書き込んだアドレスから「L」データの
読み出しを行う。 .の処理で書き込んだアドレスから「H」データの
読み出しを行う。
事項について述べる。の処理は、で行うTSETU
P,THOLDのチェックに対して、レジスタ回路2を
逆のデータに初期化する意味をもつ。の処理は、で
行うTSETUP,THOLDのチェックに対して、レ
ジスタ回路2を逆のデータに初期化する意味も兼ねる。
時間の見積りについて述べる。DINピンのテストにつ
いては、〜の処理を1回行えばよい。また、1つの
読み書き動作(1バーストサイクル)に5クロックサイ
クルを要すると仮定すると、5×5=25クロックサイ
クルが必要となる。
スト方法について説明する。チップイネーブルピンに、
「H」レベルあるいは「L」レベルを入力することによ
り、メモリは、非選択状態(スタンバイ状態)あるいは
選択状態となる。メモリが選択状態になるか否かの確認
(ここでは、チップイネーブルピンに「L」レベルを入
力すると、メモリが選択状態になると仮定する)は、上
記アドレスピンあるいはDINピンのテストのとき同時
にチップイネーブルピンにもTSETUP,THOLD
を与えたタイミングで測定を行うことが可能である。
するメモリ製品においては、少なくとも1本のチップイ
ネーブルピンに「H」レベルが入力されると、デバイス
自体は非選択状態となるため、他のチップイネーブルピ
ンをマスクした結果となる。このため1ピンずつの測定
が必要となる。よって、ここではメモリが非選択状態に
なるか否かを、非選択状態で誤書き込みが起こらないか
否かを確認する方法で行う。
次のチップイネーブルピンに対して〜の処理を行う
というようにチップイネーブルピンに対する測定は1ピ
ンずつ行う。このとき、被測定ピン以外のチップイネー
ブルピンに対しては選択状態にするための値(ここでは
「L」)をルーズタイミングで入力しておく。
えたルーズタイミングで「L」レベルを被測定ピンに入
力し、所定のアドレスへのデータ書き込みを行う。 .TSETUP,THOLDを与えた状態で「H」レ
ベルを被測定ピンに入力し、の処理と同じアドレスへ
の処理と異なる値を書き込む。 .,の処理で書き込んだアドレスからの処理で
書き込んだデータを期待値として読み出しを行う。
場合の注意事項について述べる。の処理は、で行う
TSETUP,THOLDのチェックに対して、レジス
タ回路2を逆のデータに初期化する意味も兼ねる。の
処理は、非選択状態であるため、チップイネーブルピン
に「H」が正常に取り込まれた場合は書き込みは起こら
ない。
場合の測定時間の見積りについて述べる。仮に、3本の
チップイネーブルを有するメモリと仮定すると、〜
の処理を3回行えばよい。また、1つの読み書き動作
(1バーストサイクル)に5クロックサイクルを要する
と仮定すると、3×3×5=45クロックサイクルが必
要となる。以上のように、従来のテスト方法では、アド
レスピン、DINピン、チップイネーブルピンのみのテ
ストを行うにしても、300+25+45=370クロ
ックサイクルが必要となる。
SETUP,THOLDのテスト方法では、測定パター
ンが複雑になるため、テストプログラムの作成者が回路
動作を熟知していないと、最も厳しい測定条件に設定し
たはずの測定パターンが想定通りの条件にならないとい
う問題点があった。また、測定時間が長いという問題点
があった。本発明は、上記課題を解決するためになされ
たもので、テスト方法の簡易化と測定時間の短縮化を実
現することができるテスト方法及びテスト回路を提供す
ることを目的とする。
のテスト方法は、テスト時に、被測定ピンの後に設けら
れた初段のレジスタ回路の出力と判定用ピンとを一方の
接点が前記レジスタ回路の出力に接続され他方の接点が
前記判定用ピンに接続されたスイッチ回路を介して接続
して、被測定ピンに所定値の時間だけ安定させた入力デ
ータを与え、レジスタ回路に入力データが取り込まれて
いるか否かを判定用ピンの出力で確認するようにしたも
のである。
路は、一方の接点が被測定ピンの後に設けられた初段の
レジスタ回路の出力に接続され、他方の接点が判定用ピ
ンに接続されたスイッチ回路を被測定ピン毎に備えてい
る。そして、テスト時に、スイッチ回路の制御入力にテ
ストモード信号を入力して接点を閉成し、被測定ピンに
所定値の時間だけ安定させた入力データを与え、レジス
タ回路に入力データが取り込まれているか否かを判定用
ピンの出力で確認する。また、本発明の半導体集積回路
のテスト回路は、被測定ピン毎に設けられ、一方の接点
が被測定ピンの後に設けられた初段のレジスタ回路の出
力に接続されたスイッチ回路と、各スイッチ回路の他方
の接点を入力とし、複数のスイッチ回路のうちの何れか
を選択して判定用ピンに接続する出力選択回路とを備え
ている。そして、テスト時に、スイッチ回路の制御入力
にテストモード信号を入力して接点を閉成すると共に、
出力選択回路の制御入力に選択信号を入力して1つの被
測定ピンに対応するスイッチ回路を選択し、この被測定
ピンに所定値の時間だけ安定させた入力データを与え、
レジスタ回路に入力データが取り込まれているか否かを
判定用ピンの出力で確認する。
の実施の形態について図面を参照して詳細に説明する。
本発明は、以下のような考え方の基にTSETUP,T
HOLDのテストを行うものである。つまり、デバイス
の実際の回路動作から考えると、各ピンのTSETU
P,THOLDの実力は、そのピンに入力されたデータ
が入力回路以降にある初段のレジスタ回路へ取り込める
か否かで決まるだけであり、そのレジスタ回路以降の回
路動作は特に関係ない。すなわち、各ピンの「H」レベ
ルあるいは「L」レベルの入力データが初段のレジスタ
回路に取り込まれているかどうかさえ分かれば、デバイ
スに対する読み書きの試験を行うことなく、簡単にTS
ETUP,THOLDの実力の判断が可能である。
ストを行うとき、初段のレジスタ回路の保持データを外
部へ出力し、かつそのデータにてTSETUP,THO
LDの合格/不合格判定を行うことを特徴とする。
テスト回路のブロック図である。本実施の形態では、被
測定ピンDiの入力回路(入力バッファ)1−1の後に
設けられた、初段のレジスタ回路2−1の出力部にスイ
ッチ回路3を設ける。そして、スイッチ回路3の一方の
接点をレジスタ回路2−1の出力に接続し、もう一方の
接点を判定用ピンDoに接続する。
UP,THOLDのテストであることを示すテストモー
ド信号TSTが入力される。また、レジスタ回路2−
1,2−2は、図5の場合と同様に、外部から図示しな
いクロックピンに入力されるクロック信号Cで制御され
る。
iのテストを実施しない場合、すなわちテストモード信
号TSTを入力しない場合には、スイッチ回路3がオフ
状態となり、レジスタ回路2−1の出力と判定用ピンD
oの接続が遮断されている。これに対して、被測定ピン
Diのテストを実施する場合には、テストモード信号T
STを入力する。これにより、スイッチ回路3がオン状
態となり、レジスタ回路2−1の出力と判定用ピンDo
とがスイッチ回路3を介して接続され、レジスタ回路2
−1の出力が判定用ピンDoに出力される。
同期してTSETUP,THOLDの時間だけ安定させ
た「L」レベルあるいは「H」レベルの入力データを被
測定ピンDiに入力して、この入力データがレジスタ回
路2−1に取り込まれているか否かを判定用ピンDoの
出力で確認することにより、TSETUP,THOLD
の合格/不合格判定を行うことができる。この判定は、
直流レベルで行えばよく、出力回路を特に追加する必要
はない。
力する際に与えたTSETUP,THOLDは、カタロ
グ上で規定されている最低値に動作マージンを加えた時
間である。
ン、被測定ピンDiを使用することはできない。しか
し、それ以外のピンでは、測定時にそのピンがハイイン
ピーダンス状態であれば、判定用ピンDoとして使用す
ることができる。ただし、I/Oピンを判定用ピンDo
として使用する場合には、内部回路からのデータ出力を
ハイインピーダンス状態にする必要がある。
回路をメモリに適用した場合の例について説明する。図
2は、本発明の第2の実施の形態となるテスト回路のブ
ロック図である。図2に示すメモリでは、各アドレスピ
ンA1〜Anの入力回路1a−1〜1a−nの後にレジ
スタ回路2a−1〜2a−nが設けられている。また、
各I/OピンIO1〜IOmの入力回路1i−1〜1i
−mの後にレジスタ回路2i−1〜2i−mが設けられ
ている。さらに、各I/OピンIO1〜IOmには、出
力回路(出力バッファ)4i−1〜4i−mが設けられ
ている。
はデコーダー回路9と接続される。このデコーダー回路
9は、セルアレイ回路10の各行のメモリセル毎に設け
られたワード線と接続されている。そして、デコーダー
回路9は、レジスタ回路2a−1〜2a−nから入力さ
れるアドレスの値に基づいて、複数のワード線のうちの
1本を選択する。
セルアレイ回路10の各列のメモリセル毎に設けられた
ビット線と接続されている。セルアレイ回路10に対し
て書き込みを行うとき、ライトアンプ・センスアンプ回
路11は、レジスタ回路2i−1〜2i−mの出力をビ
ット線に接続し、セルアレイ回路10のメモリセルに対
してデータを書き込む。また、セルアレイ回路10から
の読み出しを行うとき、ライトアンプ・センスアンプ回
路11は、ビット線の出力を増幅して出力回路4i−1
〜4i−mに出力する。
おいて、各レジスタ回路2a−1〜2a−n,2i−1
〜2i−mの出力部にスイッチ回路3a−1〜3a−
n,3i−1〜3i−mをそれぞれ設けている。そし
て、各スイッチ回路3a−1〜3a−n,3i−1〜3
i−mの一方の接点を対応するレジスタ回路2a−1〜
2a−n,2i−1〜2i−mの出力に接続し、もう一
方の接点を隣接するピンに接続する。
時に「H」レベルのテストモード信号TSTを出力する
エントリー回路5を設ける。このテストモード信号TS
TはAND回路6,7の一方の入力端子に入力される。
また、本実施の形態では、被測定ピン全体を交互にA
群,B群の2つに分ける(図2の例では、アドレスピン
A1,A3,An、I/OピンIO2がA群、アドレス
ピンA2、I/OピンIO1がB群)。
入力される切替信号SELは、AND回路6の他方の入
力端子に入力されると共に、インバータ8を介してAN
D回路7の他方の入力端子に入力される。
号TSTAは、A群の被測定ピンに対応するスイッチ回
路3a−1,3a−n,3i−m・・・の各制御入力に
与えられ、AND回路7の出力であるテストモード信号
TSTBは、B群の被測定ピンに対応するスイッチ回路
3a−2,3a−(n−1),3i−1・・・の各制御
入力に与えられる。スイッチ回路3a−1〜3a−n,
3i−1〜3i−mは、テストモード信号TSTA,T
STBが「H」レベルであるとき、接点を閉じてオン状
態となる。
いて説明する。図3は、図2のテスト回路の動作を説明
するためのタイミングチャート図である。TSETU
P,THOLDのテストを実施しない通常動作時、エン
トリー用ピンEにはTSETUP,THOLDのテスト
であることを示す信号が入力されない。したがって、エ
ントリー回路5の出力であるテストモード信号TSTが
「L」レベルとなり、AND回路6,7の出力であるテ
ストモード信号TSTA,TSTBが共に「L」レベル
となる。これにより、各スイッチ回路3a−1〜3a−
n,3i−1〜3i−mは、全てオフ状態となる。
を実施するとき、エントリー用ピンEにはTSETU
P,THOLDのテストであることを示す信号が入力さ
れる。これにより、テストモード信号TSTが「H」レ
ベルとなる。
定用ピンとなるように、外部からA群/B群切替ピンS
に「H」レベルの切替信号SELを入力すると、AND
回路6の出力であるテストモード信号TSTAが「H」
レベルとなり、A群のピンに対応するスイッチ回路がオ
ン状態となる。また、AND回路7の出力であるテスト
モード信号TSTBは「L」レベルとなるので、B群の
ピンに対応するスイッチ回路がオフ状態となる。
A群のピンに、クロック信号Cの立ち上がりに同期して
TSETUP,THOLDの時間だけ安定させた「L」
レベルのデータを入力する(時刻T1)。この「L」レ
ベルのデータが被測定ピンに対応する各レジスタ回路に
正常に取り込まれたとすると、これらレジスタ回路の出
力はA群ピンのスイッチ回路を介して隣接するB群の判
定用ピンに出力される。
出力を期待値として、B群の判定用ピンの出力を確認す
る(図3(d))。また、図3(e)に示すように、こ
のテスト期間中は、B群の判定用ピンの入力をハイ・イ
ンピーダンス状態とし(つまり、出力回路を不活性状態
とする)、スイッチ回路を介して判定用ピンに入力され
るデータと衝突が起こらないようにする。
に、クロック信号Cの立ち上がりに同期してTSETU
P,THOLDの時間だけ安定させた「H」レベルのデ
ータを入力して、隣接するB群の判定用ピンの出力が
「H」レベルとなるか否かのテストを行う(時刻T3,
T4)。
ンが判定用ピンとなるように、外部からA群/B群切替
ピンSに「L」レベルの切替信号SELを入力すると、
テストモード信号TSTBが「H」レベルとなり、B群
のピンに対応するスイッチ回路がオン状態となる。ま
た、テストモード信号TSTAは「L」レベルとなるの
で、A群のピンに対応するスイッチ回路がオフ状態とな
る。
B群のピンに、クロック信号Cの立ち上がりに同期して
TSETUP,THOLDの時間だけ安定させた「L」
レベルのデータを入力する(時刻T5)。この「L」レ
ベルのデータが被測定ピンに対応する各レジスタ回路に
正常に取り込まれたとすると、これらレジスタ回路の出
力はB群ピンのスイッチ回路を介して隣接するA群の判
定用ピンに出力される。
出力を期待値として、A群の判定用ピンの出力を確認す
る(図3(f))。また、図3(c)に示すように、こ
のテスト期間中は、A群の判定用ピンの入力をハイ・イ
ンピーダンス状態とする。続いて、被測定ピンとなった
B群のピンに、クロック信号Cの立ち上がりに同期して
TSETUP,THOLDの時間だけ安定させた「H」
レベルのデータを入力して、隣接するA群の判定用ピン
の出力が「H」レベルとなるか否かのテストを行う(時
刻T7,T8)。
ピン全体を交互にA群,B群の2つに分け、「L」レベ
ルと「H」レベルの入力データの両方に関してテストを
行うことにより、4クロックサイクルで全ての被測定ピ
ンのテストが可能である。したがって、従来のテスト方
法の370クロックサイクルと比べると、1/100程
度の時間でテスト可能である。
の実施の形態となるテスト回路のブロック図である。本
実施の形態では、被測定ピンDi1〜Di3の入力回路
1−1〜1−3の後に設けられた、初段のレジスタ回路
2−1〜2−3の出力部にスイッチ回路3−1〜3−3
を設けている。そして、スイッチ回路3−1〜3−3の
一方の接点をレジスタ回路2−1〜2−3の出力に接続
し、もう一方の接点を出力選択回路12の入力に接続す
る。
Doと接続されている。そして、出力選択回路12は、
外部から入力される出力選択信号OSELに基づいて、
複数のスイッチ回路3−1〜3−3のうちの1つを選択
し、選択したスイッチ回路の出力を判定用ピンDoと接
続する。
ピンを同じ数だけ使用しているが、測定装置の制限など
により判定用ピンに制限がある場合には、本実施の形態
のように、出力選択回路12を追加することで、特定の
判定用ピンDoに被測定ピンの結果を出力することも可
能である。
立ち上がりに同期してレジスタ回路に入力データが取り
込まれるとしたが、クロックの立ち下がりでもよいこと
は言うまでもない。また、以上の実施の形態では、メモ
リを例にとって説明したが、CPU等のその他の半導体
集積回路にも本発明を適用することができる。
ンの後に設けられた初段のレジスタ回路の出力と判定用
ピンとを接続して、被測定ピンに所定値の時間だけ安定
させた入力データを与え、レジスタ回路に入力データが
取り込まれているか否かを判定用ピンの出力で確認する
ことにより、被測定ピンに係るセットアップ時間とホー
ルド時間のテストを行うことができる。その結果、従来
のテスト方法では各機能ピン毎に最も厳しい測定条件で
テストを行う必要があったが、本発明では、単純なタイ
ミングでTSETUP,THOLDの実力の確認及び合
格/不合格判定を行うことが可能となる。また、被測定
ピンの機能を考慮することなく、複数のピンの同時測定
が可能であり、測定時間に関しても大幅な短縮が可能で
ある。このように、わずかな回路の追加のみで、TSE
TUP,THOLDのテストにおいて、従来のテスト方
法のような判定を行う必要がなくなり、その結果、テス
ト方法の簡易化と測定時間の短縮化を実現できるため、
量産の効率化が可能となる。
装置の制限などにより判定用ピンに制限がある場合に、
特定の判定用に被測定ピンの結果を出力することができ
る。
のブロック図である。
のブロック図である。
イミングチャート図である。
のブロック図である。
示すブロック図である。
時間のタイミングを示す図である。
n、1i−1〜1i−m…入力回路、2−1、2−2、
2−3、2−n、2a−1〜2a−n、2i−1〜2i
−m…レジスタ、3、3−1〜3−3、3a−1〜3a
−n、3i−1〜3i−m…スイッチ回路、4i−1〜
4i−m…出力回路、5…エントリー回路、6、7…A
ND回路、8…インバータ、9…デコーダー回路、10
…セルアレイ回路、11…ライトアンプ・センスアンプ
回路、12…出力選択回路、A1〜An…アドレスピ
ン、CLK…クロックピン、Di、Di1〜Di3…被
測定ピン、Do…判定用ピン、E…エントリー用ピン、
IO1〜IOm…I/Oピン、S…A群/B群切替ピ
ン、TST、TSTA、TSTB…テストモード信号、
OSEL…出力選択信号。
Claims (3)
- 【請求項1】 半導体集積回路において、入力ピンある
いは入出力ピンに係るセットアップ時間とホールド時間
が所定値を満足するか否かをテストするテスト方法であ
って、 テスト時に、被測定ピンの後に設けられた初段のレジス
タ回路の出力と判定用ピンとを一方の接点が前記レジス
タ回路の出力に接続され他方の接点が前記判定用ピンに
接続されたスイッチ回路を介して接続して、被測定ピン
に前記所定値の時間だけ安定させた入力データを与え、
前記レジスタ回路に入力データが取り込まれているか否
かを前記判定用ピンの出力で確認することにより、被測
定ピンに係るセットアップ時間とホールド時間のテスト
を行うことを特徴とする半導体集積回路のテスト方法。 - 【請求項2】 半導体集積回路において、入力ピンある
いは入出力ピンに係るセットアップ時間とホールド時間
が所定値を満足するか否かをテストするテスト回路であ
って、 一方の接点が被測定ピンの後に設けられた初段のレジス
タ回路の出力に接続され、他方の接点が判定用ピンに接
続されたスイッチ回路を被測定ピン毎に備え、 テスト時に、前記スイッチ回路の制御入力にテストモー
ド信号を入力して接点を閉成し、被測定ピンに前記所定
値の時間だけ安定させた入力データを与え、前記レジス
タ回路に入力データが取り込まれているか否かを前記判
定用ピンの出力で確認することにより、被測定ピンに係
るセットアップ時間とホールド時間のテストを行うこと
を特徴とする半導体集積回路のテスト回路。 - 【請求項3】 半導体集積回路において、入力ピンある
いは入出力ピンに係るセットアップ時間とホールド時間
が所定値を満足するか否かをテストするテスト回路であ
って、 被測定ピン毎に設けられ、一方の接点が被測定ピンの後
に設けられた初段のレジスタ回路の出力に接続されたス
イッチ回路と、 各スイッチ回路の他方の接点を入力とし、複数のスイッ
チ回路のうちの何れかを選択して判定用ピンに接続する
出力選択回路とを備え、 テスト時に、前記スイッチ回路の制御入力にテストモー
ド信号を入力して接点を閉成すると共に、前記出力選択
回路の制御入力に選択信号を入力して1つの被測定ピン
に対応するスイッチ回路を選択し、この被測定ピンに前
記所定値の時間だけ安定させた入力データを与え、前記
レジスタ回路に入力データが取り込まれているか否かを
前記判定用ピンの出力で確認することにより、被測定ピ
ンに係るセットアップ時間とホールド時間のテストを行
うことを特徴とする半導体集積回路のテスト回路。
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JP06051399A JP3165131B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体集積回路のテスト方法及びテスト回路 |
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