JPH1139226A - 自己テスト回路を内蔵する半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 フェイルしたデータのアドレス及びビットの
検出をするためにはスキャン回路を付加する必要があ
り、テスト時間及びコストの増加を招くと共に、アクセ
ス時間等のＡＣ特性をテストすることが困難であった。 【解決手段】 データの書き込み及び読み出しが可能な
記憶装置１００と記憶装置１００のテストを行うＢＩＳ
Ｔ回路１０１とを備え、ＢＩＳＴ回路１０１は、ＢＩＳ
ＴクロックとＢＩＳＴ開始信号とを与えられて制御信号
を出力するコントローラ１０４、アドレス信号を記憶装
置１００に出力するアドレス発生器１０５、テストデー
タを記憶装置１００に出力するデータ発生器１０７、テ
ストデータと記憶装置１００が出力した実データとを比
較し相違する場合エラー信号を出力する比較器１０８、
実データ又はアドレス信号をシリアルにスキャン出力す
るスキャン回路１１２、エラー信号、実データ、アドレ
ス信号のいずれかを選択的に出力するマルチプレクサ１
１０とを備える。そして、テスト開始後にエラーが発生
すると、このときの実データ及びアドレス信号が外部に
出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、自己テスト回路が
組み込まれた半導体装置に関する。

【０００２】

【従来の技術】半導体装置の不良を検知するため、自己
テスト回路（Built-In Self Test、以下、ＢＩＳＴ回路
という）を組み込み、テストの容易化を図ることが行わ
れている。従来、半導体記憶装置のテスト用にＢＩＳＴ
回路を内蔵させた場合、記憶装置の出力段に、パラレル
に出力されたデータをフリップフロップ等に保持してシ
リアルに出力するシグネチャー圧縮器を組み込んだり、
あるいは記憶装置の出力信号を期待値と１ビットずつ比
較する期待値比較回路を組み込んだりしていた。

【０００３】シグネチャー圧縮器を用いた場合は、最終
的にパターン圧縮された結果のみが出力されるので、装
置全体として良品か不良品かの判定は可能である。しか
し、記憶装置のいずれのアドレスにおいてどのビットが
フェイルしたかを検出することはできなかった。

【０００４】期待値比較回路を用いた場合は、１ビット
ずつ比較した結果が出力されるので、フェイルしたアド
レスは判明する。しかし、通常の期待値比較回路は記憶
装置から出力される複数ビット分のデータを１ビットに
纏めて出力するので、どのビットがフェイルしたかまで
は分からなかった。

【０００５】このような問題を解決するために、従来は
記憶装置の出力段に出力信号観測用のスキャン回路を付
加し、テスト回路と併用してテストすることが行われて
いた。ところが、この場合に通常動作モードとは異なる
スキャンモードを設定し、記憶装置からの出力信号をス
キャン出力する必要がある。このため、テストパターン
のステップ数が膨大になり、テスト時間が長くなると同
時にテスタのパターンメモリにも大容量が要求される。
テスト時間を短縮化するために、期待値比較回路の出力
を用いて人手を介して解析することも考えられる。しか
し、この場合には解析に時間がかかると共に、テストデ
ータを別途作成しなければならない。

【０００６】さらに、従来は記憶装置からの出力データ
を一旦シグネチャー圧縮器や期待値比較回路に取り込む
必要があり、記憶装置のアクセス時間等のＡＣ特性をテ
ストすることが困難であった。

【０００７】

【発明が解決しようとする課題】上述したように、従来
はシグネチャー圧縮器又は期待値比較回路のいずれを組
み込んだ場合にも、フェイルしたデータがどのビットで
あるか検出することができず、またスキャン回路を組み
込んでフェイルしたビットを明らかにしようとすると、
テスト時間及びコストの増加を招いていた。また、アク
セス時間等のＡＣ特性をテストすることが困難であっ
た。

【０００８】本発明は上記事情に鑑みてなされたもの
で、テスト時間及びコストの増加を招くことなく、フェ
イルしたデータのアドレス及びビットを明らかにするこ
とができ、またアクセス時間等のＡＣ特性のテストを容
易に行うことが可能な自己テスト回路を内蔵する半導体
装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の自己テスト回路
を内蔵する半導体装置は、データの書き込み及び読み出
しが可能な記憶装置と、前記記憶装置のテストを行うた
めの自己テスト回路とを備え、前記自己テスト回路は、
テストクロックとテスト開始信号とを与えられて制御信
号を出力するコントローラと、前記制御信号を与えられ
てアドレス信号を発生し、前記記憶装置に出力するアド
レス発生器と、前記制御信号を与えられてテストデータ
を発生し、前記記憶装置に出力するデータ発生器と、前
記データ発生器が出力した前記テストデータと、前記記
憶装置が前記テストデータを与えられて書き込んだ後読
み出した実データとを与えられて比較し、前記テストデ
ータと前記実データとが相違する場合にエラー信号を出
力する比較器と、前記記憶装置が出力した前記実データ
又は前記アドレス発生器が出力した前記アドレス信号を
与えられてシリアルに出力するスキャン回路と、前記制
御信号に基づき、前記比較器から出力された前記エラー
信号、前記スキャン回路から出力された前記実データ又
は前記アドレス信号のいずれかを選択的に出力するマル
チプレクサとを備え、テスト開始後に前記比較器が前記
エラー信号を出力した場合、このエラーが発生したとき
の前記実データが前記マルチプレクサを介して外部に出
力され、さらにこの実データに対応する前記アドレス信
号が前記マルチプレクサを介して外部に出力されること
を特徴とする。

【００１０】ここで、前記アドレス発生器は、発生した
アドレスをシリアルに出力するアドレス用スキャン回路
を有し、テスト開始後に前記比較器が前記エラー信号を
出力した場合、このエラーが発生したときの前記実デー
タに対応する前記アドレス信号が前記スキャン回路から
出力されて前記アドレス用スキャン回路に与えられてア
ドレスが設定され、このエラーが発生した後に設定され
たアドレスからテストが再開されるものであってもよ
い。

【００１１】前記自己テスト回路は、前記記憶装置が出
力した実データを取り込む記憶素子をさらに備え、前記
テストクロックに同期して前記アドレス発生器がアドレ
ス信号を発生した時点から、前記記憶装置が前記アドレ
ス信号を与えられて読み出した実データを前記記憶素子
が取り込むまでのアクセス時間をテストするものであっ
てもよい。

【００１２】あるいは、前記自己テスト回路は、パルス
幅が異なる複数のアクセス時間テスト用クロックを発生
するクロック発生回路と、前記記憶装置が出力した実デ
ータを、前記アクセス時間テスト用クロックに同期して
取り込む記憶素子とをさらに備え、前記テストクロック
に同期して前記アドレス発生器がアドレス信号を発生し
た時点から、前記記憶装置が前記アドレス信号を与えら
れて読み出した実データを前記記憶装置が取り込むまで
のアクセス時間を、前記アクセス時間テスト用クロック
を変えてテストするものであってもよい。

【００１３】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。

【００１４】図１に、第１の実施の形態によるＢＩＳＴ
回路を内蔵する半導体装置の構成を示す。この装置は、
記憶装置１００とＢＩＳＴ回路１０１とを備えている。
記憶装置１００は、アドレスバッファ５０１、ロウデコ
ーダ５０２、メモリセルアレイ５０３、カラムデコーダ
５０４、データコントロール回路５０５、出力バッファ
５０６を有している。

【００１５】メモリセルアレイ５０３は、ビット線及び
ワード線の交点にマトリクス状に配置されたメモリセル
を有する。アドレスバッファ５０１は、後述するように
ＢＩＳＴ回路１０１からロウアドレス信号及びカラムア
ドレス信号を与えられ、増幅して出力する。ロウデコー
ダ５０２は、ＢＩＳＴ回路１０１からリード／ライトイ
ネーブル信号ＥＮ１２１を与えられて動作又は非動作状
態に制御され、動作状態の場合にロウアドレス信号を与
えられるとデコードし、いずれかのワード線を選択す
る。カラムデコーダ５０４は、カラムアドレス信号を与
えられてデコードし、いずれかのビット線を選択する。
データコントロール回路５０５は、ＢＩＳＴ回路１０１
からリード／ライトイネーブル信号ＥＮ１２１を与えら
れて動作又は非動作状態になり、動作状態の場合にＢＩ
ＳＴ回路１０１からデータを与えられるとカラムデコー
ダ５０４を介してビット線ＢＬよりメモリセルアレイ５
０３に転送する。出力バッファ５０６は、リード／ライ
トイネーブル信号ＥＮ１２１を与えられて動作又は非動
作状態になり、動作状態になるとメモリセルアレイ５０
３から読み出されてビット線ＢＬを介して出力されたデ
ータを、カラムデコーダ５０４を介して与えられ、増幅
して出力する。

【００１６】ＢＩＳＴ回路１０１は、ロジックコントロ
ーラ１０４、スキャン回路１１１を有するアドレス発生
器１０５、アドレス制御ロジック回路１０６、データ発
生器１０７、比較回路１０８、ラッチ回路１０９、マル
チプレクサ１１０、スキャン回路１１２を備えている。

【００１７】ロジックコントローラ１０４は、ＢＩＳＴ
回路１０１に含まれる他の回路の動作を制御する。具体
的には、アドレス発生器１０５が記憶装置１００に書き
込み又は読み出し用のアドレス信号を出力する動作、ア
ドレス発生器１０５が内蔵するスキャン回路１１１を介
してアドレス信号をスキャン回路１１２にシリアルに出
力する動作、アドレス制御ロジック回路１０６がリード
／ライトイネーブル信号ＥＮ１２１を発生しアドレス発
生器１０５がアドレス信号を発生するタイミングを制御
する動作、データ発生器１０７がテスト用のデータを発
生する動作を制御する。また、ロジックコントローラ１
０４は、後述するように比較回路１０８から出力された
エラー信号をラッチ回路１０９を介して与えられると、
フェイルがあったことを認識し、ＢＩＳＴクロックの外
部からの取り込みを停止すると共に、外部に対してエラ
ー信号、フェイルした実データ、又はフェイルした実デ
ータのアドレス信号のいずれかを選択して出力するよう
にマルチプレクサ１１０の出力を切り換える制御を行
う。より具体的には、ロジックコントローラ１０４がア
ドレス制御ロジック回路１０６に制御信号を与えてマル
チプレクサ１１０からの出力を切り換えて、比較回路１
０８が出力したエラー信号とスキャン回路１１２が出力
した信号のいずれかが出力されるようにする。スキャン
回路１１２には、記憶装置１００のメモリセルアレイ５
０３から出力された実データと、アドレス発生器１０５
内のスキャン回路１１１から出力されたアドレス信号の
いずれかが与えられシリアルに出力される。よって、マ
ルチプレクサ１１０からはエラー信号、実データ又はア
ドレス信号のいずれかが選択的に出力されることにな
る。

【００１８】アドレス制御ロジック回路１０６は、ロジ
ックコントローラ１０４からの制御に基づいて、アドレ
ス信号を発生するタイミングを規定するタイミング制御
信号をアドレス発生器１０５に与える。アドレス発生器
１０５は、タイミング制御信号に基づいてアドレス信号
を発生し、記憶装置１００内のアドレスバッファ５０１
に与える。また、アドレス制御ロジック回路１０６は、
テスト時に記憶装置１００を動作させるために、ロウデ
コーダ５０２、データコントロール回路５０５及び出力
バッファ５０６にリード／ライトイネーブル信号ＥＮ１
２１を出力する。

【００１９】データ発生器１０７は、ロジックコントロ
ーラ１０４からの制御に基づいて、記憶装置１００に与
えるテスト用のデータを発生する。発生されたデータ
は、記憶装置１００内のデータコントロール回路５０５
にテストデータとして与えられると同時に、比較回路１
０８にも期待値データとして与えられる。

【００２０】ラッチ回路１０９は、比較回路１０８が実
データと期待値データとを比較した結果として、例えば
両者が一致した場合は論理「０」の信号、不一致でエラ
ーが発生した場合には論理「１」のエラー信号を与えら
れて保持する。マルチプレクサ１１０は、ラッチ回路１
０９からの出力信号と、スキャン回路１１２からの出力
信号とを与えられ、アドレス制御ロジック回路１０６の
制御によりいずれか一方を選択して出力する。

【００２１】スキャン回路１１２は、記憶装置１００か
らパラレルに出力された実データを与えられてシリアル
に変換して出力する。あるいは、フェイルした時にアド
レス発生器１０５内のスキャン回路１１１からアドレス
信号を与えられたときは、このアドレス信号を実データ
の替わりに与えられてマルチプレクサ１１０にシリアル
に出力する。

【００２２】このような構成を備えた本実施の形態によ
る装置の動作について述べる。先ず、ロジックコントロ
ーラ１０４に外部からＢＩＳＴ開始信号１０２が入力さ
れると、通常動作モードからテストモードに切り換わ
る。そして、外部から入力されたＢＩＳＴクロック１０
３に同期して、ロジックコントローラ回路１０４が制御
信号を発生する。アドレス制御ロジック回路１０６は、
ロジックコントローラ１０４から制御信号を与えられる
と、アドレス発生器１０５がアドレス信号を発生するタ
イミングを制御する。アドレス発生器１０５は、メモリ
セルアレイ５０３にテストデータを書き込むため又は書
き込んだ実データを読み出すためのアドレス信号を発生
する。このアドレス信号はアドレスバッファ５０１に与
えられ、増幅された後ロウデコーダ５０２とカラムデコ
ーダ５０４とに与えられる。ロウデコーダ５０２及びデ
ータコントロール回路５０５は、それぞれアドレス制御
ロジック１０６が発生したライトイネーブル信号ＥＮ１
２１を与えられて書き込み動作状態になり、ワード線及
びビット線が選択される。

【００２３】さらに、ロジックコントローラ１０４から
出力された制御信号により規定されるタイミングに従っ
て、データ発生器１０７がテスト用データを発生しデー
タコントロール回路５０５に出力する。このテスト用デ
ータがカラムデコーダ５０４を介してメモリセルアレイ
５０３に与えられ、書き込まれる。

【００２４】次に、メモリセルアレイ５０３に書き込ま
れたデータを実データとして読み出して、本来のデータ
即ち期待値データと比較する動作に移行する。ロジック
コントローラ１０４からの制御に基づいて、アドレス制
御ロジック回路１０６がリードイネーブル信号ＥＮ１２
１を発生し、ロウデコーダ５０２及び出力バッファ５０
６が読み出し動作状態になる。アドレス発生器１０５が
アドレス信号を発生し、このアドレス信号に従ってロウ
デコーダ５０２及びカラムデコーダ５０４がワード線及
びビット線を選択する。メモリセルアレイ５０３からデ
ータが読み出され、カラムデコーダ５０４及び出力バッ
ファ５０６を介して出力される。

【００２５】このメモリセルアレイ５０３から読み出さ
れた実データと、データ発生器１０７が発生した本来の
期待値データとが比較回路１０８に与えれて比較され
る。また、メモリセルアレイ５０３から出力された実デ
ータは、スキャン回路１１２にも与えられ、パラレルに
与えられた実データがシリアルに出力される。比較した
結果は、ラッチ回路１０９に与えられて保持される。上
述したように、両者が一致している間は比較回路１０８
からは「０」の信号が出力され、両者が一致せずフェイ
ルした場合は「１」の値を持つエラー信号が出力され
て、ラッチ回路１０９に保持される。マルチプレクサ１
１０は、ラッチ回路１０９から出力されたエラー信号を
与えられて外部に出力する。

【００２６】エラー信号が比較回路１０８から出力され
ると、ラッチ回路１０９を介してロジックコントローラ
１０４に与えられ、フェイルしたことが認識される。ロ
ジックコントローラ１０４は、ＢＩＳＴクロックを入力
する動作を停止すると共に、アドレス制御ロジック１０
６にフェイル発生時の実データを出力するように通知
し、アドレス制御ロジック１０６はマルチプレクサ１１
０の出力を切り換えて、スキャン回路１１２から出力さ
れた実データを外部にシリアルに出力させる。

【００２７】これにより、フェイルした時のみスキャン
回路１１２から実データ及びアドレスが外部へ出力され
る。従って、全ての実データをスキャン出力していた従
来と比較し、テスト時間やテスタの記憶容量を低減する
ことができ、テストに要するコストを削減することがで
きる。また、全ての実データを出力して故障か否かを判
定する場合には、故障解析のためのテストパターンを必
要とするが、本実施の形態ではフェイルした場合にのみ
実データが出力されるので、このようなテストパターン
の作成が不要である。

【００２８】また、フェイルした実データを出力した
後、フェイル発生時のアドレスのスキャン出力を行うこ
とができる。ロジックコントローラ１０４の制御によ
り、アドレス発生器１０５に含まれるスキャン回路１１
１からアドレス信号がシリアルに出力されてスキャン回
路１１２に与えられる。スキャン回路１１２は、出力バ
ッファ５０６から出力された実データの替わりにスキャ
ン回路１１１から出力されたアドレス信号を出力し、マ
ルチプレクサ１１０に出力する。マルチプレクサ１１０
は、フェイル発生時のアドレス信号を外部に出力する。

【００２９】このように、フェイルしたときの実データ
のみならずアドレスも出力されるので、メモリセルアレ
イ５０３のいずれの箇所が故障したか容易に解析するこ
とができる。

【００３０】また、スキャン回路１１１とスキャン回路
１１２との間にはループが形成されている。これによ
り、スキャン回路１１２から出力されたアドレス信号が
スキャン回路１１１にフィードバックされ、アドレス発
生器１０５が発生するアドレスがフェイルした時点のア
ドレスに再設定される。

【００３１】よって、テストを開始してフェイルが発生
した場合、この時のアドレスがアドレス発生器１０５に
設定されるので、フェイル発生後のアドレスからテスト
を再開することができ、最初のアドレスからテストをや
り直す無駄を省いて効率を向上させることができる。

【００３２】次に、比較回路１０８、スキャン回路１１
１及び１１２のそれぞれの回路構成の一例について述べ
る。比較回路１０８は例えば図２に示されるような構成
を備え、排他的論理和ゲート２０２ａ、２０２ｂ及び２
０２ｃと論理和ゲート２０３を有している。排他的論理
和ゲート２０２ａ〜２０２ｃには、それぞれデータ発生
器１０７及び記憶装置１００から対応する実データと期
待値データとを与えられ、一致した場合には「０」、不
一致の場合に「１」を出力する。論理和ゲート２０３
は、排他的論理和ゲート２０２ａ〜２０２ｃの出力を与
えられ、少なくともいずれか一つが不一致の場合に
「１」のエラー信号を出力する。

【００３３】スキャン回路１１２は、図３に示されるよ
うに、複数のスキャンレジスタ３１１、３１２、３１
３、…、３１４を備えている。このスキャンレジスタの
数は、記憶装置１００の出力バッファ５０６の出力幅、
即ち１アドレスのビット幅に対応している。出力バッフ
ァ５０６から出力された実データは、それぞれスキャン
レジスタ３１１〜３１４に与えられ、シリアルに変換さ
れてスキャン出力される。

【００３４】アドレス発生器１０５が内蔵するスキャン
回路１１１と、記憶装置１００から実データを与えられ
る上記スキャン回路１１２とは、図４に示されるような
構成を有している。スキャン回路１１１はスキャンレジ
スタ４１１〜４１４を有し、アドレス発生器１０５が発
生したアドレスを与えられてシリアルに出力していく。
このアドレスがスキャン回路１１２に与えられると、記
憶装置１００から出力される実データの替わりにアドレ
スがスキャン回路１１２からスキャン出力される。この
スキャン回路１１２から出力されたアドレスは、スキャ
ンレジスタ１１１にフィードバックされて、フェイルし
た時のアドレスに再設定される。

【００３５】次に、本発明の第２の実施の形態による半
導体装置の構成を図５に示す。本実施の形態が備えるＢ
ＩＳＴ回路１０１ａは、第１の実施の形態におけるＢＩ
ＳＴ回路１０１の構成にさらに加えて、記憶装置１００
のアクセス時間のテストを行うために、クロック発生回
路６０１、マルチプレクサ６０２、記憶素子６０３を備
えている。

【００３６】クロック発生回路６０１は、外部からＢＩ
ＳＴクロック１０３を与えられ、ロジックコントローラ
１０４ａからクロック選択制御信号を与えられて、３種
類のクロックＣＫ１〜ＣＫ３のうちのいずれか一つを発
生し、マルチプレクサ６０２に出力する。このクロック
ＣＫ１〜ＣＫ３は、立ち上がるタイミングは同一である
が立ち下がるまでのクロック幅が異なっている。

【００３７】マルチプレクサ６０２は、クロック発生回
路６０１の出力の他に外部から外部クロック信号を入力
され、ロジックコントローラ１０４ａからの制御に基づ
き、どちらか一つを選択して出力する。記憶素子６０３
はＤ型フリップフロップで構成され、マルチプレクサ６
０２から出力されたクロックをクロック端子に入力され
て、クロックの立ち下がりで出力バッファ５０６から出
力されたデータを取り込んでマルチプレクサ１１０ａに
出力する。

【００３８】一方、アドレス発生器１０５は、ロジック
コントローラ１０４ａから与えられるＢＩＳＴクロック
の立ち上がりに同期してアドレスを発生する。ここで、
ＢＩＳＴクロックとマルチプレクサ６０２が出力するク
ロックとは立ち上がるタイミングは同一である。従っ
て、外部クロック信号又はクロックＣＫ１〜ＣＫ３のい
ずれかを選択し、クロックの幅を変えることによって、
記憶装置１００のアクセス時間をどこまで短縮しても正
常なデータが読み出されるかをテストすることができ
る。

【００３９】図６に、クロックの立ち上がり、立ち下が
り及びクロック幅と、アドレスが変化するタイミング
と、データが出力されるタイミングとの関係を示す。時
点７０１においてクロックが立ち上がり、時点７０２に
おいてクロックが立ち下がり、時点７０１と時点７０２
との間の期間をクロック幅Ｔとする。時点７０１におけ
るクロックの立上がりエッジに同期してアドレスが変化
する。このアドレスがＢＩＳＴ回路１０１ａから記憶装
置１００へ与えられる。時点７０１から所定時間が経過
した後、データ７１１が記憶装置１００からＢＩＳＴ回
路１０１ａへ出力される。

【００４０】そして、時点７０２におけるクロックの立
ち下がりエッジに同期して、記憶装置１００から出力さ
れたデータが記憶素子６０３に取り込まれる。記憶素子
６０３から出力されたデータをマルチプレクサ１１０ａ
を介して取り出して調べることで、正常なデータが出力
されたかどうかを判別することができる。

【００４１】クロックの幅Ｔは、クロックＣＫ１〜ＣＫ
３と外部クロック信号のいずれかを選択することで、変
えることができる。そこで、クロック幅Ｔが広いクロッ
クから徐々に狭いクロックを選択していき、どのクロッ
ク幅Ｔまで短縮しても正常なデータの取り込みが可能な
どうかを判別することが明らかになる。このように、本
実施の形態によれば、上記第１の実施の形態における期
待値データと実データとの比較テストに加えて、記憶装
置１００のアクセス時間をテストすることができる。

【００４２】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、図２、図３及び図４
にそれぞれ示された比較回路及びスキャン回路の構成は
一例であり、種々の変形が可能である。また、第２の実
施の形態では、アクセス時間をテストするためのクロッ
クを発生する回路を内蔵する他に、外部からもクロック
を入力していずれかを選択してテストに用いる構成を備
えているが、必ずしもこのような外部からのクロックを
入力して選択する構成まで備える必要はない。

【００４３】

【発明の効果】以上説明したように、本発明のＢＩＳＴ
回路を内蔵する半導体装置は、期待値データと実データ
とを比較し、フェイルが発生した時の実データを出力し
て調べることができるので、テスト時間の短縮が可能で
あり、またフェイルが発生した時のアドレスを出力する
ことでフェイル発生箇所を判別することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＢＩＳＴ回路
を内蔵する半導体装置の構成を示した回路図。

【図２】同半導体装置における比較回路の構成を示した
回路図。

【図３】同半導体装置におけるスキャン回路の構成を示
した回路図。

【図４】同半導体装置におけるアドレス発生器のアドレ
スをフェイル発生時点のアドレスに設定するためのルー
プ構成を示した回路図。

【図５】本発明の第２の実施の形態によるＢＩＳＴ回路
を内蔵する半導体装置の構成を示した回路図。

【図６】同半導体装置におけるクロック幅とアドレス及
び出力データとの関係を示したタイムチャート。

【符号の説明】

１００ 記憶装置 １０１、１０１ａ ＢＩＳＴ回路 １０２ ＢＩＳＴ開始信号 １０３ ＢＩＳＴクロック １０４、１０４ａ ロジックコントローラ １０５、１０５ａ アドレス発生器 １０６ アドレス制御ロジック回路 １０７ データ発生器 １０８ 比較回路 １０９ ラッチ回路 １１０、１１０ａ、６０２ マルチプレクサ １１１、１１２ スキャン回路 ２０２ａ〜２０２ｃ 排他的論理和素子 ２０３ ＯＲ素子 ３１１〜３１４、４１１〜４１４ スキャンレジスタ ５０１ アドレスバッファ ５０２ ロウデコーダ ５０３ メモリセルアレイ ５０４ カラムデコーダ ５０５ データコントロール回路 ５０６ 出力バッファ ６０１ クロック発生回路 ６０３ 記憶素子

Claims (4)

【特許請求の範囲】
1. 【請求項１】データの書き込み及び読み出しが可能な記
   憶装置と、 前記記憶装置のテストを行うための自己テスト回路と、 を備え、 前記自己テスト回路は、 テストクロックとテスト開始信号とを与えられて制御信
   号を出力するコントローラと、 前記制御信号を与えられてアドレス信号を発生し、前記
   記憶装置に出力するアドレス発生器と、 前記制御信号を与えられてテストデータを発生し、前記
   記憶装置に出力するデータ発生器と、 前記データ発生器が出力した前記テストデータと、前記
   記憶装置が前記テストデータを与えられて書き込んだ後
   読み出した実データとを与えられて比較し、前記テスト
   データと前記実データとが相違する場合にエラー信号を
   出力する比較器と、 前記記憶装置が出力した前記実データ又は前記アドレス
   発生器が出力した前記アドレス信号を与えられてシリア
   ルに出力するスキャン回路と、 前記制御信号に基づき、前記比較器から出力された前記
   エラー信号、前記スキャン回路から出力された前記実デ
   ータ又は前記アドレス信号のいずれかを選択的に出力す
   るマルチプレクサとを備え、 テスト開始後に前記比較器が前記エラー信号を出力した
   場合、このエラーが発生したときの前記実データが前記
   マルチプレクサを介して外部に出力され、さらにこの実
   データに対応する前記アドレス信号が前記マルチプレク
   サを介して外部に出力されることを特徴とする自己テス
   ト回路を内蔵する半導体装置。
2. 【請求項２】前記アドレス発生器は、発生したアドレス
   をシリアルに出力するアドレス用スキャン回路を有し、 テスト開始後に前記比較器が前記エラー信号を出力した
   場合、このエラーが発生したときの前記実データに対応
   する前記アドレス信号が前記スキャン回路から出力され
   て前記アドレス用スキャン回路に与えられてアドレスが
   設定され、このエラーが発生した後に設定されたアドレ
   スからテストが再開されることを特徴とする請求項１記
   載の自己テスト回路を内蔵する半導体装置。
3. 【請求項３】前記自己テスト回路は、前記記憶装置が出
   力した実データを取り込む記憶素子をさらに備え、 前記テストクロックに同期して前記アドレス発生器がア
   ドレス信号を発生した時点から、前記記憶装置が前記ア
   ドレス信号を与えられて読み出した実データを前記記憶
   素子が取り込むまでのアクセス時間をテストすることを
   特徴とする請求項１又は２記載の自己テスト回路を内蔵
   する半導体装置。
4. 【請求項４】前記自己テスト回路は、パルス幅が異なる
   複数のアクセス時間テスト用クロックを発生するクロッ
   ク発生回路と、 前記記憶装置が出力した実データを、前記アクセス時間
   テスト用クロックに同期して取り込む記憶素子とをさら
   に備え、 前記テストクロックに同期して前記アドレス発生器がア
   ドレス信号を発生した時点から、前記記憶装置が前記ア
   ドレス信号を与えられて読み出した実データを前記記憶
   装置が取り込むまでのアクセス時間を、前記アクセス時
   間テスト用クロックを変えてテストすることを特徴とす
   る請求項１又は２記載の自己テスト回路を内蔵する半導
   体装置。