JP4226928B2 - 半導体装置の動作試験方法及び半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、BIST(Built In Self Test)回路による自己試験機能を備えた半導体装置に関するものである。
【0002】
近年、携帯用電子機器は益々小型化が要請され、これにともなって携帯用電子機器に搭載される半導体装置の更なる小型化が要請されている。半導体装置の小型化の一手段として、MCP(Multi Chip Package)やSIP(System In Package)が開発されている。これらの半導体装置では、1つのパッケージ内に多数のチップが内蔵され、各チップを接続する配線は、外部ピンに接続されない場合もある。このような場合には、パッケージング後にパッケージ内の各チップに対し、外部試験装置による動作試験を行うことができない。そこで、パッケージに内蔵される少なくとも1つのチップにBIST回路を搭載し、そのBIST回路により当該チップあるいは同一パッケージ内の他のチップの動作試験を行う必要がある。
【0003】
【従来の技術】
図18は、BIST回路を搭載した半導体装置の一例を示す。パッケージ1内にはチップ2,3が内蔵され、チップ2にはメモリ等の被テスト回路4と、BIST回路5aが搭載される。
【0004】
チップ2のパッド6は、チップ3のパッド7に接続され、外部ピン8はチップ3の他のパッド7に接続される。従って、チップ2のパッド6は外部ピン8には接続されない。
【0005】
このような半導体装置では、チップ2が外部ピン8に接続されず、外部試験装置による動作試験を行うことができないため、BIST回路5により動作試験が行われ、その試験結果のみがチップ3を介して外部試験装置に出力される。
【0006】
また、チップ3にBIST回路5bが搭載され、そのBIST回路5bでチップ2の被テスト回路4の動作試験を行うこともある。
特許文献1には、被テスト回路から出力される複数の内部出力信号と、BIST回路から出力される期待値とをそれぞれ比較回路で比較し、その比較結果を圧縮して外部ピンに出力する構成が開示されている。
【0007】
特許文献2には、被テスト回路がメモリセルアレイで構成され、BIST回路と、比較回路とがメモリセルアレイのバンク毎に設けられ、各バンクから出力されるテスト出力データと期待値とを各比較回路で比較する構成が開示されている。
【0008】
特許文献3には、BIST回路を搭載したRAMにおいて、動作試験時の読み出しデータと期待値とを比較回路で比較し、その読み出しデータと期待値とが不一致である場合には、当該読み出しデータに対応するアドレスを抽出するアドレス抽出手段を備えた構成が開示されている。
【0009】
特許文献4には、動作試験時に読み出される読み出しデータを圧縮し、その圧縮データと期待値とを比較回路で比較する。そして、圧縮データと期待値とが不一致の場合、いずれの出力端子から出力された読み出しデータが不良であるかを検出する不良位置検出手段が開示されている。
【0010】
【特許文献1】
特開2002−196047
【特許文献2】
特開2002−163899
【特許文献3】
特開2000−276898
【特許文献4】
特開平6−45451
【0011】
【発明が解決しようとする課題】
(第一の課題)
特許文献1〜3に開示された半導体装置では、BIST回路の判定結果をいずれか1つの入出力端子から出力する。すなわち、図19に示すように、BIST回路ではBISTイネーブル信号bistenzがHレベルとなると、クロック信号CLKに基づいてアドレス信号ADDを生成して被テスト回路であるメモリに出力する。
【0012】
そして、メモリから各アドレス信号に対応する読み出しデータRDが順次読み出され、その読み出しデータRDとBIST回路から出力される期待値データEXDとが比較判定回路で比較される。
【0013】
そして、読み出しデータRDと期待値データEXDとが一致している状態では、いずれか1つの入出力端子からLレベルの判定結果DQ(BIST)が出力される。
また、図20に示すように、読み出しデータRDと期待値データEXDとの間に不一致Erが検出されると、その時点でHレベルの判定結果DQ(BIST)が出力される。
【0014】
ところが、このような構成では、判定結果DQ(BIST)の初期状態はLレベルであるので、BIST回路が正常に動作していなくても、判定結果DQ(BIST)はLレベルで推移する。
【0015】
従って、判定結果DQ(BIST)がLレベルで推移するとき、BIST回路が正常に動作しているか否かを確認することができないという問題点がある。
(第二の課題)
特許文献3では、BIST回路による動作試験時に、読み出しデータと期待値データとの不一致が検出されたとき、対応するアドレスを抽出可能である。しかし、多ビットのアドレスを抽出するためには、アドレス抽出手段を構成する回路素子及び配線数の増大により、チップサイズが増大するという問題点がある。
(第三の課題)
特許文献1では、被テスト回路であるメモリから、アドレス信号に基づいて複数の入出力端子から読み出しデータを同時に読み出して、それぞれ比較判定回路で期待値データと比較する構成である。
【0016】
すなわち、図21に示すように、被テスト回路4から読み出しデータRD1〜RD4が比較判定回路9a〜9dにそれぞれ入力され、各比較判定回路9a〜9dにはBIST回路5から期待値データEXDが入力される。そして、各比較判定回路9a〜9dから出力される判定結果RS1〜RS4がNAND回路10で圧縮されて、外部ピンに出力される。
【0017】
このような構成では、被テスト回路4から出力される読み出しデータRD1〜RD4に対応して、比較判定回路9a〜9dがそれぞれ設けられる。
図22は比較判定回路9a〜9dの一例を示す。図23は、比較判定回路9a〜9dに入力される読み出しデータRD1〜RD4及び期待値データEXDと、その入力に基づく判定結果RS1〜RS4を示す。
【0018】
従って、同時に読み出される読み出しデータの数が増えると、比較判定回路の数も増加するため、チップサイズが増大するという問題点がある。
(第四の課題)
特許文献1,4では、被テスト回路の複数の入出力端子から並行して出力される読み出しデータと期待値データとを、それぞれ比較判定回路で比較し、その比較結果を圧縮した判定結果を外部ピンから出力する。また、複数の入出力端子から出力される読み出しデータのうち、いずれの入出力端子から出力される読み出しデータが不良であるかを保持手段で保持し、その保持結果を別の外部ピンから出力する構成が開示されている。
【0019】
しかし、このような構成では、被テスト回路において、いずれの入出力回路から出力される読み出しデータが不良であるかを検出するために、被テスト回路の入出力端子に対応して保持手段をそれぞれ設ける必要がある。従って、被テスト回路の入出力端子数が増大すると、チップサイズが増大するという問題点がある。
【0020】
また、保持手段の保持結果を外部ピンから出力するために、外部ピンの数が増えるという問題点がある。
(第五の課題)
特許文献1〜4に開示されたBIST回路は、被テスト回路の動作試験を行うものであり、BIST回路と被テスト回路とが別チップである場合に、そのチップ間の接続の良否を判定する機能は具備していない。従って、チップ間の接続の良否を判定することができないという問題点がある。
【0021】
この発明の目的は、BIST回路の自己試験機能を充実させるとともに、チップサイズの縮小あるいは外部ピン数の削減を図り得る半導体装置を提供することにある。
【0022】
【課題を解決するための手段】
複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うBIST回路を搭載し、前記BIST回路を搭載したチップには、該BIST回路による判定結果を外部ピンに出力する判定結果出力回路を備え、前記判定結果出力回路には、前記BIST回路の正常動作を示す確認信号を生成して前記外部ピンに出力する確認信号生成部を備えた。また、前記確認信号生成部は、前記 BIST 回路の活性化信号の入力に基づいて、スタートフラグを前記確認信号として生成する論理回路で構成した。
【0023】
また、前記確認信号生成部は、前記 BIST 回路から前記被テスト回路に出力されるアドレスの出力終了を検出して、エンドフラグを前記確認信号として生成する論理回路で構成した。
【0025】
【発明の実施の形態】
(第一の実施の形態)
図1は、BIST回路による動作試験の判定結果を出力する判定結果出力回路を示す。すなわち、BIST回路から出力される期待値データと、メモリ等の被テスト回路から読み出される読み出しデータとを比較する比較判定回路の判定結果を出力信号DQ(BIST)として外部ピンに出力する回路である。
【0026】
カウンタ回路11は、例えば5段のフリップフロップ回路12a〜12eが直列に接続され、各フリップフロップ回路12a〜12eには、BISTイネーブル信号bistenzがインバータ回路13aを介して入力される。BISTイネーブル信号bistenzは、BIST回路の動作時にHレベルとなる信号として入力され、BISTイネーブル信号bistenzがHレベルとなると、各フリップフロップ回路12a〜12eが活性化される。
【0027】
初段のフリップフロップ回路12aにはBIST回路から供給されるクロック信号CLKが入力される。図2に示すように、各フリップフロップ回路12a〜12eは、入力信号の立下りの度に、立ち上がりと立下りを交互に繰り返す信号を出力することにより、入力信号を2分周する動作を行う。
【0028】
従って、このカウンタ回路11は、クロック信号CLKを16パルスカウントした後に、終段のフリップフロップ回路12eからHレベルのカウントアップ信号endzを出力する。
【0029】
このカウンタ回路11のカウント動作は、BIST回路による動作試験の1サイクル、すなわちアドレス信号の出力開始から全アドレス信号の出力終了までの1サイクルをカウントするものである。従って、実際にはさらに多数段のフリップフロップ回路が直列に接続される。
【0030】
終段のフリップフロップ回路12eから出力されるカウントアップ信号endzは、NOR回路14aに入力され、そのNOR回路14aには前記BISTイネーブル信号bistenzが入力される。
【0031】
前記NOR回路14aの出力信号は、インバータ回路13bに入力され、そのインバータ回路13bの出力信号は、NAND回路15に入力されるとともに、奇数段のインバータ回路13cを介してNAND回路15に入力される。
【0032】
インバータ回路13c及びNAND回路15は、インバータ回路13bの出力信号がHレベルに立ち上がるとき、インバータ回路13cの動作遅延時間に相当するパルス幅でHレベルとなるパルス信号を生成するワンショットパルス生成回路として動作する。
【0033】
前記NAND回路15の出力信号は、インバータ回路13dに入力され、そのインバータ回路13dの出力信号flgzはNOR回路14bに入力される。
前記NOR回路14bには、比較判定回路の判定結果eoutzが入力され、そのNOR回路14bの出力信号がインバータ回路13eを介して出力信号DQ(BIST)として出力される。
【0034】
このように構成された判定結果出力回路では、BIST回路が動作していない状態、すなわちBISTイネーブル信号bistenzがLレベルの状態では、NOR回路14aの入力信号がともにLレベルとなる。
【0035】
この状態では、インバータ回路13dの出力信号flgzもLレベルとなり、判定結果eoutzがLレベルであれば、出力信号DQ(BIST)もLレベルとなる。
この状態から、BISTイネーブル信号bistenzがHレベルに立ち上がると、図2に示すように、ワンショットパルス生成回路によりインバータ回路13dからHレベルのパルス信号が出力信号flgzとして出力され、その出力信号flgzが出力信号DQ(BIST)として出力される。
【0036】
インバータ回路13dの出力信号flgzがLレベルに復帰した後は、判定結果eoutzがNOR回路14b及びインバータ回路13eを介して出力信号DQ(BIST)として出力される。
【0037】
カウンタ回路11がクロック信号CLKをカウントアップして、フリップフロップ回路12eの出力信号endzがHレベルとなると、この時点ではBISTイネーブル信号bistenzがLレベルとなっているので、インバータ回路13bの出力信号がLレベルからHレベルに立ち上がる。
【0038】
すると、ワンショットパルス生成回路によりインバータ回路13dからHレベルのパルス信号が出力信号flgzとして出力され、その出力信号flgzが出力信号DQ(BIST)として出力される。
【0039】
このような判定結果出力回路を備えたBIST回路による動作試験では、図3に示すように、BISTイネーブル信号bistenzがHレベルに立ち上がって、BIST回路による動作試験が開始されると、その開始に先立って前記パルス信号flgzがスタートフラグSFとして外部ピンから出力される。
【0040】
また、すべてのアドレス信号の出力が終了すると、前記パルス信号flgzがエンドフラグEFとして外部ピンから出力される。
従って、BIST回路による動作試験時に、読み出しデータRDと期待値データEXDとがすべて一致して、比較判定回路による判定結果の出力信号DQ(BIST)がLレベルに維持されていても、スタートフラグSF及びエンドフラグEFが出力される。
【0041】
また、図4に示すように、読み出しデータRDと期待値データEXDとの不一致Erが検出されると、その時点で判定結果の出力信号DQ(BIST)がHレベルとなる。この場合には、スタートフラグSFは出力されるが、エンドフラグEFはHレベルの出力信号DQ(BIST)によりマスクされた状態となる。
【0042】
このような動作により、前記カウンタ回路11及びその後段の論理回路が、BIST回路の正常動作を示す確認信号を生成する確認信号生成部として機能する。上記のような判定結果出力回路を備えたBIST回路による動作試験では、次に示す作用効果を得ることができる。
(1)読み出しデータRDと期待値データEXDとの比較に基づく判定結果の出力信号DQ(BIST)が初期状態と同レベルに維持されても、スタートフラグSF及びエンドフラグEFが出力されるので、BIST回路が正常に動作していることを容易に確認することができる。
(2)BIST回路が正常に動作している否かを、判定結果の出力信号DQ(BIST)と共通の外部ピンから出力することができる。従って、BIST回路が正常に動作している否かの判定信号を出力するための外部ピン、あるいはその判定信号を別の外部ピンから出力するための配線を設ける必要はないので、チップサイズの増大を防止することができる。
(第二の実施の形態)
図5は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のスタートフラグSF及びエンドフラグEF等のフラグをBIST回路による動作試験のモード切替え時に出力するようにしたものである。
【0043】
BIST回路では、被テスト回路の動作試験時のアドレス選択パターンをあらかじめ複数の試験モードとして備えている。そして、試験モードを設定する設定信号M1〜M3をトリガとして、判定結果の出力信号DQ(BIST)と共通の外部ピンからモード設定フラグMF1〜MF3を出力する。
【0044】
モード設定フラグMF1〜MF3は、第一の実施の形態の判定結果出力回路と同様な構成で生成可能である。
このようなモード設定フラグMF1〜MF3により、試験モードの切替えが容易に確認可能となる。
(第三の実施の形態)
この実施の形態は、BIST回路による動作試験時に、読み出しデータRDと期待値データEXDとが不一致となったアドレスを検出可能とする機能を備えた判定結果出力回路の構成を示す。
【0045】
図7は、前記従来例と同様に、読み出しデータRDと期待値データEXDとの不一致Erが検出されると、それ以降の出力信号DQ(BIST)をHレベルに維持する動作を示す。図8は、読み出しデータRDと期待値データEXDとの不一致Erが検出される度に、出力信号DQ(BIST)をHレベルとすることにより、不良アドレスを検出可能とするものである。
【0046】
この実施の形態は、図7に示す動作と、図8に示す動作を選択可能とした判定結果出力回路を提供するものであり、その具体的構成を図6に示す。
電源VccとグランドGNDとの間には、PチャネルMOSトランジスタT1,T2とNチャネルMOSトランジスタT3,T4が直列に接続される。このトランジスタT1〜T4は出力部を構成する。
【0047】
前記トランジスタT4のゲート及びNAND回路16aには、BISTイネーブル信号bistenzが入力され、前記トランジスタT1のゲートにはBISTイネーブル信号bistenzがインバータ回路17aを介して入力される。
【0048】
前記NAND回路16aの出力信号は、前記トランジスタT2,T3のゲートに入力される。そして、トランジスタT2,T3のドレインから出力信号DQ(BIST)が出力される。
【0049】
従って、BISTイネーブル信号bistenzがLレベルとなると、トランジスタT1,T4がオフされて出力部は不活性状態となる。このとき、NAND回路16aの出力信号はHレベルに固定される。
【0050】
比較判定回路から出力される判定結果eoutzは、インバータ回路17bを介してNAND回路16bに入力され、そのNAND回路16bの出力信号は前記NAND回路16aに入力されるとともに、インバータ回路17cを介してNAND回路16bに入力される。NAND回路16bとインバータ回路17cは、インバータ回路17bの出力信号をラッチするラッチ回路として動作する。
【0051】
また、判定結果eoutzは転送ゲート18を介してインバータ回路17d,17eで構成されるラッチ回路に入力され、そのラッチ回路の出力信号はNAND回路16cに入力される。NAND回路16cの出力信号は、前記NAND回路16aに入力される。
【0052】
出力切替え信号outswzは、前記NAND回路16cに入力されるとともに、インバータ回路17fを介して前記NAND回路16bに入力される。また、出力切替え信号outswzはAND回路19に入力される。
【0053】
前記AND回路19には、インバータ回路17d,17eで構成されるラッチ回路の出力信号が入力される。前記AND回路19の出力信号は、前記転送ゲート18のNチャネル側ゲートに入力されるとともに、インバータ回路17gを介して転送ゲート18のPチャネル側ゲートに入力される。
【0054】
このように構成された判定結果出力回路では、BIST回路による動作試験時に、BISTイネーブル信号bistenzがHレベルとなると、トランジスタT1,T4がオンされて、出力部が活性化される。また、インバータ回路17cの入力信号の初期値はLレベルである。
【0055】
この状態で、切替え信号outswzがLレベルとなると、NAND回路16cの出力信号はHレベルとなり、インバータ回路17fの出力信号はHレベルとなる。また、AND回路19の出力信号はLレベルとなり、転送ゲート18は不導通となる。
【0056】
すると、判定結果eoutzがLレベルであれば、インバータ回路17bの出力信号がHレベルとなり、NAND回路16bの入力信号はすべてHレベルとなり、出力信号はLレベルとなる。
【0057】
そして、NAND回路16aの出力信号はHレベルとなり、出力信号DQ(BIST)はLレベルとなる。
判定結果eoutzがHレベルとなると、インバータ回路17bの出力信号がLレベルとなり、NAND回路16bの出力信号はHレベルとなる。そして、NAND回路16aの入力信号はすべてHレベルとなり、出力信号はLレベルとなる。この結果、出力信号DQ(BIST)はHレベルとなる。
【0058】
このような動作により、切替え信号outswzがLレベルとなると、判定結果eoutzが出力信号DQ(BIST)として出力される。従って、図8に示すように、読み出しデータRDと期待値データEXDとが不一致Erとなる度に、出力信号DQ(BIST)がHレベルとなる。
【0059】
BIST回路による試験パターン(アドレス生成パターン)は、試験装置によりあらかじめ認識可能である。従って、試験装置では出力信号DQ(BIST)がHレベルとなるタイミングをクロック信号CLKにより特定することにより、読み出しデータRDと期待値データEXDとが不一致となるアドレスを抽出することが可能となる。
【0060】
切替え信号outswzがHレベルとなると、インバータ回路17fの出力信号はLレベルとなり、NAND回路16bの出力信号はHレベルに固定される。
また、インバータ回路17dの出力信号の初期値はHレベルであるので、AND回路19の出力信号はHレベルとなり、転送ゲート18が導通状態となる。
【0061】
この状態で、判定結果eoutzがLレベルであれば、インバータ回路17dの出力信号はHレベルにラッチされ、NAND回路16cの出力信号はLレベルとなる。
【0062】
すると、NAND回路16aの出力信号はHレベルとなり、出力信号DQ(BIST)がLレベルとなる。
判定結果eoutzがHレベルとなると、インバータ回路17dの出力信号はLレベルにラッチされ、転送ゲート18は不導通となる。
【0063】
また、NAND回路16cの出力信号はHレベルとなり、NAND回路16aの入力信号がすべてHレベルとなり、NAND回路16aの出力信号がLレベルとなる。従って、出力信号DQ(BIST)がHレベルとなり、この状態が維持される。
【0064】
このような動作により、切替え信号outswzがHレベルとなると、図7に示すように、読み出しデータRDと期待値データEXDとの最初の不一致Erの検出に基づいて、出力信号DQ(BIST)がHレベルとなる。
【0065】
このような動作により、インバータ回路17b,17c、NAND回路16b等が判定結果eoutzを信号する第一の出力回路として機能し、インバータ回路17d,17e、NAND回路16c等が最初の不一致判定結果をラッチして出力する第二の出力回路として機能する。また、AND回路19、転送ゲート18等が第一及び第二の出力回路を選択する選択回路として機能する。
【0066】
上記のような判定結果出力回路を備えた半導体装置では、次に示す作用効果を得ることができる。
(1)切替え信号outswzをLレベルとすると、読み出しデータRDと期待値データEXDとが不一致となる度に、出力信号DQ(BIST)をHレベルとすることにより、不良アドレスを抽出することができる。
(2)不良アドレスの抽出は、出力信号DQ(BIST)がHレベルとなるクロック信号CLKに対応するアドレスを試験装置で抽出することにより行われるので、アドレス信号抽出手段をチップ上に搭載する必要はない。従って、多ビットのアドレス信号を抽出する場合でも、チップサイズの増大を防止することができる。
(第四の実施の形態)
図9〜図13は、第四の実施の形態を示す。この実施の形態は、被テスト回路から同時に読み出される多ビットの読み出しデータを圧縮し、その圧縮データを比較判定回路で比較することにより、比較判定回路の回路数を削減可能としたものである。
【0067】
図9は、同一パッケージに内蔵される第一のチップ20a及び第二のチップ20bを示す。
第一のチップ20aにはBIST回路21と、比較判定回路22a,22bが搭載される。第二のチップ20bにはメモリで構成される被テスト回路23とデータ圧縮回路24a,24bが搭載される。
【0068】
このデータ圧縮回路24a,24bは、動作試験時にデータの同測数を増大させるために搭載されるものである。BIST回路21による動作試験時にも被テスト回路23から並行して出力される読み出しデータRD1〜RD4を圧縮データCRD1,CRD2に圧縮して第一のチップ20aの比較判定回路22a,22bに出力する。
【0069】
比較判定回路22a,22bは、圧縮データCRD1,CRD2と期待値データEXDをそれぞれ比較判定し、その判定結果CR1,CR2をデータ圧縮回路24cに出力する。データ圧縮回路24cは、判定結果CR1,CR2をさらに圧縮して、出力信号DQ(BIST)として出力する。
【0070】
図11は、前記データ圧縮回路24a〜24cの一例を示す。この例は、複数の入力信号dbz1,dbz2を2つの圧縮データcmpz,cmpxに圧縮する圧縮回路を示し、入力信号の数が増大すれば、各NAND回路25a,25b及びNOR回路26a,26bの入力信号数が増大する。圧縮データcmpz,cmpxは、図9に示す圧縮データCRD1,CRD2あるいは出力信号DQ(BIST)に相当する。
【0071】
この圧縮回路では、入力信号がすべてHレベルとなると、圧縮データcmpzがHレベル、圧縮データcmpxがLレベルとなる。入力信号がすべてLレベルとなると、圧縮データcmpzがLレベル、圧縮データcmpxがHレベルとなる。また、入力信号が不一致であると、圧縮データcmpz,cmpxがともにLレベルとなる。
【0072】
前記比較判定回路22a,22bは同一構成であり、その一例を図12に示す。この比較判定回路22aは、圧縮データcmpz,cmpxと期待値データEXDの入力に基づいて、判定結果CR1を出力する。その動作論理Xを図13に示す。
【0073】
この比較判定回路22aは、図22に示す従来の比較判定回路9に対し、NOR回路27aが付加され、NOR回路27bの入力ゲートが増加するため、トランジスタ数は従来例の22個に対し、28個と増大している。
【0074】
しかし、圧縮データcmpz,cmpxを入力可能とすることにより、図21に示す状態から図9に示すように、比較判定回路の数を削減可能であるので、比較判定回路を構成するトランジスタの総数を削減することができる。
【0075】
従って、第一のチップ20aのチップサイズを縮小することができるので、パッケージサイズの縮小も可能となる。なお、第二のチップ20bのデータ圧縮回路24a,24bは、BIST回路21を使用しない動作試験における同測数を増大させるためにあらかじめ搭載されているものであり、第二のチップ20bのチップサイズを増大させるものではない。
【0076】
図10は、第二のチップ20bにおいて、被テスト回路23から並行して出力される読み出しデータRD1〜RD4を、データ圧縮回路28により1つの圧縮データCRD1に圧縮する場合を示すものである。
【0077】
この場合には、第一のチップ20aには1つの比較判定回路22aのみを搭載すればよい。従って、第一のチップ20aのチップサイズをさらに縮小することが可能となる。
(第五の実施の形態)
図14〜図16は、第五の実施の形態を示す。この実施の形態は、圧縮データと期待値データを比較判定する複数の比較判定回路の判定結果を選択して出力信号DQ(BIST)として出力可能とするものである。
【0078】
図14に示す第一及び第二のチップ20a,20bは、第一のチップ20aの出力切替え回路29を除いて前記第四の実施の形態と同様である。出力切替え回路29は、切替え信号outswz2に基づいて、比較判定回路22a,22bから出力される判定結果CR1,CR2のいずれかを選択して出力信号DQ(BIST)として出力する。
【0079】
前記出力切替え回路29の具体的構成を図16に示す。トランジスタT1〜T4で構成される出力部の構成は図6に示す構成と同様であり、BISTイネーブル信号bistenzがHレベルとなると活性化される。
【0080】
比較判定回路22a,22bの判定結果CR1,CR2は、インバータ回路30a,30bを介してNAND回路31a,31bにそれぞれ入力される。前記切替え信号outswz2は、前記NAND回路31bに入力されるとともに、インバータ回路30cを介して前記NAND回路31aに入力される。
【0081】
前記NAND回路31a,31bの出力信号はNAND回路31cに入力される。そして、NAND回路31cの出力信号がトランジスタT2,T3のゲートに入力される。
【0082】
このように構成された出力切替え回路29では、切替え信号outswz2がLレベルとなると、NAND回路31bの出力信号はHレベルに固定され、インバータ回路30cの出力信号はHレベルとなる。この状態では、判定結果CR1が出力信号DQ(BIST)として出力される。
【0083】
一方、切替え信号outswz2がHレベルとなると、NAND回路31aの出力信号はHレベルに固定される。この状態では、判定結果CR2が出力信号DQ(BIST)として出力される。
【0084】
このような出力切替え回路29を介して出力信号DQ(BIST)を出力することにより、圧縮データCRD1,CRD2と期待値データEXDとを比較判定した判定結果CR1,CR2のいずれかを選択して出力信号DQ(BIST)として出力することが可能となる。
【0085】
また、第二のチップ20bにおいて、データ圧縮回路24a,24bで圧縮する読み出しデータRD1,RD2及び同RD3,RD4は、被テスト回路23上において物理的に近い位置にレイアウトされるメモリセルC1,C2及び同C3,C4からの読み出しデータとする。
【0086】
例えば、図15(a)に示すように、それぞれデコーダ領域32及びセンスアンプ領域33を備えたメモリセルアレイ34a〜34dがレイアウトされるとき、メモリセルC1,C2は同一のメモリセルアレイ34a内のメモリセルとする。
【0087】
このような構成とすることにより、判定結果CR1,CR2のいずれかを選択して出力信号DQ(BIST)として出力すると、不良セルがいずれのメモリセルアレイに位置するかの解析が容易となる。また、不良セルの位置の解析により、メモリセルアレイ34a〜34d毎の冗長を行うことができる。
【0088】
これに対し、図15(b)に示すように、異なるメモリセルアレイ34a,34bに位置するメモリセルC1,C2からの読み出しデータをデータ圧縮回路で圧縮すると、比較判定回路による判定結果により、不良セルはメモリセルアレイ34a,34bのどちらにあるかを判別することはできない。
【0089】
従って、不良セルの位置の解析精度が低下する。また、冗長する場合にはメモリセルアレイ34a,34bを両方とも冗長する必要があるため、冗長効率が低下する。
【0090】
上記構成により、この実施の形態では、次に示す作用効果を得ることができる。
(1)出力切替え回路29により、判定結果CR1,CR2を選択して、出力信号DQ(BIST)として出力することができる。従って、読み出しデータの圧縮単位毎の判定結果を解析することができる。
(2)読み出しデータの圧縮単位毎の判定結果を解析することにより、不良セルの位置の解析精度を向上させることができる。また、冗長効率を向上させることができる。
(3)出力切替え回路29により、読み出しデータの圧縮単位毎の判定結果CR1,CR2を、外部ピン数を増大させることなく出力することができる。
(4)出力切替え回路29により、読み出しデータの圧縮単位毎の判定結果CR1,CR2を保持するための保持手段を必要としないので、チップサイズの増大を防止することができる。
(第六の実施の形態)
図17は、第六の実施の形態を示す。この実施の形態は、第一のチップ20aと第二のチップ20bの接続状態をチェックする機能をBIST回路21に備えたものである。
【0091】
第一のチップ20a内のBIST回路21は、第二のチップ20b内の被テスト回路に対し、クロック信号CLK及び各制御信号CSバー、RASバー、CASバー、CKE、WEバー等を出力する。これらの各信号は、両チップ20a,20bのパッド35を接続する配線36を介して出力される。
【0092】
前記BIST回路21には、隣り合うパッド35が相補レベルとなる制御信号を出力して被テスト回路23の動作試験を行う機能が備えられる。
例えば、制御信号CASバーをLレベルとし、制御信号RASバー、同CKEをHレベルとする。このような制御信号の組合わせは、読み出し及び書き込みコマンドであるので、この状態で少なくとも1ビットの書き込み及び読み出し動作を行う。
【0093】
そして、読み出しデータが期待値データと一致すれば、制御信号CASバー、RASバー、CKEを出力する各配線36が正常に接続されていることを認識する。
このとき、制御信号CASバーと同RASバーを出力する配線36が短絡状態であれば、被テスト回路23はアクティブコマンドとして誤認識するため、動作不良となる。この結果、配線不良が検出される。
【0094】
また、制御信号CASバーをHレベルとし、制御信号RASバー、同CKEをLレベルとして、動作試験を行う。このパターンのコマンドは存在しないので、片側ずつこのレベルとなるコマンドで代用する。
【0095】
このような動作試験を各パッド35について行うことにより、各パッド35間の配線36の接続不良を検出することができる。また、その動作試験を行うためあるいは検出結果を出力するために、新たな外部ピンを必要とすることもないので、チップサイズの増大を防止することができる。
【0096】
上記実施の形態は、次に示すように変更することもできる。
・第一の実施の形態において、エンドフラグEFを省略し、スタートフラグSFのみでBIST回路の動作を確認するようにしてもよい。
(付記1)BIST回路による被テスト回路の動作試験時に、判定結果とともに該BIST回路の動作を確認可能とする確認信号を外部ピンに出力することを特徴とする半導体装置の動作試験方法。
(付記2)前記BIST回路による動作試験の開始時に、前記確認信号としてスタートフラグを前記判定結果に先立って該判定結果を出力する外部ピンから出力することを特徴とする付記1記載の半導体装置の動作試験方法。
(付記3)前記BIST回路による動作試験の開始時に、前記確認信号としてスタートフラグを前記判定結果に先立って該判定結果を出力する外部ピンから出力し、前記判定結果の出力終了後に前記外部ピンからエンドフラグを出力することを特徴とする付記1記載の半導体装置の動作試験方法。
(付記4)前記BIST回路による同試験のモード切替設定時に、前記確認信号としてモード設定フラグを前記判定結果の出力に先立って、または判定結果の出力終了後に、該判定結果を出力する外部ピンから出力することを特徴とする付記1記載の半導体装置の動作試験方法。
(付記5)複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うBIST回路を搭載し、前記BIST回路を搭載したチップには、該BIST回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記判定結果出力回路には、前記BIST回路の正常動作を示す確認信号を生成して前記外部ピンに出力する確認信号生成部を備えたことを特徴とする半導体装置。
(付記6)前記確認信号生成部は、前記BIST回路の活性化信号の入力に基づいて、スタートフラグを前記確認信号として生成する論理回路で構成したことを特徴とする付記5記載の半導体装置。
(付記7)前記確認信号生成部は、前記BIST回路から前記被テスト回路に出力されるアドレスの出力終了を検出して、エンドフラグを前記確認信号として生成する論理回路で構成したことを特徴とする付記5または6記載の半導体装置。
(付記8)BIST回路による被テスト回路の動作試験時に、クロック信号に基づいて各アドレスから読み出しデータを順次読み出して期待値データとの比較判定を行い、該比較判定結果が出力されるクロックタイミングと、あらかじめ設定されて試験パターンとに基づいて、不良アドレスを検出することを特徴とする半導体装置の動作試験方法。
(付記9)複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うBIST回路を搭載し、前記BIST回路を搭載したチップには、該BIST回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記判定結果出力回路には、
前記判定結果を出力する第一の出力回路と、
前記判定結果のうち、最初の不一致判定結果をラッチして前記判定結果として出力する第二の出力回路と、
切替え信号に基づいて、前記第一及び第二の出力回路のいずれかの出力信号を選択して前記判定結果として出力する選択回路と
を備えたことを特徴とする半導体装置。
(付記10)複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うBIST回路を搭載し、前記BIST回路を搭載したチップには、該BIST回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記BIST回路を搭載したチップには、前記被テスト回路の読み出しデータを圧縮した圧縮データと、期待値データとを比較判定して前記判定結果を出力する比較判定回路を備えたことを特徴とする半導体装置。
(付記11)前記判定結果出力回路は、切替え信号に基づいて、複数の前記比較判定回路の判定結果を選択して出力可能としたことを特徴とする付記10記載の半導体装置。
(付記12)前記圧縮データは、被テスト回路の冗長単位の範囲内に位置するメモリセルからの読み出しデータを圧縮して生成することを特徴とする付記11記載の半導体装置。
(付記13)BIST回路による被テスト回路の動作試験時に、該BIST回路が搭載されたチップの隣り合うパッドを相補レベルとする制御信号で動作試験を行うことを特徴とする半導体装置の動作試験方法。
(付記14)付記1、付記8、付記13の少なくともいずれか2項からなる半導体装置の試験方法。
(付記15)付記5、付記6、付記7、付記9、付記10、付記11、付記12の少なくともいずれか2項からなる半導体装置。
【0097】
【発明の効果】
以上詳述したように、この発明はBIST回路の自己試験機能を充実させるとともに、チップサイズの縮小あるいは外部ピン数の削減を図り得る半導体装置を提供することができる。
【図面の簡単な説明】
【図1】 第一の実施の形態の判定結果出力回路を示す回路図である。
【図2】 第一の実施の形態の判定結果出力回路の動作を示すタイミング波形図である。
【図3】 第一の実施の形態の動作を示すタイミング波形図である。
【図4】 第一の実施の形態の動作を示すタイミング波形図である。
【図5】 第二の実施の形態の動作を示すタイミング波形図である。
【図6】 第三の実施の形態の判定結果出力回路を示す回路図である。
【図7】 第三の実施の形態の動作を示すタイミング波形図である。
【図8】 第三の実施の形態の動作を示すタイミング波形図である。
【図9】 第四の実施の形態を示すブロック図である。
【図10】 第四の実施の形態の変形例を示すブロック図である。
【図11】 データ圧縮回路を示す回路図である。
【図12】 比較判定回路を示す回路図である。
【図13】 比較判定回路の動作を示す説明図である。
【図14】 第五の実施の形態を示すブロック図である。
【図15】 (a)及び(b)はデータを読み出すメモリセルの位置を示す説明図である。
【図16】 第五の実施の形態の判定結果出力回路を示す回路図である。
【図17】 第六の実施の形態を示すブロック図である。
【図18】 BIST回路を備えた半導体装置を示す概要図である。
【図19】 従来例の動作を示すタイミング波形図である。
【図20】 従来例の動作を示すタイミング波形図である。
【図21】 従来例を示すブロック図である。
【図22】 従来例の比較判定回路を示す回路図である。
【図23】 従来例の比較判定回路の動作を示す説明図である。
【符号の説明】
20a,20b チップ
21 BIST回路
22a,22b 比較判定回路
23 被テスト回路
24a,24b データ圧縮回路
29 判定結果出力回路(出力切替え回路)
Claims (5)
- BIST回路による被テスト回路の動作試験時に、前記 BIST 回路による判定結果と、前記BIST回路の動作を確認可能とする確認信号とを同一の外部ピンに順次出力し、
前記BIST回路による動作試験の開始時に、前記確認信号としてスタートフラグを前記判定結果に先立って該判定結果を出力する外部ピンから出力することを特徴とする半導体装置の動作試験方法。 - 前記 BIST 回路による動作試験時に、前記判定結果の出力終了後に前記外部ピンからエンドフラグを出力することを特徴とする請求項1記載の半導体装置の動作試験方法。
- 前記 BIST 回路による動作試験のモード切替設定時に、前記確認信号としてモード設定フラグを前記判定結果の出力に先立って、または判定結果の出力終了後に、該判定結果を出力する外部ピンから出力することを特徴とする請求項1又は2記載の半導体装置の動作試験方法。
- 複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行う BIST 回路を搭載し、前記 BIST 回路を搭載したチップには、該 BIST 回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記判定結果出力回路には、前記 BIST 回路の正常動作を示す確認信号を生成して前記外部ピンに出力する確認信号生成部を備え、
前記確認信号生成部は、前記 BIST 回路の活性化信号の入力に基づいて、スタートフラグを前記確認信号として生成する論理回路で構成したことを特徴とする半導体装置。 - 前記確認信号生成部は、前記 BIST 回路から前記被テスト回路に出力されるアドレスの出力終了を検出して、エンドフラグを前記確認信号として生成する論理回路で構成したことを特徴とする請求項4記載の半導体装置。
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