JP6846225B2 - 検査回路、半導体記憶素子、半導体装置、および接続検査方法 - Google Patents

検査回路、半導体記憶素子、半導体装置、および接続検査方法 Download PDF

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Description

本発明は、検査回路、半導体記憶素子、半導体装置、および接続検査方法に関し、特に一つのパッケージ内に複数の半導体素子を含む半導体装置に関連する検査回路、半導体記憶素子、半導体装置、および接続検査方法に関する。
従来、１つのパッケージ内に複数の半導体素子を含む半導体装置における検査技術として、特許文献１に開示された半導体モジュールが知られている。特許文献１に開示された半導体モジュールは、試験対象となる配線の一端側にテスト端子を接続するスイッチと、試験対象となる配線の他端側に接地電位を与えるトランジスタとを備えている。そして、試験対象の配線に電源電位を与え、試験対象外の配線に接地電位を与えて試験対象の配線とそれ以外の配線との間における電位差を発生させ、ショート故障を検出している。
また、特許文献２に開示された半導体装置も知られている。特許文献２に開示された半導体装置は、出力バッファ回路を有する第１のデバイスと、内部に入力バッファ回路を有する第２のデバイスとを内部に具備し、第１のデバイスの内部出力端子と、第２のデバイスの内部入力端子とがワイヤによって接続されている。第２のデバイスは、内部入力端子にそれぞれ接続された抵抗と、これらの抵抗にそれぞれ接続されたスイッチとを有している。これらのスイッチを制御し、かつ、第１のデバイスの内部出力端子の電圧を制御することにより、出力バッファ回路の出力電流または、入力バッファ回路の入力リーク電流を検出することができる。
特開２００８−２４９３８８号公報 特開２０１０−１９０８３９号公報
ところで、１つのパッケージ内に複数の半導体素子を含む半導体装置の一形態として、ＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａｃｋａｇｅ）を使用した半導体装置が知られている。ＭＣＰは複数の半導体素子を内蔵するパッケージの総称であり、複数の半導体素子を縦方向に積層する形態、横方向に並べる形態などの種類がある。ＭＣＰを使用した半導体装置のような、内部に複数の半導体素子が実装された半導体装置では、複数の半導体素子間の接続を確認する方法がひとつの技術課題となっている。
ＭＣＰによって実装された半導体装置の一例として、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）／ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ。以下、「ＤＲＡＭ」）とコントローラＩＣとを含む半導体素子が実装された半導体装置（以下、「ＭＣＰメモリ」）を考えてみる。従来、ＤＲＡＭとコントローラＩＣとの間の接続の確認は、ＤＲＡＭとコントローラＩＣ間で書き込み・読み出しをするという方法、あるいは、ＤＲＡＭの電流値を測定するという方法で行うのが一般的であった。
一方、ＭＣＰメモリ内の複数の半導体素子間で、一方が他方を制御するための制御信号のやり取りが行われる場合も多い。半導体装置内の回路の制御においては、予め定められた論理（「ハイ」または「ロウ」）の信号で所定の機能を有効とする制御信号を用いる場合も多い。その際、「ハイレベル」で所定の機能を有効とする場合は「アクティブハイ」とよばれ、「ロウレベル」で所定の機能を有効とする場合は「アクティブロウ」とよばれている。
ＭＣＰメモリにおいて、ＤＲＡＭチップの端子とコントローラＩＣの端子とを接続した際にＭＣＰ内部でショート（短絡）異常が発生した場合を考える。この場合、アドレス端子(Ａ０等)、コマンド端子（ＣＬＫ、ＣＫ、ＲＡＳ等）、ＤＱ端子（ＤＱ０等）などは、コントローラＩＣからＤＲＡＭに対し書き込み・読み出しを行うことで、容易にショート異常を検出することができる。これらの端子のレベルは固定されておらず、実際上、随時期待値と実際の値との比較が行われているからである。
しかしながら、ＤＲＡＭのチップセレクト（以下、「ＣＳ」）端子、やクロックイネーブル（以下、ＣＫＥ）端子に関しては、ＣＳ端子がロウレベル（以下、「Ｌレベル」）に固定されるショート異常や、ＣＫＥ端子がハイレベル（以下、「Ｈレベル」）に固定されるショート異常の場合は、いずれの場合もＤＲＡＭが正常に動作するため、ＣＳ端子、あるいはＣＫＥ端子がショートしていることの検出は困難であった。これは、ＣＳ端子がアクティブロウであり、ＣＫＥ端子がアクティブハイ、すなわち、ＣＳ端子、ＣＫＥ端子ともに、ＨレベルおよびＬレベルのいずれかのレベルで有効となる制御信号であることに起因する。なお、ＣＳ端子とＣＫＥ端子の制御論理は一例であって、むろん逆の論理であってもよい。
この点、特許文献１に係る半導体モジュール、あるいは特許文献２に係る半導体装置も１つのパッケージ内に実装された半導体素子の端子間の接続異常の検出を問題としているが、個々の端子間のレベルに基づく動作の違いについては検討されていない。
本発明は、上述した課題を解決するためになされたものであり、所定の機能を有効にする論理値側の短絡が発生した場合でも、該短絡を容易に検出することが可能な検査回路、半導体記憶装置、半導体装置、および接続検査方法を提供することを目的とする。
本発明に係る検査回路は、データを記憶する記憶部を含む半導体記憶素子と、前記半導体記憶素子に接続される半導体素子との間の接続状態の検査を実行する検査回路であって、第１の制御部に送る試験信号が入力される入力端子と、前記記憶部へ書き込むデータが入力されるとともに前記記憶部から読み出されたデータが出力される入出力端子と、検査信号が入力される第１の検査部と、前記入力端子と前記第１の制御部との間に配置されるとともに前記第１の検査部の制御に基づいて前記試験信号を予め定められた論理の制御信号に変換する第２の検査部と、前記入出力端子と第２の制御部との間に配置されるとともに前記第１の検査部の制御に基づいて前記試験信号を当該第２の制御部に送る第３の検査部と、を含むものである。
本発明に係る半導体記憶素子は、上記の検査回路と、記憶部と、記憶部への記憶に付随する特定の機能が予め定められた論理の制御信号で実行される第１の制御部と、記憶部へのデータの書き込みおよび前記記憶部からのデータの読み出しを制御する前記第２の制御部と、を含むものである。
本発明に係る半導体装置は、上記の半導体記憶素子と、半導体素子と、を含むものである。
一方、本発明に係る接続検査方法は、データを記憶する記憶部、および前記記憶部への記憶に付随する特定の機能が予め定められた論理の制御信号で実行される制御部を備えた半導体記憶素子に含まれる検査回路による接続検査方法であって、前記制御部に送る信号を入力する入力端子から試験信号を入力し、前記記憶部への書き込みのタイミングにおいて、前記試験信号を前記予め定められた論理の制御信号に変換して前記制御部に入力し、前記記憶部への書き込みのタイミングにおいて前記試験信号を前記記憶部へ書き込み、前記記憶部へ記憶させた前記試験信号を読み出し、前記記憶部に書き込んだ前記試験信号と前記記憶部から読み出た前記試験信号とを照合することによって、前記半導体記憶素子の入力端子と、前記半導体記憶素子に接続された半導体素子の前記入力端子に対応する端子との間の接続状態を検査するものである。
本発明によれば、所定の機能を有効にする論理値側の短絡が発生した場合でも、該短絡を容易に検出することが可能な検査回路、半導体記憶装置、半導体装置、および接続検査方法を提供することが可能となる。
実施の形態に係る半導体装置の構成の一例を示すブロック図である。 第１の実施の形態に係る検査回路の構成の一例を示すブロック図である。 第１の実施の形態に係る検査回路の正常時の動作を示すタイミングチャートである。 第１の実施の形態に係る検査回路の異常時の動作を示すタイミングチャートである。 第２の実施の形態に係る検査回路の構成の一例を示すブロック図である。 第２の実施の形態に係る検査回路の正常時の動作を示すタイミングチャートである。 第２の実施の形態に係る検査回路の異常時の動作を示すタイミングチャートである。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
［第１の実施の形態］
図１ないし図４を参照して、本実施の形態に係る検査回路、半導体記憶装置、半導体装置、および接続検査方法について説明する。本実施の形態は、ＤＲＡＭのＣＳ端子に関連するショート（短絡）異常を検出する形態である。
図１に示すように本実施の形態に係る半導体装置１０は、ＤＲＡＭ１２、コントローラＩＣ１８を含んで構成され、ＤＲＡＭ１２、コントローラＩＣ１８はパッケージに実装されている。パッケージの形態に特に制限はないが、本実施の形態に係る半導体装置１０では、ＭＣＰを用いた形態とされている。半導体装置１０は、外部の部品等と接続するための外部端子２０を備えている。
ＤＲＡＭ１２は本実施の形態に係る半導体記憶装置であり、本実施の形態に係る検査回路である検査回路１４を含んで構成されている。図１に示すように、検査回路１４はＣＳ（チップセレクト）端子、ＴＥＳＴ端子、ＣＫＥ（クロックイネーブル）端子、およびＤＱ端子を備え、これらの端子はＤＲＡＭ１２と外部とを接続する端子１６の一部を構成している。ここで、本実施の形態は、ＤＲＡＭ１２のＣＳ端子に関連するショート（短絡）異常を検出する形態のため、ＣＳ端子、ＴＥＳＴ端子、およびＤＱ端子を備えた検査回路１４を例示して説明する。
コントローラＩＣ１８は主としてＤＲＡＭ１２を制御する半導体素子であり、端子２２の一部であるＣ＿ＣＳ端子、Ｃ＿ＴＥＳＴ端子、Ｃ＿ＣＫＥ端子、およびＣ＿ＤＱ端子を備えている。Ｃ＿ＣＳ端子、Ｃ＿ＴＥＳＴ端子、Ｃ＿ＣＫＥ端子、およびＣ＿ＤＱ端子は、各々ＤＲＡＭ１２のＣＳ端子、ＴＥＳＴ端子、ＣＫＥ端子、およびＤＱ端子と接続され、ＤＲＡＭ１２のこれらの端子を制御する信号の出力端子、あるいはＤＲＡＭ１２からの信号を受け取る入力端子となっている。
次に図２を参照し、本実施の形態に係る検査回路１４についてより詳細に説明する。図２に示すように、検査回路１４は、ＣＳ端子、ＴＥＳＴ端子、ＤＱ端子の他に、ショート検出回路２４−１、２４−２、２４−３（以下、総称する場合は「ショート検出回路２４」）を含んで構成されている。なお、図２におけるＣＳ制御回路２６、ＤＱ制御回路２８はＤＲＡＭ１２の一部を構成している。
ＣＳ端子はデバイスの選択信号の入力端子であり、本信号がアサートされている期間他の信号線の入力が有効となる。ＣＳ制御回路２６は、ＣＳ端子への入力信号に応じて本動作を実行する回路である。ＣＳ端子はコントローラＩＣ１８のＣ＿ＣＳ端子に接続されており、コントローラＩＣ１８は、Ｃ＿ＣＳ端子からＣＳ信号をＤＲＡＭ１２のＣＳ端子に送ることによりチップセレクト機能を制御する。ここで、本実施の形態に係るＣＳ端子はＬレベルで活性化される（有効化される、すなわちアクティブロウ）とされているが、むろんこの論理は逆であってもよい。
ＤＱ端子はデータ信号の入出力端子であり、ＤＱ制御回路２８は、ＤＱ端子への入力信号に応じてＤＲＡＭ１２内のメモリ（例えば、１ビットメモリ）にデータを書き込み、ＤＱ端子からの制御信号に応じてＤＱ端子からＤＲＡＭ１２内のメモリから書き込まれたデータを読み出す。ＤＱ端子はコントローラＩＣ１８のＣ＿ＤＱ端子に接続されており、コントローラＩＣ１８は、Ｃ＿ＤＱ端子からデータ信号をＤＱ端子に送り、一方ＤＱ端子から出力されたデータ信号をＣ＿ＤＱ端子から取り込む。
ＴＥＳＴ端子は検査回路１４を制御する制御信号の入力端子であり、ショート検出回路２４−１に接続されている。一方ショート検出回路２４−２、および２４−３の各々は、ショート検出回路２４−１に接続され、ショート検出回路２４−１を介して制御される。
ＴＥＳＴ端子はコントローラＩＣ１８のＣ＿ＴＥＳＴ端子と接続されており、コントローラＩＣ１８は、検査を制御するための制御信号（検査信号）をＣ＿ＴＥＳＴ端子から検査回路１４に送ることにより検査回路１４の制御を実行する。
図２において、Ｃ＿ＣＳ端子とＣＳ端子との間、Ｃ＿ＤＱ端子とＤＱ端子との間、およびＴＥＳＴ端子とＣ＿ＴＥＳＴ端子との間はボンディングワイヤ、プリント板のパターン、あるいはフリップチップ実装の場合のバンプ等の接続手段によって接続されるが、本実施の形態ではボンディングワイヤＷで接続する形態としている。ショート検出回路２４は該接続手段におけるショート（短絡）異常を検出する回路である。すなわち、本実施の形態に係る検査回路１４は、ＤＲＡＭ１２とコントローラＩＣ１８との間の接続におけるショート異常を検出する回路となっている。
図２に示すように、ショート検出回路２４−２はＣＳ端子とＣＳ制御回路２６との間に配置され、ＣＳ制御回路２６に対する入力を制御する。ショート検出回路２４−３は、ＤＱ端子とＤＱ制御回路２８との間に配置され、ＤＱ制御回路２８に対する入出力を制御する。一方、ショート検出回路２４−１は、ＴＥＳＴ端子、およびショート検出回路２４−２、２４−３に接続され、ＴＥＳＴ端子を介して入力された検査信号に応じてショート検出回路２４−２、２４−３を制御する。
次に、検査回路１４の動作について説明する。検査回路１４は、通常状態の動作である通常モードと検査時の動作である検査モードとを有している。通常モードにおいては記号＜１＞の付された点線矢印で示すように、Ｃ＿ＣＳ端子からＣＳ端子に送られた信号はＣＳ制御回路２６に入力され、ＣＳ制御回路２６を制御する。同様に、記号＜１＞の付された点線矢印で示すように、Ｃ＿ＤＱ端子からＤＱ端子に送られたデータ信号はＤＱ制御回路２８に入力される。また、ＤＲＡＭ１２からの読み出されたデータ信号は、記号＜４＞の付された点線矢印で示すように、ＤＱ制御回路２８からＤＱ端子を介してコントローラＩＣ１８のＣ＿ＤＱ端子に送られる。ここで、以下の説明において図中の＜Ｘ＞で示す記号は、図中の当該箇所を示す記号としている。
一方、検査モード時には、コントローラＩＣ１８がＣ＿ＴＥＳＴ端子からＤＲＡＭ１２のＴＥＳＴ端子にＴＥＳＴ信号を送ることによりショート検出回路２４−１、２４−２、２４−３を活性化させる（動作させる）。すると、ショート検出回路２４−２においてＣＳ端子とＣＳ制御回路２６との間が分断される。つまり、ＣＳ制御回路２６にはショート検出回路２４−２から図２の＜３＞の経路でＬレベルの信号が与えられ、ＤＲＡＭ１２の内部はＷＲＴコマンド状態となる。ここで、上述したように、本実施の形態に係るＣＳ端子はアクティブロウである。
同時に、ＤＱ端子とＤＱ制御回路２８との間はショート検出回路２４−３内で分断され、図２の＜２＞の経路でＤＱ制御回路２８にＣＳ端子へ入力された信号（試験信号）がＤＲＡＭ１２に書き込まれる。ＤＲＡＭ１２に書き込まれたデータは、図２の＜４＞の経路を介してＤＱ端子からコントローラＩＣ１８によって読み出される。以上の動作によって、Ｃ＿ＣＳ端子とＣＳ端子との間にショート異常が発生しているか否か検査することができる。つまり、検査モードでは、点線矢印＜３＞で示される経路の信号がＣＳ制御回路２６の入力信号となり、点線矢印＜２＞で示される信号がＤＱ制御回路２８への入力（書き込み）データ信号となる。
図３および図４を参照して、検査回路１４の動作についてより詳細に説明する。図３は、Ｃ＿ＣＳ端子とＣＳ端子との間にショート異常が発生していない場合の検査回路１４の動作を示すタイミングチャートであり、コントローラＩＣ１８からＤＲＡＭ１２に対して送られるコマンドと、各部波形とを示している。また図４は、Ｃ＿ＣＳ端子とＣＳ端子との間にショート異常が発生している場合の検査回路１４の動作を示すタイミングチャートであり、コントローラＩＣ１８からＤＲＡＭ１２に対して送られるコマンドと、各部波形とを示している。
図３の＜１＞で示すように、本動作例では、書き込みと読み出しとをこの順で行っている。書き込み動作ではコマンドとして、ＡＣＴ（アクティブ）コマンド、ＷＲＴ（書き込み）コマンド、ＰＲＥ（プリチャージ）コマンドがこの順にコントローラＩＣ１８からＤＲＡＭ１２に送られ、ＤＲＡＭ１２のメモリセルに１ビットのデータが書き込まれる。本実施の形態では、このメモリセルを一例として１ビットセルとしている。ＡＣＴコマンドとＷＲＴコマンドとの間のＴＥＳＴ ＩＮコマンドと、ＷＲＴコマンドとＰＲＥコマンドの間のＴＥＳＴ ＯＵＴコマンドが、本実施の形態における検査動作時のコマンドである。すなわち、ＴＥＳＴ ＩＮコマンドとＴＥＳＴ ＯＵＴコマンドによって検査回路１４が制御され、ＴＥＳＴ ＩＮコマンドは検査回路１４を活性化させる（動作を開始させる）コマンドであり、ＴＥＳＴ ＯＵＴコマンドは検査回路１４を非活性化させる（動作を停止させる）コマンドである。一方、読み出し動作では、ＡＣＴ（アクティブ）コマンド、ＲＥＤ（読み出し）コマンド、ＰＲＥ（プリチャージ）コマンドがこの順にコントローラＩＣ１８からＤＲＡＭ１２に送られ、ＤＲＡＭ１２の１ビットセルから１ビットのデータが読み出される。
また、図３の＜１＞には、クロック信号ＣＬＫ（ＣＫ）と、テスト信号ＴＥＳＴの波形も示している。テスト信号ＴＥＳＴは、検査動作時にコントローラＩＣ１８のＣ＿ＴＥＳＴ端子からＤＲＡＭ１２のＴＥＳＴ端子に入力される信号であり、このＴＥＳＴ信号をＨレベルにすることによって検査回路１４が検査モードに移行し（検査回路１４が活性化し）、ショート検出回路２４が動作する。
図３の＜２＞を参照して、Ｃ＿ＣＳ端子とＣＳ端子との間にショート異常が発生していない場合に、コントローラＩＣ１８のＣ＿ＣＳ端子からＤＲＡＭ１２のＣＳ端子にＨレベルが入力された場合の動作を説明する。本動作では、コントローラＩＣ１８のＣ＿ＣＳ端子からＤＲＡＭ２のＣＳ端子を介してＨレベルが書き込まれ、このＨレベルがＤＲＡＭ１２から読み出される。
まず、ＣＳ端子の入力信号は、図３の＜３＞に示すような波形となる。すなわち、ＣＳ端子の入力信号はアクティブロウなので、各コマンドに対応するタイミングでＬレベルとすることにより、ＣＳ制御回路２６が動作する。一方、ＤＲＡＭ１２にＨレベルを書き込むためにＷＲＴコマンドのタイミングでＣＳ端子にはＨレベルを入力するが、ＣＳ制御回路２６は通常に動作させたいため、図３の＜４＞で示すように、ＷＲＴコマンドのタイミングにおいてショート検出回路２４−２によりＣＳ制御回路２６の入力をＬレベルに変換する。
図３の＜５＞に示すように、ＷＲＴコマンドのタイミングにおけるＤＱ制御回路２８の入力信号は、ＨレベルのＣＳ信号がショート検出回路２４−２、２４−１、２４−３を介して入力されることにより、Ｈレベルとなる。すなわち、ＤＲＡＭ１２にはＨレベルが書き込まれる。そのため読み出し動作においては、図３の＜６＞に示すように、ＤＱ端子を介してＨレベルが読み出され、ＤＲＡＭ１２への書き込みデータの論理と読み出しデータの論理がいずれもＨレベルで一致しているので、コントローラＩＣ１８は、Ｃ＿ＣＳ端子とＣＳ端子との間の接続が正常であると判断する。
次に、図３の＜７＞を参照して、Ｃ＿ＣＳ端子とＣＳ端子との間にショート異常が発生していない場合に、コントローラＩＣ１８のＣ＿ＣＳ端子からＤＲＡＭ１２のＣＳ端子にＬレベルが入力された場合の動作を説明する。本動作では、コントローラＩＣ１８のＣ＿ＣＳ端子からＤＲＡＭ１２のＣＳ端子を介してＬレベルが書き込まれ、このＬレベルがＤＲＡＭ１２から読み出される。
まず、ＣＳ端子の入力信号は、図３の＜８＞に示すような波形となる。すなわち、ＤＲＡＭ１２にＬレベルを書き込むために、ＷＲＴコマンドのタイミングでＣＳ端子にはＬレベルを入力する。ＣＳ制御回路２６はＬレベルで通常に動作するため、図３の＜９＞で示すように、ＷＲＴコマンドのタイミングにおいて、ショート検出回路２４−２によりＬレベルの信号がＣＳ制御回路２８に入力される。
図３の＜１０＞に示すように、ＷＲＴコマンドのタイミングにおけるＤＱ制御回路２８の入力信号は、ＬレベルのＣＳ信号がショート検出回路２４−２、２４−１、２４−３を介して入力されることにより、Ｌレベルとなる。すなわち、ＤＲＡＭ１２にはＬレベルが書き込まれる。そのため読み出し動作においては、図３の＜１１＞に示すように、ＤＱ端子を介してＬレベルが読み出されるので、ＤＲＡＭ１２への書き込みデータの論理と読み出しデータの論理がいずれもＬレベルで一致し、コントローラＩＣ１８は、Ｃ＿ＣＳ端子とＣＳ端子との間の接続が正常であると判断する。
次に、図４を参照して、Ｃ＿ＣＳ端子とＣＳ端子との間にショート異常が発生している場合の検査回路１４の動作について説明する。本例では、Ｃ＿ＣＳ端子とＣＳ端子との間でＬレベル側、例えば電源ＶＳＳに短絡したショート異常が発生しているものとする。図４の＜１＞に示すコマンド、ＣＬＫ（ＣＫ）信号、ＴＥＳＴ信号は図３の＜１＞と同様なので、詳細な説明を省略する。
図４の＜２＞に示すように、本例では、コントローラＩＣ１８はＷＲＴコマンドのタイミングにおいて、Ｃ＿ＣＳ端子からＤＲＡＭ１２のＣＳ端子に検査のための入力信号（試験信号）であるＨレベルを送る。しかしながら、Ｃ＿ＣＳ端子とＣＳ端子との間にＬレベル側のショートが発生しているので、図４の＜３＞に示すように、ＣＳ端子入力はＬレベルのままである。ＣＳ制御回路２６は正常に動作させたいため、図３の＜４＞に示すように、ショート検出回路２４−２はＣＳ制御回路２６にＬレベルを送る。
一方、本例ではＤＲＡＭ１２の１ビットメモリにＨレベルを書き込もうとしているところ、ＣＳ端子の入力信号がＬレベルのままなので、図４の＜５＞に示すように、ショート検出回路２４−３はＤＱ制御回路２８に対しＬレベルを送る。そのため、図４の＜６＞に示すように、コントローラＩＣ１８は、ＤＲＡＭ１２からＤＱ端子を介してＬレベルを読み出す。Ｈレベルを書き込んでも、ＤＲＡＭ１２から読み出されるのは必ずＬレベルであり、書き込みデータと読み出しデータが一致していないため、コントローラＩＣ１８は、Ｃ＿ＣＳ端子とＣＳ端子との間の接続において、Ｌレベル側へのショート異常が発生していると判断する。
以上のように、本実施の形態に係る検査回路、半導体記憶素子、半導体装置、および接続検査方法によれば、コントローラＩＣ１８のＣ＿ＣＳ端子と、ＤＲＡＭ１２のＣＳ端子との間の接続において短絡異常が発生した場合、該短絡異常を容易に検出することが可能となる。
［第２の実施の形態］
図５ないし図７を参照して、本実施の形態に係る検査回路、半導体記憶装置、半導体装置、および接続検査方法について説明する。本実施の形態は、ＤＲＡＭのＣＫＥ端子に関連するショート（短絡）異常を検出する形態である。
図５に示すように、本実施の形態に係る検査回路１４ａは、ＣＫＥ端子、ＴＥＳＴ端子、ＤＱ端子、ショート検出回路２４−４、２４−５、２４−６（以下、総称する場合は「ショート検出回路２４」）を含んで構成されている。図５において、ＣＫＥ制御回路３０、ＤＱ制御回路２８はＤＲＡＭ１２の一部を構成している。ここで、本実施の形態は、ＤＲＡＭ１２のＣＫＥ端子に関連するショート（短絡）異常を検出する形態のため、検査回路１４ａは、端子としてＣＫＥ端子、ＴＥＳＴ端子、およびＤＱ端子を備えているものとする。
ＣＫＥ端子はクロックイネーブル信号の入力端子であり、本信号がアサートされている期間クロックの入力が有効となる。ＣＫＥ制御回路３０は、ＣＫＥ端子への入力信号に応じて本動作を実行する回路である。ＣＫＥ端子はコントローラＩＣ１８のＣ＿ＣＫＥ端子に接続されており、コントローラＩＣ１８は、Ｃ＿ＣＫＥ端子からＣＫＥ信号をＤＲＡＭ１２のＣＫＥ端子に送ることによりクロックイネーブル機能を制御する。ここで、本実施の形態に係るＣＫＥ端子はＨレベルで活性化される（Ｈレベルで有効となる、すなわちアクティブハイ）とされているが、むろんこの論理は逆であってもよい。ＤＱ端子、ＤＱ制御回路２８については図２と同様なので、詳細な説明を省略する。
ＴＥＳＴ端子は検査回路１４ａを制御する制御信号の入力端子であり、ショート検出回路２４−４に接続されている。ＴＥＳＴ端子はコントローラＩＣ１８のＣ＿ＴＥＳＴ端子と接続されており、コントローラＩＣ１８はＣ＿ＴＥＳＴ端子から制御信号を検査回路１４ａに送ることにより、検査回路１４ａの制御を実行する。
図５において、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間、Ｃ＿ＤＱ端子とＤＱ端子との間、およびＴＥＳＴ端子とＣ＿ＴＥＳＴ端子との間はボンディングワイヤ、プリント板のパターン等の接続手段によって接続されるが、本実施の形態ではボンディングワイヤＷで接続する形態としている。ショート検出回路２４は該接続手段におけるショート（短絡）を検出する回路である。すなわち、本実施の形態に係る検査回路１４ａは、ＤＲＡＭ１２とコントローラＩＣ１８との間の接続におけるショート異常を検出する回路となっている。
図５に示すように、ショート検出回路２４−５はＣＫＥ端子とＣＫＥ制御回路３０との間に配置され、ＣＫＥ制御回路３０に対する入力を制御する。ショート検出回路２４−６は、ＤＱ端子とＤＱ制御回路２８との間に配置され、ＤＱ制御回路２８に対する入出力を制御する。一方、ショート検出回路２４−４は、ＴＥＳＴ端子、およびショート検出回路２４−５、２４−６に接続され、ＴＥＳＴ端子からの入力信号（検査信号）に応じてショート検出回路２４−５、２４−６を制御する。
次に、検査回路１４ａの動作について説明する。検査回路１４ａは、検査回路１４と同様、通常モードと検査モードとを有している。通常モードにおいては記号＜５＞の付された点線矢印で示すように、Ｃ＿ＣＫＥ端子からＣＫＥ端子に送られた信号はＣＫＥ制御回路３０に入力され、ＣＫＥ制御回路３０を制御する。同様に、記号＜５＞の付された点線矢印で示すように、Ｃ＿ＤＱ端子からＤＱ端子に送られたデータ信号はＤＱ制御回路２８に入力され、ＤＲＡＭ１２に書き込まれる。また、ＤＲＡＭ１２からの読み出し信号は、記号＜８＞の付された点線矢印で示すように、ＤＱ制御回路２８からＤＱ端子を介してコントローラＩＣ１８のＣ＿ＤＱ端子に送られる。
一方、検査モード時には、コントローラＩＣ１８のＣ＿ＴＥＳＴ端子からＤＲＡＭ１２のＴＥＳＴ端子にＴＥＳＴ信号を送ることによりショート検出回路２４−４、２４−５、２４−６が活性化される。すると、ショート検出回路２４−５においてＣＫＥ端子とＣＫＥ制御回路３０との間が分断される。つまり、ＣＫＥ制御回路３０にはショート検出回路２４−５から図５の＜７＞の経路でＨレベルの信号が与えられ、ＤＲＡＭ１２の内部はＷＲＴコマンド状態となる。ここで、上述したように、本実施の形態に係るＣＫＥ端子はアクティブハイであるが、むろんこの論理は逆であってもよい。
同時に、ＤＱ端子とＤＱ制御回路２８との間はショート検出回路２４−６内で分断され、図５の＜６＞の経路でＣＫＥ端子へ入力された信号がＤＱ制御回路２８に送られ、ＤＲＡＭ１２に書き込まれる。ＤＲＡＭ１２に書き込まれたデータは、図５の＜８＞の経路を介してＤＱ端子からコントローラＩＣ１８によって読み出される。以上の動作によって、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間にショート異常が発生しているか否か検査することができる。つまり、検査モードでは、点線矢印＜７＞で示される経路の信号がＣＫＥ制御回路３０の入力信号となり、点線矢印＜６＞で示される信号がＤＱ制御回路２８への入力（書き込み）データ信号となる。
図６および図７を参照して、検査回路１４ａの動作についてより詳細に説明する。図６は、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間にショート異常が発生していない場合の検査回路１４ａの動作を示すタイミングチャートであり、コントローラＩＣ１８からＤＲＡＭ１２に対して送られるコマンドと、各部波形とを示している。また図７は、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間にショート異常が発生している場合の検査回路１４ａの動作を示すタイミングチャートであり、コントローラＩＣ１８からＤＲＡＭ１２に対して送られるコマンドと、各部波形とを示している。
図６の＜１＞で示す、各コマンド、クロック信号ＣＬＫ（ＣＫ）、ＴＥＳＴ信号については図３の＜１＞と同様なので、詳細な説明を省略する。
図６の＜２＞を参照して、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間にショート異常が発生していない場合に、コントローラＩＣ１８のＣ＿ＣＫＥ端子からＤＲＡＭ１２のＣＫＥ端子にＨレベルが入力された場合の動作を説明する。本動作では、コントローラＩＣ１８のＣ＿ＣＫＥ端子からＤＲＡＭ１２のＣＫＥ端子を介してＨレベルが書き込まれ、このＨレベルがＤＲＡＭ１２から読み出される。
まず、ＣＫＥ端子の入力信号は、図６の＜３＞に示すような波形となる。すなわち、ＣＫＥ端子の入力信号は、ＤＲＡＭ１２にＨレベルを書き込むために、ＷＲＴコマンドのタイミングにおいてＨレベルとされている。この際、ＣＫＥ端子の入力信号はアクティブハイなので、ＣＫＥ制御回路３０の入力は、図６＜４＞に示すように、ショート検出回路２４−５によりＨレベルとされる。これによりＣＫＥ制御回路３０が動作する。一方、図６＜５＞に示すように、ＷＲＴコマンドのタイミングにおいて、ショート検出回路２４−６により、ＤＱ制御回路２８にＣＫＥ端子に入力されたＨレベルが入力される。すなわち、ＤＲＡＭ１２にはＨレベルが書き込まれる。
そのため読み出し動作においては、図６の＜６＞に示すように、ＤＱ端子を介してＨレベルが読み出され、ＤＲＡＭ１２への書き込みデータの論理と読み出しデータの論理がいずれもＨレベルで一致しているので、コントローラＩＣ１８は、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間の接続が正常であると判断する。
次に、図６の＜７＞を参照して、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間にショート異常が発生していない場合に、コントローラＩＣ１８のＣ＿ＣＫＥ端子からＤＲＡＭ１２のＣＫＥ端子にＬレベルが入力された場合の動作を説明する。本動作では、コントローラＩＣ１８のＣ＿ＣＫＥ端子からＤＲＡＭ１２のＣＫＥ端子を介してＬレベルが書き込まれ、このＬレベルがＤＲＡＭ１２から読み出される。
まず、ＣＫＥ端子の入力信号は、図６の＜８＞に示すような波形となる。すなわち、ＷＲＴコマンドのタイミングにおいて、コントローラＩＣ１８はＣＫＥ端子にＬレベルを入力する。ＣＫＥ制御回路３０はＨレベルで通常に動作するため、図６の＜９＞で示すように、ＷＲＴコマンドのタイミングにおいて、ショート検出回路２４−５はＣＫＥ端子に入力されたＬレベルの信号をＨレベルに変換してＣＫＥ制御回路３０に入力させる。
図６の＜１０＞に示すように、ＷＲＴコマンドのタイミングにおけるＤＱ制御回路２８の入力信号は、ＬレベルのＣＫＥ信号がショート検出回路２４−５、２４−４、２４−６を介して入力されることにより、Ｌレベルとなる。すなわち、ＤＲＡＭ１２にはＬレベルが書き込まれる。そのため読み出し動作においては、図６の＜１１＞に示すように、ＤＱ端子を介してＬレベルが読み出されるので、ＤＲＡＭ１２への書き込みデータの論理と読み出しデータの論理がいずれもＬレベルで一致し、コントローラＩＣ１８は、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間の接続が正常であると判断する。
次に、図７を参照して、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間にショート異常が発生している場合の検査回路１４ａの動作について説明する。本例では、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間でＨレベル側、例えば電源ＶＤＤに短絡したショート異常が発生しているものとする。図７の＜１＞に示すコマンド、ＣＬＫ（ＣＫ）信号、ＴＥＳＴ信号は図３の＜１＞と同様なので、詳細な説明を省略する。
図７の＜２＞に示すように、本例では、コントローラＩＣ１８は検査のための入力信号（試験信号）として、Ｃ＿ＣＫＥ端子からＤＲＡＭ１２のＣＫＥ端子にＬレベルを送る。
しかしながら、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間にＨレベル側のショートが発生しているので、図７の＜３＞に示すように、ＣＫＥ端子入力はＨレベルのままである。ＣＫＥ制御回路３０は正常に動作させたいため、図７の＜４＞に示すように、ショート検出回路２４−５はＣＫＥ制御回路３０にＨレベルを送る。
一方、本例ではＤＲＡＭ１２の１ビットメモリにＬレベルを書き込もうとしているところ、ＣＫＥ端子の入力信号がＨレベルのままなので、図７の＜５＞に示すように、ショート検出回路２４−６はＤＱ制御回路２８に対しＨレベルを送る。これによりＤＲＡＭ１２にはＨレベルが書き込まれる。そのため、図７の＜６＞に示すように、コントローラＩＣ１８は、ＤＲＡＭ１２からＤＱ端子を介してＨレベルを読み出す。Ｌレベルを書き込んでも、ＤＲＡＭ１２から読み出されるのは必ずＨレベルであり、書き込みデータと読み出しデータが一致していないため、コントローラＩＣ１８は、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間の接続において、Ｈレベル側へのショート異常が発生していると判断する。
以上のように、本実施の形態に係る検査回路、半導体記憶素子、半導体装置、および接続検査方法によれば、Ｃ＿ＣＫＥ端子とＣＫＥ端子との間の接続において短絡異常が発生した場合、該短絡異常を容易に検出することが可能となる。
なお、上記各実施の形態では、コントローラＩＣ１８のＣ＿ＣＳ端子とＤＲＡＭ１２のＣＳ端子との間の接続検査、コントローラＩＣ１８のＣ＿ＣＫＥ端子とＤＲＡＭ１２のＣＫＥ端子との間の接続検査を別々に行う半導体装置の形態として説明したがこれに限られず、例えば両方の接続検査の機能を有する半導体装置として構成してもよい。この場合、基本的に図２に示す検査回路１４と図５に示す検査回路１４ａとの両方の検査回路を具備することになるが、ショート検出回路２４−１とショート検出回路２４−４とは兼用化させ、コントローラＩＣ１８のＣ＿ＴＥＳＴ端子、ＤＲＡＭ１２のＴＥＳＴ端子は各々ひとつずつ配置させる形態としてもよい。
１０ 半導体装置
１２ ＤＲＡＭ
１４ 検査回路
１６ 端子
１８ コントローラＩＣ
２０ 外部端子
２２ 端子
２４、２４−１〜２４−６ ショート検出回路
２６ ＣＳ制御回路
２８ ＤＱ制御回路
３０ ＣＫＥ制御回路

Claims (10)

  1. データを記憶する記憶部を含む半導体記憶素子と、前記半導体記憶素子に接続される半導体素子との間の接続状態の検査を実行する検査回路であって、
    第１の制御部に送る試験信号が入力される入力端子と、
    前記記憶部へ書き込むデータが入力されるとともに前記記憶部から読み出されたデータが出力される入出力端子と、
    検査信号が入力される第１の検査部と、
    前記入力端子と前記第１の制御部との間に配置されるとともに前記第１の検査部の制御に基づいて前記試験信号を予め定められた論理の制御信号に変換する第２の検査部と、
    前記入出力端子と第２の制御部との間に配置されるとともに前記第１の検査部の制御に基づいて前記試験信号を当該第２の制御部に送る第３の検査部と、
    を含み、
    前記接続状態の検査が、前記試験信号を前記記憶部に書き込んだ後読み出し、書き込んだデータと読み出したデータとを照合することによって行われる
    検査回路。
  2. 前記接続状態の検査が、前記入力端子と、前記入力端子に接続された前記半導体素子の端子と、の間の前記予め定めた論理の側の短絡の検査である
    請求項１に記載の検査回路。
  3. 前記記憶部への書き込みのタイミングにおいて前記試験信号が前記予め定められた論理と逆の論理とされ、
    前記第２の検査部は、前記記憶部への書き込みのタイミングにおいて前記試験信号を前記予め定められた論理の制御信号に変換する
    請求項１または請求項２に記載の検査回路。
  4. 前記第３の検査部は、前記入力端子から前記第２の検査部および前記第１の検査部を経由した前記試験信号を前記第２の制御部に送る
    請求項１〜請求項３のいずれか１項に記載の検査回路。
  5. 前記第１の制御部がチップセレクト機能を実行する制御部であるとともに前記制御信号がチップセレクト信号であるか、または、前記第１の制御部がクロックイネーブル機能を実行する制御部であるとともに前記制御信号がクロックイネーブル信号である
    請求項１〜請求項４のいずれか１項に記載の検査回路。
  6. 請求項１〜請求項５のいずれか１項に記載の検査回路と、前記記憶部と、前記記憶部への記憶に付随する特定の機能が予め定められた論理の制御信号で実行される前記第１の制御部と、前記記憶部へのデータの書き込みおよび前記記憶部からのデータの読み出しを制御する前記第２の制御部と、
    を含む半導体記憶素子。
  7. 請求項６記載の半導体記憶素子と、
    前記半導体記憶素子に接続される半導体素子と、
    を含む半導体装置。
  8. 前記半導体素子が、前記試験信号を前記入力端子に送る第１の出力端子、前記検査信号を前記第１の検査部に送る第２の出力端子、および前記入出力端子からのデータを入力するデータ入力端子を備えたマイクロコントローラであり、
    前記検査信号により前記検査回路による検査の実行を制御する
    請求項７に記載の半導体装置。
  9. 前記半導体記憶素子と前記半導体素子とがマイクロチップパッケージに実装されている 請求項７または請求項８に記載の半導体装置。
  10. データを記憶する記憶部を含む半導体記憶素子と、前記半導体記憶素子に接続される半導体素子との間の接続状態の検査を実行する検査回路による接続検査方法であって、
    検査信号が入力される第１の検査部に前記検査信号を入力し、
    第１の制御部に送る試験信号が入力される入力端子と前記第１の制御部との間に配置された第２の検査部が、前記第１の検査部の制御に基づいて前記試験信号を予め定められた論理の制御信号に変換し、
    前記記憶部へ書き込むデータが入力されるとともに前記記憶部から読み出されたデータが出力される入出力端子と第２の制御部との間に配置された第３の検査部が、前記第１の検査部の制御に基づいて前記試験信号を前記第２の制御部に送り、
    前記試験信号を前記記憶部に書き込んだ後読み出し、書き込んだデータと読み出したデータとを照合することによって前記接続状態を検査する
    接続検査方法。
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