JP4036554B2 - 半導体装置およびその試験方法、および半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ボード等に実装された半導体装置の端子のコンタクトを確認するためのコンタクト試験等を安価に行う機能を備えた半導体装置およびその試験方法、および半導体集積回路に関する。
ＤＲＡＭ（dynamic random access memory：ダイナミックランダムアクセスメモリ）等のメモリデバイスからなる半導体装置をボード等に実装する工程では、メモリデバイスの端子とボードの端子とが半田付け等により確実に接続されていることを確認すること、すなわち、実装後のメモリデバイスの端子のコンタクトチェックを行うことが重要である。
【０００２】
一般に、ＤＲＡＭ等のメモリデバイスは、ＴＳＯＰ（thin small out-line package ）等の薄型の表面実装タイプのパッケージに搭載されている。これらのパッケージでは、ボードに実装した状態で端子の半田付けの状態を目視で確認することができるため、実装後のメモリデバイスの端子のコンタクトチェックを目視で行っていた。
【０００３】
しかしながら、パーソナルコンピュータが年々小型化されるに伴って、メモリデバイスの実装面積も年々縮小される傾向にある。このようなメモリデバイスの実装面積の縮小化の傾向に対応するために、近年は、チップ（例えば、１ｃｍ角）とほぼ同じ外径寸法を有するＣＳＰ（chip size package ：チップサイズパッケージ）等のさらに実装面積が少ないパッケージが登場してきた。この種のパッケージでは、多数の電極がパッケージの底面にマトリクス状に配置されており、上記パッケージをボードに実装してしまうと、メモリデバイスの端子の接続状況を目視でチェックすることはもはや困難である。
【０００４】
【従来の技術】
上記のように、ＤＲＡＭ等のメモリデバイスをＣＳＰ等のパッケージに搭載し、このパッケージをボードに実装してから同メモリデバイスの端子のコンタクトチェックを行う場合、同メモリデバイスの端子のコンタクトチェックを目視でチェックすることは困難なので、実際にＤＲＡＭ等を動作させてコンタクトチェックを行う必要がある。このために、従来は、高精度でタイミング設定をすることによりコンタクトチェックを行えるような試験回路を用意していたが、どうしても試験コストが高くなってしまうという不都合が生じてきた。
【０００５】
ゲートアレイ等のロジックデバイスについては、このような不都合な事態に対処するために、業界標準となっているバウンダリスキャン（boundary scan ）等によりロジックデバイスの端子のコンタクトチェックを行うための簡単な試験回路を搭載するようにしている。このタイプの試験回路は、複雑なタイミング設定を必要としないので、ロジックデバイスの端子のコンタクトチェックを容易に遂行することができる。
【０００６】
ただし、上記のバウンダリスキャン等によりコンタクトチェックを行う場合、通常は、コンタクトチェック用の試験回路を起動させるための余分な端子を必要とする。ロジックデバイスでは端子数が多く（例えば、２００〜２５６ピン）、かつ、ユーザ特定の仕様によるカスタム品が多いので、コンタクトチェック用の試験回路を起動させるための端子を専用に設けることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のようなロジックデバイスに使用されているコンタクトチェック用の試験回路をＤＲＡＭ等のメモリデバイスに適用する場合、この試験回路を起動する方法に関して次のような問題が生じてくる。
メモリデバイスは汎用品として製造される場合が多く、このような汎用品は、通常、端子数が最小になるように設計されている。したがって、ＤＲＡＭ等のメモリデバイスでは、試験回路専用の余分な外部端子を設けることが難しい。
【０００８】
さらに、メモリデバイスをボードに実装した状態で試験することが必要なために、ある特定の端子に特殊な電圧を印加して試験回路を起動させることも難しい。
よって、ＤＲＡＭ等のメモリデバイスからなる半導体装置において端子のコンタクトチェックを行う場合、既存の端子を利用して、通常印加される電圧の範囲内で、簡単なタイミング設定により起動することができる試験回路が必要となる。また一方で、このような試験回路は、メモリデバイスの通常の動作に影響を及ぼさないようにするために、端子のコンタクトチェック以外の通常の使用状態では容易に起動しないようにすることも必要となる。
【０００９】
本発明は上記問題点に鑑みてなされたものであり、専用の端子を必要とせずに簡単な起動シーケンスで起動し、なおかつ、通常の使用状態においては容易に起動しないような試験回路を有する半導体装置、および同試験回路等を利用した端子試験方法、および上記試験回路を有する半導体集積回路を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体装置は、外部端子のコンタクト状態を試験するための端子試験回路と、電源を印加すると第１の動作モードを示す信号を出力し、該第１の動作モードにおいて、特定の端子に入力される制御信号に応答して前記端子試験回路に試験モード信号を出力し、前記特定の端子に入力される信号のレベル変化の回数に応答して第２の動作モードを示す信号を出力する試験モード制御回路部とを有する。
【００１１】
また一方で、本発明の半導体装置の端子試験方法は、前記半導体装置の電源端子に電源を印加し、前記半導体装置内のチップ選択用端子に活性化レベルのチップ選択用信号を供給して前記チップ選択用端子、および、前記電源端子のコンタクトを確認するための第１の試験を行い、前記チップ選択用信号を一旦非活性レベルに戻したあと再度活性化レベルにし、前記チップ選択用端子以外の入力端子のコンタクト良否を確認するための試験回路を活性化して、前記入力端子のコンタクトを確認するための第２の試験を行い、さらに、前記チップ選択用信号を一旦非活性レベルに戻したあと再度活性化レベルにし、データ入出力端子のコンタクト良否を確認するための試験回路を活性化して、前記データ入出力端子のコンタクトを確認するための第３の試験を行う。
【００１２】
また一方で、本発明の半導体集積回路は、内部回路に接続された第１の外部端子および第２の外部端子と、電源の印加に応答して活性化され、前記第１の外部端子に印加された制御信号に応答して試験モード信号を出力し、前記制御信号の論理レベル変化の回数が設定値になると非活性状態となる試験モード制御回路部と、前記第２の外部端子に接続され、前記試験モード信号に応答して、該第２の外部端子のコンタクト状態を判定する端子試験回路部とを有する。
【００１３】
さらに詳しく説明すると、本発明の半導体装置およびその試験方法においては、電源投入、および、チップ選択用端子等の特定の端子にチップ選択用信号を供給することによって、クロック非同期で試験回路を起動し、上記チップ選択用信号を所定の回数供給したときに自動的に試験回路が停止するようにしている。
ここで、チップ選択用端子からのチップ選択用信号により試験回路を制御する理由として、次の点が挙げられる。
【００１４】
すなわち、複数のメモリデバイスが実装されたボード上でデータバス線を共有している複数のメモリデバイスから１個のメモリデバイスを選択するのがチップ選択用信号であり、したがって、チップ選択用信号により１個のメモリデバイスを選択し、選択したメモリデバイスのデータ出力端子からデータバス線へ試験結果を出力するようにすれば、個々のメモリデバイスについて別々に試験を行うことができるからである。
【００１５】
より具体的には、次のようなシーケンス(1) 〜(4) に従って、ボードに実装されたメモリデバイスの試験を行う。
(1) 電源を印加するとメモリデバイス内でスタータ信号等が発生し、これでメモリデバイスは試験モードに入る。
(2) メモリデバイス内のチップ選択用端子を第１のレベル（例えば、“Ｈ（high）”レベル）にし、メモリデバイスを非選択状態にする。
【００１６】
(3) チップ選択用端子にチップ選択用信号を供給して同チップ選択用端子を第２のレベル（例えば、“Ｌ（low ）”レベル）にすると、メモリデバイス内の試験回路が起動して試験を行う。
(4) チップ選択用端子を再び第１のレベルにすると、試験回路が停止して通常動作モードになり、これ以降は試験モードには入らない。
【００１７】
すなわち、この場合は、電源印加で試験モードに入り、チップ選択用端子が第１のレベルになったことを２度検出すると、通常動作モードになるような試験回路をメモリデバイスに搭載しておく。
また一方で、メモリデバイスの端子を複数のグループに分けて試験する場合は、次のようなシーケンス▲１▼〜▲８▼に従って試験を行う。ここでは、例えば、第１のグループの端子（チップ選択用端子、および、電源端子）、第２のグループの端子（チップ選択用端子以外の入力端子）、および第３のグループの端子（データ入出力端子）からなる３つのグループに分けて試験を行う場合を想定する。
【００１８】
▲１▼ 電源を印加するとスタータ信号等が発生し、これでメモリデバイスは試験モードに入る。
▲２▼ チップ選択用端子を第１のレベル（例えば、“Ｈ”レベル）にし、メモリデバイスを非選択状態にする。
▲３▼ チップ選択用端子にチップ選択用信号を供給して同チップ選択用端子を第２のレベル（例えば、“Ｌ”レベル）にすると、試験回路が起動して第１のグループの端子の試験を行う。
【００１９】
▲４▼ チップ選択用端子を第１のレベル（例えば、“Ｈ”レベル）にすると、試験回路が停止する。
▲５▼ 再度、チップ選択用端子を第２のレベル（例えば、“Ｌ”レベル）にすると、試験回路が起動して第２のグループの端子の試験を行う。
▲６▼ チップ選択用端子を第１のレベル（例えば、“Ｈ”レベル）にすると、試験回路が停止する。
【００２０】
▲７▼ 再度、チップ選択用端子を第２のレベル（例えば、“Ｌ”レベル）にすると、試験回路が起動して第３のグループの端子の試験を行う。
▲８▼ チップ選択用端子を第１のレベル（例えば、“Ｈ”レベル）にすると、試験回路が停止して通常動作モードになり、これ以降は試験モードには入らない。すなわち、この場合は、電源印加で試験モードに入り、チップ選択用端子が第１のレベルになったことを４度検出すると、通常動作モードになるような試験回路をメモリデバイスに搭載しておく。
【００２１】
パーソナルコンピュータ等において端子のコンタクトチェックを行いたい場合は、上記のシーケンスに従って複数のグループの端子のコンタクトを確認するための試験を順次行えばよい。
また一方で、通常の使用時においては、パーソナルコンピュータ等を起動した後に、所定のレベルの信号を所定の回数だけチップ選択用端子に入力して通常動作モードにしてしまえば、その後、誤って試験モードに入ることはない。
【００２２】
かくして、本発明によれば、チップ選択用端子等の既存の端子を利用して、通常印加される電圧の範囲内で、簡単な起動シーケンスで試験回路を起動させ、し、なおかつ、通常の使用状態では容易に試験回路を起動させないようにしているので、通常の使用状態に影響を及ぼすことなく、従来よりも簡易な方法で端子のコンタクトチェック等の試験を遂行することが可能になる。
【００２３】
【発明の実施の形態】
以下、添付図面（図１〜図１１）を参照しながら、本発明の好ましい実施の形態を説明する。
図１は、本発明の一実施例の構成を示すブロック図である。ここでは、メモリデバイスにおいて端子のコンタクトチェックの試験を行うための試験回路の主要部を示すこととする。
【００２４】
図１に示す試験回路の実施例は、メモリデバイスの複数の端子を３つのグループに分けて試験を行う構成になっている。
第１のグループは、試験回路を動作させるための必須の端子であり、チップ選択用信号／ＣＳ（ここで、記号ＣＳの前の／はアクティブローの信号を表す）を入力するためのチップ選択用端子や、メモリデバイス内の各種の回路に電源電圧を供給するための電源端子が含まれる。この電源端子は、データ出力回路部（図９および図１１にて後述する）専用の高電圧側の電源電圧ＶＣＣＱおよび低電圧側の電源電圧ＶＳＳＱと、その他の内部回路用の高電圧側の電源電圧ＶＣＣおよび低電圧側の電源電圧ＶＳＳとを供給するために使用される。
【００２５】
第２のグループは入力端子であり、クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを入力するための端子や、チップ選択用信号／ＣＳ以外の各種のコマンド信号（メモリデバイスの動作モードを選択するためのローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ）を入力するための端子や、一部のデータをマスクして書き換えないようにするデータマスク信号ＤＱＭを入力するためのＤＱＭ端子や、アドレスＡ０〜Ａｍ（ｍは任意の正の整数）を入力するためのアドレス入力端子が含まれる。ここで、記号ＲＡＳ、ＣＡＳおよびＷＥの前の／はアクティブローの信号を表している。
【００２６】
第３のグループはデータ入出力端子（Ｉ／Ｏ端子と略記することもある）であり、データＤＱ０〜ＤＱｎ（ｎは任意の正の整数）を入力するための端子が含まれる。
図１に示す実施例は、第１および第２のグループの端子のコンタクトを確認するための試験を行う入力端子試験回路部１が設けられている。試験モード制御回路部２は、上記の３つのグループに分類された端子のコンタクトを確認するための試験のシーケンスを制御する機能を有する。
【００２７】
図１において、クロックＣＬＫおよびクロックイネーブル信号ＣＫＥは、入力端子試験回路部１に供給されると共に、クロック入力バッファ１１を経由してメモリデバイス内部に供給される。ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥは、入力端子試験回路部１に供給されると共に、コマンド入力バッファ１３を経由してメモリデバイス内部に供給される。アドレスＡ０〜Ａｍは、入力端子試験回路部１に供給されると共にアドレス入力バッファ１２を経由してメモリデバイスに供給される。
【００２８】
さらに、図１に示す実施例は、電源端子を介して電源が印加されたことを検出してスタータ信号を生成するスタータ３と、このスタータ信号およびチップ選択用信号／ＣＳによってメモリデバイスをどの種類の試験モードにするかまたは通常動作モードにするかを決定し、さらに試験モードの場合、どのグループの端子の試験を行うのかを決定する試験モード制御回路部２とを設けている。なお、スタータ３の電源は、データ出力回路部（図９および図１１にて後述する）専用の電源電圧ＶＣＣＱ、ＶＳＳＱを供給するための電源端子に接続するのが好ましい。その理由としては、後述するように、本実施例では試験結果を、電源電圧ＶＣＣＱ、ＶＳＳＱが供給されるデータ出力回路部から出力するため、端子接続試験時に、電源電圧ＶＣＣＱ、ＶＳＳＱがデータ出力回路部に確実に供給されていることが必須条件になっていることが挙げられる。
【００２９】
上記の電源端子を介してスタータ３に電源が印加されると、スタータ３は、スタータ信号を生成し、このスタータ信号が試験モード制御回路部２に入力されると、試験モード制御回路部２は活性化される。ついで、チップ選択用信号／ＣＳが“Ｌ”レベルになることによって、試験モード制御回路部２は試験モード信号Ｓｍを出力する。この試験モード制御回路部２から出力される試験モード信号Ｓｍによってメモリデバイスを試験モードにする。さらに、試験モード制御回路部２は、チップ選択用信号／ＣＳに従って端子接続試験用の回路を制御し、“Ｈ”レベルのチップ選択用信号／ＣＳを所定の回数だけ検出したときに試験を終了してメモリデバイスを通常動作モードにする。
【００３０】
チップ選択用信号／ＣＳを入力するためのチップ選択用端子と、高電圧側の電源電圧ＶＣＣを供給するための電源線との間に挿入されている抵抗は、チップ選択用端子が接続不良であった場合でも“Ｈ”レベルのチップ選択用信号／ＣＳを試験モード制御回路部２に供給できるようにすると共に（／ＣＳ＝“Ｈ”）、これによってデータ入出力端子ＤＱ０〜ＤＱｎ（一つのデータ入出力端子を代表してＤＱと表すこともある）をハイインピーダンスの状態に保持し（ＤＱ＝“Ｈｉｇｈ−Ｚ”）、他のメモリデバイスの試験に影響を与えないようにする機能を有する。
【００３１】
さらに、図１に示す実施例は、データ（ＤＱ０〜ＤＱｎ）を入力する試験データ切り替え回路部５を設けている。この試験データ切り替え回路部５は、第１のグループ〜第３グループの端子の試験結果を試験モード信号Ｓｍにより切り替えてデータ入出力バッファ６に送信する回路である。
データ入出力バッファ６は、データバスとの間でデータ（ＤＱ０〜ＤＱｎ）のやり取りを行う機能を有し、データ切り替え部１６を備えている。メモリデバイスが端子接続試験モードになっているときは、端子の試験結果を示す信号が、クロックＣＬＫとは非同期で出力される。これに対し、メモリデバイスが通常動作モードになっているときは、データバスからの信号が、クロックＣＬＫに同期して出力される。
【００３２】
図２および図３は、本発明の半導体装置の試験方法を説明するためのフローチャートのその１およびその２であり、図４は、入力端子試験用テーブルの一例を示す図であり、図５は、Ｉ／Ｏ端子（データ入出力端子）試験用テーブルの一例を示す図である。ただし、ここでは、図１の実施例にて説明したように、３つのグループの端子のコンタクトを確認するための試験を行う方法を説明する。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００３３】
図２のフローチャートにおいて、電源を印加すると、スタータにてスタータ信号が生成され、メモリデバイスが試験モードに入る。このときに、ステップＳ１に示すように、チップ選択用端子に“Ｈ”レベルのチップ選択用信号／ＣＳを入力し、メモリデバイスを非選択状態にする。これによって、ステップＳ２に示すように、データ入出力端子ＤＱ０〜ＤＱｎをハイインピーダンスの状態に保持する（ＤＱ＝“Ｈｉｇｈ−Ｚ”）。
【００３４】
つぎに、ステップＳ３に示すように、チップ選択用端子に“Ｌ”レベルのチップ選択用信号／ＣＳを入力する（１回目の／ＣＳ＝“Ｌ”）。この“Ｌ”レベルのチップ選択用信号／ＣＳによって端子接続試験用の回路が起動し、第１のグループの端子の試験を行う。もし、第１のグループの端子のコンタクトが全て良好であれば（ステップＳ４）、特定のデータ入出力端子ＤＱから出力されるデータは全て“Ｌ”レベルになる（ＤＱ＝“Ｌ”）。
【００３５】
第１のグループの端子の試験は、１回目の“Ｌ”レベルのチップ選択用信号／ＣＳが入力されたときに、ＤＱ＝“Ｌ”になると合格である。換言すれば、次のような試験結果が得られたときに、第１のグループの端子の試験に合格したことになる。すなわち、
▲１▼ スタータ信号が生成されたということは、電源電圧ＶＣＣＱ、ＶＳＳＱを供給するための電源端子の接続は良好であることを意味する。または、
▲２▼ 端子接続試験を行う回路が動作したということは、電源電圧ＶＣＣ、ＶＳＳを供給するための電源端子の接続は良好であることを意味する。さらに、
▲３▼ データ（ＤＱ）が全て“Ｌ”レベルとなったということは、チップ選択用信号／ＣＳを入力するためのチップ選択用端子の接続は良好であることを意味する。
【００３６】
また一方で、上記の試験の結果として（ステップＳ４）、出力されるデータ（ＤＱ）が“Ｈ”レベルになっていることが確認されたときは、第１のグループのいずれかの端子のコンタクトが不良になっていると判定される（ステップＳ５）。
つぎに、ステップＳ６に示すように、チップ選択用端子に“Ｈ”レベルのチップ選択用信号／ＣＳを入力すると（／ＣＳ＝“Ｈ”）、ステップＳ７に示すように、データ入出力端子ＤＱ０〜ＤＱｎはハイインピーダンスの状態になる（ＤＱ＝“Ｈｉｇｈ−Ｚ”）。
【００３７】
さらに、ステップＳ８に示すように、チップ選択用端子に“Ｌ”レベルのチップ選択用信号／ＣＳを再び入力する（２回目の／ＣＳ＝“Ｌ”）。この“Ｌ”レベルのチップ選択用信号／ＣＳによって第２のグループの端子の試験が開始される。第２のグループの端子の試験は、２回目の／ＣＳ＝“Ｌ”のときに、図４のテーブルＮｏ．１の入力端子試験用テーブルに従って遂行される。
【００３８】
図４の入力端子試験用テーブルは、アドレスＡ０〜Ａ６、データマスク信号ＤＱＭ、ライトイネーブル信号／ＷＥ、コラムアドレスストローブ信号／ＣＡＳ、ローアドレスストローブ信号／ＲＡＳ、クロックイネーブル信号ＣＫＥ、およびクロックＣＬＫを入力するための複数の入力端子のいずれか一つに“Ｈ”レベル（“１”のレベル）の信号が入力されたときに、試験結果を出力するデータ入出力端子ＤＱ（ＤＱ０〜ＤＱ７のいずれか一つ。ただし、同一の試験結果を複数のデータ入出力端子ＤＱから同時出力可能な構成にしてもよい）が“Ｈ”レベル（“１”のレベル）になるか否かを試験するようになっている（図２のステップＳ９）。
【００３９】
さらに、図２のフローチャートのステップＳ１０において、複数の入力端子のいずれか一つに“Ｈ”レベル（“１”のレベル）の信号を入力したときにデータＤＱが“Ｈ”レベルになっている場合は、上記の入力端子のコンタクトが良好であると判定する。さらに、入力端子試験用テーブルに従って、“Ｈ”レベル（“１”のレベル）の信号を入力する入力端子の位置を順次変化させることにより、全ての入力端子のコンタクトが良好であるか否かを試験する。いずれの入力端子を試験してもデータＤＱが“Ｈ”レベルになっていることが確認された場合、第２のグループの端子の試験に合格したことになる（ステップＳ１２）。
【００４０】
また一方で、０本または２本以上の入力端子が“Ｈ”レベルであることを入力端子試験回路部が検出した場合、“Ｌ”レベル（“０”のレベル）のデータが出力され、入力端子のコンタクトが不良と判定される（ステップＳ１１）。
つぎに、ステップＳ１３に示すように、チップ選択用端子に“Ｈ”レベルのチップ選択用信号／ＣＳを入力し（／ＣＳ＝“Ｈ”）、ステップＳ１４に示すように、データ入出力端子ＤＱ０〜ＤＱｎをハイインピーダンスの状態にする（ＤＱ＝“Ｈｉｇｈ−Ｚ”）。
【００４１】
さらに、図３のフローチャートにおいて、ステップＳ１５に示すように、チップ選択用端子に“Ｌ”レベルのチップ選択用信号／ＣＳを再び入力する（３回目の／ＣＳ＝“Ｌ”）。この“Ｌ”レベルのチップ選択用信号／ＣＳに応答してステップＳ１６からステップＳ２１までの第３のグループの端子の試験を行う。第３のグループの端子の試験は、３回目の／ＣＳ＝“Ｌ”のときに、図５のテーブルＮｏ．２のＩ／Ｏ端子試験用テーブルに従って遂行される。
【００４２】
図５のＩ／Ｏ端子試験用テーブルは、８ビットのデータ（ＤＱ０〜ＤＱ７）をそれぞれ入力するための８つのＩ／Ｏ端子のうち、特定のＩ／Ｏ端子に“Ｈ”レベル（“１”のレベル）のデータをその他のＩ／Ｏ端子に“Ｌ”レベル（“０”のレベル）のデータを同時に入力するようにしたものである。ここでは、特定のＩ／Ｏ端子の位置を変えることにより、入力されるデータ（ＤＱ０〜ＤＱ７）について、５通りの“Ｈ”レベル（“１”のレベル）およびＬ”レベル（“０”のレベル）の組み合わせを作成している。このような組み合わせにより、各々のＩ／Ｏ端子のコンタクトの試験だけでなく、隣り同士のＩ／Ｏ端子間のショート等も試験することができる。この場合、Ｉ／Ｏ端子に不良がないときは、Ｉ／Ｏ端子に入力された信号（データ）は、そのままＩ／Ｏ端子から出力される。
【００４３】
このステップＳ１６からＳ２１までの工程を具体的に説明すると、図３のフローチャートのＳ１６において、ライトイネーブル信号／ＷＥを入力するための端子を利用して、データ（ＤＱ０〜ＤＱ７）の入力と出力との切り替えを行う。すなわち、ライトイネーブル信号／ＷＥを“Ｈ”レベルにしデータ入力状態とした上で、Ｉ／Ｏ端子試験用テーブルに従って各Ｉ／Ｏ端子にデータＤＱ０〜ＤＱ７を同時に入力し（ステップＳ１７）、ついでライトイネーブル信号／ＷＥを“Ｌ”レベルに変えデータ出力状態に切り替えて（ステップＳ１８）、入力したデータ（ＤＱ０〜ＤＱ７）を再び各Ｉ／Ｏ端子より出力する。
【００４４】
図３のステップＳ１９において、入力したデータＤＱ０〜ＤＱ７がそのまま出力された場合、Ｉ／Ｏ端子のコンタクトに不良がないと判定される。さらに、Ｉ／Ｏ端子試験用テーブルに従ってデータ（ＤＱ０〜ＤＱ７）の“１”および“０”の組み合わせを変えることにより、全ての組み合わせに対しＩ／Ｏ端子のコンタクトが良好であるか否かを試験する（ステップＳ２１）。この結果、どの組み合わせに対してもデータ（ＤＱ０〜ＤＱ７）がそのまま出力されることが確認された場合、第３のグループの端子の試験にも合格したことになる。このときに、全ての端子のコンタクトの試験結果が良好である、すなわち、試験対象のメモリデバイスが良品であると判定される（ステップＳ２２）。
【００４５】
つぎに、ステップＳ２３に示すように、チップ選択用端子に“Ｈ”レベルのチップ選択用信号／ＣＳを入力すると（／ＣＳ＝“Ｈ”）、ステップＳ２４に示すように、データ入出力端子ＤＱ０〜ＤＱｎがハイインピーダンスの状態になる（ＤＱ＝“Ｈｉｇｈ−Ｚ”）。このときに、メモリデバイスが通常動作モードになり、これ以降は試験モードには入らない。すなわち、図２および図３のフローチャートによる試験方法では、チップ選択用端子が“Ｈ”レベルになったことを４度検出すると、通常動作モードになる。
【００４６】
以上、一つのメモリデバイスの端子接続良否判定試験を行うためのフローを説明したが、このメモリデバイスとデータパスを共有する他のメモリデバイスの端子接続良否を判定する場合は、他のメモリデバイスに対し活性化レベルのチップ選択用信号／ＣＳを繰り返し投入し、図２および図３で示したフローと同様の試験を行えばよい。
【００４７】
図６は、図１の試験モード制御回路部の具体的な構成例を示す回路図であり、図７は、図１の試験モード制御回路部の動作を説明するためのタイミングチャートである。
図６に示す試験モード制御回路部２は、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと略記する）およびｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと略記する）からなるトランスファスイッチ（例えば、トランスファスイッチ２６）と、一対のインバータ（例えば、インバータ２７、２８）とを組み合わせたラッチ回路で構成される回路要素を複数段（図６では、７段）縦続形式で接続することにより構成される。
【００４８】
より詳しくいえば、１段目の回路要素は、チップ選択用信号／ＣＳに応答して開閉動作するトランスファスイッチ２６と、一対のインバータ２７、２８からなるラッチ回路部とを有する。ここで、トランスファスイッチ２６を構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタとは、互いに並列に接続されている。ｐＭＯＳトランジスタのゲートには、ＮＯＲゲート２４の出力がインバータ２５を介して接続されるが、ｎＭＯＳトランジスタのゲートには、ＮＯＲゲート２４の出力がそのまま入力される。さらに、ｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのドレインは、データ出力回路部（図９および図１１にて後述する）専用の電源電圧ＶＣＣＱを供給するための電源端子（ノードＡ）に接続される。また一方で、ｐＭＯＳトランジスタのドレインおよびｎＭＯＳトランジスタのソースは、１段目の回路要素内のラッチ回路部の入力端に接続される。
【００４９】
１段目のラッチ回路部の入力端は、ｎＭＯＳトランジスタ２０ａのドレインに接続される。このｎＭＯＳトランジスタ２０ａのゲートには、スタータ３からのスタータ信号（ＳＴＡＲＴＱ）が入力される。ｎＭＯＳトランジスタ２０ａは、スタータからのスタータ信号に応じてオン・オフ（ＯＮ／ＯＦＦ）動作を行うことにより、１段目のラッチ回路部の状態を制御する。すなわち、“Ｈ”レベルのパルスのスタータ信号に応答して、ｎＭＯＳトランジスタ２０ａはオンし、ラッチ回路部の入力端は“Ｌ”レベルにリセットされる。
【００５０】
さらに、２段目の回路要素は、１段目の回路要素と同じように、チップ選択用信号／ＣＳに応答して開閉動作するトランスファスイッチ２９と、一対のインバータ３０、３１からなるラッチ回路部とを有する。ここで、１段目のラッチ回路部の出力端（ノードＢ）は、２段目のトランスファスイッチ２９のｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのドレインに接続される。
【００５１】
さらに、３段目の回路要素は、前段部の回路要素と同じように、チップ選択用信号／ＣＳに応答して開閉動作するトランスファスイッチ３２と、一対のインバータ３３、３４からなるラッチ回路部とを有する。ここで、２段目のラッチ回路部の出力端（ノードＣ）は、３段目のトランスファスイッチ３２のｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのドレインに接続される。３段目のラッチ回路部の入力端は、ｎＭＯＳトランジスタ２０ｂのドレインに接続される。このｎＭＯＳトランジスタ２０ｂのゲートには、スタータ３からのスタータ信号（ＳＴＡＲＴＱ）が入力される。ｎＭＯＳトランジスタ２０ｂは、スタータからのスタータ信号に応じてオン・オフ動作を行うことにより、３段目のラッチ回路部の状態を制御する。
【００５２】
さらに、４段目の回路要素は、前段部の回路要素と同じように、チップ選択用信号／ＣＳに応答して開閉動作するトランスファスイッチ３５と、一対のインバータ３６、３７からなるラッチ回路部とを有する。ここで、３段目のラッチ回路部の出力端（ノードＤ）は、４段目のトランスファスイッチ３５のｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのドレインに接続される。
【００５３】
さらに、５段目の回路要素は、前段部の回路要素と同じように、チップ選択用信号／ＣＳに応答して開閉動作するトランスファスイッチ３８と、一対のインバータ３９、４０からなるラッチ回路部とを有する。ここで、４段目のラッチ回路部の出力端（ノードＥ）は、５段目のトランスファスイッチ３８のｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのドレインに接続される。５段目のラッチ回路部の入力端は、ｎＭＯＳトランジスタ２０ｃのドレインに接続される。このｎＭＯＳトランジスタ２０ｃのゲートには、スタータ３からのスタータ信号（ＳＴＡＲＴＱ）が入力される。ｎＭＯＳトランジスタ２０ｃは、スタータからのスタータ信号に応じてオン・オフ動作を行うことにより、５段目のラッチ回路部の状態を制御する。
【００５４】
さらに、６段目の回路要素は、前段部の回路要素と同じように、チップ選択用信号／ＣＳに応答して開閉動作するトランスファスイッチ４１と、一対のインバータ４２、４３からなるラッチ回路部とを有する。ここで、５段目のラッチ回路部の出力端（ノードＦ）は、６段目のトランスファスイッチ４１のｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのドレインに接続される。
【００５５】
さらに、７段目（最終段）の回路要素は、前段部の回路要素と同じように、チップ選択用信号に応答して開閉動作するトランスファスイッチ４４と、一対のインバータ４５、４６からなるラッチ回路部とを有する。ここで、６段目のラッチ回路部の出力端（ノードＧ）は、７段目のトランスファスイッチ４４のｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのドレインに接続される。７段目のラッチ回路部の出力端（ノードＨ）は、ＮＡＮＤゲート４９ａの入力端に接続される。
【００５６】
さらに、図６に示す試験モード制御回路部２は、１段目の回路要素の入力側に、チップ選択用信号／ＣＳおよびスタータ信号（ＳＴＡＲＴＱ）を処理して上記７段の回路要素に供給するためのＮＯＲゲート２４と、ＮＡＮＤゲート２２とを設けている。
さらに、図６に示す試験モード制御回路部２は、ノードＣからの信号とノードＤからの信号とを受信するＮＡＮＤゲート４７ａと、このＮＡＮＤゲート４７ａの出力端に接続されるインバータ４７ｂと、ノードＥからの信号とノードＦからの信号とを受信するＮＡＮＤゲート４８ａと、このＮＡＮＤゲート４８ａの出力端に接続されるインバータ４８ｂと、ノードＧからの信号とノードＨからの信号とを受信するＮＡＮＤゲート４９ａと、このＮＡＮＤゲート４９ａの出力端に接続されるインバータ４９ｂとを設けている。試験モードと通常動作モードとを切り替える場合に、試験モード切り替え信号ＴＥＳＴ４が、ノードＨから出力される。また一方で、試験モードになっている場合に、第１のグループの端子を試験するための第１の試験モード信号ＴＥＳＴ１が、インバータ４７ｂから出力され、第２のグループの端子を試験するための第２の試験モード信号ＴＥＳＴ２が、インバータ４８ｂから出力され、第３のグループの端子を試験するための第３の試験モード信号ＴＥＳＴ３が、インバータ４９ｂから出力される。
【００５７】
ついで、図７のタイミングチャートに基づいて、図６の試験モード制御回路部の各部の動作を説明する。
メモリデバイスの端子の試験を行う場合、まず、データ出力回路部専用の電源電圧ＶＣＣＱを供給するための電源端子に電源を印加する（図７の（ａ）部）。つぎに、上記電源端子に電源が印加されたことをスタータにより検出して、“Ｈ”レベルのスタータ信号（ＳＴＡＲＴＱ）を生成する（図７の（ｂ）部）。この“Ｈ”レベルのスタータ信号がｎＭＯＳトランジスタ２０ａ〜２０ｄのゲートに入力され、対応するラッチ回路部の出力端が“Ｈ”レベルになる。したがって、７段目のラッチ回路の出力端のノードＨも“Ｈ”レベルになり、“Ｈ”レベルの試験モード切り替え信号ＴＥＳＴ４がノードＨから出力されので、通常動作モードから試験モードに切り替わる（図７の（ｄ）部）。なお、このとき、“Ｈ”レベルのスタータ信号によりＮＯＲゲート２４の出力は“Ｌ”レベルであるので、トランスファスイッチ２６、３２、３８および４４はオフ状態、トランスファスイッチ２９、３５および４１はオン状態となる。したがって、ノードＣ、Ｄ、Ｅ、Ｆ、ＧおよびＨのレベルは、それぞれ“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”および“Ｈ”となり、試験モード信号ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ４はいずれも“Ｌ”レベルとなる。
【００５８】
ついで、チップ選択用端子からＮＡＮＤゲート２２へ“Ｈ”レベルのチップ選択用信号／ＣＳを供給する（図７の（ｃ）部）。このために、ＮＯＲゲート２２の出力レベルが“Ｌ”レベルになる。また一方で、スタータ信号は“Ｌ”レベルになるので、ＮＯＲゲート２４の出力レベルが“Ｈ”レベルになり、トランスファスイッチの状態が反転する。すなわち、トランスファスイッチ２９、３５および４１がオフ状態、トランスファスイッチ３６、３２および４４がオン状態になる。さらに、“Ｌ”レベルのスタータ信号がｎＭＯＳトランジスタ２０ａ〜２０ｄのゲートに入力されているので、対応するラッチ回路部の出力端が“Ｌ”レベルになって（例えば、ノードＢが“Ｈ”レベルから“Ｌ”レベルになる）、試験モード制御回路部内のリセット動作は終了する。また一方で、ノードＡには、電源電圧ＶＣＣＱの“Ｈ”レベルが印加されるので、１段目のラッチ回路の出力端（ノードＢ）のレベルは“Ｈ”レベルから“Ｌ”レベルへ反転する。
【００５９】
つぎに、１回目の“Ｌ”レベルのチップ選択用信号／ＣＳがＮＡＮＤゲート２２に供給されると、ＮＯＲゲート２４の出力レベルが“Ｌ”レベルになり、トランスファスイッチ２９が動作状態になる。それゆえに、１段目のラッチ回路部の出力端のノードＢの“Ｌ”レベルがトランスファスイッチ２９を介して２段目のラッチ回路部に入力し、２段目のラッチ回路部の出力端（ノードＣ）は“Ｌ”レベルから“Ｈ”レベルに変化する。一方、このとき、ノードＤ、Ｅ、ＦおよびＧのレベルは変化しない。したがって、ノードＣおよびノードＤのレベルが“Ｈ”レベルとなるので、ＮＡＮＤゲート４７ａの２つの入力端のいずれにも“Ｈ”レベルの信号が供給される。この結果、ＮＡＮＤゲート４７ａの出力レベルが“Ｌ”レベルになり、インバータ４７ｂを通して“Ｈ”レベルの第１の試験モード信号ＴＥＳＴ１が出力される。このときに、第１のグループの端子を試験するための第１の試験モードになる。この第１の試験モードは、対応するラッチ回路部によって、“Ｈ”レベルのチップ選択用信号／ＣＳが供給されるまで保持される（図７の（ｅ）部）。
【００６０】
その後、“Ｈ”レベルのチップ選択用信号／ＣＳがＮＡＮＤゲート２２に供給されると、ＮＯＲゲート２４の出力レベルが“Ｈ”レベルになり、トランスファスイッチ３２が動作状態になる。それゆえに、２段目のラッチ回路部の出力端のノードＣの“Ｈ”レベルによりノードＤが“Ｈ”レベルから“Ｌ”レベルに変化し、ＮＡＮＤゲート４７ａの一方の入力端には“Ｈ”レベル、他方の入力端には“Ｌ”レベルの信号が供給される。この結果、ＮＡＮＤゲート４７ａの出力レベルが“Ｈ”レベルになり、インバータ４７ｂを通して“Ｌ”レベルの第１の試験モード信号ＴＥＳＴ１が出力される。このときに、試験回路が停止し、第１の試験モードが終了する。
【００６１】
その後、スタータ信号が“Ｌ”レベルになっている状態で、２回目の“Ｌ”レベルのチップ選択用信号／ＣＳがＮＡＮＤゲート２２に供給されると、ＮＯＲゲート２４の出力レベルが“Ｌ”レベルになり、トランスファスイッチ３５が動作状態になる。それゆえに、４段目および５段目のラッチ回路部の出力端のノードＥおよびノードＦがいずれも“Ｈ”レベルになる。この結果、ＮＡＮＤゲート４８ａの出力レベルが“Ｌ”レベルになり、インバータ４８ｂを通して“Ｈ”レベルの第２の試験モード信号ＴＥＳＴ２が出力される。このときに、第２のグループの端子を試験するための第２の試験モードになる。この第２の試験モードは、対応するラッチ回路部によって、“Ｈ”レベルのチップ選択用信号／ＣＳが供給されるまで保持される（図７の（ｆ）部）。
【００６２】
その後、“Ｈ”レベルのチップ選択用信号／ＣＳがＮＡＮＤゲート２２に再度供給されると、ＮＯＲゲート２４の出力レベルが再度“Ｈ”レベルになり、トランスファスイッチ３８が動作状態になる。それゆえに、５段目のラッチ回路部の出力端のノードＦが“Ｈ”レベルから“Ｌ”レベルに変化し、ＮＡＮＤゲート４８ａの出力レベルが“Ｈ”レベルになり、インバータ４８ｂを通して“Ｌ”レベルの第２の試験モード信号ＴＥＳＴ２が出力される。このときに、試験回路が停止し、第２の試験モードが終了する。
【００６３】
その後、スタータ信号が“Ｌ”レベルになっている状態で、３回目の“Ｌ”レベルのチップ選択用信号／ＣＳがＮＡＮＤゲート２２に供給されると、ＮＯＲゲート２４の出力レベルが“Ｌ”レベルになり、トランスファスイッチ４１が動作状態になる。それゆえに、６段目および７段目のラッチ回路部の出力端のノードＧおよびノードＨが共に“Ｈ”レベルとなり、ＮＡＮＤゲート４９ａの２つの入力端のいずれにも“Ｈ”レベルの信号が供給される。この結果、ＮＡＮＤゲート４９ａの出力レベルが“Ｌ”レベルになり、インバータ４９ｂを通して“Ｈ”レベルの第３の試験モード信号ＴＥＳＴ３が出力される。このときに、第３のグループの端子を試験するための第３の試験モードになる。この第３の試験モードは、対応するラッチ回路部によって、“Ｈ”レベルのチップ選択用信号／ＣＳが供給されるまで保持される（図７の（ｇ）部）。
【００６４】
その後、“Ｈ”レベルのチップ選択用信号／ＣＳがＮＡＮＤゲート２２に再度供給されると、ＮＯＲゲート２４の出力レベルが再度“Ｈ”レベルになり、トランスファスイッチ４４が動作状態になる。それゆえに、６段目および７段目のラッチ回路部の出力端のノードＨが“Ｈ”レベルから“Ｌ”レベルに変化し、ＮＡＮＤゲート４９ａの２つの入力端には、それぞれ“Ｈ”レベルと“Ｌ”レベルの信号が供給される。この結果、ＮＡＮＤゲート４９ａの出力レベルが“Ｈ”レベルになり、インバータ４９ｂを通して“Ｌ”レベルの第３の試験モード信号ＴＥＳＴ３が出力される。このときに、試験回路が停止し、第３の試験モードが終了する。
【００６５】
同時に、７段目のラッチ回路の出力端のノードＨが“Ｈ”レベルから“Ｌ”レベルに変化することにより、このノードＨから出力される試験モード切り替え信号ＴＥＳＴ４も“Ｌ”レベルになる。これによって、試験モードが終了して通常動作モードに入る。また、この状態では、ＮＡＮＤゲート２２の一方の入力端が常に“Ｌ”レベルになるので、それ以後のチップ選択用信号／ＣＳを受け付けなくなる。すなわち、“Ｌ”レベルのチップ選択用信号／ＣＳが所定の回数だけ（ここでは、４回）入力されると、試験モードから通常動作モードに自動的に切り替わることになると共に、これ以後、誤って試験モードに入ることはない。
【００６６】
図８は、図１の入力端子試験回路部の具体的な構成例を示す回路図である。入力端子試験回路部１は、前述したように、第２のグループの端子のコンタクトを確認するための試験を行う。
図８に示す入力端子試験回路部は、第２のグループの端子（すなわち、入力端子）のコンタクトを確認するための第２の試験モード信号ＴＥＳＴ２が入力されるインバータ１−１と、抵抗を介して直列に接続されるｐＭＯＳトランジスタ１−２およびｎＭＯＳトランジスタ１−３と、ｎＭＯＳトランジスタ１−３のドレインからの信号を受け取る２つのインバータ１−４、１−５とを設けている。ここで、ｐＭＯＳトランジスタ１−２およびｎＭＯＳトランジスタ１−３はインバータ回路を構成し、インバータ１−１からの信号を反転出力する機能を有する。
【００６７】
さらに、図８に示す入力端子試験回路部は、アドレスＡ０〜Ａｍ（ここでは、アドレスＡ０〜Ａ４を処理するＮＯＲゲートを代表して示す）およびクロックＣＬＫや、（／ＣＳ以外の）各種のコマンド信号を受ける端子のコンタクト状態を判定するための複数のＮＯＲゲート１−７、１−１０、１−１６、１−２２、１−２８、…と、これらのＮＯＲゲートにそれぞれ接続される複数のインバータ１−８、１−１１、１−１７、１−２３、１−２９、…とを設けている（ただし、最終段のＮＯＲゲート１−３４の出力にはインバータは設けられていない）。アドレスＡ０、Ａ１、…、Ａｍ、クロックＣＬＫおよびデータマスク信号ＤＱＭは、入力ラッチ回路にも伝達される。
【００６８】
さらに、上記の入力端子試験回路部は、アドレスＡ１〜Ａｍ（ここでは、アドレスＡ１〜Ａ４を処理するＮＯＲゲートを代表して示す）およびクロックＣＬＫや（／ＣＳ以外の）各種のコマンド信号を受ける端子のコンタクト状態を判定するための複数のＮＡＮＤゲート１−１２、１−１８、１−２４、１−３０、…、１−３５と、これらのＮＡＮＤゲートにそれぞれ接続される複数のインバータ１−１３、１−１９、１−２５、１−３１、…、１−３６と、これらのインバータにそれぞれ接続される複数のｎＭＯＳトランジスタ１−１４、１−２０、１−２６、１−３２、…、１−３７とを設けている。これらのｎＭＯＳトランジスタ１−１４、１−２０、１−２６、１−３２、…、１−３７の各々のドレインは、前述のｎＭＯＳトランジスタ１−３のドレインに共通に接続されている。
【００６９】
アドレス入力端子からのアドレスＡ０〜Ａ４およびクロック端子や、各種コマンド端子や、ＤＱＭ端子は、コンパレータ１−６、１−９、１−１５、１−２１、１−２７、…、１−３３を介して増幅された後に、それぞれ対応するＮＯＲゲートおよびＮＡＮＤゲートに入力するのが好ましい。この理由として、これら入力端子に印加される信号の信号振幅は一般に小さいので、アドレス入力端子のパッドから入力信号を直接取り出しても充分なＳＮ比を確保しにくいことが挙げられる。ただし、充分なＳＮ比が保証される場合は、アドレス入力端子のパッドから信号を直接入力してもよい。
【００７０】
さらに、図８に示す入力端子試験回路部は、最終段のＮＯＲゲート１−３４を設けている。
つぎに、図８の回路の動作を説明する。“Ｈ”レベルの第２の試験モード信号ＴＥＳＴ２がインバータ１−１に供給されると、上記の入力端子試験回路部が起動して第２の試験モードに入る。ここで、例えば、２段目のＮＯＲゲート（ＮＯＲ１）１−１０の２つの入力端のノードｎ１およびノードｎ２が、いずれも“Ｌ”レベルにある場合、インバータ（ＩＮＶ１）１−１１を通して、“Ｌ”レベルの信号が次段のＮＯＲゲート１−１６に伝達される。このときに、ＮＡＮＤゲート（ＮＡＮＤ１）１−１２およびインバータ（ＩＮＶ２）１−１３を通して、“Ｌ”レベルの信号がｎＭＯＳトランジスタ（ＴＲ１）１−１４のゲートに伝達され、ｎＭＯＳトランジスタ１−１４はオフになる。
【００７１】
一方、ノードｎ１およびノードｎ２のうち一方が“Ｈ”レベルで、他方が“Ｌ”レベルの場合、インバータ（ＩＮＶ１）の出力ノードｎ３は“Ｌ”レベルから“Ｈ”レベルに変化するが、トランジスタ（ＴＲ１）はオフのままで、ノードｎ４は“Ｈ”レベルを維持する。
また一方で、ノードｎ１およびノードｎ２が、いずれも“Ｈ”レベルにある場合、インバータ１−１１を通して、“Ｈ”レベルの信号が次段のＮＯＲゲート１−１６に伝達される。このときに、ｎＭＯＳトランジスタ１−１４はオンになり、ノードｎ４を“Ｌ”レベルに引き下げる。
【００７２】
ここで、アドレスＡ０〜Ａ４〜Ａｍ、クロックＣＬＫ、コマンド信号およびデータマスク信号ＤＱＭ等を含む全ての入力信号用の入力端子が“Ｌ”レベルにある場合、ノードｎ５が“Ｈ”レベルになってｎＭＯＳトランジスタ１−３８がオンになり、ノードｎ４を“Ｌ”に引き下げる。
一方、これら入力端子の一つのみが“Ｈ”レベルで、他の端子が全て“Ｈ”レベルの場合は、トランジスタ１−１４、１−２０、…、１−３７、１−３８は全てオフ状態を維持するので、ノードｎ４は“Ｈ”レベルのままである。さらに、これら入力端子の２つ以上が“Ｈ”レベルで他の端子が“Ｌ”レベルの場合は、例えばアドレス入力端子（Ａ０）およびアドレス入力端子（Ａ１）が“Ｈ”レベルの場合、トランジスタ１−１４がオンすることにより、ノードｎ４のレベルは“Ｌ”に引き下げられる。
【００７３】
以上のことから、第２のグループにおける複数の入力端子の１本のみが“Ｈ”レベルであって、残りの入力端子が“Ｌ”レベルである場合は、ノードｎ４が“Ｈ”レベルになり、試験結果出力信号ＴＳＤ−ＡＤＤ（ＴＳＤ１）が“Ｈ”レベルになる。すなわち、第２のグループの端子の試験に合格したことを意味する。これに対し、入力端子のレベルが全て“Ｌ”レベルであるか、または入力端子の２本以上が“Ｈ”レベルである場合は、ノードｎ４が“Ｌ”レベルになり、試験結果出力信号ＴＳＤ−ＡＤＤが“Ｌ”レベルになる。すなわち、第２のグループの端子の試験に不合格になったことを意味する。なお、トランジスタ１−１４、１−２０、…、１−３７、１−３８のいずれかがオンしてノードｎ４のレベルを引き下げる際、インバータのＰＭＯＳトランジスタ１−２はオンしていて、このトランジスタはノードｎ４のレベルを引き上げようとするが、ｎＭＯＳトランジスタ１−２のチャネル長／チャネル幅の比を大きくして、トランジスタ１−２のオン抵抗を大きくするか、あるいは、図８のごとく、トランジスタ１−２のドレイン側に抵抗を設けて高電圧側の電源からノードｎ４への電流の流れ込みを抑制することにより、ノードｎ４のレベルをインバータ１−４の入力しきい値より低い値に引き下げることができる。
【００７４】
図９は、図１の試験データ切り替え回路部５、データ切り替え部１５およびデータ入出力バッファ６の具体的な構成例を示す回路図であり、図１０は、図９の試験データ切り替え回路部およびデータ入出力バッファの動作を説明するためのタイミングチャートである。
データ入出力バッファ６内のデータ切り替え部１６は、試験モード切り替え信号ＴＥＳＴ４によって、試験信号と通常出力データ信号とを切り替えてデータ出力回路部８に出力するように構成される。より具体的には、データ切り替え部１６は、試験モード切り替え信号ＴＥＳＴ４に応じて動作状態（オン状態）または非動作状態（オフ状態）になる２つのトランスファスイッチ１７、１９（ＳＷ１およびＳＷ２）と、試験モード切り替え信号ＴＥＳＴ４の極性を反転するインバータ１８とを設けている。
【００７５】
試験モードになっている場合（ＴＥＳＴ４＝“Ｈ”）、トランスファスイッチ１９が動作状態になり、データＤ１として、試験データ切り替え回路部５からのデータＤ２をデータ出力回路部８に伝達する。また一方で、通常動作モードになっている場合（ＴＥＳＴ４＝“Ｌ”）、トランスファスイッチ１７が動作状態になり、データＤ１として、データバスからのデータＤＡＴＡをデータ出力回路部８に伝達する。このデータ出力回路部８は、試験回路からのデータ、またはデータバスからのデータをデータ入出力端子ＤＱ０〜ＤＱｎ（ＤＱ）から外部に送出する機能を有する。このデータ出力回路部８から送出されるデータ入出力端子ＤＱは、データ入力回路部９の入力端に接続されており、このデータ入力回路部は、第３の試験モードになっているとき（ＴＥＳＴ３＝“Ｈ”のとき）、インバータ６９の出力（“Ｈ”）によりイネーブルされ、データ入出力端子ＤＱに印加された試験入力データを試験データ切り替え回路部５へ出力する。
【００７６】
第１、第２および第３の試験モード信号ＴＥＳＴ１、ＴＥＳＴ２およびＴＥＳＴ３とライトイネーブル信号／ＷＥにより、インバータ６０、６３およびＮＯＲゲート６１、６２は、信号ＴＥＳＴＺを生成する。この信号ＴＥＳＴＺは、第１および第２の試験モード時と、第３の試験モードであって試験データ出力時に試験回路からのデータを、クロックＣＬＫとは非同期でデータ出力回路部８から出力させる信号である。上記の信号ＴＥＳＴＺは、ＮＯＲゲート６４および６６の一方の入力端に接続され、ＮＯＲゲート６４、６６の出力信号はインバータ６５、６７をそれぞれ経由してデータ出力回路部８に入力される。
【００７７】
図９に示す試験データ切り替え回路部５は、第１、第２および第３の試験モード信号ＴＥＳＴ１、ＴＥＳＴ２およびＴＥＳＴ３に応じて、どの試験結果をデータＤ２として出力するかを選択する回路である。
より具体的には、試験データ切り替え回路部５は、第１の試験モード信号ＴＥＳＴ１を入力するｎＭＯＳトランジスタ５０と、第１の試験モードにおける試験結果を保持するための一対のインバータ５１、５２からなるラッチ回路部と、このラッチ回路部の出力側に接続されるインバータ５３と、第２の試験モード信号ＴＥＳＴ２を入力するインバータ５４と、トランスファスイッチ５５（ＳＷ３）とを設けている。さらに、上記の試験データ切り替え回路部５は、第３の試験モード信号ＴＥＳＴ３およびライトイネーブル信号／ＷＥ（ＷＥ−ＴＥＳ）を入力するＮＡＮＤゲート５６と、このＮＡＮＤゲート５６の出力に接続されるインバータ５７と、トランスファスイッチ５８（ＳＷ４）とを設けている。このトランスファスイッチ５８には、データ入力回路部９のコンパレータ９０から送出された信号が入力される。さらに、第３の試験モード信号ＴＥＳＴ３は、データ入力イネーブル信号ＤＩＥと共にＮＯＲゲート６８に入力される。このＮＯＲゲート６８から出力される信号は、インバータ６９を経由して、データ入力回路部９内のコンパレータ９０に供給される。
【００７８】
ついで、図１０のタイミングチャートに基づいて、図９の試験データ切り替え回路部５およびデータ入出力バッファ６の動作を説明する。
図１０の（ａ）部、（ｅ）部、（ｈ）部および（ｉ）部に示すように、まず電源が印加されてスタータ信号（ＳＴＡＲＴＱ）が“Ｈ”レベルになると、試験モード切り替え信号ＴＥＳＴ４が“Ｈ”レベルになる。これにより、データ切り替え部１６内のトランスファスイッチ１７（ＳＷ１）がオフ状態になると共に、トランスファスイッチ１９（ＳＷ２）がオン状態になり、通常出力データ信号に代えて、試験信号がデータ出力回路部の入力端に接続される。ここで、“Ｈ”レベルのチップ選択用信号／ＣＳが全てのチップに供給され、メモリデバイスのリセットが行われる。
【００７９】
つぎに、図１０の（ｂ）部に示すように、“Ｌ”レベルのチップ選択用信号／ＣＳが供給されると第１の試験モードに入り、電源端子（ＶＣＣＱ、ＶＳＳＱ）とチップ選択用端子（／ＣＳ）のコンタクトが良好であれば第１の試験モード信号ＴＥＳＴ１が“Ｈ”レベルになる。この場合、ｎＭＯＳトランジスタ５０がオンになり、一対のインバータ５１、５２からなるラッチ回路部の出力レベルが“Ｈ”レベルになる。このとき、ＴＥＳＴ２＝“Ｌ”でトランスファスイッチ５５（ＳＷ３）がオフ状態なので、試験結果出力信号ＴＳＤ−ＡＤＤ（ＴＳＤ１）のレベルに関係なく、試験データ切り替え回路部５のインバータ５３から“Ｌ”レベルのデータＤ２が出力され、データ出力回路部８から“Ｌ”レベルの試験データが出力される。なお、この第１の試験モードのとき、ＴＥＳＴＺ信号は“Ｈ”レベルであるので、ＮＯＲゲート６４、６６は、クロックＣＬＫおよび出力イネーブル信号ＤＯＥのレベルに関係なく、共に“Ｌ”レベルの信号を出力し、結局、データ出力回路部はクロック信号ＣＬＫとは無関係にイネーブル状態になる（図１０の（１）部）。
【００８０】
つぎに、“Ｈ”レベルのチップ選択用信号／ＣＳが再度供給されて第１の試験が終了する（ＴＥＳＴ１＝“Ｌ”）。このときに、ＴＥＳＴＺ＝“Ｌ”となり、クロックＣＬＫおよび出力イネーブル信号ＤＯＥがデータ出力回路部に供給されるようになる。そして、出力イネーブル信号ＤＯＥを非活性レベルにすることにより、データ出力回路部８の出力レベル（データ（ＤＱ）のレベル）は“Ｈｉｇｈ−Ｚ”（ハイインピーダンス状態）になる（図１０の（ｌ）部）。
【００８１】
つぎに、図１０の（ｃ）部および（ｊ）部に示すように、２回目の“Ｌ”レベルのチップ選択用信号／ＣＳが供給されると共に、第２の試験モード信号ＴＥＳＴ２が“Ｈ”レベルになり、第２の試験モードに入る。この第２の試験モードでは、チップ選択用端子以外の入力端子のコンタクトの試験が行われる。この場合、試験モード切り替え信号ＴＥＳＴＺが“Ｈ”レベルとなり、データ出力回路部８がクロックＣＬＫに関係なく活性状態となる。また、第２の試験モード信号ＴＥＳＴ２によりトランスファスイッチ５５（ＳＷ３）がオン状態になっており、図８の入力端子試験回路部からの試験結果出力信号ＴＳＤ−ＡＤＤが、一対のインバータ５１、５２からなるラッチ回路部、トランスファスイッチ（ＳＷ２）、およびデータ出力回路部８を介して、データ入出力端子ＤＱに出力される。
【００８２】
つぎに、“Ｈ”レベルのチップ選択用信号／ＣＳが再度供給されて第２の試験が終了する（ＴＥＳＴ２＝“Ｌ”）。このときに、データ出力回路部８の出力レベル（データＤＱのレベル）は“Ｈｉｇｈ−Ｚ”になる（図１０の（ｌ）部）。つぎに、図１０の（ｄ）部、（ｆ）部および（ｋ）部に示すように、３回目の“Ｌ”レベルのチップ選択用信号／ＣＳが供給されると共に、第３の試験モード信号ＴＥＳＴ３が“Ｈ”レベルになり、第３の試験モードに入る。この第３の試験モードでは、Ｉ／Ｏ端子のコンタクトの試験が行われる。この第３の試験モード信号ＴＥＳＴ３により、インバータ６９の出力が“Ｈ”レベルになり、データ出力回路部８が活性状態となり、データ入出力端子ＤＱに印加される試験データを試験データ切り替え回路部５へ出力する。ライトイネーブル信号／ＷＥ（ＷＥ−ＴＥＳ）が“Ｈ”レベルになっているので、トランスファスイッチ５８（ＳＷ４）がオン状態になっており、データ入力回路部９の出力を、トランスファスイッチ（ＳＷ４）を介してインバータ５１、５２からなるラッチ回路部にラッチする。このときに、ＮＯＲゲート６１の出力は“Ｌ”レベルでＴＥＳＴＺ＝“Ｌ”レベルであり、不活性状態をなす出力イネーブル信号ＤＯＥがデータ出力回路部９へ入力されるので、データ出力回路部の出力は、“Ｈｉｇｈ−Ｚ”になっているままである。このようにして書き込まれたデータは、一対のインバータ５１、５２からなるラッチ回路部に保持される。
【００８３】
その後、ライトイネーブル信号／ＷＥを“Ｌ”レベルにする。“Ｈ”レベルの信号ＴＥＳＴＺが生成され、データ出力回路８がクロックＣＬＫとは非同期に活性化され、インバータ５１、５２からなるラッチ回路部に保持された試験データが、トランスファスイッチ（ＳＷ２）およびデータ出力回路部８を介して、データ入出力端子ＤＱへ出力される（図１０の（ｇ）部）。なお、このとき、トランスファスイッチ５８（ＳＷ４）がオフ状態である。
【００８４】
つぎに、“Ｈ”レベルのチップ選択用信号／ＣＳが再度供給されて第３の試験が終了する。このときに、図１０の（ｅ）部に示すように、試験モード切り替え信号ＴＥＳＴ４が“Ｌ”レベルになってトランスファスイッチ１７（ＳＷ１）がオン状態になり、試験結果出力に代えて、通常の出力データが、データ出力回路部に供給できる状態となる。
【００８５】
図１１は、本発明の実施例に適用されるデータ出力回路部の構成例を示す回路図である。ここでは、図１０の本発明の実施例に最適なデータ出力回路部と、このデータ出力回路部に関連する回路とを図示することとする。
図１１に示すデータ出力回路部８は、データ出力回路部専用の高電圧側の電源電圧ＶＣＣＱおよび低電圧側の電源電圧ＶＳＳＱを供給するための電源端子のコンタクトが良好であって、その他の内部回路用の高電圧側の電源電圧ＶＣＣおよび低電圧側の電源電圧ＶＳＳとを供給するための電源端子のコンタクトが不良の場合でも、ハイインピーダンスの状態を示す“Ｈｉｇｈ−Ｚ”の出力レベルを確保することができる回路である。このようなデータ出力回路を本発明の試験回路に適用すれば、上記のような電源端子（ＶＣＣ、ＶＳＳ）のコンタクト不良が発生した場合でも、他のメモリデバイスの試験に影響を与えない。
【００８６】
図１１においては、データ出力回路部以外の内部回路用の高電圧側の電源電圧ＶＣＣの立ち上がりを監視するＶＣＣ立ち上がり検出回路１０２が設けられている。このＶＣＣ立ち上がり検出回路１０２は、内部回路用の電源電圧ＶＣＣの立ち上がりを検出したときには、パルス状のＶＣＣ立ち上がり検出信号ＳＴＴを出力する。
【００８７】
さらに、図１１においては、データ出力回路部の活性／非活性を制御する出力イネーブル信号ＤＯＥを生成する出力イネーブル信号発生回路１０３が設けられている。ここで、出力イネーブル信号ＤＯＥは、ＶＣＣ立ち上がり検出回路１０２からＶＣＣ立ち上がり検出信号ＳＴＴが出力された場合に“Ｈ”レベルになる（これにより、データ入出力端子ＤＱは“Ｈｉｇｈ−Ｚ”の状態になる）。その後、リードコマンド信号が取り込まれて、ＣＡＳレイテンシにより決定されるデータ出力サイクルになった場合に“Ｌ”レベルになる（これにより、データ出力回路部の読み出しデータ（ＤＡＴＡ）をデータ入出力端子ＤＱに出力可能な状態となる）。
【００８８】
さらに、図１１においては、データ出力回路部専用の電源電圧ＶＣＣＱを監視するＶＣＣＱ立ち上がり検出回路１０４が設けられている。このＶＣＣＱ立ち上がり検出回路１０４は、データ出力回路部専用の電源電圧ＶＣＣＱの立ち上がりを検出したときには、パルス状のＶＣＣＱ立ち上がり検出信号、すなわち、スタータ信号ＳＴＡＲＴＱを出力する（その間、データ入出力端子ＤＱを“Ｈｉｇｈ−Ｚ”の状態にする）。これにより、ＶＣＣおよびＶＣＣＱのいずれか一方が他方よりも先に立ち上がった場合でも、データ入出力端子ＤＱを“Ｈｉｇｈ−Ｚ”の状態に維持できる。
【００８９】
図１１の出力制御回路部７は、ＶＣＣ立ち上がり検出信号ＳＴＡＲＴＱを反転するインバータ７０と、クロックバッファ１０１から出力される負論理のクロック／ＣＬＫとインバータ７０の出力信号とを受けるＮＡＮＤゲート７１とを設けている。
さらに、図１１の出力制御回路部７において、７２は、読み出したデータＤＡＴＡ（リードデータＲＤ）を反転するインバータであり、７３は、インバータ７２の出力信号と出力イネーブル信号ＤＯＥとを受けるＮＯＲゲートであり、７４は、ＮＯＲ回路７３の出力信号を反転するインバータである。
【００９０】
さらに、図１１の出力制御回路部７において、７５は、リードデータＲＤと出力イネーブル信号ＤＯＥとを受けるＮＯＲゲートであり、７６は、ＮＯＲゲート７５の出力信号を反転するインバータである。さらに、７７は、ＮＡＮＤゲート７１の出力信号とＮＯＲゲート７３の出力信号とを受けるＮＡＮＤゲートであり、７８は、ＮＡＮＤゲート７７の出力信号を反転するインバータである。さらに、７９は、ＮＡＮＤゲート７１の出力信号とインバータ７４の出力信号とを受けるＮＡＮＤゲートであり、８０はＮＡＮＤゲート７９の出力信号を反転するインバータである。
【００９１】
さらに、図１１の出力制御回路部７において、８１は、ＮＡＮＤゲート７１の出力信号とインバータ５６の出力信号とを受けるＮＡＮＤゲートであり、８２は、ＮＡＮＤゲート８１の出力信号を反転するインバータである。さらに、８３は、ＮＡＮＤゲート７１の出力信号とＮＯＲゲート７５の出力信号とを受けるＮＡＮＤゲートであり、８４はＮＡＮＤゲート８３の出力信号を反転するインバータである。
【００９２】
なお、インバータ７０、７２、７４、７６、７８、８０、８２および８４と、ＮＡＮＤゲート７１、７７、７９、８１および８３と、ＮＯＲゲート７３、７５には、電源電圧として、データ出力回路部以外の内部回路用の電源電圧ＶＣＣが供給される。
ついで、本発明の実施例に最適なデータ出力回路部８の構成を詳しく説明する。図１１のデータ出力回路部８においては、ソースが接地線に接続され、ゲートがインバータ７８の出力端に接続され、インバータ７８の出力信号によりオン／オフ動作が制御されるスイッチ素子をなすｎＭＯＳトランジスタ８５が設けられている。また一方で、ソースが接地線に接続され、ゲートがインバータ８０の出力端に接続され、インバータ８０の出力信号によりオン／オフ動作が制御されるようなスイッチ素子をなすｎＭＯＳトランジスタ８６が設けられている。さらに、ソースが接地線に接続され、ＶＣＣＱ立ち上がり検出信号（ＳＴＡＲＴＱ）によりオンになるスイッチ素子をなすｎＭＯＳトランジスタ８７が設けられている。
【００９３】
さらに、図１１のデータ出力回路部８においては、一対のインバータ８９、９０からなるラッチ回路部８８が設けられている。このラッチ回路８８では、インバータ９０の出力端とインバータ８９の入力端との接続点がｎＭＯＳトランジスタ８５のドレインに接続され、インバータ８９の出力端とインバータ９０の入力端との接続点がｎＭＯＳトランジスタ８６、８７のドレインに接続されている。さらに、インバータ８９の出力信号を反転するインバータ９１と、ソースが電源電圧ＶＣＣＱ供給用の電源線に接続され、ドレインがデータ入出力端子ＤＱに接続され、ゲートがインバータ９１の出力端に接続され、インバータ９１の出力信号によりオン／オフ動作が制御されるｐＭＯＳトランジスタ９２とが設けられている。
【００９４】
さらに、図１１のデータ出力回路部８においては、ソースが接地線に接続され、ゲートがインバータ８２の出力端に接続され、インバータ８２の出力信号によりオン／オフ動作が制御されるようなスイッチ素子をなすｎＭＯＳトランジスタ９３が設けられている。さらに、ソースが接地線に接続され、ＶＣＣＱ立ち上がり検出信号（ＳＴＡＲＴＱ）によりオンになるようなスイッチ素子をなすｎＭＯＳトランジスタ９４が設けられている。さらに、ソースが接地線に接続され、ゲートがインバータ８４の出力端に接続され、インバータ８４の出力信号によりオン，オフが制御されるようなスイッチ素子をなすｎＭＯＳトランジスタ９５が設けられている。
【００９５】
さらに、図１１のデータ出力回路部８においては、一対のインバータ９７、９８からなるラッチ回路部９６が設けられている。このラッチ回路部９６では、インバータ９８の出力端とインバータ９７の入力端との接続点がｎＭＯＳトランジスタ９３、９４のドレインに接続され、インバータ９７の出力端とインバータ９８の入力端との接続点がｎＭＯＳトランジスタ９５のドレインに接続されている。さらに、インバータ９７の出力信号を反転するインバータ９９と、ドレインがデータ入出力端子ＤＱに接続され、ソースが接地線に接続され、ゲートがインバータ９９の出力端に接続され、インバータ９９の出力信号によりオン／オフ動作が制御されるｎＭＯＳトランジスタ１００が設けられている。
【００９６】
つぎに、このデータ出力回路部の動作を説明する。
なお、インバータ８９、９０、９１、９７、９８および９９には、電源電圧として、データ出力回路部専用の電源電圧ＶＣＣＱが供給される。
上記のような回路構成においては、電源起動時、電源電圧ＶＣＣが立ち上がった場合には、ＶＣＣ立ち上がり検出回路１０２からＶＣＣ立ち上がり検出信号ＳＴＴが出力される。
【００９７】
この結果、インバータ７０の出力レベルが“Ｌ”レベル、ＮＡＮＤゲート７１の出力レベルが“Ｈ”レベルとなり、ＮＡＮＤゲート７７は、ＮＯＲゲート７３の出力信号に対してインバータとして機能し、ＮＡＮＤゲート７９は、インバータ７４の出力信号に対してインバータとして機能し、ＮＡＮＤゲート８１は、インバータ７６の出力信号に対してインバータとして機能し、ＮＡＮＤゲート８３は、ＮＯＲゲート７５の出力信号に対してインバータとして機能することになる。
【００９８】
さらに、この場合には、出力イネーブル信号ＤＯＥが“Ｈ”レベルになり、読み出しデータ（ＤＡＴＡ）の伝送が、ＮＯＲゲート７３および７５において阻止される。そして、ＮＯＲゲート７３の出力レベルが“Ｌ”レベル、ＮＡＮＤゲート７７の出力レベルが“Ｈ”レベル、インバータ７８の出力レベルが“Ｌ”レベル、ｎＭＯＳトランジスタ８５がオフになると共に、インバータ７４の出力レベルが“Ｈ”レベル、ＮＡＮＤゲート７９の出力レベルが“Ｌ”レベル、インバータ８０の出力レベルが“Ｈ”レベル、ｎＭＯＳトランジスタ８６がオンになる。
【００９９】
この結果、インバータ９１の入力レベルが“Ｌ”レベル、インバータ９１の出力レベルが“Ｈ”レベル、ｐＭＯＳトランジスタ９２がオフになる。
また一方で、ＮＯＲゲート７５の出力レベルが“Ｌ”レベル、インバータ７６の出力レベルが“Ｈ”レベル、ＮＡＮＤゲート８１の出力レベルが“Ｌ”レベル、インバータ８２の出力レベルが“Ｈ”レベル、ｎＭＯＳトランジスタ９３がオンとなると共に、ＮＡＮＤゲート８３の出力レベルが“Ｈ”レベル、インバータ８４の出力レベルが“Ｌ”レベル、ｎＭＯＳトランジスタ９５がオフになる。
【０１００】
この結果、インバータ９７の入力レベルが“Ｌ”レベル、インバータ９７の出力レベルが“Ｈ”レベル、インバータ９９の出力レベルが“Ｌ”レベル、ｎＭＯＳトランジスタ１００がオフになる。
このように、電源起動時、データ出力回路部以外の内部回路用の電源電圧ＶＣＣが立ち上がった場合には、出力制御回路部７は、ＶＣＣ立ち上がり検出信号ＳＴＴおよび出力イネーブル信号ＤＯＥにより制御され、ｐＭＯＳトランジスタ９２がオフ、ｎＭＯＳトランジスタ１００がオフとなるようにデータ出力回路部８を制御する。
【０１０１】
したがって、データ出力回路部以外の内部回路用の電源電圧ＶＣＣが、データ出力回路部専用の電源電圧ＶＣＣＱよりも先に立ち上がってしまうような場合であっても、データＤＱが出力されるデータ入出力端子をハイインピーダンスの状態にすることができる。
これに対して、電源起動時に、データ出力回路部専用の電源電圧ＶＣＣＱが立ち上がった場合には、ＶＣＣＱ立ち上がり検出回路１０４からＶＣＣＱ立ち上がり検出信号（ＳＴＡＲＴＱ）が出力される。
【０１０２】
この結果、ｎＭＯＳトランジスタ８７がオンとなり、インバータ９１の入力レベルが“Ｌ”レベル、インバータ９１の出力レベルが“Ｈ”レベル、ｐＭＯＳトランジスタ９２がオフになる。
また、ｎＭＯＳトランジスタ９４がオンになり、インバータ９７の入力レべルが“Ｌ”レベル、インバータ９７の出力レベルが“Ｈ”レベル、インバータ９９の出力レベルが“Ｌ”レベル、ｎＭＯＳトランジスタ１００がオフになる。
【０１０３】
このように、電源起動時、データ出力回路部専用の電源電圧ＶＣＣＱが立ち上がった場合には、出力制御回路部７は、ＶＣＣＱ立ち上がり検出信号（ＳＴＡＲＴＱ）により制御され、ｐＭＯＳトランジスタ９２がオフ、ｎＭＯＳトランジスタ１００がオフになる。
したがって、データ出力回路部専用の電源電圧ＶＣＣＱが、データ出力回路部以外の内部回路用の電源電圧ＶＣＣよりも先に立ち上がってしまうような場合であっても、データ入出力端子をハイインピーダンスの状態にすることができる。
【０１０４】
そして、データ出力回路部専用の内部回路用の電源電圧ＶＣＣが立ち上がった後は、ＶＣＣ立ち上がり検出信号ＳＴＴは立ち下がり、インバータ７０の出力レベルが“Ｈ”レベルとなり、ＮＡＮＤゲート７１は、クロック信号（ここでは、アクティブローの信号／ＣＬＫ）に対してインバータとして機能する。
また、データ出力回路部専用の電源電圧ＶＣＣＱが立ち上がった後は、ＶＣＣＱ立ち上がり検出信号（ＳＴＡＲＴＱ）は立ち下がり、ｎＭＯＳトランジスタ８７、９４がオフになる。
【０１０５】
図１１のような回路構成によれば、電源起動時、データ出力回路部専用の電源電圧ＶＣＣＱ、およびデータ出力回路部以外の内部回路用の電源電圧ＶＣＣのいずれかが先に立ち上がってしまうような場合であっても、データ入出力端子をハイインピーダンスの状態にすることができるので、同一の外部データバスに接続されている他のＳＤＲＡＭ（シンクロナスＤＲＡＭ）との間に貫通電流が流れることを回避し、消費電力の低減化を図ることができる。
【０１０６】
また一方で、図１１に示したようなデータ出力回路部では、ラッチ回路部８８、９６を設けているので、データ出力回路部専用の電源電圧ＶＣＣＱの立ち上がりと、データ出力回路部以外の内部回路用の電源電圧ＶＣＣの立ち上がりとの間の時間差が大きい場合においても、同一の外部データバスに接続されている他のＳＤＲＡＭとの間に貫通電流が流れることを回避することができる。
【０１０７】
電源電圧ＶＣＣ、ＶＱＱの立ち上がり後、ＶＣＣ立ち上がり検出信号ＳＴＴは“Ｌ”レベルとなるが、内部回路からの読み出しデータが出力制御回路部に到達し、所定のＣＡＳレイテンシが経過するまでの間は、出力イネーブル信号ＤＯＥは“Ｈ”レベルのままである。したがって、読み出しデータＤＡＴＡはＮＯＲゲート７３および７５において阻止される。一方、インバータ７０の出力が“Ｈ”レベルになるので、ＮＡＮＤ７１はクロック信号（／ＣＬＫ）を反転して出力する。この状態において、トランジスタ８５および９５はオフ状態を保つ。一方、トランジスタ８６および９３は、クロック信号（／ＣＬＫ）によりオン・オフするが、インバータ９１および９７の入力は、そのオン・オフ動作にかかわらず“Ｌ”レベルのままである。したがって、ＰＭＯＳトランジスタ９２のゲートは“Ｈ”レベル、ｎＭＯＳトランジスタ１００のゲートは“Ｌ”レベルであり、データ入出力端子ＤＱは“Ｈｉｇｈ−Ｚ”の状態を保つ。
【０１０８】
つぎに、読み出しデータ出力期間になると、出力イネーブル信号ＤＯＥが“Ｌ”レベルに変化し、読み出しデータ（ＤＡＴＡ）が出力制御回路部およびデータ出力回路部を介してデータ入出力端子ＤＱへ出力される。クロック信号（／ＣＬＫ）に同期して、すなわち、出力イネーブル信号が“Ｌ”の期間においてクロック信号（／ＣＬＫ）が“Ｌ”レベルになると、ＮＡＮＤゲート７７、７９、８１および８３がイネーブル状態となり、読み出しデータＤＡＴＡをデータ出力回路部へ出力する。読み出しデータＤＡＴＡが“Ｈ”レベルのとき、データ入出力端子は“Ｈ”レベルに、読み出しデータＤＡＴＡが“Ｌ”レベルのとき、データ入出力端子は“Ｌ”レベルになる。ついで、クロック信号（／ＣＬＫ）が“Ｈ”レベルになると、ＮＡＮＤゲート７７、７９、８１および８３の出力が“Ｈ”レベルに固定され、トランジスタ８５、８６、９３および９５はオフし、ラッチ回路部８８および９６が保持しているデータによりデータ入出力端子の出力状態を維持する。
【０１０９】
なお、これまで述べた実施例においては、メモリデバイスの端子を３つのグループに分けて端子のコンタクトを確認するための試験を行っているが、本発明では、このような３つのグループに限定されるものではなく、任意のグループに分けて試験を行うことが可能である。例えば、メモリデバイスの端子を、２つのグループまたは４つ以上のグループに分けて試験を行うこともできる。
【０１１０】
【発明の効果】
以上説明したように、本発明によれば、第１に、電源を印加してチップ選択用信号（／ＣＳ）に特定レベルの信号を印加するだけで第１の端子接続試験用の動作モードに入り、この第１の動作モードでは、特定の端子（ＶＣＣＱ、ＶＳＳＱ、／ＣＳ）のコンタクト良否を判定できるので、端子接続良否試験回路専用の端子をわざわざ設けることなく、従来よりも簡単な起動シーケンスで端子接続良否試験を行うことが可能になる。
【０１１１】
さらに、本発明によれば、第２に、電源を印加し、チップ選択用信号（／ＣＳ）に特定レベルの信号を印加すると端子接続試験モードに入り、特定の端子（／ＣＳ）に印加する信号を所定回数分上げ下げすると通常動作モードになり、以後試験モードに戻ることはないので、通常の使用状態に影響を及ぼすことなく、従来よりも簡易な方法で端子のコンタクトチェック等の試験を遂行することが可能になる。
【０１１２】
さらに、本発明によれば、第３に、上記特定の端子としてチップ選択用端子を使用しているので、既存の端子を旨く利用して、従来よりも簡易な方法で試験を遂行することが可能になる。
さらに、本発明によれば、第４に、複数の種類の端子接続良否試験を行う場合に、試験モードに入った時点からチップ選択用信号の活性化レベルがチップ選択用端子に何回供給されたかに応じて、試験の種類を切り替えることが可能であるので、既存の端子を旨く利用して、従来よりも簡単なシーケンスで複数の種類の試験を行うことが可能になる。
【０１１３】
さらに、本発明によれば、第５に、チップ選択用信号をチップ選択用端子に供給して試験回路を所定の回数だけ選択状態にした後、この試験回路を非選択状態にするようにしているので、通常の使用状態に影響を及ぼすことなく、従来よりも簡易な方法で試験を遂行することが可能になる。
さらに、本発明によれば、第６に、チップに搭載した端子接続良否試験用の回路を使用して電気的に端子のコンタクト試験を行うので、従来の目視による検査に比べ簡易な方法で確実に端子のコンタクトチェックを行うことが可能になる。
【０１１４】
さらに、本発明によれば、第７に、チップ選択用端子および電源端子のコンタクトを確認するための第１の試験と、チップ選択用端子以外の入力端子のコンタクトを確認するための第２の試験と、データ入出力端子のコンタクトを確認するための第３の試験とに分けて複数の種類の試験を行っているので、従来よりも簡単なシーケンスで複数の種類の試験を効率良く行うことが可能になる。
【０１１５】
さらに、本発明によれば、第８に、チップ選択用端子が、抵抗等の負荷を介して電源線に接続されているので、チップ選択用端子が接続不良であった場合でも、所定のレベルのチップ選択用信号を確保して他のメモリデバイスの試験に影響を与えないようにすることが可能になる。
さらに、本発明によれば、第９に、試験結果を出力するためのデータ出力回路部に対し専用に用いられる電源端子に電源が印加されたことを検出して試験モードに入るようにしているので、データ出力回路部以外の電源電圧供給用の電源端子がコンタクト不良であった場合でも、他のメモリデバイスの試験に影響を与えないようにすることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図である。
【図２】本発明の半導体装置の試験方法を説明するためのフローチャート（その１）である。
【図３】本発明の半導体装置の試験方法を説明するためのフローチャート（その２）である。
【図４】入力端子試験用テーブルの一例を示す図である。
【図５】Ｉ／Ｏ端子試験用テーブルの一例を示す図である。
【図６】図１の試験モード制御回路部の具体的な構成例を示す回路図である。
【図７】図６の試験モード制御回路部の動作を説明するためのタイミングチャートである。
【図８】図１の入力端子試験回路部の具体的な構成例を示す回路図である。
【図９】図１の試験データ切り替え回路部およびデータ入出力バッファの具体的な構成例を示す回路図である。
【図１０】図９の試験データ切り替え回路部およびデータ入出力バッファの動作を説明するためのタイミングチャートである。
【図１１】本発明の実施例に適用されるデータ出力回路部の構成例を示す回路図である。
【符号の説明】
１…入力端子試験回路部
１−２…ｐＭＯＳトランジスタ
１−３…ｎＭＯＳトランジスタ
１−６、１−９、１−１５、１−２１および１−２７…コンパレータ
１−７、１−１０、１−１６、１−２２および１−２８…ＮＯＲゲート
１−１２、１−１８、１−２４および１−３０…ＮＡＮＤゲート
１−１４、１−２０、１−２６および１−３２…ｎＭＯＳトランジスタ
１−３３…コンパレータ
１−３４…ＮＯＲゲート
１−３５…ＮＡＮＤゲート
１−３７、１−３８…ｎＭＯＳトランジスタ
２…試験モード制御回路部
３…スタータ
５…試験データ切り替え回路部
６…データ入出力バッファ
７…出力制御回路部
８…データ出力回路部
９…データ入力回路部
１１…クロック入力バッファ
１２…アドレス入力バッファ
１３…コマンド入力バッファ
１６…データ切り替え部
１７、１９…トランスファスイッチ
２０ａ、２０ｂ、２０ｃおよび２０ｄ…ｎＭＯＳトランジスタ
２２、２４…ＮＯＲゲート
２６、２９、３２、３５、３８、４１および４４…トランスファスイッチ
４７ａ、４８ａおよび４９ａ…ＮＡＮＤゲート
５０…ｎＭＯＳトランジスタ
５５、５８…トランスファスイッチ
５６…ＮＡＮＤゲート
６１、６２…ＮＯＲゲート
６４、６６および６８…ＮＯＲゲート
７１…ＮＡＮＤゲート
７３、７５…ＮＯＲゲート
７７、７９、８１および８３…ＮＡＮＤゲート
８５、８６および８７…ｎＭＯＳトランジスタ
８８…ラッチ回路部
９０…コンパレータ
９２…ｐＭＯＳトランジスタ
９３、９４および９５…ｎＭＯＳトランジスタ
９６…ラッチ回路部
１００…ｎＭＯＳトランジスタ
１０１…クロックバッファ
１０２…ＶＣＣ立ち上がり検出回路
１０３…出力イネーブル信号発生回路
１０４…ＶＣＣＱ立ち上がり検出回路

Claims (20)

1. 外部端子のコンタクト状態を試験するための端子試験回路と、
   電源端子を介して電源が印加されたことを検出してスタータ信号を生成するスタータと、
   前記スタータ信号が入力されたことを検出し、かつ、チップ選択用端子に活性化レベルのチップ選択用信号が入力されたことを検出したときに、端子試験モードを示す信号を生成して前記端子試験回路に供給し、これによって、前記端子試験回路を前記端子試験モードに設定するように制御し、
   前記チップ選択用端子に入力されるチップ選択用信号が活性化レベルから非活性化レベルに変化したことを所定の回数だけ検出したときに、通常動作モードを示す信号を生成して前記端子試験回路に供給し、これによって、前記端子試験回路を前記端子試験モードから前記通常動作モードに切り替え、これ以降は前記端子試験モードに入らないように制御する試験モード制御回路部とを有することを特徴とする半導体装置。
2. 前記端子試験回路が、複数の種類の試験を行う回路からなり、前記試験モード制御回路部は、前記端子試験モードに入った時点から前記チップ選択用信号が何回活性化レベルになったかに応じて、前記複数の種類の試験を行う回路のうちのいずれかを選択的に動作させる請求項１記載の半導体装置。
3. 前記試験モード制御回路部は、前記端子試験モードにおいて、活性化レベルの前記チップ選択用信号が所定の回数だけ入力されると、該端子試験回路を非選択状態にして前記通常動作モードにする請求項１または２記載の半導体装置。
4. 請求項１記載の半導体装置が複数、基板上に実装され、これらの複数の半導体装置のうち、一つの半導体装置の前記特定の端子に選択的に活性化レベルの前記制御信号を印加し、選択した一つの半導体装置の端子接続試験を行うことを特徴とする半導体装置の試験方法。
5. 前記複数の種類の試験を行う回路が、
   該チップ選択用端子以外の入力端子のコンタクトを確認するための第１の試験回路と、
   データ入出力端子のコンタクトを確認するための第２の試験回路とを少なくとも含む請求項２記載の半導体装置。
6. 前記チップ選択用端子が、所定の負荷を介して電源線に接続されている請求項１記載の半導体装置。
7. 前記端子試験モードにおいて試験結果を出力するためのデータ出力回路部に対し専用に用いられる電源端子と、
   前記データ出力回路部専用の前記電源端子に電源が印加されたことを検出してスタータ信号を生成するスタータとをさらに備え、前記試験モード制御回路部は、該スタータ信号によって前記端子試験モードに入る請求項１記載の半導体装置。
8. 第１のグループおよび第２のグループの端子を有する半導体装置の端子試験方法であって、
   電源端子を介して前記半導体装置に電源が印加されたことを検出してスタータ信号を生成するステップと、
   前記スタータ信号が入力されたことを検出し、かつ、チップ選択用端子に活性化レベルのチップ選択用信号が入力されたことを検出したときに、前記半導体装置に活性化レベルのチップ選択用信号を供給して前記第１のグループの端子のコンタクト良否を確認するための試験回路を活性化して端子試験モードに設定し、前記第１のグループの端子のコンタクトを確認するための第１の試験を実行させるステップと、
   引き続き、前記チップ選択用端子に入力されるチップ選択用信号が活性化レベルから一旦非活性化レベルに変化した後で再度活性化レベルに変化したことを検出したときに、前記第２のグループの端子のコンタクト良否を確認するための試験回路を活性化して端子試験モードに設定し、前記第２のグループの端子のコンタクトを確認するための第２の試験を実行させるステップと、
   さらに、前記チップ選択用信号に入力されるチップ選択用信号が活性化レベルから非活性化レベルに変化したことを所定の回数だけ検出したときに、通常動作モードを示す信号を生成して前記試験回路に供給し、これによって、前記試験回路を前記端子試験モードから前記通常動作モードに切り替え、これ以降は前記端子試験モードに入らないようにするステップとを有することを特徴とする、半導体装置の端子試験方法。
9. 前記電源投入後、前記半導体装置の端子のグループの数だけ、前記チップ選択用信号を活性化レベルにする動作を繰り返す請求項８記載の試験方法。
10. 半導体装置の端子試験方法であって、
    電源端子を介して前記半導体装置に電源が印加されたことを検出してスタータ信号を生成するステップと、
    前記スタータ信号が入力されたことを検出し、かつ、チップ選択用端子に活性化レベルのチップ選択用信号が入力されたことを検出したときに、前記半導体装置内のチップ選択用端子に活性化レベルのチップ選択用信号を供給して前記チップ選択用端子、および、前記電源端子のコンタクトを確認するための第１の試験を実行させるステップと、
    前記チップ選択用端子に入力されるチップ選択用信号が活性化レベルから一旦非活性化レベルに変化した後で再度活性化レベルに変化したことを検出したときに、前記チップ選択用端子以外の入力端子のコンタクト良否を確認するための試験回路を活性化して端子試験モードに設定し、前記入力端子のコンタクトを確認するための第２の試験を実行させるステップと、
    さらに、前記チップ選択用端子に入力されるチップ選択用信号が活性化レベルから一旦非活性化レベルに変化した後で再度活性化レベルに変化したことを検出したときに、データ入出力端子のコンタクト良否を確認するための試験回路を活性化して端子試験モードに設定し、前記データ入出力端子のコンタクトを確認するための第３の試験を実行させるステップと、
    さらに、前記チップ選択用信号に入力されるチップ選択用信号が活性化レベルから非活性化レベルに変化したことを所定の回数だけ検出したときに、通常動作モードを示す信号を生成して前記試験回路に供給し、これによって、前記試験回路を前記端子試験モードから前記通常動作モードに切り替え、これ以降は前記端子試験モードに入らないようにするステップとを有することを特徴とする、半導体装置の端子試験方法。
11. 内部回路に接続された第１の外部端子および第２の外部端子と、
    前記第２の外部端子に接続され、端子試験モードを示す信号に応答して、前記第２の外部端子のコンタクト状態を判定する端子試験回路部と、
    電源端子を介して電源が印加されたことを検出してスタータ信号を生成するスタータと、
    前記スタータ信号が入力されたことを検出し、かつ、前記第１の外部端子に活性化レベルの制御信号が入力されたことを検出したときに、前記端子試験モードを示す信号を生成して前記端子試験回路に供給し、これによって、前記端子試験回路を前記端子試験モードに設定するように制御し、
    前記第１の外部端子に入力される制御信号が活性化レベルから非活性化レベルに変化したことを所定の回数だけ検出したときに、通常動作モードを示す信号を生成して前記端子試験回路に供給し、これによって、前記端子試験回路を前記端子試験モードから前記通常動作モードに切り替え、これ以降は前記端子試験モードに入らないように制御する試験モード制御回路部とを有することを特徴とする半導体集積回路。
12. 前記第１の外部端子は、チップ選択用信号の入力端子である請求項１１記載の半導体集積回路。
13. 前記制御信号を前記電源のレベルにプルアップするためのプルアップ抵抗をさらに有する請求項１１記載の半導体集積回路。
14. 外部データ端子と、
    読み出しデータを前記外部データ端子に出力するためのデータ出力回路部をさらに有し、
    前記電源は、前記データ出力回路部に供給されている請求項１１記載の半導体集積回路。
15. 外部データ端子と、
    読み出しデータを前記外部データ端子に出力するためのデータ出力回路部をさらに有し、
    前記試験モード制御回路部は、前記制御信号の第１の活性化エッジに応答して、第１の試験モード信号を出力し、前記制御信号の第２の活性化エッジに応答して第２の試験モード信号を出力し、
    前記端子試験回路部は、前記第２の試験モード信号に応答して動作し、
    前記データ出力回路部は、前記第１の試験モード信号に応答して、該第１の試験モード信号のレベルに対応した信号を前記外部データ端子から出力し、前記第２の試験モード信号に応答して、前記端子試験回路部からの試験信号を前記外部データ端子へ出力する請求項１１記載の半導体集積回路。
16. 外部データ端子に印加された入力データを受けるデータ入力回路部をさらに有し、
    前記試験モード制御回路部は、前記制御信号の第３の活性化エッジに応答して、第３の試験モード信号を出力し、
    前記データ入力回路部は、前記第３の試験モード信号に応答して、前記入力データを前記データ出力回路部へ出力し、
    前記データ出力回路部は、前記第３の試験モード信号に応答して、前記入力データを前記外部データ端子へ出力する請求項１５記載の半導体集積回路。
17. 前記データ出力回路部は、前記第１、第２および第３の試験モード信号に応答して、クロック非同期で入力信号を前記外部データ端子へ出力する請求項１６記載の半導体集積回路。
18. 前記試験モード制御回路部は、その活性化期間に応答して、第４の試験モード信号を出力し、前記出力データ回路部は、前記第４の試験モード信号に応答して、通常の入力信号と試験用の入力信号を選択的に受ける請求項１５または１６記載の半導体集積回路。
19. 前記第２の外部端子は複数の外部端子からなり、
    前記端子試験回路部は、前記複数の外部端子のうち、一つの外部端子に一方の論理レベルの信号が入力され、他の外部端子に他方の論理レベルの信号が入力されているかどうかを判定する請求項１１記載の半導体集積回路。
20. 前記試験モード制御回路部は、
    前記電源の印加に応答してリセットされるラッチ回路と、
    第１のノードと前記ラッチ回路の入力端との間に設けられ、前記制御信号に応答してオン・オフ動作を行うスイッチと、
    前記ラッチ回路の出力端に接続された第２のノードと、
    前記第１および第２のノードの論理レベルが一致する期間中、前記端子試験モードを示す信号を出力するゲート回路とを有する請求項１１記載の半導体集積回路。

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