JP3640218B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、半導体集積回路において、例えばＤＲＡＭにおける書き込みマージンの少ないものをリジェクトするためのテストを行う際に、該ＤＲＡＭの内部信号を外部から操作するための回路に関するものである。
【０００２】
【従来の技術】
図１０は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）の例における信号の流れを示した概略のブロック図である。
図１０において、複数のアドレス入力端子Ａ0〜Ａ9から入力されたアドレスを指定する信号はそれぞれアドレスバッファ１に入力され、該アドレスバッファ１は、列デコーダ２及び行デコーダ３に対して上記各アドレス入力端子Ａ0〜Ａ9より入力されたＡ0〜Ａ9信号からメモリセル４のアドレスのワード線とビット線を示す信号を出力する。
【０００３】
行デコーダ３は、メモリセル４のワード線及びビット線を活性化させるタイミングを制御するための信号である内部クロック信号α（以下α信号と呼ぶ）がクロック発生回路６から入力されるとアドレスバッファ１から入力された信号が示すワード線ＷＬを活性化させる。また、列デコーダ２は、クロック発生回路６から上記α信号が入力されるとアドレスバッファ１から入力された信号が示すビット線ＢＬをセンスリフレッシュアンプ入出力制御回路５を介して活性化させる。なお、上記列デコーダ２及び行デコーダ３は、上記α信号が「Ｈ」のときにメモリセル４のビット線及びワード線を活性化させるものである。
【０００４】
上記クロック発生回路６には、上記α信号を活性化させるための信号であり、メモリセル４への書き込み動作を開始したいタイミングに外部回路から送られてくる行アドレスストローブ信号である外部／ＲＡＳ信号が入力される外部入力端子／ＲＡＳ（以下、／ＲＡＳ端子と呼ぶ）、及びメモリセル４への書き込み動作を開始したいタイミングに外部回路から送られてくる列アドレスストローブ信号である外部／ＣＡＳ信号が入力される外部入力端子／ＣＡＳ（以下、／ＣＡＳ端子と呼ぶ）がそれぞれ接続されている。
【０００５】
更に、該クロック発生回路６は、／ＷＥ発生回路７に接続され、該／ＷＥ発生回路７には、指定アドレスのメモリセルに書き込みを行う書き込み動作にセットするためのライト信号（以下外部／Ｗ信号と呼ぶ）が入力される外部入力端子／Ｗ（以下、／Ｗ端子と呼ぶ）が接続される。なお、外部／Ｗ信号は、上記書き込み動作にセットする場合は「Ｌ」となり、それ以外は「Ｈ」となる。
【０００６】
上記／ＷＥ発生回路７は、更にデータ入力バッファ８に接続され、データ入力バッファ８に接続された外部入出力端子ＤＱ1，ＤＱ2，ＤＱ3，ＤＱ4から入力される信号データのメモリセル４への書き込みを制御する／ＷＥ信号を出力する。また、上記クロック発生回路６は、更にアドレスバッファ１及びＡＴＤ発生回路１０に接続され、該ＡＴＤ発生回路１０は、更にアドレスバッファ１及びＩ/Ｏイコライズ回路１１に接続されている。なお、上記データ入力バッファ８は、データ出力バッファ９にＩ/Ｏ線と／Ｉ/Ｏ線という一対のＩ/Ｏ線からなるＩ/Ｏで接続されており、更に該接続部からＩ/Ｏイコライズ回路１１を介してセンスリフレッシュアンプ入出力制御回路５へ上記Ｉ/Ｏで接続されている。なお、上記／Ｉ/Ｏ線の頭文字の／は、信号レベルの反転を意味するものである。
【０００７】
上記ＡＴＤ発生回路１０は、アドレスバッファ１から入力された上記Ａ0〜Ａ9信号から指定されるアドレスの変化を検出すると、内部で発生させるパルス信号であるＡＴＤ信号（図示せず）を発生させ、該ＡＴＤ信号を用いて上記Ｉ/Ｏイコライズ回路１１に対してイコライズの実行を制御する信号である／ＩＯＥＱ信号を出力する。上記Ｉ/Ｏイコライズ回路１１は、該／ＩＯＥＱ信号によって、上記Ｉ/Ｏ線及び／Ｉ/Ｏ線をイコライズする回路である。
【０００８】
図１１は、上記Ｉ/Ｏイコライズ回路１１の回路例を示した図であり、図１１において、Ｉ/Ｏイコライズ回路１１は、１つのトランスファゲート１５と１つのインバータ回路１６とからなり、該トランスファゲート１５の両出力によって上記Ｉ/Ｏ線及び／Ｉ/Ｏ線が接続され、トランスファゲート１５の一方の制御入力１５ａとインバータ回路１６の入力がＡＴＤ発生回路１０に接続され、インバータ回路１６の出力はトランスファゲート１５の他方の制御入力１５ｂに接続されている。
【０００９】
ここで、上記ＡＴＤ発生回路１０から「Ｌ」の／ＩＯＥＱ信号がトランスファゲート１５の制御入力１５ａ及びインバータ回路１６の入力に入力されると、トランスファゲート１５の出力は導通し、Ｉ/Ｏ線及び／Ｉ/Ｏ線がイコライズされる。同様に、ＡＴＤ発生回路１０から「Ｈ」の／ＩＯＥＱ信号が出力されると、トランスファゲート１５の出力は遮断し、Ｉ/Ｏ線及び／Ｉ/Ｏ線はイコライズされなくなる。
【００１０】
次に、図１０において、更に、データ出力バッファ９は外部入力端子／ＯＥに接続され、該端子から出力イネーブル信号（以下、／ＯＥ信号と呼ぶ）が入力されると、データ出力バッファ９に接続された上記外部入出力端子ＤＱ1〜ＤＱ4からメモリセル４に記憶された信号データの読み出しを行う。上記のように、行アドレスの指定データ入出力、列アドレスの指定データ入出力及びイコライズ制御などの信号は、すべてクロック発生回路６からの内部クロック信号であるα信号によりそれぞれ入出力される。
【００１１】
また、上記／ＲＡＳ端子、上記／ＣＡＳ端子及び／Ｗ端子は、／ＴＥ発生回路１２に接続されており、該／ＴＥ発生回路１２は、上記外部／ＣＡＳ信号及び上記外部／Ｗ信号がそれぞれ「Ｌ」のときに、外部／ＲＡＳ信号が立ち下がるＷＣＢＲのタイミング時にＤＲＡＭ１３をテストモードにセットするための信号である「Ｌ」（通常モード時においては「Ｈ」）の／ＴＥ信号を所定の箇所へ出力するものである。
【００１２】
上記のような構成のＤＲＡＭ１３において、「Ｌ」の外部／ＲＡＳ信号及び「Ｌ」の外部／ＣＡＳ信号がクロック発生回路６に入力されると、該クロック発生回路６は、列デコーダ２及び行デコーダ３に対して上記α信号を出力する。該列デコーダ２は、アドレスバッファ１から入力される信号が示すメモリセル４のアドレスのビット線ＢＬをセンスリフレッシュアンプ入出力制御回路５を介して活性化させると共に、該行デコーダ３は、アドレスバッファ１から入力される信号が示すメモリセル４のアドレスのワード線ＷＬを活性化させる。
【００１３】
更に、クロック発生回路６から出力された「Ｈ」の上記α信号は／ＷＥ発生回路７に入力され、該／ＷＥ発生回路７の出力からは上記外部／Ｗ信号の２値のレベルと同じレベルの信号が出力される。ここで、書き込み動作にセットするための「Ｌ」の外部／Ｗ信号が／ＷＥ発生回路７に入力されると、上記データ入力バッファ８に「Ｌ」の／ＷＥ信号が入力され、該データ入力バッファ８は書き込み動作に入る。これにより、外部入出力端子ＤＱ1〜ＤＱ4から入力される信号データがデータ入力バッファ８からＩ/Ｏイコライズ回路１１及びセンスリフレッシュアンプ入出力制御回路５を介して、上記列デコーダ２及び行デコーダ３により活性化されたアドレスのメモリセル４に書き込まれる。
【００１４】
ここで、書き込み動作時における上記データ入力バッファ８の動作をもう少し詳細に説明する。図１２は、上記データ入力バッファ８の従来例を示した概略のブロック図であり、図１２において、データ入力バッファ８は、上記／ＷＥ発生回路７からの／ＷＥ信号から内部ＷＥ信号であるＷＤＥ信号を生成し出力するＷＤＥ発生回路１７と、外部入出力端子ＤＱ1〜ＤＱ4から入力される信号データを取り込み、該信号データをメモリセル４に書き込ませるＷＤ信号に変換して出力するデータ入力バッファ部１８と、上記ＷＤＥ信号の２値のレベルにより、上記ＷＤ信号のセンスリフレッシュアンプ入出力制御回路５への出力を制御するライトドライバ１９とからなる。
【００１５】
上記ＷＤＥ発生回路１７とデータ入力バッファ部１８は／ＷＥ発生回路７に接続されており、ライトドライバ１９はＷＤＥ発生回路１７及びデータ入力バッファ部１８に接続され、更にＩ/Ｏイコライズ回路１１を介してセンスリフレッシュアンプ入出力制御回路５に接続されている。／ＷＥ発生回路７から「Ｈ」の信号が入力されると、ＷＤＥ発生回路１７はそれに対応したＷＤＥ信号をライトドライバ１９に出力すると共に、データ入力バッファ部１８は外部入出力端子ＤＱ1〜ＤＱ4から信号データを取り込み、ＷＤ信号をライトドライバ１９に出力する。該ライトドライバ１９は、ＷＤＥ発生回路１７からのＷＤＥ信号が書き込み許可を示している場合、上記ＷＤ信号を上記Ｉ/Ｏイコライズ回路１１を介して上記Ｉ/Ｏを通してセンスリフレッシュアンプ入出力制御回路５に出力する。
【００１６】
図１３は、上記ライトドライバ１９の回路例を示した回路図であり、図１３において、ライトドライバ１９は、２つのｎチャンネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと呼ぶ）２０，２１と１つのインバータ回路２２とからなり、ｎＭＯＳトランジスタ２０，２１の両ゲートは互いに接続され、該接続部はＷＤＥ発生回路１７に接続されている。また、ｎＭＯＳトランジスタ２０のドレインはデータ入力バッファ部１８に接続され、ｎＭＯＳトランジスタ２１のドレインはインバータ回路２２の出力に接続され、インバータ回路２２の入力はｎＭＯＳトランジスタ２０のドレインに接続されている。更に、ｎＭＯＳトランジスタ２０のソースはＩ/ＯのＩ/Ｏ線に、ｎＭＯＳトランジスタ２１のソースはＩ/Ｏの／Ｉ/Ｏ線に接続されている。
【００１７】
ライトドライバ１９は、書き込み動作時に、ＷＤＥ発生回路１７から「Ｈ」のＷＤＥ信号が上記ｎＭＯＳトランジスタ２０，２１の両ゲートに入力されると、両ｎＭＯＳトランジスタ２０，２１はオンして、データ入力バッファ部１８から入力されるＷＤ信号を、ｎＭＯＳトランジスタ２０を介してＩ/ＯのＩ/Ｏ線に、インバータ回路２２及びｎＭＯＳトランジスタ２１を介してＩ/Ｏの／Ｉ/Ｏ線に出力する。
【００１８】
図１４は、上記ＷＤＥ発生回路１７の回路例を示した回路図であり、図１４において、ＷＤＥ発生回路１７は、１２のインバータ回路３０，３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１と２つのＮＡＮＤ回路４２，４３と１つの遅延回路４４とからなり、インバータ回路３０にインバータ回路３１が同じ方向に直列に接続され、該直列回路を形成するインバータ回路３０の入力がＮＡＮＤ回路４２の出力に接続され、更に上記インバータ回路３１の出力はＮＡＮＤ回路４３の一方の入力に接続されている。
【００１９】
また、インバータ回路３２にインバータ回路３３が、該インバータ回路３３にインバータ回路３４が、該インバータ回路３４にインバータ回路３５が、該インバータ回路３５にインバータ回路３６が同じ方向に直列に接続され、該直列回路を形成するインバータ回路３２の入力が上記ＮＡＮＤ回路４３の出力に接続され、上記インバータ回路３６の出力は上記ライトドライバ１９に接続されている。
【００２０】
更にまた、インバータ回路３７にインバータ回路３８が、該インバータ回路３８にインバータ回路３９が、該インバータ回路３９にインバータ回路４０が、該インバータ回路４０にインバータ回路４１が同じ方向に直列に接続され、該直列回路を形成するインバータ回路３７の入力が上記インバータ回路３２及び３３の接続部に接続され、上記インバータ回路４１の出力は上記ＮＡＮＤ回路４２の一方の入力に接続されている。該ＮＡＮＤ回路４２の他方の入力は、上記／ＷＥ発生回路７に接続されている。
【００２１】
更に、上記インバータ回路３５及び３６の接続部には、遅延回路４４の入力が接続され、該遅延回路４４の出力は更に上記ＮＡＮＤ回路４３の他方の入力に接続されている。ここで、インバータ回路４１の出力とＮＡＮＤ回路４２の入力との上記接続部をノードＡとし、遅延回路４４とＮＡＮＤ回路４３の入力との上記接続部をノードＢとし、インバータ回路３１の出力とＮＡＮＤ回路４３の入力との上記接続部をノードＣとする。
【００２２】
図１５は、上記図１４で示した回路におけるタイミングチャート図である。図１５におけるＡ，Ｂ，Ｃは、図１４のノードＡ、ノードＢ、ノードＣにおける信号のタイミングチャートを示している。図１５において、ノードＡが「Ｈ」のときに、／ＷＥ信号が「Ｈ」から「Ｌ」に切り替わると、ＮＡＮＤ回路４２、インバータ回路３０及びインバータ回路３１によってそれぞれ生じる遅延時間を足した遅延時間だけ遅れてノードＣが「Ｌ」から「Ｈ」に切り替わる。更に、このときノードＢが「Ｈ」であると、ＮＡＮＤ回路４３及びインバータ回路３２，３７，３８，３９，４０，４１によってそれぞれ生じる遅延時間を足した遅延時間だけ遅れてノードＡが「Ｈ」から「Ｌ」に切り替わると共に、ＮＡＮＤ回路４３及びインバータ回路３２，３３，３４，３５，３６によってそれぞれ生じる遅延時間を足した遅延時間だけ遅れてＷＤＥ信号が「Ｌ」から「Ｈ」に切り替わる。
【００２３】
また、ノードＢが「Ｈ」のときにノードＣが「Ｌ」から「Ｈ」に切り替わると、ＮＡＮＤ回路４３、インバータ回路３２，３３，３４，３５及び遅延回路４４によってそれぞれ生じる遅延時間を足した遅延時間だけ遅れてノードＢが「Ｈ」から「Ｌ」に切り替わり、それにより、ノードＡは、ＮＡＮＤ回路４３及びインバータ回路３２，３７，３８，３９，４０，４１によって生じる遅延時間だけ遅れて「Ｌ」から「Ｈ」に切り替わると共に、ＷＤＥ信号はＮＡＮＤ回路４３及びインバータ回路３２，３３，３４，３５，３６によって生じる遅延時間だけ遅れて「Ｈ」から「Ｌ」に切り替わる。
【００２４】
図１４及び図１５から分かるように、ＷＤＥ信号は、／ＷＥ発生回路７からの／ＷＥ信号、更には外部／Ｗ信号の２値のレベルが切り替わったときのみ／ＷＥ発生回路７で設定された所定の遅延時間だけ遅れて２値のレベルが切り替わる。このように、ｔRWLが十分に長いとき、ＷＤＥ信号のパルス幅をＷＤＥ発生回路１７というデバイス内部で作られる。
【００２５】
図１６は、上記ＡＴＤ発生回路１０の回路例を示した回路図であり、図１６においてＡＴＤ発生回路１０は、３つのＮＡＮＤ回路７０，７１，７２と、７つのインバータ回路７３，７４，７５，７６，７７，７８，７９と、１つのｎＭＯＳトランジスタ８１と、１つのｐチャンネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと呼ぶ）８２と、２つのコンデンサ８３，８４とからなる。ＮＡＮＤ回路７０と７１はＲ−Ｓフリップフロップ回路を形成し、ＮＡＮＤ回路７０の出力はＮＡＮＤ回路７２の一方の入力に接続され、該接続部と接地間にはコンデンサ８３が接続される。更に、ＮＡＮＤ回路７１の出力はＮＡＮＤ回路７２の他方の入力に接続され、該接続部と接地間にはコンデンサ８４が接続される。
【００２６】
また、ＮＡＮＤ回路７２の出力は、インバータ回路７３の入力に接続され、インバータ回路７３の出力はｎＭＯＳトランジスタ８１のゲートに接続される。ｎＭＯＳトランジスタ８１のソースは接地されており、ｎＭＯＳトランジスタ８１のドレインはｐＭＯＳトランジスタ８２のドレインに接続され、該ｐＭＯＳトランジスタ８２のソースはＶCC端子に接続されている。インバータ回路７４の出力がインバータ回路７５の入力に、該インバータ回路７５の出力がインバータ回路７６の入力に接続されて直列回路を形成し、該インバータ回路７４の入力がｎＭＯＳトランジスタ８１とｐＭＯＳトランジスタ８２の両ドレインの接続部に接続され、インバータ回路７６の出力からＡＴＤ信号が出力される。
【００２７】
更に、インバータ回路７７の出力がインバータ回路７８の入力に、該インバータ回路７８の出力がインバータ回路７９の入力に接続されて直列回路を形成し、該インバータ回路７７の入力は上記インバータ回路７４の出力と上記インバータ回路７５の入力との接続部に接続され、上記インバータ回路７９の出力は上記ｐＭＯＳトランジスタ８２のゲートに接続されている。
【００２８】
なお、ＡＴＤ発生回路１０は、上記ＮＡＮＤ回路７０，７１，７２と、インバータ回路７３と、コンデンサ８３，８４からなる回路が、アドレス入力端子の数に対応した数だけあり、該各回路のインバータ回路７３からのそれぞれの出力信号を所定の処理を行ってｎＭＯＳトランジスタ８１の入力に入力されるが、ここでは、説明を簡単にするため、本例の場合のアドレス入力端子Ａ0〜Ａ9からの任意の１つの端子に対応した１つのＡn（ｎは０から９までの整数）信号における回路のみの場合で説明する。
上記ＮＡＮＤ回路７０の一方の入力にはアドレスバッファ１からのＡn信号が、上記ＮＡＮＤ回路７１の一方の入力には上記Ａn信号の信号レベルを反転させた反転信号／Ａn信号が入力される。
【００２９】
図１７は、上記図１６で示した回路におけるタイミングチャート図である。図１７におけるφは、図１６のインバータ回路７３の出力とｎＭＯＳトランジスタ８１のゲートとの接続部であるノードφにおける信号のタイミングチャートを示している。図１７において、Ａn信号が「Ｈ」から「Ｌ」に切り替わると、／Ａn信号が「Ｌ」から「Ｈ」に切り替わる。ここで、コンデンサ８３に充電された電位により該電位が放電される間、ＮＡＮＤ回路７２の両入力は「Ｈ」となり、ノードφは、ＮＡＮＤ回路７０，７１，７２及びインバータ回路７３によって生じる遅延時間だけ遅れて「Ｈ」のパルス信号が発生する。更にｎＭＯＳトランジスタ８１、ｐＭＯＳトランジスタ８２及びインバータ回路７４，７５，７６，７７，７８，７９によって生じる遅延時間だけ遅れて「Ｈ」のパルス信号のＡＴＤ信号が出力される。
【００３０】
従来、上記のようなＤＲＡＭといった半導体デバイスにおいて、半導体集積回路の書き込みマージンの少ないものをリジェクトするための最も重要なテストの１つとして、メモリセルへの書き込み又は読み出し動作を開始したいタイミングに外部回路から送られてくるダウンエッジの上記外部／ＲＡＳ信号における「Ｌ」の幅を示す時間であるｔRASを長くする（以下、Ｌｏｎｇ ｔRASと呼ぶ）と共に、指定アドレスのメモリセルを書き込み動作にセットするための上記外部／Ｗ信号の立ち下がりから上記外部／ＲＡＳ信号の立ち上がりまでの時間であるｔRWLを短くする（以下、Ｓｈｏｒｔ ｔRWLと呼ぶ）テストがある。
【００３１】
図１８は、図１０で示したＤＲＡＭ１３のメモリセル４の構造例を示した回路図であり、図１８において、トランスファゲート１００のゲートはワード線ＷＬに接続されており、該トランスファゲート１００のドレインはビット線ＢＬに接続され、更にトランスファゲート１００のソースはメモリセル容量Ｃに接続されている。ワード線ＷＬに流れる信号をＷＬ信号とすると、上記外部／Ｗ信号が「Ｌ」であり、かつＷＬ信号が「Ｈ」のときにメモリセルにデータが書き込まれる。
【００３２】
ここで、例えば上記ワード線ＷＬが、高抵抗でアース（ＶSS）にショートしている不良がある場合、Ｌｏｎｇ ｔRASにするとＷＬ信号のレベルが次第に下がってくる。これにより、トランスファゲート１００のゲート電圧が下がる。更に、Ｓｈｏｒｔ ｔRWLにすると、図１５で示したＷＤＥ信号のパルス幅が狭くなり、図１８のビット線ＢＬにデータ信号を印加する時間が短くなることから、上記Ｌｏｎｇ ｔRAS及びＳｈｏｒｔ ｔRWLの２つの効果により、メモリセル容量Ｃに蓄えられた電荷を少なくすることによって書き込みマージンの少ないものをリジェクトしていた。
【００３３】
また、ＤＲＡＭ１３におけるＡＴＤ発生回路１０は、Ｉ/Ｏイコライズ回路１１に対して上記Ｉ/Ｏを動作前にイコライズさせて高速化を図るものであるが、該イコライズが十分でないと、インバリッドデータが発生して逆にアクセスが遅くなる。更に、ＡＴＤ信号幅を細くしイコライズ不十分となりインバリッドデータが発生するという一連の動作が、クロック発生回路６からのα信号に対してマッチングしていないと間違ったデータが出力されるといったアドレスノイズが発生する。そこで、ＤＲＡＭ１３のアクセス速度及びアドレスノイズの発生をテストする方法として、上記ＡＴＤ信号のパルス幅を狭くして、アクセス速度が遅いもの及びアドレスノイズが発生するものをリジェクトしていた。
【００３４】
【発明が解決しようとする課題】
図１９は、図１０、図１１、図１２、図１３、図１４及び図１５で示したＤＲＡＭ１３の書き込み動作時における各信号のタイミングチャート図である。図１９で示すように、上記書き込み動作は１サイクルで１ビットの信号データの書き込みであることから、上記のようにＷＤＥ信号のパルス幅を短くするためには、ｔRWLの性質上、１ビットずつ上記外部／ＲＡＳ信号を「Ｌ」から「Ｈ」に立ち上げる必要があり、１ビットずつ上記のような長いサイクルでテストをしなければならず、テスト時間が非常に長くかかるという問題があった。
【００３５】
そこで、外部／ＲＡＳ信号を「Ｈ」から「Ｌ」に立ち下げたままの状態で、外部／ＣＡＳ信号をクロック入力することで、同一の行アドレス上のデータをアクセスするページモードを用いて、上記Ｌｏｎｇ ｔRAS及び上記Ｓｈｏｒｔ ｔRWLのテストを行うことにより、テスト時間の短縮を図る方法が考えられた。しかし、図２０は、図１０、図１１、図１２、図１３、図１４及び図１５で示したＤＲＡＭ１３のページモード時の書き込み動作時における各信号のタイミングチャート図であるが、図２０で示すように、ページモード中におけるｔRWLは長くなると共に、ＷＤＥ信号がＷＤＥ発生回路１７で自動的にパルス幅が決められることから、Ｓｈｏｒｔ ｔRWLのテストにならないという問題があった。
【００３６】
また、従来のＡＴＤ発生回路１０で発生するＡＴＤ信号のパルス幅は、該ＡＴＤ発生回路１０によって設定されており、該設定をＤＲＡＭのアクセス速度をテストするためにＡＴＤ信号の幅を細くするようにした場合、テストを行う以外の通常の動作においても、該ＡＴＤ信号の幅が細くなったままであり、ＡＴＤ信号幅を細くしイコライズ不十分となりインバリッドデータが発生するという一連の動作がクロック発生回路６からのα信号に対してマッチングしないと間違ったデータが出力されるという問題があり、逆にＡＴＤ信号幅を太くした場合、イコライズしたままビット線につながることでセルデータを破壊するという問題があった。
【００３７】
本発明は、上記のような問題を解決するためになされたものであり、半導体デバイスのテストにおいて、テスト時間を短縮すると共に、より厳しくテストを行うことができる半導体集積回路を得るものである。
【００３８】
【課題を解決するための手段】
本発明は、第１外部端子から入力される２値の第１外部信号の状態変更に対応して所定の第１内部信号を生成して出力する第１内部信号出力手段を備える半導体集積回路において、少なくとも１つの外部端子からなる第２外部端子に所定の信号が入力されると、２値の状態を変更して該所定の信号が入力されたことを示す第２内部信号を生成して上記第１内部信号出力手段に出力する第２内部信号出力手段を備えたことを特徴とする半導体集積回路を提供するものである。
【００３９】
本願の特許請求の範囲の請求項２に記載の発明において、上記請求項１の第２内部信号出力手段は、上記第２外部端子に所定の信号が入力されると、テストモードを開始させるために２値の状態を変更するテストモード信号を生成して上記第１内部信号出力手段に出力するテストモード信号出力手段であることを特徴とする。
【００４０】
本願の特許請求の範囲の請求項３に記載の発明は、第１外部端子から入力される書き込み動作を開始させるように２値の状態を変更するライトイネーブル信号の状態変更に対応して所定の第１内部信号を生成して出力する第１内部信号出力手段を備え、ページモードでの動作を行うＤＲＡＭにおける半導体集積回路において、少なくとも１つの外部端子からなる第２外部端子に所定の信号が入力されると、テストモードを開始させるために２値の状態を変更するテストモード信号を生成して上記第１内部信号出力手段に出力するテストモード信号出力手段を備えたことを特徴とするＤＲＡＭにおける半導体集積回路を提供するものである。
【００４４】
【作用】
特許請求の範囲の請求項１に記載の半導体集積回路は、第２内部信号出力手段で、少なくとも１つの外部端子からなる第２外部端子に所定の信号が入力されると、２値の状態を変更して該所定の信号が入力されたことを示す第２内部信号を生成して上記第１内部信号出力手段に出力し、上記第１内部信号出力手段で、上記第２内部信号出力手段より入力された第２内部信号が所定の状態変更を行った場合、上記第１外部信号の状態変更に対応して２値の状態変更を行う第１内部信号を生成して出力する。
【００４５】
特許請求の範囲の請求項２に記載の半導体集積回路においては、テストモード信号出力手段で、少なくとも１つの外部端子からなる第２外部端子に所定の信号が入力されると、テストモードを開始させるために２値の状態を変更するテストモード信号を生成して上記第１内部信号出力手段に出力し、上記第１内部信号出力手段で、上記テストモード信号出力手段より入力されたテストモード信号がテストモードを開始させるように状態変更を行った場合、上記第１外部信号の状態変更に対応して２値の状態変更を行う第１内部信号を生成して出力する。
【００４６】
特許請求の範囲の請求項３に記載のＤＲＡＭにおける半導体集積回路は、テストモード信号出力手段で、少なくとも１つの外部端子からなる第２外部端子に所定の信号が入力されると、テストモードを開始させるために２値の状態を変更するテストモード信号を生成して上記第１内部信号出力手段に出力し、ページモード動作時において、上記第１内部信号出力手段で、上記テストモード信号出力手段より入力されたテストモード信号がテストモードを開始させるように状態変更を行った場合、上記第１外部信号の状態変更に対応して２値の状態変更を行う第１内部信号を、通常の動作時と同じ経路を用いて生成し出力する。
【００５０】
【実施例】
次に、図面に示す実施例に基づき、本発明について詳細に説明する。
実施例１．
図１は、本発明の第１実施例の半導体集積回路を使用したＤＲＡＭの概略ブロック図であり、図２は、図１で示したデータ入力バッファの概略ブロック図である。図１及び図２において、上記従来例を示した図１０及び図１２と同じものは同じ符号で示しており、ここでは図１０及び図１２との相違点の説明を行う。
【００５１】
まず最初に、図１における図１０との相違点は、図１０における／ＴＥ発生回路１２をデータ入力バッファ８に接続し、これに伴ってデータ入力バッファ８Ａとしたことにある。また、図２における図１２との相違点は、図１２におけるＷＤＥ発生回路１７に／ＴＥ発生回路１２を接続し、これに伴ってＷＤＥ発生回路１７をＷＤＥ発生回路１７Ａとし、ＤＲＡＭ１３をＤＲＡＭ１３Ａとしたことにある。
【００５２】
なお、上記ＷＤＥ発生回路１７Ａは、請求項１から３における第１内部信号出力手段をなし、ＷＤＥ信号が第１内部信号をなし、／Ｗ端子は第１外部端子をなし、外部／Ｗ信号が第１外部信号又はライトイネーブル信号をなす。更に上記／ＴＥ発生回路１２は、請求項１から３における第２内部信号出力手段又はテストモード信号出力手段をなし、／ＴＥ信号が第２内部信号又はテストモード信号をなし、／ＲＡＳ端子及び／ＣＡＳ端子及び／Ｗ端子が第２外部端子をなす。
【００５３】
図１において、上記／ＷＥ発生回路７は、データ入力バッファ８Ａに接続され、データ入力バッファ８Ａに接続された外部入出力端子ＤＱ1，ＤＱ2，ＤＱ3，ＤＱ4から入力される信号データのメモリセル４への書き込みを制御する／ＷＥ信号を出力する。なお、上記データ入力バッファ８Ａは、データ出力バッファ９にＩ/Ｏ線と／Ｉ/Ｏ線という一対のＩ/Ｏ線からなるＩ/Ｏで接続されており、更に該接続部からＩ/Ｏイコライズ回路１１を介してセンスリフレッシュアンプ入出力制御回路５へ上記Ｉ/Ｏで接続されている。
【００５４】
また、上記／ＲＡＳ端子、上記／ＣＡＳ端子及び／Ｗ端子は、更に／ＴＥ発生回路１２に接続されており、該／ＴＥ発生回路１２は、上記データ入力バッファ８Ａに接続され、上記外部／ＣＡＳ信号及び上記外部／Ｗ信号がそれぞれ「Ｌ」のときに、外部／ＲＡＳ信号が立ち下がるＷＣＢＲのタイミング時にＤＲＡＭ１３Ａをテストモードにセットするための信号である「Ｌ」（通常モード時においては「Ｈ」）の／ＴＥ信号をデータ入力バッファ８Ａへ出力する。
【００５５】
ここで、書き込み動作時における上記データ入力バッファ８Ａの動作をもう少し詳細に説明する。図２は、上記データ入力バッファ８Ａの例を示した概略のブロック図であり、図２において、データ入力バッファ８Ａは、上記／ＷＥ発生回路７からの／ＷＥ信号より内部ＷＥ信号であるＷＤＥ信号を生成して出力するＷＤＥ発生回路１７Ａと、外部入出力端子ＤＱ1〜ＤＱ4から入力される信号データを取り込み、該信号データをメモリセル４に書き込ませるＷＤ信号に変換して出力するデータ入力バッファ部１８と、上記ＷＤＥ信号の２値のレベルにより、上記ＷＤ信号のセンスリフレッシュアンプ入出力制御回路５への出力を制御するライトドライバ１９とからなる。
【００５６】
上記ＷＤＥ発生回路１７Ａとデータ入力バッファ部１８は／ＷＥ発生回路７に接続されており、ライトドライバ１９はＷＤＥ発生回路１７Ａ及びデータ入力バッファ部１８に接続され、更にＩ/Ｏイコライズ回路１１を介してセンスリフレッシュアンプ入出力制御回路５に接続されている。／ＷＥ発生回路７から「Ｈ」の信号が入力されると、ＷＤＥ発生回路１７Ａはそれに対応したＷＤＥ信号をライトドライバ１９に出力すると共に、データ入力バッファ部１８は外部入出力端子ＤＱ1〜ＤＱ4から信号データを取り込み、ＷＤ信号をライトドライバ１９に出力する。該ライトドライバ１９は、ＷＤＥ発生回路１７ＡからのＷＤＥ信号が書き込み許可を示している場合、上記ＷＤ信号を上記Ｉ/Ｏイコライズ回路１１を介して上記Ｉ/Ｏを通してセンスリフレッシュアンプ入出力制御回路５に出力する。
【００５７】
次に、図３は、上記図２におけるＷＤＥ発生回路１７Ａの回路例を示した回路図である。なお、図３において、従来例を示した図１４と同じものは同じ符号で示している。
図３における図１４との相違点は、図１４におけるインバータ回路４１を廃止し、２つのＮＡＮＤ回路６０、６２及び１つのインバータ回路６１を追加したことにある。
【００５８】
すなわち、ＮＡＮＤ回路４３のノードＢ側の入力と遅延回路４４を接続せずに、ＮＡＮＤ回路４３のノードＢ側の入力にＮＡＮＤ回路６０の出力を接続し、該ＮＡＮＤ回路６０の一方の入力にインバータ回路６１の出力を接続して、該インバータ回路６１の入力を遅延回路４４に接続することと、上記ＮＡＮＤ回路６０の他方の入力を／ＴＥ発生回路１２に接続し、インバータ回路４０の出力をＮＡＮＤ回路６２の一方の入力に接続して、該ＮＡＮＤ回路６２の出力はＮＡＮＤ回路４２のノードＡ側の入力に接続し、更に該ＮＡＮＤ回路６２の他方の入力をＮＡＮＤ回路６０の入力と／ＴＥ発生回路１２との接続部に接続される。
【００５９】
図３において、ＷＤＥ発生回路１７Ａは、１２のインバータ回路３０，３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，６１と４つのＮＡＮＤ回路４２，４３，６０，６２と１つの遅延回路４４とからなり、インバータ回路３０にインバータ回路３１が同じ方向に直列に接続され、該直列回路を形成するインバータ回路３０の入力がＮＡＮＤ回路４２の出力に接続され、更に上記インバータ回路３１の出力はＮＡＮＤ回路４３の一方の入力に接続されている。
【００６０】
また、インバータ回路３２にインバータ回路３３が、該インバータ回路３３にインバータ回路３４が、該インバータ回路３４にインバータ回路３５が、該インバータ回路３５にインバータ回路３６が同じ方向に直列に接続され、該直列回路を形成するインバータ回路３２の入力が上記ＮＡＮＤ回路４３の出力に接続され、上記インバータ回路３６の出力は上記ライトドライバ１９に接続されている。
【００６１】
更にまた、インバータ回路３７にインバータ回路３８が、該インバータ回路３８にインバータ回路３９が、該インバータ回路３９にインバータ回路４０が同じ方向に直列に接続され、該直列回路を形成するインバータ回路３７の入力が上記インバータ回路３２及び３３の接続部に接続され、上記インバータ回路４０の出力は上記ＮＡＮＤ回路６２の一方の入力に接続されている。該ＮＡＮＤ回路６２の他方の入力は、上記／ＴＥ発生回路１２に接続され、ＮＡＮＤ回路６２の出力はＮＡＮＤ回路４２の一方の入力に接続され、該ＮＡＮＤ回路４２の他方の入力は上記／ＷＥ発生回路７に接続されている。
【００６２】
更に、上記インバータ回路３５及び３６の接続部には、遅延回路４４の入力が接続され、該遅延回路４４の出力はインバータ回路６１の入力に接続され、更に該インバータ回路６１の出力はＮＡＮＤ回路６０の一方の入力に接続される。該ＮＡＮＤ回路６０の他方の入力は、ＮＡＮＤ回路６２における／ＴＥ発生回路１２に接続された入力に接続され、ＮＡＮＤ回路６０の出力は、上記ＮＡＮＤ回路４３の他方の入力に接続される。ここで、ＮＡＮＤ回路６２の出力とＮＡＮＤ回路４２の入力との上記接続部をノードＡとし、ＮＡＮＤ回路６０の出力とＮＡＮＤ回路４３の入力との上記接続部をノードＢとし、インバータ回路３１の出力とＮＡＮＤ回路４３の入力との上記接続部をノードＣとする。
【００６３】
図４は、上記図３で示した回路における通常動作を行う通常モード時のタイミングチャート図であり、図５は、上記図３で示した回路におけるテストを行うテストモード時のタイミングチャート図である。図４及び図５におけるＡ，Ｂ，Ｃは、図３のノードＡ、ノードＢ、ノードＣにおける信号のタイミングチャートを示しており、最初に通常モードにおけるＷＤＥ発生回路１７Ａの動作を図３及び図４を用いて説明する。
【００６４】
図３及び図４において、ノードＡが「Ｈ」のときに、／ＷＥ信号が「Ｈ」から「Ｌ」に切り替わると、ＮＡＮＤ回路４２、インバータ回路３０及びインバータ回路３１によってそれぞれ生じる遅延時間を足した遅延時間だけ遅れてノードＣが「Ｌ」から「Ｈ」に切り替わる。更に、このときノードＢが「Ｈ」であると、ＮＡＮＤ回路４３及びインバータ回路３２，３７，３８，３９，４０によってそれぞれ生じる遅延時間を足した遅延時間だけ遅れて、ＮＡＮＤ回路６２の一方の入力が「Ｈ」となり、／ＴＥ信号を「Ｈ」にして通常モードにしたときにおいて、ＮＡＮＤ回路６２の両入力は「Ｈ」となってノードＡが「Ｌ」に切り替わると共に、ＮＡＮＤ回路４３及びインバータ回路３２，３３，３４，３５，３６によってそれぞれ生じる遅延時間を足した遅延時間だけ遅れてＷＤＥ信号が「Ｌ」から「Ｈ」に切り替わる。
【００６５】
また、ノードＢが「Ｈ」のときにノードＣが「Ｌ」から「Ｈ」に切り替わると、ＮＡＮＤ回路６０の一方の入力は、インバータ回路６１の出力を経て「Ｌ」から「Ｈ」に切り替わり、／ＴＥ信号が「Ｈ」であることから、ＮＡＮＤ回路６０の出力は「Ｌ」となり、ＮＡＮＤ回路４３、インバータ回路３２，３３，３４，３５、遅延回路４４、インバータ回路６１及びＮＡＮＤ回路６０によってそれぞれ生じる遅延時間を足した遅延時間だけ遅れてノードＢが「Ｈ」から「Ｌ」に切り替わる。それにより、ノードＡは、ＮＡＮＤ回路４３、インバータ回路３２，３７，３８，３９，４０及びＮＡＮＤ回路６２によって生じる遅延時間だけ遅れて「Ｌ」から「Ｈ」に切り替わると共に、ＷＤＥ信号はＮＡＮＤ回路４３及びインバータ回路３２，３３，３４，３５，３６によって生じる遅延時間だけ遅れて「Ｈ」から「Ｌ」に切り替わる。
【００６６】
次に、テストモードにおけるＷＤＥ発生回路１７Ａの動作を図３及び図５を用いて説明する。
図３及び図５において、／ＴＥ信号を「Ｌ」にしてテストモードにしたときにおいては、ノードＡ及びノードＢは共に「Ｈ」となり、／ＷＥ信号が「Ｈ」から「Ｌ」に切り替わると、ＮＡＮＤ回路４２、インバータ回路３０，３１、ＮＡＮＤ回路４３及びインバータ回路３２，３３，３４，３５，３６によってそれぞれ生じる遅延時間を足した時間だけ遅れてＷＤＥ信号が「Ｌ」から「Ｈ」となり、／ＷＥ信号が「Ｌ」から「Ｈ」に切り替わると、ＮＡＮＤ回路４２、インバータ回路３０，３１、ＮＡＮＤ回路４３及びインバータ回路３２，３３，３４，３５，３６によってそれぞれ生じる遅延時間を足した時間だけ遅れてＷＤＥ信号が「Ｈ」から「Ｌ」に切り替わる。
【００６７】
上記のように、本発明の第１実施例によると、／ＴＥ信号を「Ｈ」にして通常モードにしたときにおいて、ＷＤＥ信号は、／ＷＥ発生回路７からの／ＷＥ信号、更には外部／Ｗ信号が「Ｈ」から「Ｌ」に切り替わったときのみ／ＷＥ発生回路７で設定された所定の遅延時間だけ遅れて「Ｌ」から「Ｈ」に切り替わり、更にＷＤＥ発生回路１７Ａに設定された所定の時間の後、自動的に「Ｈ」から「Ｌ」に切り替わる。
【００６８】
上記通常モードに対して、図６は、テストモード時における図１で示したＤＲＡＭ１３Ａの各信号のページモードでのタイミングチャート図であり、／ＴＥ信号を「Ｌ」にしてテストモードにしたときにおいては、ＷＤＥ信号は、／ＷＥ信号の２値のレベルの切り替わりに応じて２値のレベルを切り替えることができ、１つの回路における通常モード時と同じ回路経路を使用して、図６で示すように、Ｌｏｎｇ ｔRAS及びＳｈｏｒｔ ｔRWLのテストをページモードで行うことができる。
【００６９】
以上の説明から明らかなように、本発明の半導体集積回路において、第１実施例におけるＷＤＥ発生回路は、通常は、／ＷＥ信号の所定の２値の状態変化があると所定のパルス幅のパルス信号を出力するが、／ＴＥ発生回路から出力された／ＴＥ信号の２値の状態変化により、／ＷＥ信号のパルス幅、すなわち外部／Ｗ信号のパルス幅に対応したパルス幅のＷＤＥ信号をＷＤＥ発生回路の同じ経路で出力することができる。このことから、半導体集積回路のテストを行うときに、外部からの信号で半導体集積回路の内部信号を操作することができるため、例えば、ＤＲＡＭにおけるＬｏｎｇ ｔRAS及びＳｈｏｒｔ ｔRWLという一連のテストにおけるテスト時間を短縮することができると共に、該テストを厳しい条件で行うことができる。
【００７０】
更に、上記のようにＷＤＥ発生回路は、／ＴＥ信号の２値の状態変化により、ＷＤＥ信号を外部／Ｗ信号のパルス幅に対応したパルス信号にすることができるため、ＤＲＡＭにおけるページモードという高速動作モードでのＬｏｎｇ ｔRAS及びＳｈｏｒｔ ｔRWLという一連のテストを行うことができ、該テストを厳しい条件で行いながら一層の時間短縮を行うことができる。
【００７１】
実施例２．
図７は、本発明の第２実施例の半導体集積回路を使用したＤＲＡＭの概略ブロック図であり、図７において、上記従来例を示した図１０と同じものは同じ符号で示しており、ここでは図１０との相違点の説明を行う。
まず最初に、図７における図１０との相違点は、図１０における／ＴＥ発生回路１２をＡＴＤ発生回路に接続し、これに伴ってＡＴＤ発生回路１０Ｂとし、更に、外部入力端子／ＭＴ（以下、／ＭＴ端子と呼ぶ）を新たに設け、これらのことからＤＲＡＭ１３をＤＲＡＭ１３Ｂとしたことにある。
【００７２】
なお、上記ＡＴＤ発生回路１０Ｂは請求項４から６における第１内部信号出力手段をなし、ＡＴＤ信号が第１内部信号をなし、入力端子Ａ0〜Ａ9は第１外部端子をなし、該入力端子Ａ0〜Ａ9から入力されるアドレスを指定する信号が第１外部信号をなす。更に上記／ＴＥ発生回路１２は請求項４から６における第２内部信号出力手段又はテストモード信号出力手段をなし、／ＴＥ信号が第２内部信号またはテストモード信号をなし、／ＲＡＳ端子及び／ＣＡＳ端子及び／Ｗ端子は第２外部端子をなすと共に、上記／ＭＴ端子は第３外部端子をなし、／ＭＴ信号が第３外部信号をなす。
【００７３】
図７において、ＡＴＤ発生回路１０Ｂは、アドレスバッファ１、クロック発生回路６及びＩ/Ｏイコライズ回路１１に接続され、更に外部入力端子の／ＭＴ端子に接続されている。上記ＡＴＤ発生回路１０Ｂは、アドレスバッファ１から入力された上記Ａ0〜Ａ9信号から指定されるアドレスの変化を検出すると、内部で発生させるパルス信号であるＡＴＤ信号（図示せず）を発生させ、該ＡＴＤ信号を用いて上記Ｉ/Ｏイコライズ回路１１に対してイコライズの実行を制御する信号である／ＩＯＥＱ信号を出力する。上記Ｉ/Ｏイコライズ回路１１は、該／ＩＯＥＱ信号によって、上記Ｉ/Ｏ線及び／Ｉ/Ｏ線をイコライズする回路である。
【００７４】
なお、本第２実施例におけるＩ/Ｏイコライズ回路１１は、図１１で示したＩ/Ｏイコライズ回路１１の回路例において、トランスファゲート１５の一方の制御入力１５ａとインバータ回路１６の入力がＡＴＤ発生回路１０Ｂに接続されている。上記ＡＴＤ発生回路１０Ｂから「Ｌ」の／ＩＯＥＱ信号がトランスファゲート１５の制御入力１５ａ及びインバータ回路１６の入力に入力されると、トランスファゲート１５の出力は導通し、Ｉ/Ｏ線及び／Ｉ/Ｏ線がイコライズされる。同様に、ＡＴＤ発生回路１０Ｂから「Ｈ」の／ＩＯＥＱ信号が出力されると、トランスファゲート１５の出力は遮断し、Ｉ/Ｏ線及び／Ｉ/Ｏ線はイコライズされなくなる。
【００７５】
また、上記／ＲＡＳ端子、上記／ＣＡＳ端子及び／Ｗ端子は、更に／ＴＥ発生回路１２に接続されており、該／ＴＥ発生回路１２は、上記ＡＴＤ発生回路１０Ｂに接続され、上記外部／ＣＡＳ信号及び上記外部／Ｗ信号がそれぞれ「Ｌ」のときに、外部／ＲＡＳ信号が立ち下がるＷＣＢＲのタイミング時にＤＲＡＭ１３Ｂをテストモードにセットするための信号である「Ｌ」（通常モード時においては「Ｈ」）の／ＴＥ信号をＡＴＤ発生回路１０Ｂへ出力する。
【００７６】
次に、図８は、上記図７におけるＡＴＤ発生回路１０Ｂの回路例を示した回路図である。なお、図８において、従来例を示した図１６と同じものは同じ符号で示している。
図８における図１６との相違点は、図１６の回路に４つのインバータ回路９０，９１，９２，９３と、３つのｎＭＯＳトランジスタ９４，９５，９６と、１つのコンデンサ９７を追加したことにある。
【００７７】
図８において、ＮＡＮＤ回路７０と７１はＲ−Ｓフリップフロップ回路を形成し、ＮＡＮＤ回路７０の出力はＮＡＮＤ回路７２の一方の入力に接続され、該接続部と接地間にはコンデンサ８３が接続される。更に、ＮＡＮＤ回路７１の出力はＮＡＮＤ回路７２の他方の入力に接続され、該接続部と接地間にはコンデンサ８４が接続される。
【００７８】
また、ＮＡＮＤ回路７２の出力は、インバータ回路７３の入力に接続され、インバータ回路７３の出力はｎＭＯＳトランジスタ９４のドレインに接続され、該ｎＭＯＳトランジスタ９４のゲートは／ＴＥ発生回路１２に接続され、更にｎＭＯＳトランジスタ９４のソースはｎＭＯＳトランジスタ８１のゲートに接続される。ｎＭＯＳトランジスタ８１のソースは接地されており、ｎＭＯＳトランジスタ８１のドレインはｐＭＯＳトランジスタ８２のドレインに接続され、該ｐＭＯＳトランジスタ８２のソースはＶCC端子に接続されている。
【００７９】
インバータ回路９０の出力がインバータ回路９１の入力に、該インバータ回路９１の出力がインバータ回路９２の入力に接続されて直列回路を形成し、インバータ回路９０の入力は／ＭＴ端子に接続されている。更に、インバータ回路９２の出力はｎＭＯＳトランジスタ９５のドレインに接続され、該ｎＭＯＳトランジスタ９５のゲートはインバータ回路９３の入力に接続され、該インバータ回路９３の入力は／ＴＥ発生回路１２に接続される。インバータ回路９０の出力とインバータ回路９１の入力との接続部と接地間にはコンデンサ９７が接続され、ｎＭＯＳトランジスタ９５のソースは上記ｎＭＯＳトランジスタ８１のゲートとｎＭＯＳトランジスタ９４のソースとの接続部に接続されると共に、ｐＭＯＳトランジスタ８２のゲートに接続される。
【００８０】
また、インバータ回路７４の出力がインバータ回路７５の入力に、該インバータ回路７５の出力がインバータ回路７６の入力に接続されて直列回路を形成し、該インバータ回路７４の入力がｎＭＯＳトランジスタ８１とｐＭＯＳトランジスタ８２の両ドレインの接続部に接続され、インバータ回路７６の出力からＡＴＤ信号が出力される。
【００８１】
更に、インバータ回路７７の出力がインバータ回路７８の入力に、該インバータ回路７８の出力がインバータ回路７９の入力に接続されて直列回路を形成し、該インバータ回路７７の入力は上記インバータ回路７４の出力と上記インバータ回路７５の入力との接続部に接続される。上記インバータ回路７９の出力はｎＭＯＳトランジスタ９６のソースに接続され、該ｎＭＯＳトランジスタ９６のドレインは上記ｐＭＯＳトランジスタ８２のゲートに接続されている。
【００８２】
なお、ＡＴＤ発生回路１０Ｂにおいても、上記ＮＡＮＤ回路７０，７１，７２と、インバータ回路７３と、コンデンサ８３，８４からなる回路が、アドレス入力端子の数に対応した数だけあり、該各回路のインバータ回路７３からのそれぞれの出力信号を所定の処理を行ってｎＭＯＳトランジスタ８１の入力に入力されるが、ここでは、説明を簡単にするため、本実施例の場合のアドレス入力端子Ａ0〜Ａ9からの任意の１つの端子に対応した１つのＡn（ｎは０から９までの整数）信号における回路のみの場合で説明する。
上記ＮＡＮＤ回路７０の一方の入力にはアドレスバッファ１からのＡn信号が、上記ＮＡＮＤ回路７１の一方の入力には上記Ａn信号の信号レベルを反転させた反転信号／Ａn信号が入力される。
【００８３】
図９は、上記図８で示した回路のテストモード時におけるタイミングチャート図である。図１７におけるφは、図８のインバータ回路７３の出力とｎＭＯＳトランジスタ９４のドレインとの接続部であるノードφにおける信号のタイミングチャートを示している。図９において、／ＴＥ信号を「Ｌ」にしてテストモードにしたときにおいては、図８のｎＭＯＳトランジスタ９４及び９６がオフし、ｎＭＯＳトランジスタ９５がオンする。
【００８４】
このことから、上記Ａn信号及び／Ａn信号の２値の状態の変化に関係なく、／ＭＴ端子からの／ＭＴ信号が「Ｈ」から「Ｌ」に切り替わると、ｎＭＯＳトランジスタ８１がオンすると共に、ｐＭＯＳトランジスタ８２がオフすることから、ＡＴＤ信号が「Ｌ」から「Ｈ」に切り替わり、／ＭＴ端子からの／ＭＴ信号が「Ｌ」から「Ｈ」に切り替わると、ｎＭＯＳトランジスタ８１がオフすると共に、ｐＭＯＳトランジスタ８２がオンすることから、ＡＴＤ信号が「Ｈ」から「Ｌ」に切り替わる。
【００８５】
なお、／ＴＥ信号を「Ｈ」にして通常の動作モードにしたときの図８の回路における各信号のタイミングチャートは、ｎＭＯＳトランジスタ９４及び９６がオンし、ｎＭＯＳトランジスタ９５がオフすることから、上記図１７で示したタイミングチャート図と同じであるのでここでは省略する。
【００８６】
上記のように、本発明の第２実施例によると、／ＴＥ信号を「Ｈ」にして通常モードにしたときにおいては、ＡＴＤ信号は、コンデンサ８３及び８４の容量によってパルス幅が決まるノードφのパルス信号に対して、ｎＭＯＳトランジスタ９４，８１及びインバータ回路７４，７５，７６の回路によって生じる遅延時間、又は、ｎＭＯＳトランジスタ９４，９６、ｐＭＯＳトランジスタ８２及びインバータ回路７４，７５，７６，７７，７８，７９の回路によって生じる遅延時間だけ遅れて２値の状態が切り替わる。すなわち、Ａn信号における２値の状態の切り替わりに対してＡＴＤ発生回路１０Ｂで設定されたパルス幅のＡＴＤ信号が自動的に出力される。
【００８７】
上記通常モードに対して、／ＴＥ信号を「Ｌ」にしてテストモードにしたときにおいては、上記図９で示したように、ＡＴＤ信号は、外部信号である／ＭＴ信号の２値のレベルの切り替わりに応じて２値のレベルを切り替えることができ、外部信号を用いて内部信号であるＡＴＤ信号を操作することができ、通常モード時のＡＴＤ発生回路の設定を変えることなく、ＤＲＡＭのアクセス速度及びアドレスノイズの発生をテストすることができる。
【００８８】
このように、第２実施例におけるＡＴＤ発生回路は、通常は、Ａn信号の所定の２値の状態変化があると所定のパルス幅のパルス信号を出力するが、／ＴＥ発生回路から出力された／ＴＥ信号の２値の状態変化により、外部信号である／ＭＴ信号のパルス幅に対応したパルス幅のＡＴＤ信号を出力することができる。このことから、半導体集積回路のテストを行うときに、外部からの信号で半導体集積回路の内部信号を操作することができるため、例えば、ＤＲＡＭにおいて、上記ＡＴＤ信号のパルス幅を狭くして、アクセス速度が遅いもの及びアドレスノイズが発生するものをリジェクトするテストを行うことができ、該テストを厳しい条件で行うことができる。
【００８９】
上記第１実施例及び第２実施例で示したデータ入力バッファ、／ＴＥ発生回路、ＡＴＤ発生回路及び／ＭＴ端子等を１つのＤＲＡＭの半導体集積回路に用いてもよく、このように本発明は、様々な変形例が考えられ、上記実施例に限定されるものではなく、本発明の範囲は、特許請求の範囲によって定められるべきものであることは言うまでもない。なお、本明細書において、Ｉ/Ｏと記した/以外の／は、信号レベルの反転を示すものである。
【００９０】
【発明の効果】
上記の説明から明らかなように、本発明の半導体集積回路によれば、第１内部信号出力手段は、通常は、第１外部信号の所定の２値の状態変化があると所定のパルス幅のパルス信号を出力するが、第２内部信号出力手段（又はテストモード信号出力手段）から出力された第２内部信号（又はテストモード信号）の２値の状態変化により、第１外部信号のパルス幅に対応したパルス幅の第１内部信号を第１内部信号出力手段の同じ経路で出力することができる。このことから、半導体集積回路のテストを行うときに、外部からの信号で半導体集積回路の内部信号を操作することができるため、例えば、ＤＲＡＭにおけるＬｏｎｇ ｔRAS及びＳｈｏｒｔ ｔRWLという一連のテストにおけるテスト時間を短縮することができると共に、該テストを厳しい条件で行うことができる。
【００９１】
更に、上記のように第１内部信号出力手段は、テストモード信号の２値の状態変化により、第１内部信号をライトイネーブル信号のパルス幅に対応したパルス信号にすることができるため、ＤＲＡＭにおけるページモードという高速動作モードでのＬｏｎｇ ｔRAS及びＳｈｏｒｔ ｔRWLという一連のテストを行うことができ、該テストを厳しい条件で行いながら一層の時間短縮を行うことができる。
【００９２】
また、第１内部信号出力手段は、通常は、第１外部信号（又はアドレス指定信号）の所定の２値の状態変化があると所定のパルス幅の第１内部信号を出力するが、第２内部信号出力手段（又はテストモード信号出力手段）から出力された第２内部信号（又はテストモード信号）の２値の状態変化により、第３外部信号のパルス幅に対応したパルス幅の第１内部信号を出力することができる。このことから、半導体集積回路のテストを行うときに、外部からの信号で半導体集積回路の内部信号を操作することができるため、例えば、ＤＲＡＭにおいて、上記ＡＴＤ信号のパルス幅を狭くして、アクセス速度が遅いもの及びアドレスノイズが発生するものをリジェクトするテストを行うことができ、該テストを厳しい条件で行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例の半導体集積回路を使用したＤＲＡＭの概略ブロック図である。
【図２】 図１で示したデータ入力バッファ８Ａの概略ブロック図である。
【図３】 図２で示したＷＤＥ発生回路１７Ａの回路例を示した回路図である。
【図４】 図３で示した回路における通常動作を行う通常モード時のタイミングチャート図である。
【図５】 図３で示した回路におけるテストを行うテストモード時のタイミングチャート図である。
【図６】 テストモード時における図１で示したＤＲＡＭ１３Ａの各信号のページモードでのタイミングチャート図である。
【図７】 本発明の第２実施例の半導体集積回路を使用したＤＲＡＭの概略ブロック図である。
【図８】 図７で示したＡＴＤ発生回路１０Ｂの回路例を示した回路図である。
【図９】 図８で示した回路におけるテストを行うテストモード時のタイミングチャート図である。
【図１０】 従来例の半導体集積回路を使用したＤＲＡＭの概略ブロック図である。
【図１１】 図１０で示したＩ/Ｏイコライズ回路１１の例を示した概略のブロック図である。
【図１２】 図１０で示したデータ入力バッファ８の例を示した概略のブロック図である。
【図１３】 図１２で示したライトドライバ１９の回路例を示した回路図である。
【図１４】 図１２で示したＷＤＥ発生回路１７の回路例を示した回路図である。
【図１５】 図１４で示した回路におけるタイミングチャート図である。
【図１６】 図１０で示したＡＴＤ発生回路１０の回路例を示した回路図である。
【図１７】 図１６で示した回路におけるタイミングチャート図である。
【図１８】 図１０で示したＤＲＡＭ１３のメモリセル４の構造例を示した回路図である。
【図１９】 図１０、図１１、図１２、図１３、図１４及び図１５で示したＤＲＡＭ１３の書き込み動作時における各信号のタイミングチャート図である。
【図２０】 図１０、図１１、図１２、図１３、図１４及び図１５で示したＤＲＡＭ１３のページモード時の書き込み動作時における各信号のタイミングチャート図である。
【符号の説明】
１ アドレスバッファ、７ ／ＷＥ発生回路、８，８Ａ データ入力バッファ、１０，１０Ｂ ＡＴＤ発生回路、１２ ／ＴＥ発生回路、１３，１３Ａ，１３Ｂ ＤＲＡＭ、１７，１７Ａ ＷＤＥ発生回路、１８ データ入力バッファ部、１９ ライトドライバ、／ＲＡＳ，／ＣＡＳ，／Ｗ，／ＭＴ，Ａ0〜Ａ9 外部入力端子

Claims (3)

1. 第１外部端子から入力される２値の第１外部信号の状態変更に対応して所定の第１内部信号を生成して出力する第１内部信号出力手段を備える半導体集積回路において、
   少なくとも１つの外部端子からなる第２外部端子に所定の信号が入力されると、２値の状態を変更して該所定の信号が入力されたことを示す第２内部信号を生成して上記第１内部信号出力手段に出力する第２内部信号出力手段を備え、
   上記第１内部信号出力手段は、上記第２内部信号出力手段より入力された第２内部信号が所定の状態変更を行った場合、上記第１外部信号の状態変更に対応して２値の状態変更を行う第１内部信号を生成して出力することを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路にして、上記第２内部信号出力手段は、上記第２外部端子に所定の信号が入力されると、テストモードを開始させるために２値の状態を変更するテストモード信号を生成して上記第１内部信号出力手段に出力するテストモード信号出力手段であり、上記第１内部信号出力手段は、上記テストモード信号出力手段より入力されたテストモード信号がテストモードを開始させるように状態変更を行った場合、上記第１外部信号の状態変更に対応して２値の状態変更を行う第１内部信号を生成して出力することを特徴とする半導体集積回路。
3. 第１外部端子から入力される書き込み動作を開始させるように２値の状態を変更するライトイネーブル信号の状態変更に対応して所定の第１内部信号を生成して出力する第１内部信号出力手段を備え、ページモードでの動作を行うＤＲＡＭにおける半導体集積回路において、
   少なくとも１つの外部端子からなる第２外部端子に所定の信号が入力されると、テストモードを開始させるために２値の状態を変更するテストモード信号を生成して上記第１内部信号出力手段に出力するテストモード信号出力手段を備え、
   ページモード動作時において、上記第１内部信号出力手段は、上記テストモード信号出力手段より入力されたテストモード信号がテストモードを開始させるように状態変更を行った場合、上記第１外部信号の状態変更に対応して２値の状態変更を行う第１内部信号を、通常の動作時と同じ経路を用いて生成し出力することを特徴とするＤＲＡＭにおける半導体集積回路。

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