KR100301645B1 - 테스트모드에있어서워드선을임의로또한고속으로선택상태로하는선택회로를갖는반도체기억장치 - Google Patents

테스트모드에있어서워드선을임의로또한고속으로선택상태로하는선택회로를갖는반도체기억장치

Info

Publication number
KR100301645B1
KR100301645B1 KR1019980016652A KR19980016652A KR100301645B1 KR 100301645 B1 KR100301645 B1 KR 100301645B1 KR 1019980016652 A KR1019980016652 A KR 1019980016652A KR 19980016652 A KR19980016652 A KR 19980016652A KR 100301645 B1 KR100301645 B1 KR 100301645B1
Authority
KR
South Korea
Prior art keywords
signal
test
circuit
address
control signal
Prior art date
Application number
KR1019980016652A
Other languages
English (en)
Other versions
KR19990029190A (ko
Inventor
오사무 구로미야
스스무 다니다
고로 하야카와
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
야마우치 아쓰시
미쓰비시 덴끼 엔지니어링 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤, 야마우치 아쓰시, 미쓰비시 덴끼 엔지니어링 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR19990029190A publication Critical patent/KR19990029190A/ko
Application granted granted Critical
Publication of KR100301645B1 publication Critical patent/KR100301645B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명의 반도체 기억 장치는 제어 회로, 테스트 모드 제어 회로, 내부 주기 설정 회로 및 어드레스 래치 회로를 구비한다. 제어 회로는 테스트 모드가 지정되었는지 여부를 검출한다. 테스트 모드 제어 회로는 셀프 디스터브 테스트 모드가 지정되었는지 여부를 검출한다. 내부 주기 설정 회로는 테스트 모드에서 셀프 디스터브 테스트 모드가 지정된 경우, 소정 주기의 클록 신호를 반복하여 발생한다. 동시에, 어드레스 래치 회로는 로우 어드레스 스트로브 신호의 하강 시점의 어드레스를 래치한다. 로우 디코더는 이 클록 신호에 응답하여 활성화하여, 래치한 어드레스에 대응하는 워드선을 반복하여 선택 상태로 한다.

Description

테스트 모드에 있어서 워드선을 임의로 또한 고속으로 선택 상태로 하는 선택 회로를 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING SELECTION CIRCUIT FOR ARBITRARILY SETTING A WORD LINE TO SELECTED STATE AT HIGH SPEED IN TEST MODE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 반도체 기억 장치의 테스트를 고속으로 실행하기 위한 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 테스트 동작 시에 있어서 반도체 기억 장치 내의 워드선을 고속으로 선택하기 위한 구성에 관한 것이다.
도 8에 도시하는 바와 같이, 종래의 반도체 기억 장치(200)는 제어 회로(31)와, 어드레스 버퍼(34)와 메모리 셀 어레이(7)와 로우 디코더(12)와 컬럼 디코더(13)를 구비한다.
메모리 셀 어레이(7)는 복수의 워드선과 복수의 비트선과 복수의 메모리 셀을 포함한다.
제어 회로(31)는 외부 제어 신호 /RAS(외부 로우 어드레스 스트로브 신호), /CAS(외부 컬럼 어드레스 스트로브 신호), /WE(라이트 인에이블 신호), /OE(외부 출력 인에이블 신호) 등을 수신하여 각종 내부 제어 신호를 생성한다.
어드레스 버퍼(34)는 제어 신호 버스 a3을 거쳐서 제어 회로(31)로부터 내부 제어 신호를 수신한다. 어드레스 버퍼(34)는 인가된 내부 제어 신호에 응답하여, 어드레스 단자(8)를 거쳐서 인가되는 외부 어드레스 신호 A0∼Ai을 취입하고, 내부 어드레스 버스 a4에 내부 로우 어드레스 신호, 내부 컬럼 어드레스 신호를 출력한다.
로우 디코더(12)는 제어 신호 버스 a3을 거쳐서 제어 회로(31)로부터 내부 제어 신호인 내부 로우 어드레스 스트로브 신호를 수신한다. 로우 디코더(12)는 이 내부 로우 어드레스 스트로브 신호에 근거하여 활성화되고, 어드레스 버퍼(34)로부터 출력되는 내부 로우 어드레스 신호를 디코드하여, 메모리 셀 어레이(7)의 워드선을 선택한다.
컬럼 디코더(13)는 제어 신호 버스 a2를 거쳐서 제어 회로(31)로부터 내부 컬럼 어드레스 스트로브 신호를 수신한다. 컬럼 디코더(13)는 이 내부 컬럼 어드레스 스트로브 신호에 근거하여 활성화되고, 어드레스 버퍼(34)로부터 출력되는 내부 컬럼 어드레스 신호를 디코드하여, 메모리 셀 어레이(7)의 비트선을 선택한다.
반도체 기억 장치(200)는 또한, 센스 앰프와 IO 게이트와 입력 버퍼(15)와 출력 버퍼(16)를 포함한다. 도 8에 있어서는, 센스 앰프와 IO 게이트는 1개의 블럭(14)으로 나타낸다.
센스 앰프는 제어 신호 버스 a3을 거쳐서 제어 회로(31)로부터 내부 제어 신호를 수신한다. 센스 앰프는 인가된 내부 제어 신호에 근거하여, 메모리 셀 어레이(7)의 선택된 워드선에 접속되는 메모리 셀의 데이터를 검지하여 증폭한다.
IO 게이트는 컬럼 디코더(13)로부터 출력되는 열 선택 신호에 응답하여 메모리 셀 어레이(7)의 선택된 비트선을 내부 데이터 버스 a1에 접속한다.
입력 버퍼(15)는 제어 신호 버스 a2를 거쳐서 제어 회로(31)로부터 내부 제어 신호를 수신한다. 입력 버퍼(15)는 인가된 내부 제어 신호에 근거하여, 데이터 입출력 단자(17)로 인가된 외부 기입 데이터 DQ0∼DQj를 수신하여, 내부 기입 데이터를 생성하여 내부 데이터 버스 a1로 전달한다.
출력 버퍼(16)는 제어 신호 버스 a2를 거쳐서 제어 회로(31)의 내부 제어 신호를 수신한다. 출력 버퍼(16)는 인가된 내부 제어 신호에 근거하여, 내부 데이터 버스 a1에 판독된 내부 판독 데이터로부터 외부 판독 데이터 DQ0∼DQj를 생성하여 데이터 입출력 단자(17)에 출력한다.
다음에, 메모리 셀 어레이의 내부 구성에 대하여 도 9를 이용하여 간단히 설명한다.
도 9에 있어서는, 워드선 WL0, WL(I-1), WL1, WL(I+1)과 1쌍의 비트선 BL, /BL을 대표적으로 도시한다.
메모리 셀 M은 1쌍의 비트선과 워드선과의 교차부에 대응하여 배치된다. 도 9에 있어서는, 워드선 WL(I-1)와 비트선 /BL과의 교차부에 대응하여 배치되는 메모리 셀 M1과, 워드선 WL1과 비트선 BL과의 교차부에 대응하여 배치되는 메모리 셀 M2와, 워드선 WL(I+1)과 비트선 /BL과의 교차부에 대응하여 배치되는 메모리 셀 M3을 대표적으로 도시한다.
메모리 셀 M1∼M3의 각각은 커패시터(50)와 액세스 트랜지스터(51)를 포함한다. 커패시터(50)는 정보를 전하의 형태로 저장한다. 액세스 트랜지스터(51)는 대응하는 워드선 상의 전위에 응답하여 도통하고, 대응하는 비트선과 커패시터(50)를 접속한다. 액세스 트랜지스터(51)는 N 채널형 M0S 트랜지스터로 구성된다.
내부 로우 어드레스 신호에 대응하여 선택된 워드선에는, 로우 디코더(12)로부터 행 선택 신호가 전달된다. 블럭(14)에 포함되는 센스 앰프는 비트선 쌍 BL,/BL의 각각에 대응하여 배치되어, 대응하는 비트선 쌍의 전위를 차동적으로 증폭한다.
그런데, 판독 동작에 있어서, 선택된 워드선 전위의 상승에 따라 비선택된 워드선의 전위가 상승하고, 비선택된 워드선에 존재하는 메모리 셀의 커패시터로부터 대응하는 비트선에 전하가 누설되는 경우가 있다.
통상, 메모리 셀의 커패시터는 전하의 누설이 발생한 경우에 있어서도, 커패시터의 전극 전위가 크게 저하하지 않도록 커패시터 값(値)이 설정되어 있다.
그러나, 제조의 편차에 의해 커패시터 값이 작은, 소위 결함 메모리 셀이 존재하는 경우가 있다. 이러한 결함 메모리 셀에 있어서는, 약간의 전하 누설에 의해 커패시터의 전극 전위가 크게 저하해 버린다. 즉, 기억 데이터의 반전을 일으키는 것으로 된다.
따라서, 이러한 결함 메모리 셀이 존재하면, 반도체 기억 장치의 동작상의 치명적인 결함으로 된다.
그래서, 종래로부터 기억 데이터에 변화를 일으키는 결함 메모리 셀을 검출하기 위한 테스트로서 디스터브 테스트(disturb test)가 있다.
디스터브 테스트에 있어서는, 주목하는 메모리 셀에 접속하는 워드선 이외의 워드선을 소정 회수(디스터브 회수) 선택하고, 이 주목하는 메모리 셀의 데이터가 정상으로 유지되고 있는지의 여부(결함 메모리 셀인지 여부)가 조사된다.
다음에, 종래의 반도체 기억 장치에 있어서의 디스터브 테스트에 대해서 도 10을 이용하여 설명한다.
도 10에 도시하는 바와 같이, 디스터브 테스트 시에는, 테스트 보드(91)에 복수의 반도체 기억 장치 DR(도면에 있어서는 DR11,···, DRmn)을 배치한다. 반도체 기억 장치 DR은 신호선 SG에 접속되어 있다. 신호선 SG는 시험 장치(90)에 접속되어 있다.
디스터브 테스트에 있어서는, 우선 반도체 기억 장치 DR에 대하여 H 레벨 또는 L 레벨의 데이터가 기입된다. 계속해서, 시험 장치(90)로부터 특정한 워드선을 선택하기 위해서 필요하게 되는 클록 신호와 외부 어드레스 신호가 신호선 SG에 인가된다. 반도체 기억 장치 DR은 신호선 SG에서 수신하는 클록 신호(구체적으로, 외부 제어 신호 /RAS)와 어드레스 신호에 따라서 워드선의 선택을 실행한다.
이 특정한 워드선 선택 동작을 소정 회수 반복하는 것에 의해, 주목하는 메모리 셀의 데이터가 정확히 유지되어 있는지의 여부가 시험 장치(90)에 의해 판별된다.
반도체 기억 장치에 대해서는, 상술한 구성에 근거하여 테스트를 실행하기 때문에, 테스트에 필요한 시간은 시험 장치(90)가 출력하는 클록 신호에 의존하고 있다.
따라서, 시험 장치(90)가 출력하는 신호의 최소 클록 길이가 대단히 긴 경우, 디스터브 테스트 등의 테스트 회수가 많은 테스트는 테스트에 요하는 시간이 대단히 길게 된다고 하는 문제가 있었다. 또한, 이러한 시험 장치(90)를 이용하면 긴 주기의 디스터브 테스트 밖에 실행할 수 없기 때문에, 최소 클록 길이가 짧은 시험 장치와의 테스트 결과의 상관이 취해지지 않는다고 하는 문제가 있었다.
이 문제를 해결하기 위해서 「반도체 기억 장치 및 그 워드선 선택 방법(일본국 특허 공개 평성 제 8-227598호 공보)」에서는, 워드선을 선택하기 위한 어드레스 신호를 내부에서 발생시키는 것에 의해 이 문제의 해결을 도모하고 있다. 그러나, 상기 발명에 있어서는 내부에 마련된 어드레스 카운터가 워드선을 선택하기 때문에, 어떤 워드선에 대하여 선택이 행하여져 있는가를 외부에서 알 수 없다.
따라서, 본 발명의 목적은 디스터브 테스트로 대표되는 테스트를 고속으로 실행할 수 있는 반도체 기억 장치를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 테스트 모드 시에 있어서, 외부로부터 테스트를 실행하는 어드레스를 임의로 설정할 수 있는 반도체 기억 장치를 제공하는 데 있다.
도 1은 실시예 1의 반도체 기억 장치(100)의 주요부의 구성을 도시하는 개략 블럭도,
도 2의 (a)-(d)는 테스트 모드에 있어서의 반도체 기억 장치(100)의 동작에 대한 타이밍 차트,
도 3의 (a)-(h)는 테스트 모드에 있어서의 반도체 기억 장치(100)의 동작에 대한 타이밍 차트,
도 4의 (a)-(e)는 테스트 모드에 있어서의 반도체 기억 장치(100)의 동작에 대한 타이밍 차트,
도 5의 (a)-(g)는 테스트 모드에 있어서의 반도체 기억 장치(100)의 동작에 대한 타이밍 차트,
도 6은 실시예 1에 있어서의 내부 주기 설정 회로(3)의 구체적 구성의 일례를 도시한 도면,
도 7의 (a)-(d)는 행 선택 제어 신호 RASF와 클록 신호 CLK에 근거하는 내부 로우 어드레스 스트로브 신호 int.RAS 및 어드레스 홀드 신호 ZRALHOLD와의 관계를 도시하는 타이밍 차트,
도 8은 종래의 반도체 기억 장치(200)의 주요부의 구성을 도시하는 개략 블럭도,
도 9는 도 8에 도시하는 메모리 셀 어레이(7)의 내부 구성을 도시하는 회로도,
도 10은 종래의 반도체 기억 장치에 있어서의 디스터브 테스트를 실시하기 위한 구성을 개략적으로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 제어 회로 2 : 테스트 모드 제어 회로
3 : 내부 주기 설정 회로 4 : 어드레스 래치 회로
7 : 메모리 셀 어레이 12 : 로우 디코더
13 : 컬럼 디코더 14 : 센스 앰프
15 : 입력 버퍼 16 : 출력 버퍼
8 : 어드레스 단자 17 : 데이터 입출력 단자
90 : 시험 장치 91 : 테스트 보드
100 : 반도체 기억 장치
본 발명에 의한 반도체 기억 장치는 복수의 행 방향 및 복수의 열 방향으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 구비하는 반도체 기억 장치에 있어서, 외부로부터 수신하는 제어 신호에 응답하여 특정한 테스트를 실시하기 위한 테스트 제어 신호를 발생하는 테스트 제어 회로와, 테스트 제어 회로로부터의 테스트 제어 신호에 응답하여 소정 주기의 클록 신호를 반복하여 발생하는 클록 발생 회로와, 클록 발생 수단으로부터의 클록 신호에 응답하여 메모리 셀 어레이의 행 선택 동작이 활성화되는 행 선택 회로를 구비한다.
따라서, 본 발명의 주된 이점은 메모리 셀 어레이에 포함되는 메모리 셀을 고속으로 선택할 수 있는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익들은 첨부 도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
바람직한 실시예의 설명
[실시예 1]
본 발명의 실시예 1의 반도체 기억 장치(100)의 주요부의 구성을 도 1을 이용하여 설명한다. 도 8에 도시하는 종래의 반도체 기억 장치(200)와 동일한 구성 요소에는 동일한 부호, 동일한 기호를 부여하여 그 설명은 반복하지 않는다.
도 1에 도시하는 바와 같이, 실시예 1에 있어서의 반도체 기억 장치(100)는 제어 회로(1), 테스트 모드 제어 회로(2), 내부 주기 설정 회로(3) 및 어드레스 래치 회로(4)를 구비한다.
제어 회로(1)는 외부 제어 신호 /RAS, /CAS, /OE 및 /WE를 수신하여, 테스트 인에이블 신호 ZCBRS 및 행 선택 제어 신호 RASF를 포함하는 각종 내부 제어 신호를 발생한다.
테스트 인에이블 신호 ZCBRS는 테스트 모드를 실행하기 위한 제어 신호로서, 예를 들면, 테스트 모드가 설정된 경우에 H 레벨의 활성 상태로 된다. 행 선택 제어 신호 RASF는 외부 제어 신호 /RAS에 동기한 신호이다.
테스트 모드 제어 회로(2)는 외부 제어 신호 /RAS, /CAS 및 /WE를 수신하여, 특정한 테스트 모드, 여기서는 예컨대 셀프 디스터브 테스트 모드(self disturb test mode)로 들어갔는지의 여부를 검출하여, 검출 결과로서 셀프 디스터브 신호 SELFDIST를 출력한다.
내부 주기 설정 회로(3)는 테스트 제어 신호에 응답하여, 내부 로우 어드레스 스트로브 신호 int.RAS 및 어드레스 홀드 신호 ZRALHOLD를 출력한다.
여기서, 테스트 제어 신호란, 제어 회로(1)로부터 출력되는 테스트 인에이블 신호 ZCBRS 및 행 선택 제어 신호 RASF와, 테스트 모드 제어 회로(2)로부터 출력되는 셀프 디스터브 신호 SELFDIST를 포함한다.
실시예 1에 있어서의 반도체 기억 장치(100)는 또한, 종래의 반도체 기억 장치(200)의 어드레스 버퍼(34) 대신에 어드레스 래치 회로(4)를 구비한다.
어드레스 래치 회로(4)는 제어 신호 버스 a3을 거쳐서 제어 회로(1)로부터 내부 제어 신호를, 내부 주기 설정 회로(3)로부터 어드레스 홀드 신호 ZRALHOLD를 각각 수신한다. 어드레스 래치 회로(4)는 이들의 제어 신호에 응답하여, 어드레스 단자(8)를 거쳐서 인가되는 외부 어드레스 신호 A0∼Ai를 취입하고, 내부 어드레스 버스 a4에 내부 로우 어드레스 신호 int.X, 내부 컬럼 어드레스 신호 int.Y를 출력한다.
반도체 기억 장치(100)는 또한, 로우 디코더(12)와 컬럼 디코더(13)와 센스 앰프와 IO 게이트와 입력 버퍼(15)와 출력 버퍼(16)를 포함한다. 도 1에 있어서는 센스 앰프와 IO 게이트는 1개의 블럭(14)으로 도시한다.
로우 디코더(12)는 제어 신호 버스 a10을 거쳐서 내부 주기 설정 회로(3)로부터 내부 로우 어드레스 스트로브 신호 int.RAS를 수신한다. 로우 디코더(12)는 이 내부 로우 어드레스 스트로브 신호 int.RAS에 근거하여 활성화되고, 어드레스 래치 회로(4)로부터 출력되는 내부 로우 어드레스 신호 int.X를 디코드하여, 메모리 셀 어레이(7)의 워드선을 선택한다.
컬럼 디코더(13), 입력 버퍼(15) 및 출력 버퍼(16)는 제어 신호 버스 a2를 거쳐서 제어 회로(1)로부터 내부 제어 신호를 수신한다. 센스 앰프는 제어 신호 버스 a3을 거쳐서 제어 회로(1)로부터 내부 제어 신호를 수신한다.
또, 컬럼 디코더(13)는 인가된 내부 제어 신호에 근거하여 활성화되고, 어드레스 래치 회로(4)로부터 출력되는 내부 컬럼 어드레스 신호 int.Y를 디코드하여, 메모리 셀 어레이(7)의 비트선을 선택한다.
메모리 셀 어레이(7)는, 도 9에서 설명한 바와 같이, 복수의 워드선, 복수의 비트선 및 복수의 메모리 셀을 포함한다.
다음에, 테스트 모드에 있어서의 반도체 기억 장치(100)의 동작에 대하여, 타이밍 차트인 도 2∼도 5를 참조하여 설명한다.
우선, 셀프 디스터브 테스트를 실행하는 경우에 대하여, 타이밍 차트인 도 2, 도 3을 이용하여 설명한다.
도 2에 있어서, 도 2의 (a)는 외부 제어 신호 /RAS를, 도 2의 (b)는 외부 제어 신호 /CAS를, 도 2의 (c)는 외부 제어 신호 /WE를, 도 2의 (d)는 셀프 디스터브 신호 SELFDIST를 각각 도시한다.
또, 도 3에 있어서, 도 3의 (a)는 외부 제어 신호 /RAS를, 도 3의 (b)는 외부 제어 신호 /CAS를, 도 3의 (c)는 셀프 디스터브 신호 SELFDIST를, 도 3의 (d)는 테스트 인에이블 신호 ZCBRS를, 도 3의 (e)는 행 선택 제어 신호 RASF를, 도 3의 (f)는 어드레스 홀드 신호ZRALHOLD를, 도 3의 (g)는 내부 로우 어드레스 스트로브 신호 int.RAS를, 도 3의 (h)는 외부 어드레스 신호 A0∼Ai를 각각 도시한다.
우선, 제어 회로(1)로부터는 외부 제어 신호에 따라서, H 레벨의 활성 상태에 있는 테스트 인에이블 신호 ZCBRS가 출력되고 있다. 이 테스트 인에이블 신호 ZCBRS는 후술하는 바와 같이 특정한 타이밍에서 L 레벨로 리세트된다.
이 상태에서, 도 2에 도시하는 바와 같이, 예를 들면, 외부 제어 신호 /RAS가 활성 상태의 L 레벨로 되기 전에, 외부 제어 신호 /CAS 및 /WE를 모두 활성 상태의 L 레벨로 설정한다(이하, WCBR 사이클이라 칭한다).
테스트 모드 제어 회로(2)는 WCBR 사이클을 검출하여, H 레벨의 활성 상태의 셀프 디스터브 신호 SELFDIST를 출력한다. 이에 따라, 테스트 모드 중에서, 특히 셀프 디스터브 테스트 모드가 지정된다.
WCBR 사이클로 설정(셀프 디스터브 신호 SELFDIST가 H 레벨의 상태에 있다)한 후, 도 3에 도시하는 바와 같이, 예를 들면, 외부 제어 신호 /RAS를 활성 상태의 L 레벨로 한 뒤, 외부 제어 신호 /CAS를 활성 상태의 L 레벨로 설정한다(이하, RAS-CAS 사이클이라 칭한다). 이것에 따라서, 제어 회로(1)는 L 레벨의 외부 제어 신호 /RAS에 동기하여 H 레벨의 활성 상태의 행 선택 제어 신호 RASF를 출력한다.
이 결과, 내부 주기 설정 회로(3)는 테스트 모드 제어 회로(2)로부터 H 레벨의 셀프 디스터브 신호 SELFDIST를, 제어 회로(1)로부터 H 레벨의 테스트 인에이블 신호 ZCBRS 및 H 레벨의 행 선택 제어 신호 RASF를 각각 수신한다.
내부 주기 설정 회로(3)는 H 레벨의 행 선택 제어 신호 RASF에 동기하여, L 레벨의 활성 상태에 있는 어드레스 홀드 신호 ZRALHOLD를 출력한다.
내부 주기 설정 회로(3)는 또한, H 레벨의 행 선택 제어 신호 RASF에 동기하여 소정 주기의 클록 신호를 반복하여 발생한다. 클록 신호는 제어 신호 버스 a10에 출력되고, 내부 로우 어드레스 스트로브 신호 int.RAS로서 로우 디코더(12)에 전달된다.
한편, 어드레스 래치 회로(4)는 내부 주기 설정 회로(3)로부터 L 레벨의 어드레스 홀드 신호 ZRALHOLD를 수신한다. 어드레스 래치 회로(4)는 외부 제어 신호 /RAS의 하강 시점에서 취입한 외부 어드레스 신호 A0∼Ai를 래치하여, 내부 로우 어드레스 신호 int.X(도 3에 있어서, Xa)를 내부 어드레스 버스 a4에 출력한다.
어드레스 래치 회로(4)는 어드레스 홀드 신호 ZRALHOLD가 H 레벨로 될 때까지, 외부 어드레스 신호 A0∼Ai의 취입을 실행하지 않는다.
이에 따라, 셀프 디스터브 테스트에 있어서는, 로우 디코더(12)는 내부에서 발생하는 클록 신호(즉, 내부 로우 어드레스 스트로브 신호 int.RAS)에 근거하여 반복하여 활성 상태로 되고, 테스트 개시 시에 있어서의 외부 어드레스 신호 A0∼Ai에 대응하는 워드선을 반복하여 선택한다.
다음에, 셀프 디스터브 테스트를 종료하는 경우에 대하여, 타이밍 차트인 도 3을 이용하여 설명한다.
이 경우는, 도 3에 도시하는 바와 같이, RAS-CAS 사이클을 해제하는 것에 의해 지정한다. 즉, 외부 제어 신호 /RAS 및 /CAS를 H 레벨에 설정한다.
제어 회로(1)는 외부 제어 신호 /RAS에 동기하여 L 레벨의 행 선택 제어 신호 RASF를 출력한다.
이에 따라, 내부 주기 설정 회로(3)는 행 선택 제어 신호 RASF에 동기하여 클록 신호의 발생을 정지한다. 내부 주기 설정 회로(3)는 또한, L 레벨의 행 선택 제어 신호 RASF에 동기하여 H 레벨의 어드레스 홀드 신호 ZRALHOLD를 출력한다.
어드레스 래치 회로(4)는 내부 주기 설정 회로(3)로부터 H 레벨의 어드레스 홀드 신호 ZRALHOLD를 수신하여, 새롭게 외부 어드레스 신호 A0∼Ai를 취입하는 상태로 된다.
또, 도 3에 도시하는 RAS-CAS 사이클 대신에, 도 4에 도시하는 ROR 사이클(외부 제어 신호 /CAS를 H 레벨에 설정한 채로 외부 제어 신호 /RAS를 활성 상태의 L 레벨에 설정한다)을 설정하여, 셀프 디스터브 테스트를 실행하도록 구성하더라도 좋다.
도 4에 있어서는, 도 4의 (a)는 외부 제어 신호 /RAS를, 도 4의 (b)는 외부 제어 신호 /CAS를, 도 4의 (c)는 셀프 디스터브 신호 SELFDIST를, 도 4의 (d)는 테스트 인에이블 신호 ZCBRS를, 도 4의 (e)는 행 선택 제어 신호 RASF를 각각 도시한다.
이 경우도, 내부 주기 설정 회로(3)는 테스트 모드 제어 회로(2)로부터 H 레벨의 셀프 디스터브 신호 SELFDIST를, 제어 회로(1)로부터 H 레벨의 테스트 인에이블 신호 ZCBRS 및 H 레벨의 행 선택 제어 신호 RASF를 각각 수신하는 것으로 된다.
또, 셀프 디스터브 테스트를 리세트하는 경우에 대하여, 타이밍 차트인 도 5를 이용하여 설명한다. 도 5에 있어서, 도 5의 (a)는 외부 제어 신호 /RAS를, 도 5의 (b)는 외부 제어 신호 /CAS를, 도 5의 (c)는 셀프 디스터브 신호 SELFDIST를, 도 5의 (d)는 테스트 인에이블 신호 ZCBRS를, 도 5의 (e)는 행 선택 제어 신호 RASF를, 도 5의 (f)는 내부 로우 어드레스 스트로브 신호를, 도 5의 (g)는 어드레스 홀드 신호 ZRALHOLD를 각각 도시한다. 테스트 인에이블 신호 ZCBRS 및 셀프 디스터브 신호 SELFDIST는 모두 H 레벨에 있다 것으로 한다.
도 5에 도시하는 바와 같이, 예를 들면, 외부 제어 신호 /RAS가 활성 상태의 L 레벨로 되기 전에, 외부 제어 신호 /CAS를 활성 상태의 L 레벨에 설정한다(이하, CBR 사이클). 제어 회로(1)는, CBR 사이클을 검출하고, L 레벨의 외부 제어 신호 /CAS에 동기하여 L 레벨의 테스트 인에이블 신호 ZCBRS를 출력한다. 이에 따라, 셀프 디스터브 테스트의 종료가 지정된다.
제어 회로(1)는 또한, 외부 제어 신호 /RAS에 동기하여 H 레벨의 행 선택 제어 신호 RASF를 출력한다.
이 결과, 내부 주기 설정 회로(3)는 테스트 모드 제어 회로(2)로부터 H 레벨의 셀프 디스터브 신호 SELFDIST를, 제어 회로(1)로부터 L 레벨의 테스트 인에이블 신호 ZCBRS 및 H 레벨의 행 선택 제어 신호 RASF를 각각 수신한다.
이에 따라, 내부 주기 설정 회로(3)는 행 선택 제어 신호 RASF(즉, 외부 제어 신호 /RAS)에 동기한 내부 로우 어드레스 스트로브 신호 int.RAS를 출력한다.
내부 주기 설정 회로(3)로부터 출력되는 어드레스 홀드 신호 ZRALHOLD는 H 레벨인 채로 있다.
내부 주기 설정 회로(3)로부터 H 레벨의 어드레스 홀드 신호 ZRALHOLD를 수신하는 어드레스 래치 회로(4)는, 제어 신호 버스 a3을 거쳐서 수신하는 내부 제어 신호에 따라서, 도시하지 않은 내부 리프레시 카운터(예를 들면, 어드레스 래치 회로(4)에 포함된다)에서 발생하는 내부 리프레시 카운터 어드레스를 취입하고, 내부 로우 어드레스 신호 int.X를 출력한다.
로우 디코더(12)는 외부 제어 신호 /RAS에 근거하여 활성 상태로 되고, 이 내부 로우 어드레스 신호 int.X에 대응하는 워드선을 선택한다.
또, 상기 CBR 사이클 대신에, 외부 제어 신호 /RAS가 활성 상태의 L 레벨로 되기 전에, 외부 제어 신호 /CAS 및 /WE를 모두 활성 상태의 L 레벨에 설정(WCBR 사이클)하도록 구성하여도 좋다.
다음에, 실시예 1에 있어서의 내부 주기 설정 회로(3)의 구체적 구성에 대하여, 그 일례를 도시한 도 6을 참조하여 설명한다.
도 6에 도시하는 바와 같이, 내부 주기 설정 회로(3)는 NAND 회로(41∼48), 인버터 회로(60, 62∼84 및 90∼93)와, 부논리(負論理)의 NAND 회로(50)와, 부논리의 NOR 회로(51)와, 트랜스미션 게이트 TG1∼TG2와, MOS 트랜지스터 T1∼T4를 구비한다.
내부 주기 설정 회로(3)는 제어 회로(1)로부터 행 선택 제어 신호 RASF 및 테스트 인에이블 신호 ZCBRS를 수신하고, 또한 테스트 모드 제어 회로(2)로부터 셀프 디스터브 신호 SELFDIST를 수신한다.
NAND 회로(41)는 행 선택 제어 신호 RASF와 NAND 회로(42)의 출력을 그의 입력에서 수신한다. NAND 회로(42)는 테스트 인에이블 신호 ZCBRS와 NAND 회로(41)의 출력을 그의 입력에서 수신한다. 인버터 회로(60)는 NAND 회로(42)의 출력을 반전한다.
NAND 회로(43)는 인버터 회로(60)의 출력과, 행 선택 제어 신호 RASF 및 셀프 디스터브 신호 SELFDIST를 그의 입력에서 수신한다.
부논리의 NAND 회로(50)는 NAND 회로(43)의 출력과 NAND 회로(44)의 출력을 그의 입력에서 수신한다. NAND 회로(44)는 셀프 디스터브 신호 SELFDIST, 노드 N2의 신호(부논리의 NAND 회로(50)의 출력) 및 노드 N1의 신호(인버터 회로(72)의 출력)를 그의 입력에서 수신한다. NAND 회로(43), 부논리의 NAND 회로(50) 및 NAND 회로(44)는 래치 회로(96)를 구성한다.
인버터 회로(64∼67)는 NAND 회로(46)와 노드 N1 사이에 직렬로 접속된다. NAND 회로(46)는 인버터 회로(67)의 출력과 노드 N1의 신호를 그의 입력에서 수신한다. 인버터 회로(62)는 NAND 회로(46)의 출력을 반전한다.
NAND 회로(45)는 인버터 회로(60)의 출력과 셀프 디스터브 신호 SELFDIST를 그의 입력에서 수신한다. 인버터 회로(63)는 NAND 회로(45)의 출력을 반전한다.
트랜스미션 게이트 TG1은 행 선택 제어 신호 RASF를 수신하는 입력 노드와 내부 로우 어드레스 스트로브 신호 int.RAS를 출력하는 출력 노드 사이에 접속되고, NAND 회로(45)의 출력 및 인버터 회로(63)의 출력에 따라 도통한다.
트랜스미션 게이트 TG2는 인버터 회로(62)의 출력 노드와 내부 로우 어드레스 스트로브 신호 int.RAS를 출력하는 출력 노드 사이에 접속되고, NAND 회로(45)의 출력 및 인버터 회로(63)의 출력에 따라 도통한다.
NAND 회로(47)는 노드 N2의 신호와 인버터 회로(71)의 출력을 그의 입력에서 수신한다. NAND 회로(47)와 인버터 회로(68) 사이에 배치되는 인버터 회로(90∼93)는 링 발진기(95)를 구성한다. 링 발진기(95)는 NAND 회로(47)의 제어에 근거하여 클록 신호 CLK를 출력한다. 또, 링 발진기(95)를 구성하는 인버터 회로의 단수(段數)는 미리 조정해 놓는다.
인버터 회로(68∼71)는 링 발진기(95)의 출력 노드에 직렬로 접속된다. 인버터 회로(69)의 출력 노드는 MOS 트랜지스터 T2 및 T3의 각각의 게이트 전극에 접속된다. 인버터 회로(71)의 출력은 MOS 트랜지스터 T1 및 T4의 각각의 게이트 전극에 접속된다.
MOS 트랜지스터 T1의 한쪽의 도통 단자는 외부 전원 전압 VCC와 접속된다. MOS 트랜지스터 T4의 한쪽의 도통 단자는 접지 전위 GND와 접속된다. 여기서, MOS 트랜지스터 T1 및 T2는 P 채널형 MOS 트랜지스터이고, MOS 트랜지스터 T3 및 T4는 N 채널형 MOS 트랜지스터이다.
MOS 트랜지스터 T2와 MOS 트랜지스터 T3의 접속 노드인 노드 N3의 전위는 링 발진기(95)가 출력하는 클록 신호 CLK에 따라서 H 레벨 또는 L 레벨로 된다.
NAND 회로(48)는 노드 N3의 신호와 노드 N2의 신호를 그의 입력에서 수신한다. 인버터 회로(72)는 NAND 회로(48)의 출력을 반전한다.
또한, 인버터 회로(73)는 노드 N2의 신호를 반전한다. 인버터 회로(74∼83)는 인버터 회로(73)의 출력 노드에 직렬로 접속된다. 부논리의 NOR 회로(51)는 인버터 회로(83 및 73)의 출력을 그의 입력에서 수신한다. 인버터 회로(84)는 부논리의 NOR 회로(51)의 출력을 반전한다. 인버터 회로(84)로부터는, 어드레스 홀드 신호 ZRALHOLD가 출력된다.
이상과 같이 구성하는 것에 의해, 셀프 디스터브 신호 SELFDIST가 L 레벨인 경우, 또는 테스트 인에이블 신호 ZCBRS가 L 레벨로 된 경우에는, 트랜스미션 게이트 TG1을 거쳐서, 행 선택 제어 신호 RASF의 동기한 신호(즉, 외부 제어 신호 /RAS에 동기한 신호)가 출력된다.
한편, 테스트 인에이블 신호 ZCBRS 및 셀프 디스터브 신호 SELFDIST가 H 레벨인 경우에는, 링 발진기(95)에 의해 소정 주기의 클록 신호가 발생한다. 노드 N1의 클록 신호는 트랜스미션 게이트 TG2를 거쳐서 출력된다.
여기서, 행 선택 제어 신호 RASF와 클록 신호 CLK에 근거하는 내부 로우 어드레스 스트로브 신호 int.RAS 및 어드레스 홀드 신호 ZRALHOLD와의 관계를 타이밍 차트인 도 7을 이용하여 설명한다.
도 7에 있어서, 도 7의 (a)는 외부 제어 신호 /RAS를, 도 7의 (b)는 행 선택 제어 신호 RASF를, 도 7의 (c)는 내부 로우 어드레스 스트로브 신호 int.RAS를, 도 7의 (d)는 어드레스 홀드 신호 ZRALHOLD를 각각 도시하고 있다.
도 7에 도시하는 바와 같이, 셀프 디스터브 테스트에 있어서는, 외부 제어 신호 /RAS에 따라서 행 선택 제어 신호 RASF가 H 레벨로 되어, 내부 로우 어드레스스트로브 신호 int.RAS로서 클록 신호 c1, c2,‥, c4가 발생한다.
여기서, 클록 c4가 H 레벨인 상태에서, 외부 제어 신호 /RAS에 응답하여 행 선택 제어 신호 RASF가 L 레벨로 되었다고 하자. 이 경우, 도 6에 도시하는 래치 회로(96)를 구비하는 것에 의해, 도 7에 도시하는 바와 같이 클록 신호 c4의 활성 시간이 보증된다. 또한, 이것에 따라서, 어드레스 홀드 신호 ZRALHOLD의 활성 기간도 보증된다. 이에 따라, 불완전한 내부 로우 어드레스 스트로브 신호에 의한 오동작을 방지할 수 있다.
이상과 같이, 본 발명의 반도체 기억 장치에 의하면, 셀프 디스터브 테스트로 대표되는 특정 테스트 모드 시에 있어서, 내부에서 짧은 사이클의 클록 신호를 발생시킬 수 있기 때문에, 많은 테스트 회수가 필요하게 되는 테스트 모드에 있어서는 테스트 시간을 단축할 수 있다.
또한, 긴 주기의 클록 신호밖에 발생할 수 없는 시험 장치이더라도, 장치의 내부에서 짧은 사이클의 디스터브 테스트를 행할 수 있기 때문에, 단주기의 클록 신호를 발생할 수 있는 시험 장치와의 테스트 결과의 상관을 취할 수 있다.
또한, 본 발명에 의한 반도체 기억 장치에 의하면, 테스트 모드 시에 있어서, 외부 어드레스를 래치할 수 있으므로, 외부로부터 인가되는 임의의 어드레스에 대응하여 반복하여 테스트를 실시할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (1)

  1. 반도체 기억 장치에 있어서,
    행 및 열로 배열된 복수의 메모리 셀로 이루어진 메모리 셀 어레이와,
    외부로부터 인가되는 제어 신호에 응답하여, 특정한 테스트를 실시하기 위한 테스트 제어 신호를 발생하는 테스트 제어 수단과,
    상기 테스트 제어 수단으로부터의 테스트 제어 신호에 응답하여, 소정 주기의 클록 신호를 반복적으로 생성하는 클록 발생 수단과,
    상기 클록 발생 수단으로부터의 상기 클록 신호에 응답하여, 상기 메모리 셀 어레이의 행 선택 동작을 수행하는 행 선택 수단과,
    상기 특정한 테스트의 개시 시에 외부로부터 인가되는 어드레스에 대응하는 내부 어드레스 신호를 상기 특정한 테스트 기간 동안 래치하는 래치 수단
    을 포함하되,
    상기 행 선택 수단은 상기 클록 신호에 응답하여 활성화되고, 상기 래치된 내부 어드레스 신호에 대응하는 상기 메모리 셀 어레이의 행을 반복적으로 선택하는 선택 동작을 수행하는 반도체 기억 장치.
KR1019980016652A 1997-09-08 1998-05-09 테스트모드에있어서워드선을임의로또한고속으로선택상태로하는선택회로를갖는반도체기억장치 KR100301645B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9242623A JPH1186596A (ja) 1997-09-08 1997-09-08 半導体記憶装置
JP97-242623 1997-09-08

Publications (2)

Publication Number Publication Date
KR19990029190A KR19990029190A (ko) 1999-04-26
KR100301645B1 true KR100301645B1 (ko) 2001-09-06

Family

ID=17091818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980016652A KR100301645B1 (ko) 1997-09-08 1998-05-09 테스트모드에있어서워드선을임의로또한고속으로선택상태로하는선택회로를갖는반도체기억장치

Country Status (6)

Country Link
US (1) US6034904A (ko)
JP (1) JPH1186596A (ko)
KR (1) KR100301645B1 (ko)
CN (1) CN1120500C (ko)
DE (1) DE19813740A1 (ko)
TW (1) TW384481B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4400689C2 (de) * 1994-01-12 1996-03-21 Koch Alexander W Prof Dr Ing H Vorrichtung und Verfahren zur Bestimmung von lokalen Eigenschaften eines teilweise ionisierten gasförmigen Mediums und von Schichtdicken
GB9805054D0 (en) * 1998-03-11 1998-05-06 Process Intelligence Limited Memory test system with buffer memory
JP2001076500A (ja) 1999-06-28 2001-03-23 Mitsubishi Electric Corp 半導体記憶装置
KR100605496B1 (ko) * 1999-09-16 2006-07-31 삼성전자주식회사 반도체 메모리 장치의 로우 리던던시 인에이블신호 발생회로 및 방법
JP4125492B2 (ja) * 2001-02-01 2008-07-30 株式会社日立製作所 半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法
JP4179827B2 (ja) * 2002-08-30 2008-11-12 Ｎｅｃエレクトロニクス株式会社 メモリのテスト回路
JP2004185691A (ja) * 2002-11-29 2004-07-02 Nec Electronics Corp 半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置
JP2005174426A (ja) * 2003-12-09 2005-06-30 Micron Technology Inc 選択可能メモリワード線の不活性化
US7085658B2 (en) * 2004-10-20 2006-08-01 International Business Machines Corporation Method and apparatus for rapid inline measurement of parameter spreads and defects in integrated circuit chips
CN100357926C (zh) * 2005-08-29 2007-12-26 杭州华三通信技术有限公司 一种设备管理系统及方法
KR100843208B1 (ko) 2006-11-02 2008-07-02 삼성전자주식회사 반도체 칩 패키지 및 그 테스트 방법
KR100945792B1 (ko) * 2008-03-12 2010-03-08 주식회사 하이닉스반도체 어드레스 제어 회로를 포함하는 반도체 집적 회로
KR101069672B1 (ko) * 2009-04-20 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 제어회로
JP2012190506A (ja) * 2011-03-10 2012-10-04 Elpida Memory Inc 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227598A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置およびそのワード線選択方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3710845B2 (ja) * 1995-06-21 2005-10-26 株式会社ルネサステクノロジ 半導体記憶装置
EP0805460B1 (en) * 1996-04-30 2004-07-07 Texas Instruments Incorporated Integrated circuit having a built-in selft-test arrangement
US5875153A (en) * 1997-04-30 1999-02-23 Texas Instruments Incorporated Internal/external clock option for built-in self test

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227598A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置およびそのワード線選択方法

Also Published As

Publication number Publication date
DE19813740A1 (de) 1999-03-11
JPH1186596A (ja) 1999-03-30
TW384481B (en) 2000-03-11
CN1211043A (zh) 1999-03-17
KR19990029190A (ko) 1999-04-26
US6034904A (en) 2000-03-07
CN1120500C (zh) 2003-09-03

Similar Documents

Publication Publication Date Title
US6816422B2 (en) Semiconductor memory device having multi-bit testing function
KR100301645B1 (ko) 테스트모드에있어서워드선을임의로또한고속으로선택상태로하는선택회로를갖는반도체기억장치
JP2627475B2 (ja) 半導体メモリ装置
US7017090B2 (en) Semiconductor module including semiconductor memory device shiftable to test mode as well as semiconductor memory device used therein
KR100228530B1 (ko) 반도체 메모리 장치의 웨이퍼 번인 테스트회로
JP3406698B2 (ja) 半導体装置
US6421797B1 (en) Integrated circuit memory devices and methods for generating multiple parallel bit memory test results per clock cycle
US7266033B2 (en) Semiconductor memory device
KR19990003680A (ko) 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비하는 동기식 반도체 메모리장치
US7068083B2 (en) Synchronous output buffer, synchronous memory device and method of testing access time
US6310818B1 (en) Semiconductor memory device and method of changing output data of the same
US8274854B2 (en) Semiconductor storage device and method for producing semiconductor storage device
KR20000061559A (ko) 리프레시 테스트를 위한 반도체 집적회로
US5949724A (en) Burn-in stress circuit for semiconductor memory device
US6651022B2 (en) Semiconductor device capable of test mode operation
US6873556B2 (en) Semiconductor memory device with test mode and testing method thereof
US7072228B2 (en) Semiconductor memory device with improved precharge timing
JPH08297969A (ja) ダイナミック型半導体記憶装置
KR20040014155A (ko) 메모리 셀로부터의 데이터의 판독 또는 기록의 테스트,또는 센스 앰프 성능의 테스트에 필요한 시간을 단축한반도체 기억 장치
JP2001067866A (ja) 同期型半導体記憶装置
KR20040089188A (ko) 상대 어드레스 방식으로 모든 메모리 셀들의 액세스가가능하게 하는 반도체 메모리 장치
JP3319394B2 (ja) 半導体記憶装置
KR0172439B1 (ko) 반도체 메모리장치의 결함 워드라인 검출회로 및 그 방법
JP3640218B2 (ja) 半導体集積回路
KR100209335B1 (ko) 메모리셀 스트레스 인가 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080623

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee