KR20000061559A - 리프레시 테스트를 위한 반도체 집적회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에서 개별적으로 메모리 셀의 리프레시 테스트를 할 수 있는 리프레시 테스트 회로를 구비한 반도체 메모리 장치에 관한 것으로, 디스터브 리프레시 테스트(Disturb Refresh Test)를 효율적으로 짧은 시간을 적용하여 리프레시 관련 불량을 스크린 할 수 있도록, 제어부와, 쓰기 제어부와, 로우 어드레스 버퍼 및 칼럼 어드레스 버퍼와, 리프레시 어드레스 카운터와, 리프레시 제어부와, 칼럼 디코더와, 데이터 입/출력 버퍼와, 복수개의 센스앰프 어레이와, 복수의 메모리 셀 어레이를 포함하여 구성된 리프레시 테스트 회로를 구비한 반도체 메모리 장치에 있어서, 제어부의 제어에 의해 어드레스가 입력되어 리프레시 제어부, 로우 블록 디코더 및 다수의 센스앰프 어레이를 제어하는 리프레시 테스트 제어부를 포함하여 구성된다.

Description

리프레시 테스트를 위한 반도체 집적회로{SEMICONDUCTOR MEMORY DEVICE HAVING REFRESH TEST CIRCUIT}
본 발명은 리프레시 테스트 회로를 구비한 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에서 개별적으로 메모리 셀의 리프레시 테스트를 할 수 있는 리프레시 테스트 회로를 구비한 반도체 메모리 장치에 관한 것이다.
도 1은 종래 리프레시 테스트 회로를 구비한 반도체 메모리 장치의 블록도로써, 이에 도시된 바와 같이, 외부 데이터가 입력되거나, 메모리 셀에 저장된 데이터를 출력하기 위해 임시 저장하는 데이터 입/출력 버퍼(1)와, 쓰기 인에이블신호(WEB)가 입력되어 상기 데이터 입/출력 버퍼(1)를 제어하는 쓰기제어부(2)와, 어드레스(A0~An)를 입력받아 임시 저장하는 로우 어드레스 버퍼(3) 및 칼럼 어드레스 버퍼(6)와, 메모리 셀을 리프레시 시키는 리프레시 어드레스 카운터(4)와, 그 리프레시 어드레스 카운터(4)를 제어하는 리프레시 제어부(5)와, 로우 어드레스 버퍼(3)에 입력된 로우 어드레스를 입력받아 메모리 셀을 엑세스하기 위한 실제 어드레스를 발생하는 로우 블록 디코더(7) 및 다수의 로우 디코더(8a~8e)와, 칼럼 어드레스 버퍼(6)에 입력된 칼럼 어드레스를 입력받아서 메모리 셀을 엑세스하기 위한 실제 어드레스를 발생하는 칼럼 디코더(10)와, 선택된 메모리 셀에 저장된 데이터를 증폭하여 출력하거나, 입력된 외부 데이터를 증폭하여 메모리 셀에 저장하는 다수의 센스앰프 어레이(12a,12b)와, 상기 다수의 로우 디코더(8a~8e)와 칼럼 디코더(10)에 의해 선택되는 메모리 셀들로 구성된 복수의 메모리 셀 어레이(9a~9e)와, 로우 어드레스 스트로브(Row Address Strobe) 신호(RASB) 및 칼럼 어드레스 스트로브(Column Address Strobe) 신호(CASB)가 입력되어 각 부를 제어하는 제어부(11)를 포함하여 구성된다.
이와 같이 구성된 종래 리프레시 테스트 회로를 구비한 반도체 메모리 장치의 동작을 상세히 설명하면 다음과 같다.
먼저, 어드레스(A0~An)가 로우 어드레스 버퍼(3) 및 칼럼 어드레스 버퍼(6)에 입력되면, 그 로우 어드레스 버퍼(3)에 입력된 로우 어드레스에 의해 로우 디코더(8a~8e)가 워드라인을 선택하고, 상기 칼럼 어드레스 버퍼(6)에 입력된 칼럼 어드레스에 의해 칼럼 디코더(10)가 칼럼 선택신호(즉, Y 선택신호(YS))를 출력하여 메모리 셀 어레이(9a~9e)의 해당 메모리 셀을 선택한다.
여기서, 입력되는 어드레스(A0~An)의 수와 로우 디코더(8a~8e) 또는 칼럼 디코더(10)에 입력되는 신호의 수는 제품의 사양(예를 들어, x4,x8,x16 등)과 메모리 밀도(예를 들어, 4M, 16M, 64M 등)에 따라 정해지며, 메모리의 워드 수가 증가할수록 디코더에 입력되는 신호의 수가 증가하고, 따라서, 메모리 셀의 어드레스를 결정하는 워드라인과 비트라인의 수도 증가하게 된다.
상기 도 1에 도시된 블록도는 16Mx4/4K 리프레시 제품을 예로 구성한 블록도로써, 각 부에 입력되는 신호의 수를 계산하면, 어드레스의 수는 12개(A0~A11)이고, 리프레시 주기의 수에 의해 정해지는 리프레시 어드레스 카운터(4)의 출력 수(M)도 12 개가 된다.
또한, 메모리 셀 어레이(9a~9e)를 선택하는 로우 블록 디코더(7)의 입력은 메모리 셀 어레이의 구성 방식, 또는 센스 앰프의 감도와 전력 소모 등에 의해 정해지는데, 일반적으로 하나의 디코더(8a~8e 중의 하나)가 담당하는 워드라인의 수는 약 256~512개 정도이기 때문에 메모리 밀도가 커지면, 메모리 셀 어레이(9a~9e)의 수는 증가하며, 따라서, 로우 블록 디코더(7)에 할당되는 어드레스의 수도 증가한다. 그러므로, 메모리 셀 어레이의 워드라인의 수를 512개로 구성하면, 로우 디코더를 디코딩하는 어드레스는 9개(AX0~AX8)가 되며, 블록 디코딩 어드레스는 3개(AX9~AX11)가 되고, 메모리 셀 어레이는 8개가 된다.
이와 같이 구성된 반도체 메모리 장치는 23개의 메모리 셀 어레이, 212개의 워드라인, 212개의 비트라인을 갖는 16M 워드 * 4비트의 64M 반도체 메모리 장치가 된다.
도 2는 반도체 메모리 장치의 리프레시 테스트의 종류별 테스트 방법을 보인 그래프이다.
리프레시 테스트의 종류는 일반적으로 퍼지(Pause(Static)) 리프레시 테스트와 디스터브(Disturb) 리프레시 테스트로 나뉘는데, 전자인 퍼지 리프레시 테스트는 단순히 모든 메모리 셀에 데이터를 써넣고 일정시간이 지난 후에 읽어보기를 하는 것으로 메모리 셀이 실제 응용되는 환경과는 다소 차이가 있는 테스트로 항상 방전(Discharge)이 발생하는 디램 메모리 셀의 기본적인 특성을 체크하는 것이다.
한편, 디스터브 리프레시 테스트는 기본적인(background) 데이터를 모든 셀에 써 놓은 상태에서 주변 메모리 셀에 데이터를 바꾸거나 주변 워드라인 및 비트라인을 계속적으로 리프레시 테스트 시간 동안 액티브시킬 동안 쓰여진 데이터를 테스트하는 것이다.
도 2(b)에 도시된 바와 같은 디스터브-1 리프레시 테스트는 가장 단순한 디스터브 리프레시 테스트로써, 리프레시 시간(tREF) 동안 짝수 또는 홀수의 워드라인 만을 계속적으로 활성화 하면서 쓰여진 데이터를 체크하는 테스트이다.
한편, 도 2(c)에 도시된 바와 같은 디스터브-2 또는 디스터브-3 리프레시 테스트는 메모리 셀 어레이(9a~9e)의 워드라인을 활성화시키는 로우 디코더(8a~8e)에 의해 구동되는 모든(여기서는 2M 개) 워드라인 각각에 대해 디스터브 리프레시 테스트를 행한다.
그러나, 메모리 셀의 집적도가 점차 증가하여 메모리 셀의 공정 난이도가 더욱더 높아짐에 따라, 메모리 셀의 리프레시 특성이 더욱 나빠지는 문제점이 발생한다.
또한, 반도체 메모리 장치의 집적도가 증가하면, 메모리 셀을 구동하기 위한 워드라인과 칼럼 선택 라인의 수가 증가되어 메모리 셀을 테스트하기 위한 주기의 수와 테스트하기 위한 시간이 지수적으로 증가하게 되는 문제점이 발생한다.
따라서, 본 발명의 목적은 반도체 메모리 장치의 디스터브 리프레시 테스트(Disturb Refresh Test)를 효율적으로 짧은 시간을 적용하여 리프레시 관련 불량을 스크린 할 수 있는 리프레시 테스트 회로를 구비한 반도체 메모리 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 리프레시 테스트 회로를 구비한 반도체 메모리 장치는 제어부와, 쓰기 제어부와, 로우 어드레스 버퍼 및 칼럼 어드레스 버퍼와, 리프레시 어드레스 카운터와, 리프레시 제어부와, 칼럼 디코더와, 데이터 입/출력 버퍼와, 다수의 센스앰프 어레이와, 복수의 메모리 셀 어레이를 포함하여 구성된 리프레시 테스트 회로를 구비한 반도체 메모리 장치에 있어서,
어드레스가 입력되어 테스트 모드 인에이블신호를 출력하는 리프레시 테스트 제어부를 포함하여 구성되며,
상기 리프레시 제어부는 상기 리프레시 테스트 제어부의 리프레시 테스트 제어신호가 입력되어 리프레시 어드레스 카운터를 제어하고,
상기 로우 블록 디코더는 상기 리프레시 테스트 제어부의 리프레시 테스트 모드 인에이블신호가 입력되어 로우 디코더를 제어하고,
상기 복수의 센스앰프 어레이는 상기 리프레시 테스트 제어부의 리프레시 테스트 모드 인에이블신호가 입력되어 입력된 데이터를 모든 메모리 셀 어레이에 동시에 전달하여 메모리 셀에 데이터를 쓰도록 제어하는 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 기술의 리프레시 테스트 회로를 구비한 반도체 메모리 장치를 보인 블록도.
도 2는 반도체 메모리 장치의 리프레시 테스트 방법들을 보인 그래프.
도 3은 본 발명의 리프레시 테스트 회로를 구비한 반도체 메모리 장치를 보인 블록도.
도 4은 도 3의 블록도에서, 로우 블록 디코더의 상세 회로도.
도 5는 도 3의 블록도에 따른 동작 타이밍도.
도 6는 도 3의 블록도를 적용한 에스디램(SDRAM)의 동작 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
7': 로우 블록 디코더
13: 리프레시 테스트 제어부
ND71, ND72: 낸드 게이트
INV71~INV73: 인버터
PM71~PM73: 피모스 트랜지스터
NM71~NM74: 엔모스 트랜지스터
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 3은 본 발명 리프레시 테스트 회로를 구비한 반도체 메모리 장치를 보인 블록도로써, 이에 도시된 바와 같이, 외부 데이터가 입력되거나, 메모리 셀에 저장된 데이터를 출력하기 위해 임시 저장하는 데이터 입/출력 버퍼(1)와, 쓰기 인에이블신호(WEB)가 입력되어 상기 데이터 입/출력 버퍼(1)를 제어하는 쓰기제어부(2)와, 어드레스(A0~An)를 입력받아 임시 저장하는 로우 어드레스 버퍼(3) 및 칼럼 어드레스 버퍼(6)와, 메모리 셀을 리프레시 시키는 리프레시 어드레스 카운터(4)와, 그 리프레시 어드레스 카운터(4)를 제어하는 리프레시 제어부(5')와, 로우 어드레스 버퍼(3)에 입력된 로우 어드레스를 입력받아 메모리 셀을 엑세스하기 위한 실제 어드레스를 발생하는 로우 블록 디코더(7') 및 다수의 로우 디코더(8a~8e)와, 칼럼 어드레스 버퍼(6)에 입력된 칼럼 어드레스를 입력받아서 메모리 셀을 엑세스하기 위한 실제 어드레스를 발생하는 칼럼 디코더(10)와, 선택된 메모리 셀에 저장된 데이터를 증폭하여 출력하거나, 입력된 외부 데이터를 증폭하여 메모리 셀에 저장하는 다수의 센스앰프 어레이(12a',12b')와, 상기 다수의 로우 디코더(8a~8e)와 칼럼 디코더(10)에 의해 선택되는 메모리 셀들로 구성된 복수의 메모리 셀 어레이(9a~9e)와, 상기 다수의 센스앰프 어레이(12a',12b'), 로우 블록 디코더(7') 및 리프레시 제어부(5')를 제어하는 리프레시 테스트 제어부(13)와, 로우 어드레스 스트로브(Row Address Strobe) 신호(RASB), 칼럼 어드레스 스트로브(Column Address Strobe) 신호(CASB) 및 쓰기 인에이블신호(WEB)가 입력되어 각 부를 제어하는 제어부(11')를 포함하여 구성된다.
여기서, 상기 종래 기술과 동일한 구성요소는 동일한 도면 부호를 부여하였다.
상기 로우 블록 디코더(7')는 도 4에 도시된 바와 같이, 제2, 제3 블록 프리 디코딩 신호(PXm,PXn)를 부정 논리곱 하는 제1 낸드게이트(ND71)와, 그 제1 낸드게이트(ND71)의 출력을 반전시키는 제1 인버터(INV71)와, 그 제1 인버터(INV71)의 출력과 제1 블록 프리 디코딩 신호(PXl)를 부정 논리곱 하는 제2 낸드게이트(ND72)와, 소오스에 전원전압(VCC)가 인가되고, 드레인이 상기 제2 낸드게이트(ND72)의 출력단에 연결되고, 게이트에 상기 제1 인버터(INV71)의 출력이 인가되는 제1 피모스 트랜지스터(PM71)와, 상기 제2 낸드게이트(ND72)의 출력을 반전시키는 제2 인버터(INV72)와, 전원전압(VCC)과 접지전원전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 제2 인버터(INV72)의 출력이 인가되는 제2 피모스 트랜지스터(PM72) 및 제1 엔모스 트랜지스터(NM71)와, 게이트에 워드라인 구동 인에이블신호(WLDEN)가 인가되는 제2 엔모스 트랜지스터(NM72)와, 전원전압(VCC)과 접지전원전압(VSS) 사이에 직렬 연결되고, 게이트에 로우 블록 인에이블신호(RBLEN)가 인가되는 제3 피모스 트랜지스터(PM73)와, 게이트에 리프레시 테스트 모드 인에이블신호(TMREF)가 인가되는 제3 엔모스 트랜지스터(NM73)와, 게이트에 워드라인 구동 인에이블신호(WLDEN)가 인가되는 제4 엔모스 트랜지스터(NM74)와, 상기 제2 피모스 트랜지스터(PM72)와 제1 엔모스 트랜지스터(NM71)의 공통 연결된 드레인과, 상기 제3 피모스 트랜지스터(PM73)와 제3 엔모스 트랜지스터(NM73)의 공통 연결된 드레인이 공통 연결된 노드의 전압을 반전시켜 로우 블록 인에이블신호(RBLEN)를 출력하는 제3 인버터(INV73)를 포함하여 구성된다.
이와 같이 구성된 본 발명 리프레시 테스트 회로를 구비한 반도체 메모리 장치의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 리프레시 테스트 모드를 선정하기 위한 리프레시 테스트 제어부(13)의 리프레시 테스트 모드 인에이블신호(TMREF)가 로우레벨에서 하이레벨로 천이 하면, 리프레시 제어부(5')는 리프레시 어드레스 카운터(4)에서 발생되는 어드레스를 메모리 셀 어레이(9a) 내의 범위로 제한하게 되고, 로우 블록 디코더(7')에 입력되어 블록 디코딩 어드레스에 상관없이 로우 블록 인에이블신호(RBLEN)를 액티브시켜, 모든 메모리 셀 어레이(9a~9e)의 로우 디코더가 동작하게 한다.
또한, 상기 리프레시 테스트 모드 인에이블신호(TMREF)는 센스앰프 어레이(12a',12b')에 입력되어 리드 주기와 라이트 주기 시에 입/출력되는 데이터를 모든 메모리 셀 어레이에 병렬로 전달 할 수 있도록 제어한다.
도 5는 본 발명을 적용한 일반 메모리의 동작 타이밍도이고, 도 6은 본 발명을 적용한 에스디램(SDRAM) 메모리의 동작 타이밍도이다.
본 발명의 리프레시 테스트 모드는 일반적인 메모리의 제어신호(WCBR; WE CAS before RAS) 주기를 사용하지 않고, 어드레스 키이 코드(Address Key Code)로 설정할 수 있다. 또한, 이러한 모드가 쉽게 설정되는 것을 방지하기 위하여 특정 어드레스 핀에 높은 전압(SVCC)를 인가하고, 설정모드를 동작시키기 위한 회로를 연결한다.
상기의 경우는 에스디램(SDRAM) 메모리에서도 동일하게 적용된다.
도 2(c)에 도시된 바와 같은 디스터브-2 또는 디스터브-3 리프레시 테스트 방법을 본 발명 반도체 메모리 장치에 적용하면, 메모리 셀 어레이(9a~9e)의 모든 로우 디코더(8a~8e)를 동작시키므로 종래 기술보다 테스트 어드레스가 X=XMAX/2i로 줄어들기 때문에 그 만큼 테스트 시간을 줄일 수 있다.
이러한 테스트 방법은 본 발명 반도체 메모리 장치에 있어서, 여러 개의 메모리 셀 어레이를 동시에 테스트하는 경우에 테스트되는 각 메모리 셀 어레이의 메모리 셀들은 완전히 분리가 되어 있기 때문에 테스트 결과는 종래 기술과 차이가 발생하지 않으면서 테스트 시간은 종래 기술보다 1/2i 만큼 줄일 수 있다.
이와 같이 본 발명 리프레시 테스트 회로를 구비한 반도체 메모리 장치는 여거 개의 메모리 셀 어레이를 동시에 테스트하는 경우에 모든 로우 디코더를 동작시키므로 각 메모리 셀 어레이의 메모리 셀들이 완전히 분리가 되어 테스트되므로 테스트의 신뢰성의 떨어짐이 없이 테스트의 시간을 줄일 수 있는 효과가 있다.

Claims (4)

  1. 제어부와, 쓰기 제어부와, 로우 어드레스 버퍼 및 칼럼 어드레스 버퍼와, 리프레시 어드레스 카운터와, 리프레시 제어부와, 칼럼 디코더와, 데이터 입/출력 버퍼와, 복수개의 센스앰프 어레이와, 복수의 메모리 셀 어레이를 포함하여 구성된 리프레시 테스트 회로를 구비한 반도체 메모리 장치에 있어서,
    어드레스가 입력되어 테스트 모드 인에이블신호를 출력하는 리프레시 테스트 제어부를 포함하여 구성되며,
    상기 리프레시 제어부는 상기 리프레시 테스트 제어부의 리프레시 테스트 제어신호가 입력되어 리프레시 어드레스 카운터를 제어하고,
    상기 로우 블록 디코더는 상기 리프레시 테스트 제어부의 리프레시 테스트 모드 인에이블신호가 입력되어 로우 디코더를 제어하고,
    상기 다수의 센스앰프 어레이는 상기 리프레시 테스트 제어부의 리프레시 테스트 모드 인에이블신호가 입력되어 입력된 데이터를 모든 메모리 셀 어레이에 동시에 전달하여 메모리 셀에 데이터를 쓰도록 제어하는 것을 특징으로 하는 리프레시 테스트 회로를 구비한 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 로우 블록 디코더는 제2, 제3 블록 프리 디코딩 신호를 부정 논리곱 하는 제1 낸드게이트와, 그 제1 낸드게이트의 출력을 반전시키는 제1 인버터와, 그 제1 인버터의 출력과 제1 블록 프리 디코딩 신호를 부정 논리곱 하는 제2 낸드게이트와, 소오스에 외부전원전압이 인가되고, 드레인이 상기 제2 낸드게이트의 출력단에 연결되고, 게이트에 상기 제1 인버터의 출력이 인가되는 제1 피모스 트랜지스터와, 상기 제2 낸드게이트의 출력을 반전시키는 제2 인버터와, 외부전원전압과 접지전원전압 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 제2 인버터의 출력이 인가되는 제2 피모스 트랜지스터 및 제1 엔모스 트랜지스터와, 게이트에 워드라인 구동 인에이블신호가 인가되는 제2 엔모스 트랜지스터와, 외부전원전압과 접지전원전압 사이에 직렬 연결되고, 게이트에 로우 블록 인에이블신호가 인가되는 제3 피모스 트랜지스터와, 게이트에 리프레시 테스트 모드 인에이블신호가 인가되는 제3 엔모스 트랜지스터와, 게이트에 워드라인 구동 인에이블신호가 인가되는 제4 엔모스 트랜지스터와, 상기 제2 피모스 트랜지스터와 제1 엔모스 트랜지스터의 공통 연결된 드레인과, 상기 제3 피모스 트랜지스터와 제3 엔모스 트랜지스터의 공통 연결된 드레인이 공통 연결된 노드의 전압을 반전시켜 로우 블록 인에이블신호를 출력하는 제3 인버터를 포함하여 구성된 것을 특징으로 하는 리프레시 테스트 회로를 구비한 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 리프레시 어드레스 카운터는 리프레시 테스트 모드에서 리프레시 주기의 수와 관계없이 메모리 셀 어레이를 구동하는 로우 디코더에서 발생되는 범위만큼의 어드레스 만을 카운트하는 것을 특징으로 하는 리프레시 테스트 회로를 구비한 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 로우 블록 디코더는 리프레시 테스트 모드에서 로우 디코더에 입력되는 어드레스에 상관없이 테스트 모드 인에이블신호에 의해 로우 블록 인에이블신호가 항상 활성화되어 메모리 셀 어레이의 모든 디코더가 동작되는 것을 특징으로 하는 리프레시 테스트 회로를 구비한 반도체 메모리 장치.
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