JP2001126472A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2001126472A
JP2001126472A JP30876799A JP30876799A JP2001126472A JP 2001126472 A JP2001126472 A JP 2001126472A JP 30876799 A JP30876799 A JP 30876799A JP 30876799 A JP30876799 A JP 30876799A JP 2001126472 A JP2001126472 A JP 2001126472A
Authority
JP
Japan
Prior art keywords
signal
control signal
row
refresh
activation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP30876799A
Other languages
English (en)
Inventor
Takashi Ito
孝 伊藤
Goro Hayakawa
吾郎 早川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP30876799A priority Critical patent/JP2001126472A/ja
Priority to US09/556,775 priority patent/US6285617B1/en
Priority to KR1020000023881A priority patent/KR100352967B1/ko
Priority to DE10042621A priority patent/DE10042621A1/de
Publication of JP2001126472A publication Critical patent/JP2001126472A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

Abstract

(57)【要約】 【課題】 ロウアドレスストーブ信号にノイズが重畳し
ても、リフレッシュ動作の誤起動に起因するデータ破壊
の発生を防止できる半導体記憶装置を提供する。 【解決手段】 リフレッシュ動作は、リフレッシュ制御
信号ＺＣＢＲの活性化に応答して開始される。リフレッ
シュ制御回路１１０は、ＣＢＲリフレッシュ開始の認識
に必要な／ＣＡＳ信号および／ＲＡＳ信号の活性化に応
答して活性化される制御信号ＣＡＳおよびＲＡＳＦに加
えて、／ＲＡＳ信号の活性化に応じて活性化され、／Ｒ
ＡＳ信号が非活性化されるまでの間活性状態を維持する
内部制御信号であるロウアドレスデコードイネーブル信
号ＲＡＤＥの信号レベルを考慮して、リフレッシュ制御
信号ＺＣＢＲの活性化を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、より特定的には、ＣＢＲ（CAS before RAS）リフ
レッシュを行なう半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）における記憶情報の保持は、メモリセル内に設けら
れたキャパシタに電荷を蓄積することによって行なわれ
る。したがって、リーク電流によって記憶情報が破壊さ
れないためには、定期的にいわゆるリフレッシュ動作を
行なう必要がある。リフレッシュ動作は、メモリセルの
行ごとに設けられたワード線を順次選択し、選択された
ワード線上の全メモリセルについて、蓄積された微小信
号を読出して、増幅後に再書込を実行することによって
行なわれる。これにより、メモリセル内の記憶ノードの
電圧は、リーク電流などで低下していても初期の値に再
生されることとなる。すべてのワード線を順次選択し続
けることによって、全メモリセルにおける記憶情報は再
生され、チップ全体として記憶情報が保持される。
【０００３】ここで、すべてのメモリセルに対してデー
タが破壊されないことを保証できるリフレッシュ間隔の
最大値をｔｒｅｆｍｘとし、ｎをワード線の数とする
と、リーク電流などで記憶情報が破壊されないように各
ワード線間を等間隔なリフレッシュサイクルｔｃｒｆで
リフレッシュ動作を行なうためには、ｔｃｒｆ≦ｔｒｅ
ｆｍｘ／ｎに設定することが必要である。したがって、
メモリの大容量化が進み、ワード線の本数が増加する
と、これにともなってリフレッシュサイクルも短くする
必要が生じる。よって、大容量化されたＤＲＡＭにおい
ては、リフレッシュ動作時において同時に選択されるワ
ード線の本数を通常の読出・書込動作時よりも多くし
て、１回のリフレッシュ動作の対象となる行の数を増や
すことによって、リフレッシュサイクルを確保する技術
が採用されている。
【０００４】リフレッシュ動作には、読出・書込といっ
たランダムアクセス動作中に割込んで行なわれるリフレ
ッシュ動作と、電池バックアップ期間中のようにチップ
内の記憶情報を保持するためだけに行なわれるリフレッ
シュ動作とがある。特に前者に関するリフレッシュ動作
については、リフレッシュ動作専用の制御信号を設けず
に、本来の制御クロック信号であるロウアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳの活性化順序を通常の読出・書込時とは逆転さ
せることによって、リフレッシュ動作の開始を指示する
ＣＢＲ（CAS before RAS）リフレッシュが端子数を節約
する観点からも広く用いられるようになっている。
【０００５】図１４は、リフレッシュ動作時において通
常動作時よりも多数のワード線を選択する構成を採用す
るＤＲＡＭのメモリアレイ５００を示す概念図である。
【０００６】メモリアレイ５００は、図示しないが、行
列状に配置された複数のメモリセルを有している。ここ
では、メモリアレイ５００は、１３ビットのアドレス信
号の各アドレスビットＡ０〜Ａ１２によってアドレス選
択される６４Ｍサイズのメモリとする。メモリアレイ５
００は、行方向に沿って、同サイズの２つの領域５００
ａおよび５００ｂに分割される。領域５００ａおよび５
００ｂの各々において、メモリセルの各行に対応してワ
ード線が設けられる。
【０００７】行選択に関しては、アドレス信号の最終ビ
ットＡ１２は、メモリアレイの領域５００ａおよび５０
０ｂのいずれか一方を選択するために用いられる。領域
５００ａおよび５００ｂの各々において、残りの１２ビ
ットのアドレスビットＡ０〜Ａ１１の組合せに応じて、
１個のメモリセル行が選択され、対応するワード線が活
性化される。したがって、アドレスビットＡ０〜Ａ１１
の信号レベルの同一の組合わせに対応するワード線が、
領域５００ａおよび５００ｂにそれぞれ存在することと
なる。
【０００８】図１４においては、アドレスビットＡ０〜
Ａ１１によって領域５００ａおよび５００ｂにおいて対
応付けられるワード線の代表として、ワード線ＷＬａと
ＷＬｂとを示している。ワード線ＷＬａに対応してワー
ドドライバＷＤａが設けられ、ワード線ＷＬｂに対して
はワードドライバＷＤｂが設けられている。
【０００９】ワードドライバＷＤａは、アドレスビット
Ａ１２に対応して設定されるブロック選択信号ＲＡＤ１
２と、ワード線活性化信号ＲＸＴと、アドレスビットＡ
０〜Ａ１１の組合せに応じて活性化されるアドレスデコ
ード信号ＡＤＣとを受けて、これらのすべてが活性化さ
れた場合において、ワード線ＷＬａを選択状態に駆動す
る。領域５００ａに配置される他のワード線のそれぞれ
に対しても、ワードドライバが配置され、これらのワー
ドドライバは、ワードドライバＷＤａと同様の信号に基
づいて、対応するワード線を活性化する。
【００１０】一方、ワードドライバＷＤｂは、アドレス
ビットＡ１２に対応してブロック選択信号ＲＡＤ１２と
相補的に設定されるブロック選択信号ＺＲＡＤ１２と、
ワードドライバＷＤａに共通に与えられる、ワード線活
性化信号ＲＸＴおよびアドレスデコード信号ＡＤＣとを
受けて動作する。
【００１１】通常の読出および書込動作時においては、
アドレスビットＡ１２の信号レベルに応答して、ブロッ
ク選択信号ＲＡＤ１２およびＺＲＡＤ１２のいずれか一
方が活性化（Ｈレベル）され、５００ａおよび５００ｂ
のいずれか一方において、アドレスビットＡ０〜Ａ１１
に対応するワード線が活性化される。一方、リフレッシ
ュ動作時においては、アドレスビットＡ１２の信号レベ
ルとは関係なく、ブロック選択信号ＺＲＡＤ１２および
ＲＡＤ１２の両方が活性化（Ｈレベル）される。したが
って、この場合には、アドレスビットＡ０〜Ａ１１の組
合せに応じて、領域５００ａおよび５００ｂにおいて、
対応するワード線がそれぞれ活性化される。したがっ
て、メモリアレイ５００においては、リフレッシュ動作
時においては、通常動作時の２倍の数のワード線が同時
に活性化される。このような構成とすることによって、
大容量化されたメモリセルアレイにおいてリフレッシュ
サイクルを確保することが可能となる。
【００１２】図１５は、メモリアレイ５００における通
常動作時の行系動作を説明するタイミングチャートであ
る。
【００１３】図１５を参照して、／ＲＡＳは、行系動作
の活性化を指示するロウアドレスストローブ信号であ
る。／ＣＡＳは、列系動作の活性化を指示するコラムア
ドレスストローブ信号である。Ａ１２は、アドレスビッ
トＡ１２の信号レベルを示し、制御信号ＲＡＳＦおよび
ＣＡＳは、制御信号バッファの出力として得られる、ロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳのそれぞれの反転信号であ
る。
【００１４】信号ＺＲＡＳＥは、制御信号ＲＡＳＦの反
転信号であり、制御信号ＲＡＤＥは、行系動作の開始に
応じてロウアドレスストローブ信号／ＲＡＳの活性化か
ら一定期間経過後に活性化されるロウアドレスデコード
イネーブル信号である。
【００１５】ブロック選択信号ＺＲＡＤ１２およびＲＡ
Ｄ１２は、通常動作時においてはアドレスビットＡ１２
の信号レベルに応じていずれか一方が活性化される。制
御信号ＲＸＴはワード線活性化信号であり、制御信号Ｓ
０Ｎはセンスアンプ活性化信号である。信号信号ＲＸＴ
およびＳ０Ｎは、行系動作の開始をトリガに、ワード線
およびセンスアンプを適正なタイミングで活性化するた
めにその活性化タイミングが調整される。
【００１６】リフレッシュ制御信号ＺＣＢＲは、通常動
作時には非活性化（Ｈレベル）され、ＣＢＲリフレッシ
ュ時においてはリフレッシュ動作を指示するために活性
化（Ｌレベル）される信号である。したがってリフレッ
シュ制御信号ＺＣＢＲが活性化されている場合において
は、ブロック選択信号ＺＲＡＤ１２およびＲＡＤ１２は
両方とも活性化（Ｈレベル）され、リフレッシュ制御信
号ＺＣＢＲが非活性化（Ｈレベル）されている場合にお
いては、アドレスビットＡ１２の信号レベルに応じて、
ブロック選択信号ＺＲＡＤ１２およびＲＡＤ１２のいず
れか一方が活性化（Ｈレベル）される。
【００１７】したがって、時刻ｔ０において、ロウアド
レスストローブ信号／ＲＡＳが活性化され、行系動作が
開始されると、これに応じて、制御信号ＲＡＳＦおよび
ＺＲＡＳＥが順に活性化（Ｈレベル）され、さらに、ロ
ウアドレスデコードイネーブル信号ＲＡＤＥ、ワード線
活性化信号ＲＸＴおよび、センスアンプ活性化信号Ｓ０
Ｎが活性化される。ロウアドレスデコードイネーブル信
号ＲＡＤＥの活性化に応じて、アドレスＡ１２の信号レ
ベル（Ｌレベル）に対応したブロック選択信号ＺＲＡＤ
１２が活性化（Ｈレベル）され、ＲＡＤ１２が非活性状
態（Ｌレベル）を維持する。これにより、領域５００ｂ
中のワード線のみが活性化の対象とされる。
【００１８】さらに、時刻ｔ１におけるコラムアドレス
ストローブ信号／ＣＡＳの活性化に応じて、列系動作も
開始され、アドレス信号によって選択された領域５００
ｂ中のメモリセルに対してデータ読出・書込動作が実行
される。
【００１９】図１６は、リフレッシュ制御信号ＺＣＢＲ
を生成する従来の技術のリフレッシュ制御回路５１０の
構成を示す回路図である。
【００２０】図１６を参照して、リフレッシュ制御回路
５１０は、制御信号ＣＡＳおよびＲＡＳＦを２入力とす
るＳＲフリップフロップ５１２と、制御信号ＲＡＳＦと
ＳＲフリップフロップ５１２の出力である制御信号ＺＲ
Ｆとを２入力とするＳＲフリップフロップ５１４とを含
む。ＳＲフリップフロップ５１４は、リフレッシュ制御
信号ＺＣＢＲを出力する。
【００２１】図１７は、リフレッシュ制御回路５１０に
おける制御信号間の関係を説明するための図である。図
１７（ａ）は、制御信号ＲＡＳＦとＣＡＳとの組合せに
対する制御信号ＺＲＦの状態を示すものであり、ＳＲフ
リップフロップ５１２の真理値表に相当する。同様に、
図１７（ｂ）は、制御信号ＺＲＦと制御信号ＲＡＳＦと
の組合せに対するリフレッシュ制御信号ＺＣＢＲの状態
を示すものであり、ＳＲフリップフロップ５１４の真理
値表に相当する。
【００２２】図１８は、メモリアレイ５００におけるＣ
ＢＲリフレッシュ動作時の行系動作を説明するためのタ
イミングチャートである。
【００２３】図１８を参照して、ＣＢＲリフレッシュ動
作時においては、コラムアドレスストローブ信号／ＣＡ
Ｓが、ロウアドレスストローブ信号／ＲＡＳに先立って
活性化される（時刻ｔ０）。この状態は、制御信号ＲＡ
ＳＦがＬレベルであるときに、制御信号ＣＡＳがＨレベ
ルに立上がった状態に相当するので、これに応じて制御
信号ＺＲＦはＬレベルに設定される。
【００２４】その後、ロウアドレスストローブ信号／Ｒ
ＡＳの活性化（時刻ｔ１）に伴って、制御信号ＲＡＳＦ
がＬレベルからＨレベルに変化すると、制御信号ＺＲＦ
はＬレベルに保持される一方で、リフレッシュ制御信号
ＺＣＢＲが活性化（Ｌレベル）される。
【００２５】リフレッシュ制御信号ＺＣＢＲの活性化に
応答して、アドレスビットＡ１２の信号レベルに応答し
て活性化されるブロック選択信号ＺＲＡＤ１２に加え
て、ブロック選択信号ＺＲＡＤ１２が活性化（Ｈレベ
ル）される。このような状態のもとで、制御信号ＲＸＴ
およびＳ０Ｎが順に活性化されることによって、対応す
るワード線およびセンスアンプが順に活性化され、図１
４に示した２つの領域５００ａおよび５００ｂの各々に
おいて、対応するワード線に関してリフレッシュ動作を
実行することができる。
【００２６】一旦開始されたＣＢＲリフレッシュ動作
は、コラムアドレスストローブ信号／ＣＡＳの非活性化
に応答して制御信号ＺＲＦが非活性化（Ｈレベル）され
た後、ロウアドレスストローブ信号／ＣＡＳの非活性化
に応答して制御信号ＺＲＦが非活性状態（Ｈレベル）に
復帰することによって終了する。
【００２７】再び、図１７を参照して、ロウアドレスス
トローブ信号／ＲＡＳがコラムアドレスストローブ信号
／ＣＡＳに先立って活性化される通常動作時において
は、制御信号ＲＡＳＦが活性化（Ｈレベル）されても、
制御信号ＺＲＦおよびリフレッシュ制御信号は、非活性
状態（Ｈレベル）を維持するため、通常の読出・書込動
作が実行される。
【００２８】
【発明が解決しようとする課題】しかしながら、図１６
に示すリフレッシュ制御回路５１０の構成では、通常動
作時にロウアドレスストローブ信号／ＲＡＳおよびコラ
ムアドレスストローブ信号／ＣＡＳの両方が活性化（Ｌ
レベル）状態において、ロウアドレスストローブ信号／
ＲＡＳにノイズが重畳された場合に、リフレッシュ制御
信号が誤って活性化されることにより、メモリセルのデ
ータ破壊が生じるおそれがあった。以下その内容につい
て詳しく説明する。
【００２９】再び図１５を参照して、時刻ｔ２において
ロウアドレスストローブ信号／ＲＡＳにノイズが重畳さ
れて、ロウアドレスストローブ信号／ＲＡＳが非活性状
態（Ｈレベル）に一旦移行した後に、再び活性状態（Ｌ
レベル）に復帰したとする。このノイズに応答して、制
御信号ＲＡＳＦおよび／ＺＲＡＳＥについても、信号レ
ベルの変化が生じる。
【００３０】通常動作時ではノイズが発生する時刻ｔ２
において、制御信号ＺＲＦおよびリフレッシュ制御信号
ＺＣＢＲはいずれもＨレベルであるため、ロウアドレス
ストローブ信号／ＲＡＳにノイズが重畳されて、制御信
号ＲＡＳＦがＬレベルに変化すると、これに応じて制御
信号ＺＲＦはＨレベルからＬレベルに変化する。
【００３１】したがって、その後、ロウアドレスストロ
ーブ信号／ＲＡＳが再び活性状態（Ｌレベル）に復帰す
ると、制御信号ＲＡＳＦもＬレベルからＨレベルに復帰
することから、これに応じてリフレッシュ制御信号ＺＣ
ＢＲが活性化（Ｌレベル）されてしまう。これにより、
アドレスビットＡ１２の信号レベルに応答して活性化さ
れているブロック選択信号ＺＲＡＤ１２に加えて、ブロ
ック選択信号ＲＡＤ１２が新たに活性化される。これに
応じて、本来活性化の対象ではない領域５００ａ中のワ
ード線が活性化される。
【００３２】本来活性化の対象ではない領域５００ａに
おいて、センスアンプが活性化されていない状態でワー
ド線が活性化された場合には、当該ワード線に接続され
たメモリセルに蓄積された記憶情報に対応する電荷がビ
ット線に十分伝達される前に、不正常なタイミングでセ
ンスアンプが活性化されて、当該メモリセルのデータが
破壊されるおそれがある。一方、領域５００ａのセンス
アンプが活性化された状態の下でワード線が活性化され
た場合には、メモリセルからの電荷はセンスアンプによ
って増幅されないため、当該ワード線に接続されたメモ
リセルのデータ破壊を引起す可能性がある。
【００３３】図１９は、ワード線およびセンスアンプの
活性化タイミングとデータ読出との関係を説明するタイ
ミングチャートである。
【００３４】図１９においては、Ｈレベルデータが保持
されるメモリセルに対して、ワード線およびセンスアン
プの活性化によってビット線に保持データを読出す動作
を示している。図中において、ＶWLはワード線の電圧レ
ベルを示し、制御信号Ｓ０Ｎはセンスアンプの活性化信
号を示し、ＶBLは、ビット線の電圧レベルを示す。
【００３５】図１９（ａ）は、センスアンプの活性化に
先立って、ワード線が活性化される正常な活性化タイミ
ングについて示している。図１９（ａ）を参照して、ワ
ード線が活性化される時刻ｔａ以前においては、ビット
線電圧ＶBLは、プリチャージ電位Ｖｐｃに設定されてい
る。時刻ｔａにおけるワード線の活性化に伴って、メモ
リセルに保持されたＨレベルデータが、ビット線電圧Ｖ
BLに現われる。
【００３６】時刻ｔｂにおいてセンスアンプ活性化信号
Ｓ０Ｎの活性化に応じて、センスアンプが動作し、相補
的に設けられたビット線対間の電位差を増幅するように
動作するため、ビット線電圧ＶBLは、Ｈレベルに増幅さ
れる。ここで、時刻ｔａから時刻ｔｂの間には、適正な
タイムラグが設けられているため、ワード線が駆動され
た直後において過渡的にメモリセルに保持されたデータ
と反対方向にビット線電圧が変化するようなことがあっ
ても、保持データに対応した電圧レベルがビット線電圧
として現われた状態となった後にセンスアンプを活性化
している。これにより、メモリセルに保持されたデータ
の電圧レベルをセンスアンプによって正確に増幅するこ
とができる。
【００３７】一方、図１９（ｂ）においては、既にセン
スアンプが活性化された状態においては、時刻ｔｃ以後
においてビット線電圧ＶBLは、ＨレベルもしくはＬレベ
ルに変化する。この状態で、時刻ｔｄにおいてワード線
が選択され、ワード線電圧Ｖ WLの上昇に応じて、メモリ
セルから電荷が移動しようとしても、センスアンプの駆
動電流が大きいためメモリセルデータは破壊され、消失
してしまう。
【００３８】すなわち、図１６に示した従来のリフレッ
シュ制御回路５１０によってＣＢＲリフレッシュを制御
すれば、通常動作時にロウアドレスストローブ信号／Ｒ
ＡＳおよびコラムアドレスストローブ信号／ＣＡＳの両
方が活性状態（Ｌレベル）である場合において、ロウア
ドレスストローブ信号／ＲＡＳにノイズが重畳されたと
きに、リフレッシュ制御信号が誤って活性化されること
によってメモリセルのデータ破壊を引き起すおそれがあ
った。
【００３９】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、ロウ
アドレスストローブ信号にパルス状のノイズが重畳され
ても、内部回路の誤動作によるメモリセルに保持された
データの破壊を防止することが可能な半導体記憶装置を
提供することである。
【００４０】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、第１および第２の制御信号が活性化される順
序に応じてリフレッシュ動作を開始する半導体記憶装置
であって、第２の制御信号の活性化および非活性化のそ
れぞれに応じて活性化および非活性化される内部制御信
号を生成し、第１および第２の制御信号と内部制御信号
とに応じて、リフレッシュ動作の開始および終了を指示
する制御回路と、行列状に配置される複数のメモリセル
を有するメモリセルアレイとを備え、メモリセルアレイ
は、メモリセルの行方向に沿って複数のロウブロックに
分割され、複数のロウブロックの各々は、複数のメモリ
セルの行に対応してそれぞれ配置される複数のワード線
を含み、アドレス信号に応じて、複数のロウブロックの
各々において複数のメモリセル行のうちの１つを選択す
る行選択回路をさらに備え、行選択回路は、制御回路に
制御されて、通常の読出および書込動作時においては、
複数のロウブロックのうちの少なくとも１個のロウブロ
ックにおいて、選択されたメモリセル行に対応する複数
のワード線のうちの１本を活性化し、リフレッシュ動作
時においては、通常の読出および書込動作時よりも多数
のロウブロックのそれぞれにおいて、選択されたメモリ
セル行に対応する複数のワード線のうちの１本を活性化
する。
【００４１】請求項２記載の半導体記憶装置は、、請求
項１記載の半導体記憶装置であって、制御回路は、リフ
レッシュ動作時に活性化されるリフレッシュ制御信号を
生成する第１の副制御回路を含み、第１の副制御回路
は、第２の制御信号および内部制御信号の双方が非活性
状態である場合において、第１の制御信号が活性化され
たときに、リフレッシュ許可信号を活性化するととも
に、リフレッシュ許可信号が活性状態である場合におい
て、第２の制御信号が活性化されたときにリフレッシュ
制御信号を活性化し、第１の副制御回路は、第２の制御
信号および内部制御信号のいずれか一方が活性状態であ
る場合において、第１の制御信号が非活性化されたとき
に、リフレッシュ許可信号を非活性化するとともに、リ
フレッシュ許可信号が非活性状態である場合において、
第２の制御信号が非活性化されたときにリフレッシュ制
御信号を非活性化する。
【００４２】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、第２の制御信号は、
行系動作の活性化を指示するためのロウアドレスストロ
ーブ信号であり、制御回路は、ロウアドレスストローブ
信号の活性化に応じて、所定時間経過後に、ロウアドレ
スデコードイネーブル信号、ワード線活性化信号および
センスアンプ活性化信号を順に活性化する第２の副制御
回路をさらに含み、第２の副制御回路は、ロウアドレス
ストローブ信号の非活性化に応じて、所定時間経過後
に、ワード線活性化信号およびセンスアンプ活性化信号
を順に非活性化するとともに、センスアンプ活性化信号
およびロウアドレスストローブ信号の双方の非活性化に
応じて、ロウアドレスデコードイネーブル信号を非活性
化し、第１の副制御回路は、ロウアドレスデコードイネ
ーブル信号を内部制御信号として用いてリセット制御信
号を生成する。
【００４３】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、第２の制御信号は、
行系動作の活性化を指示するためのロウアドレスストロ
ーブ信号であり、制御回路は、ロウアドレスストローブ
信号の活性化に応じて、所定時間経過後に、ロウアドレ
スデコードイネーブル信号、ワード線活性化信号および
センスアンプ活性化信号を順に活性化する第２の副制御
回路をさらに含み、第２の副制御回路は、ロウアドレス
ストローブ信号の非活性化に応じて、所定時間経過後
に、ワード線活性化信号およびセンスアンプ活性化信号
を順に非活性化するとともに、センスアンプ活性化信号
およびロウアドレスストローブ信号の双方の非活性化に
応じて、ロウアドレスデコードイネーブル信号を非活性
化し、第１の副制御回路は、ワード線活性化信号を内部
制御信号として用いてリセット制御信号を生成する。
【００４４】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、第２の制御信号は、
行系動作の活性化を指示するためのロウアドレスストロ
ーブ信号であり、制御回路は、ロウアドレスストローブ
信号の活性化に応じて、所定時間経過後に、ロウアドレ
スデコードイネーブル信号、ワード線活性化信号および
センスアンプ活性化信号を順に活性化する第２の副制御
回路をさらに含み、第２の副制御回路は、ロウアドレス
ストローブ信号の非活性化に応じて、所定時間経過後
に、ワード線活性化信号およびセンスアンプ活性化信号
を順に非活性化するとともに、センスアンプ活性化信号
およびロウアドレスストローブ信号の双方の非活性化に
応じて、ロウアドレスデコードイネーブル信号を非活性
化し、第１の副制御回路は、センスアンプ活性化信号を
内部制御信号として用いてリセット制御信号を生成す
る。
【００４５】請求項６記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、第２の制御信号は、
行系動作の活性化を指示するためのロウアドレスストロ
ーブ信号であり、第１の副制御回路は、ロウアドレスス
トローブ信号に所定の遅延時間を付与して内部制御信号
を出力する遅延回路を有する。
【００４６】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示す。
【００４７】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１０００の全体構成を示すブロ
ック図である。
【００４８】図１においては、１３ビットのアドレス信
号によってアドレス選択される６４Ｍビットのメモリセ
ルアレイ４０を有する半導体記憶装置１０００が示され
る。メモリセルアレイ４０の構成については後程詳しく
説明するが、従来の技術と同様に、２つの領域４０ａと
４０ｂとに分割される場合を考える。アドレス信号の各
ビットを構成するアドレスビットＡ０〜Ａ１２のうち、
Ａ１２は、行選択において領域４０ａおよび４０ｂのい
ずれか一方を選択するためのアドレス信号とする。
【００４９】なお、以下の説明で明らかになるように、
アドレス信号Ａ０〜Ａ１２の１３ビットとし、メモリセ
ルアレイを６４Ｍビットとしたのは一例にすぎず、複数
ビットのアドレス信号によってアドレス選択されるあら
ゆるサイズのメモリセルアレイに対して本発明を適用す
ることができる。
【００５０】図１を参照して、半導体記憶装置１０００
は、アドレス信号の各アドレスビットＡ０〜Ａ１２を受
けるアドレス入力端子１０と、ロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥおよびアウトプットイ
ネーブル信号／ＯＥ等の制御信号を受ける制御信号入力
端子１２と、アドレス入力端子１０に対応して設けられ
るアドレスバッファ２０と、制御信号入力端子１２に対
応して設けられる制御信号バッファ２２とを備える。制
御信号バッファ２２は、制御信号入力端子１２に入力さ
れた制御信号部のそれぞれの反転信号である制御信号Ｒ
ＡＳＦ、ＣＡＳ、ＷＥおよびＯＥを出力する。
【００５１】半導体記憶装置１０００は、さらに、制御
信号バッファ２２の出力する制御信号を受けて半導体記
憶装置１０００全体の読出・書込動作およびリフレッシ
ュ動作を制御する制御回路３０と、行列状に配置された
複数のメモリセルを有するメモリセルアレイ４０と、メ
モリセルの行を選択するための行選択回路６０と、メモ
リセルの列を選択するための列選択回路７０とを備え
る。
【００５２】次に、メモリセルアレイ４０の構成につい
て詳細に説明する。図２は、メモリセルアレイ４０の構
成を説明するためのブロック図である。
【００５３】図２を参照して、メモリセルアレイ４０
は、行方向に沿って複数のロウブロック４５に分割され
る。また、メモリセルアレイ４０は、従来の技術の場合
と同様に、２つの領域４０ａと４０ｂとに２等分される
ものとする。したがって、領域４０ａおよび４０ｂに
は、同数のロウブロック４５が含まれている。
【００５４】ロウブロック４５の各々は、行列状に配置
された複数のメモリセルを有する。各ロウブロック４５
において、メモリセルの各行ごとにワード線が配置さ
れ、メモリセルの各列ごとにビット線対ＢＬおよび／Ｂ
Ｌ（図示せず）が配置される。ロウブロック４５と列方
向に隣接する領域にはセンスＩ／Ｏ回路５０が配置さ
れ、ワード線の選択に応じてビット線対間に生じた電圧
を増幅し、列選択回路７０に制御されて増幅したデータ
信号をＩ／Ｏ線８５に伝達する。各センスＩ／Ｏ回路
は、隣接する２つのロウブロック４５間で共有される、
いわゆるシェアードアンプ構成が採用されている。セン
スＩ／Ｏ回路５０は、制御信号３０の出力するセンスア
ンプ活性化信号Ｓ０Ｎによって活性化される。センスア
ンプ活性化信号Ｓ０Ｎは、ロウアドレスストローブ信号
／ＲＡＳの活性化に応答する行系動作の開始に伴って活
性化されるが、センスＩ／Ｏ回路５０の活性化は、２分
割された領域４０ａ，４０ｂごと、あるいはロウブロッ
ク４５ごとに行なうことも可能である。
【００５５】行選択回路６０は、アドレス選択回路１５
０より出力される内部ロウアドレス信号の各ビットであ
る内部ロウアドレスビットＲＡＤ＜０＞〜ＲＡＤ＜１１
＞をデコードするデコード回路（図示せず）と、制御回
路３０の出力するワード線活性化信号ＲＸＴ、アドレス
選択回路１５０の出力するブロック選択信号ＲＡＤ１
２，ＺＲＡＤ１２、およびデコード回路の出力であるデ
コード信号ＡＤＣに応じて対応するワード線を活性化す
るためのワードドライバを含む。
【００５６】図２においては、内部ロウアドレスビット
ＲＡＤ＜０＞〜ＲＡＤ＜１１＞の同一の組合せに応答し
てそれぞれの領域で選択される、ワード線ＷＬａおよび
ＷＬｂを代表的に示している。領域４０ａ中のワード線
ＷＬａに対応して配置されるワードドライバＷＤａは、
ワード線活性化信号ＲＸＴ、アドレスデコード信号ＡＤ
Ｃおよびブロック選択信号ＲＡＤ１２に応答して動作
し、ブロック選択信号ＲＡＤ１２が活性状態（Ｈレベ
ル）である場合に、制御信号ＲＸＴによってワード線の
活性化が指示されるタイミングにおいて、内部ロウアド
レスビットＲＡＤ＜０＞〜ＲＡＤ＜１１＞によって選択
されるワード線を活性化する。
【００５７】同様に、ワードドライバＷＤｂは、ブロッ
ク選択信号ＺＲＡＤ１２が活性状態（Ｈレベル）である
場合に、制御信号ＲＸＴによってワード線の活性化が指
示されるタイミングにおいて、内部アドレス信号ＲＡＤ
＜０＞〜ＲＡＤ＜１１＞によって選択されるワード線を
活性化する。
【００５８】ブロック選択信号ＲＡＤ１２およびＺＲＡ
Ｄ１２は、通常の読出および書込動作時においては、ア
ドレスビットＡ１２の信号レベルに応じて、いずれか一
方が相補的に活性化（Ｈレベル）される。また、リフレ
ッシュ動作が指示された場合においては、リフレッシュ
サイクルを確保するために、ブロック選択信号ＲＡＤ１
２およびＺＲＡＤ１２はいずれも活性状態（Ｈレベル）
とされ、領域４０ａおよび４０ｂの両方において、内部
アドレス信号ＲＡＤ＜０＞〜ＲＡＤ＜１１＞対応するワ
ード線が同時に活性化される。
【００５９】再び図１を参照して、半導体記憶装置１０
００は、Ｉ／Ｏ線８５を介して、メモリセルアレイ４０
内のセンスＩ／Ｏ回路５０との間でデータの授受を行な
う入出力回路８０と、外部との間で入出力データを授受
するデータ入出力端子９０とをさらに備える。入出力回
路８０は、制御回路３０に制御されて、メモリセルアレ
イ４０に対して読出あるいは書込されるデータをデータ
入出力端子９０との間で授受する。
【００６０】制御回路３０は、制御信号バッファから出
力された制御信号ＲＡＳＦ、ＣＡＳ、ＷＥおよびＯＥを
受けて、半導体記憶装置１０００全体の動作を制御する
ための内部制御信号を出力する。
【００６１】制御回路３０は、リフレッシュ制御信号Ｚ
ＣＢＲを生成するリフレッシュ制御回路１１０と、ロウ
アドレスデコードイネーブル信号ＲＡＤＥ、ワード線活
性化信号ＲＸＴおよびセンスアンプ活性化信号Ｓ０Ｎを
出力する行系動作制御回路１２０と、リフレッシュ動作
が指示された場合において、リフレッシュ動作の対象と
なるワード線を選択するための内部リフレッシュアドレ
スのアドレスビットＱ＜０＞〜Ｑ＜１１＞を出力する内
部リフレッシュアドレスカウンタ１３０とを含む。
【００６２】制御回路３０は、さらに、各アドレスビッ
トに対応するＡ＜０＞〜Ａ＜１２＞と内部リフレッシュ
アドレスビットＱ＜０＞〜Ｑ＜１１＞とを受けて、行選
択を行なうための内部ロウアドレスビットＲＡＤ＜０＞
〜ＲＡＤ＜１１＞およびブロック選択信号ＲＡＤ１２お
よびＺＲＡＤ１２と、列選択を行なうための内部コラム
アドレスビットＣＡＤ＜０＞〜ＣＡＤ＜１２＞を出力す
るアドレス選択回路１５０とを含む。
【００６３】行選択に関しては、アドレス選択回路１５
０は、通常動作時においては、アドレスバッファ２０の
出力するアドレスビットＡ＜０＞〜Ａ＜１１＞の信号レ
ベルに応じて、内部ロウアドレスビットＲＡＤ＜０＞〜
ＲＡＤ＜１１＞の信号レベルを設定するとともに、アド
レスビットＡ＜１２＞の信号レベルに応じてブロック選
択信号ＲＡＤ１２およびＺＲＡＤ１２のいずれか一方を
活性化する。一方、リフレッシュ動作時においては、ア
ドレス選択回路１５０は、内部リフレッシュアドレスカ
ウンタ１３０が出力する内部リフレッシュアドレスビッ
トＱ＜０＞〜Ｑ＜１１＞の信号レベルに応じて、内部ロ
ウアドレスビットＲＡＤ＜０＞〜ＲＡＤ＜１１＞の信号
レベルを設定するとともに、ブロック選択信号ＲＡＤ１
２およびＺＲＡＤ１２の両方を活性化する。
【００６４】列選択に関しては、アドレス選択回路１５
０は、アドレスバッファ２０の出力するアドレスビット
Ａ＜０＞〜Ａ＜１２＞の信号レベルに応じて、内部コラ
ムアドレスビットＣＡＤ＜０＞〜ＣＡＤ＜１２＞の信号
レベルを設定する。列選択回路７０は、内部コラムアド
レスビットＣＡＤ＜０＞〜ＣＡＤ＜１２＞に応答して、
メモリセル列を選択する。
【００６５】このような構成とすることにより、メモリ
セルアレイ４０においては、通常動作時においては、ブ
ロック選択信号に応答する領域４０ａおよび４０ｂのい
ずれか一方において、内部ロウアドレスビットＲＡＤ＜
０＞〜ＲＡＤ＜１１＞の組合せに対応するワード線が活
性化され、リフレッシュ動作時においては、領域４０ａ
および４０ｂの両方において、内部ロウアドレスビット
ＲＡＤ＜０＞〜ＲＡＤ＜１１＞に対応するワード線がそ
れぞれ活性化される。
【００６６】実施の形態１の半導体記憶装置１０００
は、従来の技術と比較して、リフレッシュ制御回路の構
成が異なる点を特徴とする。
【００６７】図３は、リフレッシュ制御回路１１０の構
成例を示す回路図である。図３を参照して、リフレッシ
ュ制御回路１１０は、制御信号ＲＡＳＦと、制御信号Ｒ
ＡＳＦの活性化による行系動作の開始に伴って活性化さ
れる内部制御信号であるロウアドレスデコードイネーブ
ル信号ＲＡＤＥとのＯＲ演算結果を出力する論理ゲート
１１２と、制御信号ＣＡＳと論理ゲート１１２の出力と
を２入力とするＳＲフリップフロップ１１４と、ＳＲフ
リップフロップ１１２の出力である信号ＺＲＦと制御信
号ＲＡＳＦとを２入力とするＳＲフリップフロップ１１
６とを有する。ＳＲフリップフロップ１１６は、リフレ
ッシュ制御信号ＺＣＢＲを出力する。
【００６８】リフレッシュ制御回路１１０は、図１６に
示した従来の技術のリフレッシュ制御回路５１０と比較
して、ＳＲフリップフロップ１１４の入力の一方を、直
接制御信号ＲＡＳＦとするのではなく、行系動作の開始
に伴って活性化される内部制御信号ＲＡＤＥと制御信号
ＲＡＳＦのＯＲ演算結果としている点が異なる。
【００６９】図４は、リフレッシュ制御回路１１０にお
ける制御信号間の関係を説明するための図である。図４
（ａ）は、制御信号ＲＡＳＦ、ＲＡＤＥおよびＣＡＳの
組合せに対する制御信号ＺＲＦの状態を示すものであ
り、ＳＲフリップフロップ１１４の真理値表に相当す
る。同様に、図４（ｂ）は、制御信号ＺＲＦと制御信号
ＲＡＳＦとの組合せに対するリフレッシュ制御信号ＺＣ
ＢＲの状態を示すものであり、ＳＲフリップフロップ１
１６の真理値表に相当する。
【００７０】リフレッシュ制御回路１１０は、リフレッ
シュ制御信号ＺＣＢＲの活性化に必要な制御信号ＺＲＦ
の活性化（Ｌレベル）を制御信号ＲＡＳＦおよびＲＡＤ
Ｅの双方がＬレベルである場合にのみ実行する。すなわ
ち、コラムアドレスストローブ信号／ＣＡＳの活性化に
応答して制御信号ＣＡＳがＨレベルである場合において
は、制御信号ＲＡＳＦのみがＬレベルに変化してもただ
ちに制御信号ＺＲＦが活性化されない点で、従来の技術
のリフレッシュ制御回路５１０と異なる。
【００７１】図５は、ロウアドレスストローブ信号／Ｒ
ＡＳにノイズが生じた場合におけるリフレッシュ回路１
１０の動作を説明するためのタイミングチャートであ
る。
【００７２】図５を参照して、時刻ｔ０において、コラ
ムアドレスストローブ信号／ＣＡＳの活性化に先立って
／ＲＡＳが活性化（Ｌレベル）されるため、通常の読出
もしくは書込動作が実行するために行系動作が開始され
る。すなわち、ロウアドレスストローブ信号／ＲＡＳの
反転信号である制御信号ＲＡＳＦの活性化（Ｈレベル）
に応答して、ロウアドレスデコードイネーブル信号ＲＡ
ＤＥ、ワード線活性化信号ＲＸＴおよびセンスアンプＳ
０Ｎが順に活性化される。
【００７３】時刻ｔ１においては、制御信号ＣＡＳが非
活性状態（Ｌレベル）の下で制御信号ＲＡＳＦがＨレベ
ルに立上がるため、制御信号ＺＲＦは、Ｈレベルに設定
される。
【００７４】行系動作が開始される時刻ｔ０から所定時
間が経過した時刻ｔ１において、列系動作を活性させる
べくコラムアドレスストローブ信号／ＣＡＳが活性化
（Ｌレベル）される。これに伴って、列選択動作が実行
され、選択されたワード線に接続されたメモリセル群の
うち、選択メモリセル列に対応するメモリセルとの間で
データの読出もしくは書込が実行される。
【００７５】このとき、リフレッシュ制御回路１１０に
おいては、制御信号ＣＡＳがＨレベルに立上がるが、Ｓ
Ｒフリップフロップ１１４の入力のもう一方である論理
ゲート１１２の出力もＨレベルであるので、信号ＺＲＦ
はＨレベルに維持される。これにより、リフレッシュ制
御信号ＺＣＢＲも非活性状態（Ｈレベル）を維持し、リ
フレッシュ動作が開始されることはない。
【００７６】時刻ｔ２においてロウアドレスストローブ
信号／ＲＡＳに、パルス状のノイズが重畳されたと仮定
する。これに応じて、制御信号ＲＡＳにもノイズが生
じ、その信号レベルはＨレベルからＬレベルに一旦変化
し、その後Ｈレベルに復帰する。
【００７７】この状態におけるリフレッシュ制御回路１
１０の動作について考える。詳細については後程説明す
るが、ロウアドレスデコードイネーブル信号ＲＡＤＥ
は、一旦ロウアドレスストローブ信号／ＲＡＳによって
行系動作が開始された場合においては、行系動作が終了
するまでの間、活性化を維持するように生成される信号
であるため、時刻ｔ３においてノイズに応答して制御信
号ＲＡＳＦが瞬間的にＬレベルに移行した場合であって
も、内部制御信号ＲＡＤＥは、Ｈレベルを維持する。
【００７８】したがって論理ゲート１１２の出力はＨレ
ベルを維持し、Ｌレベルに低下することはないため、ロ
ウアドレスストローブ信号／ＲＡＳの生じた瞬間的なノ
イズによって、制御信号ＺＲＦがＨレベルからＬレベル
に移行することはなく、制御信号ＺＲＦはＨレベルのま
ま維持される。
【００７９】制御信号ＺＲＦがＨレベルのまま維持され
るので、ノイズが生じる前において非活性状態（Ｈレベ
ル）であったリフレッシュ制御信号ＺＣＢＲが、活性化
（Ｌレベル）される現象は起こらない。したがって、図
１５で説明したような、ロウアドレスストローブ信号／
ＲＡＳへのノイズの発生によって、通常の読出・書込動
作中でもあるにもかかわらずリフレッシュ制御信号が誤
って活性化され、ワード線が新たに選択されることによ
って対応するメモリセルに保持されたデータが破壊され
るという不具合を防止することが可能になる。
【００８０】次に、制御回路３０に含まれる各回路の構
成例について詳細に説明していく。図６は、行系動作制
御回路１２０の構成例を示す回路図である。
【００８１】行系動作制御回路１２０は、ロウアドレス
ストローブ信号／ＲＡＳに応じて活性化される制御信号
ＲＡＳＦに応答して、行系動作に関連する内部制御信号
を生成する。
【００８２】図６を参照して、行系動作制御回路１２０
は、制御信号ＲＡＳＦを反転して制御信号ＺＲＡＳＥを
出力するインバータＩＶ１０と、制御信号ＺＲＡＳＥを
受けて、アドレスビットＡ＜０＞〜Ａ＜１１＞をラッチ
するための制御信号ＺＲＡＬを出力するバッファ１２１
と、制御信号ＺＲＡＬを反転して出力するインバータＩ
Ｖ１２と、制御信号Ｓ０Ｎを遅延させて出力するバッフ
ァ１２２と、バッファ１２２の出力とインバータＩＶ１
２の出力とを２入力とするＯＲ演算結果を出力する論理
ゲート１２６を含む。論理ゲート１２６は、行アドレス
のデコード開始を指示するためのロウアドレスデコード
イネーブル信号ＲＡＤＥを出力する。
【００８３】行系動作制御回路１２０は、さらに、ロウ
アドレスデコードイネーブル信号ＲＡＤＥを遅延させて
出力するバッファ１２４と、制御信号ＺＲＡＳＥを反転
出力するインバータＩＶ１４と、インバータＩＶ１４の
出力を遅延させて出力するバッファ１２３と、バッファ
１２３および１２４の出力のＡＮＤ演算結果を出力する
論理ゲート１２８とを含む。論理ゲート１２８は、ワー
ド線活性化信号ＲＸＴを出力する。
【００８４】ワード線活性化信号ＲＸＴは、バッファ１
２５に入力される。バッファ１２５は、ワード線活性化
信号ＲＸＴを遅延させてセンスアンプ活性化信号Ｓ０Ｎ
を出力する。
【００８５】このような回路構成とすることによって、
ロウアドレスストローブ信号／ＲＡＳの活性化（Ｌレベ
ル）に応答してＨレベルに設定される制御信号ＲＡＳに
応答して、インバータおよびバッファによって付与され
る遅延時間によって、ロウアドレスデコードイネーブル
信号ＲＡＤＥ、ワード線活性化信号ＲＸＴおよびセンス
アンプ活性化信号Ｓ０Ｎが順に活性化（Ｈレベル）され
る。一方、ロウアドレスストローブ信号／ＲＡＳが非活
性化（Ｈレベル）されると、制御信号ＲＡＳＦがＬレベ
ルに変化することに応じて、インバータおよびバッファ
によって付与される一定時間の経過後ワード線活性化信
号ＲＸＴおよびセンスアンプ活性化信号Ｓ０Ｎが非活性
化（Ｌレベル）される。
【００８６】センスアンプ活性化信号Ｓ０Ｎの非活性化
に応答して、論理ゲート１２６の出力もＬレベルに変化
するので、これに応じてロウアドレスデコードイネーブ
ル信号ＲＡＤＥも非活性化（Ｌレベル）される。
【００８７】また、一旦センスアンプ活性化信号Ｓ０Ｎ
が活性化された場合においては、制御信号ＲＡＳにノイ
ズに起因する信号レベルの変動が生じても、論理ゲート
１２６によって既にＨレベルに移行した制御信号Ｓ０Ｎ
との論理和を取ることにより、ロウアドレスデコードイ
ネーブル信号ＲＡＤＥは、センス動作が終了するまでＬ
レベルに変化することはない。
【００８８】したがって、ロウアドレスストローブ信号
／ＲＡＳへのノイズの重畳に左右されることなく、行系
動作時において活性状態を維持する制御信号ＲＡＤＥを
用いて、リフレッシュ制御信号ＺＣＢＲを生成すること
により、通常動作時にロウアドレスストローブ信号／Ｒ
ＡＳにノイズが重畳された場合においても、センスアン
プ動作終了までの一定の遅延時間以内の短時間なノイズ
であれば、リフレッシュ制御信号ＺＣＢＲが活性化され
る不具合は生じない。
【００８９】また、ワード線活性化信号ＲＸＴおよびセ
ンスアンプ活性化信号Ｓ０Ｎに対しても、ロウアドレス
ストローブ信号／ＲＡＳに生じた信号レベルの変化は、
インバータおよびバッファによって付与される一定の遅
延時間経過後に反映されるので、重畳されるノイズが短
期間のものであれば、ロウアドレスストローブ信号／Ｒ
ＡＳとワード線活性化信号ＲＸＴおよびセンスアンプ活
性化信号Ｓ０Ｎのそれぞれとに同一タイミングでノイズ
の影響が現れる可能性は低い。
【００９０】なお、行系動作制御回路１２０の構成は、
図６に示すものに限定されるものではなく、図５で示す
所定のタイミングにおいて行系動作に関連する内部制御
信号を活性化／非活性化できるものであれば、任意の回
路構成とすることができる。
【００９１】図７は、アドレス選択回路に含まれる、内
部ロウアドレスビットＲＡＤ＜０＞〜ＲＡＤ＜１１＞を
生成する内部アドレス発生回路１５１の構成例を示す回
路図である。
【００９２】内部アドレス発生回路１５１は、アドレス
バッファ２０から与えられるアドレスビットＡ＜０＞〜
Ａ＜１１＞と、内部リフレッシュアドレスカウンタ１３
０から与えられる内部リフレッシュアドレスビットＱ＜
０＞〜Ｑ＜１１＞とのうちの一方を選択的にラッチし
て、内部ロウアドレスビットＲＡＤ＜０＞〜ＲＡＤ＜１
１＞に反映する。
【００９３】図７には、第ｎ番目のアドレスビット
（ｎ：０〜１１の自然数）に対応する内部アドレス発生
回路の構成例が示される。
【００９４】図７を参照して、内部アドレス発生回路１
５１は、アドレスバッファ２０から与えられるアドレス
ビットＡ＜ｎ＞の信号レベルを反転して出力するインバ
ータＩＶ２０と、インバータＩＶ２０とノードＮａとの
間に接続されるトランスファーゲートＴＧ１０と、内部
リフレッシュアドレスカウンタ１３０から与えられる内
部リフレシュアドレスビットＱ＜ｎ＞の信号レベルを反
転して出力するクロックドインバータＩＶ２８とを含
む。
【００９５】トランスファーゲートＴＧ１０は、行系動
作制御回路１２０によって生成される制御信号ＺＲＡＬ
に応答してオン／オフする。クロックドインバータＩＶ
２８は、制御信号ＺＱＡＬに応答して活性化される。
【００９６】内部アドレス発生回路１５１は、さらに、
ノードＮａの信号レベルを反転してノードＮｂに出力す
るインバータＩＶ２２と、インバータＩＶ２２との間で
ラッチ回路を形成するように設けられるインバータＩＶ
２６と、ノードＮｂの信号レベルを反転して出力するイ
ンバータＩＶ２４と、ノードＮｂの信号レベルとロウア
ドレスデコードイネーブル信号ＲＡＤＥの信号レベルと
のＡＮＤ演算結果を内部ロウアドレスビットＲＡＤ＜ｎ
＞として出力する論理ゲート１５２と、ロウアドレスデ
コードイネーブル信号ＲＡＤＥとインバータＩＶ２４の
出力信号とを２入力とするＡＮＤ演算結果を内部ロウア
ドレスビットの反転信号ＺＲＡＤ＜ｎ＞として出力する
論理ゲート１５４とを含む。
【００９７】トランスファーゲートＴＧ１０がオンする
場合には、アドレスビットＡ＜ｎ＞の信号レベルがイン
バータＩＶ２２およびＩＶ２６によってノードＮｂにラ
ッチされる。一方、クロックドインバータＩＶ２８が活
性化される場合には、内部リフレッシュアドレスビット
Ｑ＜ｎ＞の信号レベルが、ノードＮｂにラッチされる。
論理ゲート１５２は、ロウアドレスデコードイネーブル
信号ＲＡＤＥの活性化に応答して、ノードＮｂの信号レ
ベルを内部アドレス信号ＲＡＤ＜ｎ＞として出力する。
【００９８】次に、制御信号ＺＱＡＬについて説明す
る。図８は、制御信号ＺＱＡＬを出力する論理ゲート１
５６を説明する図である。
【００９９】図８を参照して、論理ゲート１５６は、ロ
ウアドレスデコードイネーブル信号ＲＡＤＥ、制御信号
ＲＡＳＦの反転信号である制御信号ＺＲＡＳＥおよびリ
フレッシュ制御信号ＺＣＢＲを３入力とするＮＯＲ演算
結果を制御信号ＺＱＡＬとして出力する。したがって、
制御信号ＺＱＡＬが活性化（Ｈレベル）されて、クロッ
クドインバータＩＶ２８が動作するのは、これら３つの
入力がすべてＬレベルとなる場合に限られる。
【０１００】図９は、ＣＢＲリフレッシュ動作時におけ
る各制御信号の状態を説明するタイミングチャートであ
る。
【０１０１】図９を参照して、コラムアドレスストロー
ブ信号／ＣＡＳが活性化（Ｌレベル）された後に、ロウ
アドレスストローブ信号／ＲＡＳが時刻ｔ１において活
性化（Ｌレベル）されることによって、ＣＢＲリフレッ
シュ動作が開始され、リフレッシュ制御信号ＺＣＢＲが
活性化（Ｌレベル）される。
【０１０２】一方、ロウアドレスストローブ信号／ＲＡ
Ｓの活性化に応答して、制御信号ＲＡＳＦがＨレベルに
変化するとともに、制御信号ＺＲＡＳＥがＬレベルに変
化すして、行系動作が開始される。
【０１０３】ロウアドレスデコードイネーブル信号ＲＡ
ＤＥは、行系動作の開始後一定時間が経過する時刻ｔ２
までの間Ｌレベルを維持し、時刻ｔ２において活性化
（Ｈレベル）される。したがって、時刻ｔ１からｔ２の
間において、制御信号ＺＱＡＬが活性化（Ｈレベル）さ
れ、内部リフレッシュアドレスビットＱ＜ｎ＞がノード
ＮａおよびＮｂに伝達されてラッチされる。
【０１０４】一方、トランスファーゲートＴＧ１０は、
制御信号ＺＲＡＬがＨレベルである場合に導通する。す
なわち、制御信号ＺＲＡＬは、ロウアドレスストローブ
信号／ＲＡＳが活性化される前、すなわち行系動作が開
始される前において、アドレス入力端子より入力された
アドレスビットの信号レベルをアドレスバッファ２０を
介して受けてノードＮａおよびＮｂによってラッチす
る。
【０１０５】このような構成とすることにより、通常動
作時においては、内部リフレッシュアドレスビットＱ＜
ｎ＞が、ノードＮａおよびＮｂに伝達されることはな
く、内部ロウアドレスビットＲＡＤ＜ｎ＞は、外部から
入力されるアドレスビットの信号レベルに応じて設定さ
れる。一方、ロウアドレスストローブ信号／ＲＡＳの活
性化に応答してリフレッシュ動作が開始される場合に
は、制御信号ＺＲＡＬがＨレベルに変化してトランスフ
ァーゲートＴＧ１０がオフされる一方で、クロックドイ
ンバータＩＶ２８が動作し、内部リフレッシュアドレス
ビットＱ＜ｎ＞の信号レベルがノードＮｂに伝達され、
これに応答して内部ロウアドレスビットＲＡＤ＜ｎ＞が
設定される。
【０１０６】これにより、内部ロウアドレスビットＲＡ
Ｄ＜０＞〜ＲＡＤ＜１１＞を受ける行選択回路６０は、
通常動作時には、外部から入力されたアドレスビットに
応答して行選択を実行し、リフレッシュ動作時には、内
部リフレッシュアドレスカウンタ１３０より伝達される
内部リフレッシュアドレスビットＱ＜０＞〜Ｑ＜１１＞
に応答して行選択を実行する。
【０１０７】図１０は、アドレス選択回路１５０に含ま
れるブロック選択信号発生回路１５２の構成例を示す回
路図である。
【０１０８】図１０を参照して、ブロック選択信号発生
回路１５２は、行選択においてブロック選択に使用され
るアドレス信号の最終ビットＡ１２に応答してアドレス
バッファ２０より出力されるアドレスビットＡ＜１２＞
の信号レベルを反転して出力するインバータＩＶ３０
と、インバータＩＶ３０とノードＮｃとの間に接続され
るトランスファーゲートＴＧ２０と、ノードＮｃの信号
レベルを反転してノードＮｄに出力するインバータＩＶ
３２と、インバータＩＶ３２との間でラッチ回路を形成
するように配置されるインバータＩＶ３６と、ノードＮ
ｄの信号レベルを反転して出力するインバータＩＶ３４
とを含む。
【０１０９】トランスファーゲートＴＧ２０は、制御信
号ＺＲＡＬがＨレベルである場合にオンし、行系動作が
開始されて制御信号ＺＲＡＬがＬレベルに変化した後
は、オフされる。トランスファーゲートＴＧ２０のオン
により、アドレスバッファ２０から出力されるアドレス
ビットＡ＜１２＞の信号レベルは、ノードＮｄにラッチ
される。
【０１１０】ブロック選択信号発生回路１５２は、さら
に、ロウアドレスデコードイネーブル信号ＲＡＤＥを反
転して出力するインバータＩＶ３８と、インバータＩＶ
３８の出力の反転信号と制御信号ＺＲＳＥの反転信号と
を２入力とするＯＲ演算結果を出力する論理ゲート１６
２と、リフレッシュ制御信号ＺＣＢＲと論理ゲート１６
２の出力とを２入力とするＳＲフリップフロップ１６４
とを含む。ＳＲフリップフロップ１６４は、制御信号Ｒ
ＡＤＳＥＬ４Ｋを出力する。制御信号ＲＡＤＳＥＬ４Ｋ
は、リフレッシュ制御信号ＺＣＢＲの活性化（Ｌレベ
ル）に応答してＨレベルにセットされる。
【０１１１】ブロック選択信号発生回路１５２は、さら
に、ノードＮｄの信号レベルと制御信号ＲＡＤＳＥＬ４
Ｋを２入力とするＯＲ演算結果を出力する論理ゲート１
６６と、インバータＩＶ３４の出力信号と制御信号ＲＡ
ＤＳＥＬ４Ｋを２入力とするＯＲ演算結果を出力する論
理ゲート１６８と、論理ゲート１６６の出力とロウアド
レスデコードイネーブル信号ＲＡＤＥを２入力とするＡ
ＮＤ演算結果を出力する論理ゲート１７０と、論理ゲー
ト１６８の出力とロウアドレスデコードイネーブル信号
ＲＡＤＥを２入力とするＡＮＤ演算結果を出力する論理
ゲート１７２とをさらに含む。論理ゲート１７０は、ブ
ロック選択信号ＲＡＤ＜１２＞を出力し、論理ゲート１
７２はブロック選択信号ＺＲＡＤ＜１２＞を出力する。
【０１１２】リフレッシュ制御信号ＺＣＢＲの活性化
（Ｌレベル）に応答して、制御信号ＲＡＤＳＥＬ４Ｋが
活性化（Ｈレベル）された場合においては、論理ゲート
１６６および１６８の出力は、いずれもＨレベルとなる
ので、ロウアドレスデコードイネーブル信号ＲＡＤＥが
活性化（Ｈレベル）されるタイミングにおいて、アドレ
スビットＡ＜１２＞の信号レベルに関係なくブロック選
択信号ＲＡＤ＜１２＞およびＺＲＡＤ＜１２＞の両方が
活性化される。
【０１１３】一方、通常動作時においては、ＲＡＤＳＥ
Ｌ４Ｋは、Ｌレベルに設定されるので、論理ゲート１６
６および１６８の出力は、アドレスビットＡ＜１２＞の
信号レベルおよびその反転レベルにそれぞれ設定され
る。したがって、ロウアドレスデコードイネーブル信号
ＲＡＤＥの活性化に伴って、アドレスビットＡ＜１２＞
の信号レベルに応じて、ブロック選択信号ＲＡＤ＜１２
＞およびＺＲＡＤ＜１２＞のいずれか一方が活性化（Ｈ
レベル）される。
【０１１４】したがって、従来の技術で説明したよう
に、通常動作時において、ロウアドレスストローブ信号
／ＲＡＳに生じたノイズに応答してリフレッシュ制御信
号ＺＣＢＲが瞬間的に活性化（Ｌレベル）されてしまう
と、これに応答して制御信号ＲＡＤＳＥＬ４ＫがＨレベ
ルに設定されることから、通常動作時にもかかわらずブ
ロック選択信号ＲＡＤ＜１２＞およびＺＲＡＤ＜１２＞
の両方が活性化されてしまい、メモリセルの保持データ
が破壊されるという問題が生じる。
【０１１５】なお、図７および図１０にそれぞれ示され
る内部アドレス生成回路１５１およびブロック選択信号
発生回路１５２の回路構成は一例に過ぎず、通常動作時
とリフレッシュ動作時とにおいて、内部ロウアドレスビ
ットＲＡＤ＜０＞〜ＲＡＤ＜１１＞およびブロック選択
信号ＲＡＤ１２，ＺＲＡＤ１２の設定を上述した様に切
替えることが可能であれば、任意の回路構成を採用する
ことができる。。 実施の形態１においては、リフレッ
シュ制御回路１１０を、図３に示した構成とすることに
より、通常動作時にロウアドレスストローブ信号／ＲＡ
Ｓにノイズが生じても、リフレッシュ制御信号ＺＣＢＲ
が誤って活性化されることがない。したがって、ブロッ
ク選択信号発生回路１５２は、誤って両方のブロック選
択信号を活性化することがなく、従来の技術における問
題の発生を回避することができる。
【０１１６】なお、実施の形態１においては、メモリセ
ルアレイを２分割し、アドレス信号の最終ビットをブロ
ック選択信号としてこの２つの領域のいずれか一方を選
択する構成について説明したが、このようなブロック選
択信号をアドレス信号のビットの一部を用いて制御する
こととしたのは例示にすぎず、独立した制御信号を設け
て外部から入力する構成とすることも可能である。ま
た、ブロック選択を行なうための制御信号のビット数を
増やして、これに応じてメモリセルアレイの分割数を増
やす構成とすることも、もちろん可能である。
【０１１７】このように、実施の形態１においては、行
系動作の制御に用いられる既存の内部制御信号を用いて
ＣＢＲリフレッシュ動作の開始を制御することによっ
て、ロウアドレスストローブ信号／ＲＡＳにノイズが発
生した場合におけるＣＢＲリフレッシの誤動作を防止す
ることが可能である。
【０１１８】［実施の形態１の変形例１］実施の形態１
においては、行系動作に関連する内部制御信号であるロ
ウアドレスデコードイネーブル信号ＲＡＤＥを用いて、
リフレッシュ制御信号ＺＣＢＲを制御し、ＣＢＲリフレ
ッシュの誤動作を防止する技術について説明した。
【０１１９】他の内部制御信号についても、ロウアドレ
スストローブ信号／ＲＡＳの活性化に伴って活性状態に
移行し、当該ロウアドレスストローブ信号の活性化期間
においてその活性状態を維持する信号であれば、同様に
ＣＢＲリフレッシュの誤動作を防止するのに用いること
ができる。以下、実施の形態１の変形例として、他の内
部制御信号を用いたリフレッシュ制御回路の構成につい
て説明する。
【０１２０】図１１は、本発明の実施の形態１の変形例
１に従うリフレッシュ制御回路２１０の構成例を示す回
路図である。
【０１２１】図１１を参照して、リフレッシュ制御回路
２１０は、図３で説明したリフレッシュ制御回路１１０
と比較して、論理ゲート１１２の出力の一方を、ロウア
ドレスデコードイネーブル信号ＲＡＤＥに代えてワード
線活性化信号ＲＸＴとする点が異なる。その他の回路の
構成および動作については、実施の形態１に示した半導
体記憶装置１０００と同様であるので、説明は繰り返さ
ない。
【０１２２】ワード線活性化信号ＲＸＴは、ロウアドレ
スストローブ信号／ＲＡＳの活性化／非活性化にそれぞ
れ応答して活性化／非活性化される信号であり、その信
号レベルは、ロウアドレスストローブ信号／ＲＡＳの信
号レベルにインバータおよび遅延回路による遅延時間が
付与されたものである。
【０１２３】よって、ロウアドレスストローブ信号／Ｒ
ＡＳにノイズが重畳された場合でも、そのノイズの影響
がワード線活性化信号ＲＸＴに現れるタイミングは、ロ
ウアドレスストローブ信号／ＲＡＳの信号レベルが変動
する期間よりも後になる。よって、ノイズの重畳が短期
間であれば、制御信号ＲＡＳＦとワード線活性化信号Ｒ
ＸＴのＯＲ演算結果、すなわち論理ゲート１１２の出力
信号レベルは、ノイズの影響を受けることなくＨレベル
に維持される。したがって、ワード線活性化信号ＲＸＴ
を、ロウアドレスデコードイネーブル信号ＲＡＤＥの代
わりに使用しても、実施の形態１と同様の効果を得るこ
とが可能である。
【０１２４】［実施の形態１の変形例２］図１２は、本
発明の実施の形態１の変形例２に従うリフレッシュ制御
回路３１０の構成例を示す回路図である。
【０１２５】図１２を参照して、リフレッシュ制御回路
３１０は、図３に示したリフレッシュ制御回路１１０と
比較して、論理ゲート１１２の出力の一方を、ロウアド
レスデコードイネーブル信号ＲＡＤＥに代えてセンスア
ンプ活性化信号Ｓ０Ｎとする点が異なる。その他の回路
の構成および動作については、実施の形態１に示した半
導体記憶装置１０００と同様であるので、説明は繰り返
さない。
【０１２６】センスアンプ活性化信号Ｓ０Ｎは、ワード
線活性化信号ＲＸＴと同様に、ロウアドレスストローブ
信号／ＲＡＳの活性化／非活性化にそれぞれ応答して活
性化／非活性化される信号であり、その信号レベルは、
ロウアドレスストローブ信号／ＲＡＳの信号レベルにイ
ンバータおよび遅延回路による遅延時間が付与されたも
のである。
【０１２７】よって、ロウアドレスストローブ信号／Ｒ
ＡＳにノイズが重畳された場合でも、そのノイズの影響
がセンスアンプ活性化信号Ｓ０Ｎに現れるタイミング
は、ロウアドレスストローブ信号／ＲＡＳの信号レベル
が変動する期間よりも後になる。よって、ノイズの重畳
が短期間であれば、論理ゲート１１２の出力信号レベル
は、ノイズの影響を受けることなくＨレベルに維持され
る。したがって、センスアンプ活性化信号Ｓ０Ｎを、ロ
ウアドレスデコードイネーブル信号ＲＡＤＥの代わりに
使用しても、実施の形態１と同様の効果を得ることが可
能である。
【０１２８】［実施の形態１の変形例３］図１３は、本
発明の実施形態１の変形例３に従うリフレッシュ制御回
路４１０の構成例を示す回路図である。
【０１２９】図１３を参照して、リフレッシュ回路４１
０は、図３に示したリフレッシュ回路１１０と比較し
て、論理ゲート１１２の出力の一方を、ロウアドレスデ
コードイネーブル信号ＲＡＤＥに代えて、遅延回路４０
５の出力である制御信号ＲＡＳＦの遅延信号とする点が
異なる。その他の回路の構成および動作については、実
施の形態１に示した半導体記憶装置１０００と同様であ
るので、説明は繰り返さない。
【０１３０】このような構成とすることによっても、ロ
ウアドレスストローブ信号／ＲＡＳに生じたノイズに起
因して制御信号ＲＡＳに瞬間的にノイズが重畳された場
合においても、論理ゲート１１２の出力はＨレベルに維
持されるので、これに起因してリフレッシュ制御信号Ｚ
ＣＢＲがＬレベルに変化することはない。
【０１３１】したがって、したがって、制御信号ＲＡＳ
Ｆの遅延信号をロウアドレスデコードイネーブル信号Ｒ
ＡＤＥの代わりに使用しても、実施の形態１と同様の効
果を得ることが可能である。
【０１３２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１３３】
【発明の効果】請求項１および２記載の半導体記憶装置
は、本来プリチャージ動作を指示するために必要な第１
および第２の制御信号の信号レベルの組合せに加えて、
内部制御信号の信号レベルを反映してリフレッシュ動作
の開始および終了を指示するので、第２の制御信号にノ
イズが重畳された場合においてもメモリセル内のデータ
破壊を防止した上で、リフレッシュサイクルを確保する
ことができる。
【０１３４】請求項３記載の半導体記憶装置は、ロウア
ドレスストローブ信号の活性化に応じて開始される行系
動作時において活性化され、半導体記憶装置内部で生成
されるロウアドレスデコードイネーブル信号を反映し
て、リフレッシュ許可信号およびリフレッシュ制御信号
を生成するので、ロウアドレスストローブ信号にノイズ
が重畳された場合においてもメモリセル内のデータ破壊
を防止した上で、リフレッシュサイクルを確保すること
ができる。
【０１３５】請求項４記載の半導体記憶装置は、ロウア
ドレスストローブ信号の活性化に応じて開始される行系
動作時において活性化され、半導体記憶装置内部で生成
されるワード線活性化信号を反映して、リフレッシュ許
可信号およびリフレッシュ制御信号を生成するので、ロ
ウアドレスストローブ信号にノイズが重畳された場合に
おいてもメモリセル内のデータ破壊を防止した上で、リ
フレッシュサイクルを確保することができる。
【０１３６】請求項５記載の半導体記憶装置は、ロウア
ドレスストローブ信号の活性化に応じて開始される行系
動作時において内部で活性化され、半導体記憶装置内部
で生成されるセンスアンプ活性化信号を反映して、リフ
レッシュ許可信号およびリフレッシュ制御信号を生成す
るので、ロウアドレスストローブ信号にノイズが重畳さ
れた場合においてもメモリセル内のデータ破壊を防止し
た上で、リフレッシュサイクルを確保することができ
る。
【０１３７】請求項６記載の半導体記憶装置は、ロウア
ドレスストローブ信号の遅延信号を内部制御信号とし
て、リフレッシュ許可信号およびリフレッシュ制御信号
を生成するので、ロウアドレスストローブ信号にノイズ
が重畳された場合においてもメモリセル内のデータ破壊
を防止した上で、リフレッシュサイクルを確保すること
ができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う半導体記憶装置
１０００の全体構成を示すブロック図である。
【図２】 メモリセルアレイ４０の構成を説明するため
のブロック図である。
【図３】 リフレッシュ制御回路１１０の構成例を示す
回路図である。
【図４】 リフレッシュ制御回路１１０における制御信
号間の関係を説明するための図である。
【図５】 ／ＲＡＳ信号にノイズが生じた場合における
リフレッシュ回路１１０の動作を説明するためのタイミ
ングチャートである。
【図６】 行系動作制御回路１２０の構成例を示す回路
図である。
【図７】 内部アドレス発生回路１５１の構成例を示す
回路図である。
【図８】 制御信号ＺＱＡＬを出力する論理ゲート１５
６を説明する図である。
【図９】 ＣＢＲリフレッシュ動作時における各制御信
号の状態を説明するタイミングチャートである。
【図１０】 ブロック選択信号発生回路１５２の構成例
を示す回路図である。
【図１１】 実施の形態１の変形例１に従うリフレッシ
ュ制御回路２１０の構成例を示す回路図である。
【図１２】 実施の形態１の変形例２に従うリフレッシ
ュ制御回路３１０の構成例を示す回路図である。
【図１３】 実施の形態１の変形例３に従うリフレッシ
ュ制御回路４１０の構成例を示す回路図である。
【図１４】 リフレッシュ動作時において通常動作時よ
りも多数のワード線を選択する構成を採用するＤＲＡＭ
のメモリアレイ５００を示す概念図である。
【図１５】 メモリアレイ５００における通常動作時の
行系動作を説明するタイミングチャートである。
【図１６】 従来の技術のリフレッシュ制御回路５１０
の構成を示す回路図である。
【図１７】 リフレッシュ制御回路５１０における制御
信号間の関係を説明するための図である。
【図１８】 メモリアレイ５００におけるＣＢＲリフレ
ッシュ動作時の行系動作を説明するためのタイミングチ
ャートである。
【図１９】 ワード線とセンスアンプとの活性化タイミ
ングとデータ読出との関係を説明するタイミングチャー
トである。
【符号の説明】
１１０，２１０，３１０，４１０ リフレッシュ制御回
路、１２０ 行系動作制御回路、１３０ 内部リフレッ
シュアドレスカウンタ、１５０ アドレス選択回路、１
５１ 内部アドレス生成回路、１５２ ブロック選択信
号発生回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の制御信号が活性化され
    る順序に応じてリフレッシュ動作を開始する半導体記憶
    装置であって、 前記第２の制御信号の活性化および非活性化のそれぞれ
    に応じて活性化および非活性化される内部制御信号を生
    成し、前記第１および前記第２の制御信号と前記内部制
    御信号とに応じて、前記リフレッシュ動作の開始および
    終了を指示する制御回路と、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイとを備え、 前記メモリセルアレイは、メモリセルの行方向に沿って
    複数のロウブロックに分割され、 前記複数のロウブロックの各々は、前記複数のメモリセ
    ルの行に対応してそれぞれ配置される複数のワード線を
    含み、 アドレス信号に応じて、前記複数のロウブロックの各々
    において複数のメモリセル行のうちの１つを選択する行
    選択回路をさらに備え、 前記行選択回路は、前記制御回路に制御されて、通常の
    読出および書込動作時においては、前記複数のロウブロ
    ックのうちの少なくとも１個の前記ロウブロックにおい
    て、選択された前記メモリセル行に対応する前記複数の
    ワード線のうちの１本を活性化し、前記リフレッシュ動
    作時においては、前記通常の読出および書込動作時より
    も多数の前記ロウブロックのそれぞれにおいて、選択さ
    れた前記メモリセル行に対応する前記複数のワード線の
    うちの１本を活性化する、半導体記憶装置。
  2. 【請求項２】 前記制御回路は、前記リフレッシュ動作
    時に活性化されるリフレッシュ制御信号を生成する第１
    の副制御回路を含み、 前記第１の副制御回路は、前記第２の制御信号および前
    記内部制御信号の双方が非活性状態である場合におい
    て、前記第１の制御信号が活性化されたときに、リフレ
    ッシュ許可信号を活性化するとともに、前記リフレッシ
    ュ許可信号が活性状態である場合において、前記第２の
    制御信号が活性化されたときに前記リフレッシュ制御信
    号を活性化し、 前記第１の副制御回路は、前記第２の制御信号および前
    記内部制御信号のいずれか一方が活性状態である場合に
    おいて、前記第１の制御信号が非活性化されたときに、
    リフレッシュ許可信号を非活性化するとともに、前記リ
    フレッシュ許可信号が非活性状態である場合において、
    前記第２の制御信号が非活性化されたときに前記リフレ
    ッシュ制御信号を非活性化する、請求項１記載の半導体
    記憶装置。
  3. 【請求項３】 前記第２の制御信号は、行系動作の活性
    化を指示するためのロウアドレスストローブ信号であ
    り、 前記制御回路は、前記ロウアドレスストローブ信号の活
    性化に応じて、所定時間経過後に、ロウアドレスデコー
    ドイネーブル信号、ワード線活性化信号およびセンスア
    ンプ活性化信号を順に活性化する第２の副制御回路をさ
    らに含み、 前記第２の副制御回路は、前記ロウアドレスストローブ
    信号の非活性化に応じて、所定時間経過後に、ワード線
    活性化信号およびセンスアンプ活性化信号を順に非活性
    化するとともに、前記センスアンプ活性化信号および前
    記ロウアドレスストローブ信号の双方の非活性化に応じ
    て、前記ロウアドレスデコードイネーブル信号を非活性
    化し、 前記第１の副制御回路は、前記ロウアドレスデコードイ
    ネーブル信号を前記内部制御信号として用いて前記リセ
    ット制御信号を生成する、請求項２記載の半導体記憶装
    置。
  4. 【請求項４】 前記第２の制御信号は、行系動作の活性
    化を指示するためのロウアドレスストローブ信号であ
    り、 前記制御回路は、前記ロウアドレスストローブ信号の活
    性化に応じて、所定時間経過後に、ロウアドレスデコー
    ドイネーブル信号、ワード線活性化信号およびセンスア
    ンプ活性化信号を順に活性化する第２の副制御回路をさ
    らに含み、 前記第２の副制御回路は、前記ロウアドレスストローブ
    信号の非活性化に応じて、所定時間経過後に、ワード線
    活性化信号およびセンスアンプ活性化信号を順に非活性
    化するとともに、前記センスアンプ活性化信号および前
    記ロウアドレスストローブ信号の双方の非活性化に応じ
    て、前記ロウアドレスデコードイネーブル信号を非活性
    化し、 前記第１の副制御回路は、前記ワード線活性化信号を前
    記内部制御信号として用いて前記リセット制御信号を生
    成する、請求項２記載の半導体記憶装置。
  5. 【請求項５】 前記第２の制御信号は、行系動作の活性
    化を指示するためのロウアドレスストローブ信号であ
    り、 前記制御回路は、前記ロウアドレスストローブ信号の活
    性化に応じて、所定時間経過後に、ロウアドレスデコー
    ドイネーブル信号、ワード線活性化信号およびセンスア
    ンプ活性化信号を順に活性化する第２の副制御回路をさ
    らに含み、 前記第２の副制御回路は、前記ロウアドレスストローブ
    信号の非活性化に応じて、所定時間経過後に、ワード線
    活性化信号およびセンスアンプ活性化信号を順に非活性
    化するとともに、前記センスアンプ活性化信号および前
    記ロウアドレスストローブ信号の双方の非活性化に応じ
    て、前記ロウアドレスデコードイネーブル信号を非活性
    化し、 前記第１の副制御回路は、前記センスアンプ活性化信号
    を前記内部制御信号として用いて前記リセット制御信号
    を生成する、請求項２記載の半導体記憶装置。
  6. 【請求項６】 前記第２の制御信号は、行系動作の活性
    化を指示するためのロウアドレスストローブ信号であ
    り、 前記第１の副制御回路は、前記ロウアドレスストローブ
    信号に所定の遅延時間を付与して前記内部制御信号を出
    力する遅延回路を有する、請求項２記載の半導体記憶装
    置。
JP30876799A 1999-10-29 1999-10-29 半導体記憶装置 Withdrawn JP2001126472A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP30876799A JP2001126472A (ja) 1999-10-29 1999-10-29 半導体記憶装置
US09/556,775 US6285617B1 (en) 1999-10-29 2000-04-25 Semiconductor memory device preventing malfunction during refresh operation even when noise is superimposed on control signal
KR1020000023881A KR100352967B1 (ko) 1999-10-29 2000-05-04 제어 신호에 노이즈가 중첩되어도 리프레시 동작의오동작이 생기지 않는 반도체 기억 장치
DE10042621A DE10042621A1 (de) 1999-10-29 2000-08-30 Halbleiterspeichervorrichtung zum Verhindern einer Fehlfunktion während eines Auffrischvorgangs, selbst wenn Rauschen dem Steuersignal überlagert ist

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30876799A JP2001126472A (ja) 1999-10-29 1999-10-29 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2001126472A true JP2001126472A (ja) 2001-05-11

Family

ID=17985063

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30876799A Withdrawn JP2001126472A (ja) 1999-10-29 1999-10-29 半導体記憶装置

Country Status (4)

Country Link
US (1) US6285617B1 (ja)
JP (1) JP2001126472A (ja)
KR (1) KR100352967B1 (ja)
DE (1) DE10042621A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257774A (ja) * 2006-03-24 2007-10-04 Megachips Lsi Solutions Inc メモリ制御装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712490B1 (ko) * 2001-05-31 2007-04-27 삼성전자주식회사 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를방지할 수 있는 반도체 메모리장치 및 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
JP3862333B2 (ja) * 1996-12-10 2006-12-27 株式会社ルネサステクノロジ 半導体記憶装置
JPH10228768A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体記憶装置
JPH1139862A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
JPH1166843A (ja) * 1997-08-08 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
JP4198772B2 (ja) 1997-12-25 2008-12-17 日本テキサス・インスツルメンツ株式会社 ダイナミックメモリ
KR100309464B1 (ko) * 1999-03-27 2001-09-26 김영환 리프레시 테스트 회로를 구비한 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257774A (ja) * 2006-03-24 2007-10-04 Megachips Lsi Solutions Inc メモリ制御装置

Also Published As

Publication number Publication date
US6285617B1 (en) 2001-09-04
DE10042621A1 (de) 2001-05-10
KR20010039593A (ko) 2001-05-15
KR100352967B1 (ko) 2002-09-18

Similar Documents

Publication Publication Date Title
US5471430A (en) Test circuit for refresh counter of clock synchronous type semiconductor memory device
US7209402B2 (en) Semiconductor memory
JP4843655B2 (ja) 半導体記憶装置
JP4229674B2 (ja) 半導体記憶装置及びその制御方法
KR100443909B1 (ko) 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법
JPH1166843A (ja) 半導体記憶装置
US20040196719A1 (en) Semiconductor memory device having reduced current dissipation in data holding mode
KR100412131B1 (ko) 반도체 메모리 장치의 셀 데이타 보호회로
US7130211B2 (en) Interleave control device using nonvolatile ferroelectric memory
JP4808070B2 (ja) 半導体メモリおよび半導体メモリの動作方法
JP4191018B2 (ja) 半導体記憶装置のリフレッシュ制御方式
JP4439033B2 (ja) 半導体記憶装置
US6563755B2 (en) Semiconductor memory device
JP4187084B2 (ja) 半導体メモリ
US6175535B1 (en) Cycle control circuit for extending a cycle period of a dynamic memory device subarray
KR100540488B1 (ko) 로우 경로 제어회로를 갖는 반도체 메모리 소자 및 그의구동방법
JP4402439B2 (ja) 改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ｆｃｒａｍ及びこれに対するデータマスキング方法
JP2003338180A (ja) 半導体記憶装置
US6349072B1 (en) Random access memory device
JP3255282B2 (ja) 半導体記憶装置
JP4000242B2 (ja) 半導体記憶装置
KR100953607B1 (ko) 반도체 메모리 및 메모리 시스템
JP2002032985A (ja) 半導体記憶装置
JP2001126472A (ja) 半導体記憶装置
JPH1145570A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070109