JP2002032985A - 半導体記憶装置 - Google Patents
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 同一バンク内の異なる２つのロウアドレスを
起点とする連続アクセスを交互に行なう場合でも、実効
転送レートが低下しない半導体記憶装置を提供する。 【解決手段】 各列に対応してラッチ３０，５０を設け
る。ビット線対に読出されたデータは信号ＴＧをＨレベ
ルにするとラッチ回路３０，５０にコピーすることがで
きる。ラッチからのデータの読出はロウアドレスの指定
が不要のため、他のロウアドレスの対応ワード線が活性
化されている場合においてもラッチ選択線ＬＳＬ０，Ｌ
ＳＬ１を活性化させることで特定のコラムアドレスのデ
ータを読出すことが可能となる。
起点とする連続アクセスを交互に行なう場合でも、実効
転送レートが低下しない半導体記憶装置を提供する。 【解決手段】 各列に対応してラッチ３０，５０を設け
る。ビット線対に読出されたデータは信号ＴＧをＨレベ
ルにするとラッチ回路３０，５０にコピーすることがで
きる。ラッチからのデータの読出はロウアドレスの指定
が不要のため、他のロウアドレスの対応ワード線が活性
化されている場合においてもラッチ選択線ＬＳＬ０，Ｌ
ＳＬ１を活性化させることで特定のコラムアドレスのデ
ータを読出すことが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、高速動作が可能
な半導体記憶装置に関する。
な半導体記憶装置に関する。
【０００２】
【従来の技術】近年のコンピュータは、メインメモリと
キャッシュメモリとを搭載している。メインメモリは、
一般にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）などが用いられ、大きな容量を持つが、動作は遅
い。したがって、メインメモリのデータの一部を一時的
に保存し、特定のアドレスへの頻繁なアクセスを高速に
処理するために、容量は少ないが高速動作が可能なキャ
ッシュメモリが利用される。一般に、キャッシュメモリ
は、スタティックランダムアクセスメモリ（ＳＲＡＭ）
などが用いられる。
キャッシュメモリとを搭載している。メインメモリは、
一般にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）などが用いられ、大きな容量を持つが、動作は遅
い。したがって、メインメモリのデータの一部を一時的
に保存し、特定のアドレスへの頻繁なアクセスを高速に
処理するために、容量は少ないが高速動作が可能なキャ
ッシュメモリが利用される。一般に、キャッシュメモリ
は、スタティックランダムアクセスメモリ（ＳＲＡＭ）
などが用いられる。
【０００３】このような、キャッシュメモリを搭載する
システムにおいて非常に大きな量のデータを読出し、そ
れを修正して書き戻す動作を行なう場合がある。たとえ
ば、画像データの補正処理等がこのような処理に該当す
る。
システムにおいて非常に大きな量のデータを読出し、そ
れを修正して書き戻す動作を行なう場合がある。たとえ
ば、画像データの補正処理等がこのような処理に該当す
る。
【０００４】図１６は、データを読出し、そしてそれを
修正して書き戻す操作を説明するための概念図である。
修正して書き戻す操作を説明するための概念図である。
【０００５】図１６を参照して、メインメモリには、ア
ドレスＭ０〜Ｍ１３があり、キャッシュメモリには、ア
ドレスＣ０〜Ｃ４がある。ここで、キャッシュメモリの
アドレスＣ０〜Ｃ４の１つに格納可能なデータ量は、メ
インメモリのアドレスＭ０〜Ｍ１３のうち１つに格納可
能なデータ量と等しいとする。
ドレスＭ０〜Ｍ１３があり、キャッシュメモリには、ア
ドレスＣ０〜Ｃ４がある。ここで、キャッシュメモリの
アドレスＣ０〜Ｃ４の１つに格納可能なデータ量は、メ
インメモリのアドレスＭ０〜Ｍ１３のうち１つに格納可
能なデータ量と等しいとする。
【０００６】メインメモリのアドレスＭ０〜Ｍ１３に格
納されているデータを順次読出して、ＣＰＵにおいてデ
ータの修正を行ない再びメインメモリのアドレスＭ０〜
Ｍ１３に書き戻す場合の動作を説明する。
納されているデータを順次読出して、ＣＰＵにおいてデ
ータの修正を行ない再びメインメモリのアドレスＭ０〜
Ｍ１３に書き戻す場合の動作を説明する。
【０００７】まずステップＳ１において、メインメモリ
のアドレスＭ０に格納されているデータは、キャッシュ
メモリのアドレスＣ０にコピーされ、ＣＰＵに読込まれ
る。そして、ＣＰＵは、修正したデータを出力する。通
常は、修正されたデータは、一旦キャッシュメモリに取
込まれる。そして、キャッシュメモリの空き領域がなく
なった場合に、キャッシュメモリに取込まれていたデー
タがメインメモリに転送される。したがって、現時点で
は、修正後のデータはキャッシュメモリのアドレスＣ０
に保持されており、まだメインメモリには転送されてい
ない。
のアドレスＭ０に格納されているデータは、キャッシュ
メモリのアドレスＣ０にコピーされ、ＣＰＵに読込まれ
る。そして、ＣＰＵは、修正したデータを出力する。通
常は、修正されたデータは、一旦キャッシュメモリに取
込まれる。そして、キャッシュメモリの空き領域がなく
なった場合に、キャッシュメモリに取込まれていたデー
タがメインメモリに転送される。したがって、現時点で
は、修正後のデータはキャッシュメモリのアドレスＣ０
に保持されており、まだメインメモリには転送されてい
ない。
【０００８】続いて、ステップＳ２〜Ｓ５において、メ
インメモリのアドレスＭ１〜Ｍ４のデータも同様に、キ
ャッシュメモリのアドレスＣ１〜Ｃ４にそれぞれコピー
されて、ＣＰＵによって各々キャッシュメモリに修正後
のデータが出力され、キャッシュメモリのアドレスＣ１
〜Ｃ４の保持データが書換えられる。
インメモリのアドレスＭ１〜Ｍ４のデータも同様に、キ
ャッシュメモリのアドレスＣ１〜Ｃ４にそれぞれコピー
されて、ＣＰＵによって各々キャッシュメモリに修正後
のデータが出力され、キャッシュメモリのアドレスＣ１
〜Ｃ４の保持データが書換えられる。
【０００９】この時点で、キャッシュメモリは空き領域
が存在しない状態となる。したがって、以降の処理は、
修正したデータをメインメモリに書き戻す処理が行なわ
れた後メインメモリからキャッシュメモリにデータの読
出が行なわれることになる。
が存在しない状態となる。したがって、以降の処理は、
修正したデータをメインメモリに書き戻す処理が行なわ
れた後メインメモリからキャッシュメモリにデータの読
出が行なわれることになる。
【００１０】続いて、ステップＳ６において、キャッシ
ュメモリのアドレスＣ０に格納されている修正後のデー
タをメインメモリのアドレスＭ０に書き戻しを行なって
から、ステップＳ７においてメインメモリのアドレスＭ
５に保持されているデータがキャッシュメモリのアドレ
スＣ０に読込まれる。
ュメモリのアドレスＣ０に格納されている修正後のデー
タをメインメモリのアドレスＭ０に書き戻しを行なって
から、ステップＳ７においてメインメモリのアドレスＭ
５に保持されているデータがキャッシュメモリのアドレ
スＣ０に読込まれる。
【００１１】続いて、ステップＳ８において、キャッシ
ュメモリのアドレスＣ１に格納されたデータをメインメ
モリのアドレスＭ１に書き戻してから、ステップＳ９に
おいてメインメモリのアドレスＭ６に保持されているデ
ータがキャッシュメモリのアドレスＣ１に読込まれる。
ュメモリのアドレスＣ１に格納されたデータをメインメ
モリのアドレスＭ１に書き戻してから、ステップＳ９に
おいてメインメモリのアドレスＭ６に保持されているデ
ータがキャッシュメモリのアドレスＣ１に読込まれる。
【００１２】以降、キャッシュメモリからメインメモリ
へのデータの書き戻しと、メインメモリからキャッシュ
メモリへのデータの読出とが同様に進む。このような場
合、メインメモリにおいては、一定のアドレスだけ離れ
たそれぞれ連続する読出アドレス、書込アドレスに対し
てデータ読出とデータ書込とが交互に行なわれる。
へのデータの書き戻しと、メインメモリからキャッシュ
メモリへのデータの読出とが同様に進む。このような場
合、メインメモリにおいては、一定のアドレスだけ離れ
たそれぞれ連続する読出アドレス、書込アドレスに対し
てデータ読出とデータ書込とが交互に行なわれる。
【００１３】図１７は、従来の半導体記憶装置の概略構
成を示す図である。図１７を参照して、半導体記憶装置
５１１は、コンピュータシステム等に搭載されたメモリ
制御装置５１９から制御信号ＣＳ，ＲＡＳ，ＣＡＳ，Ｗ
Ｅおよびアドレス信号ＡＤＲ，バンクアドレス信号ＢＡ
ＮＫを受けデータＤＡＴＡの授受を行なう。
成を示す図である。図１７を参照して、半導体記憶装置
５１１は、コンピュータシステム等に搭載されたメモリ
制御装置５１９から制御信号ＣＳ，ＲＡＳ，ＣＡＳ，Ｗ
Ｅおよびアドレス信号ＡＤＲ，バンクアドレス信号ＢＡ
ＮＫを受けデータＤＡＴＡの授受を行なう。
【００１４】半導体記憶装置は、制御信号ＣＳ，ＲＡ
Ｓ，ＣＡＳ，ＷＥおよびアドレス信号ＡＤＲ，バンクア
ドレス信号ＢＡＮＫを受けてロウアドレスＲＡおよびコ
ラムアドレスＣＡを出力するとともにデータＤＡＴＡに
応じてデータ入力信号ＤＩＮを出力し、または、読出さ
れたデータ出力信号ＤＯＵＴに応じてメモリ制御装置５
１９にデータＤＡＴＡを出力する制御回路５１２と、ロ
ウデコーダ５１３と、コラムデコーダ５１４と増幅回路
帯５１６とメモリセルアレイ５１７とを備える。
Ｓ，ＣＡＳ，ＷＥおよびアドレス信号ＡＤＲ，バンクア
ドレス信号ＢＡＮＫを受けてロウアドレスＲＡおよびコ
ラムアドレスＣＡを出力するとともにデータＤＡＴＡに
応じてデータ入力信号ＤＩＮを出力し、または、読出さ
れたデータ出力信号ＤＯＵＴに応じてメモリ制御装置５
１９にデータＤＡＴＡを出力する制御回路５１２と、ロ
ウデコーダ５１３と、コラムデコーダ５１４と増幅回路
帯５１６とメモリセルアレイ５１７とを備える。
【００１５】ロウデコーダ５１３は、複数あるワード線
ＷＬのうち１本を外部から指定されたロウアドレスＲＡ
に応じて活性化状態にする。また、コラムデコーダ５１
４は、複数あるコラム選択線ＣＳＬのうち１本を外部か
ら指定されたコラムアドレスＣＡに従って活性化状態に
する。そして、活性化状態にされたワード線ＷＬおよび
コラム選択線ＣＳＬの交点に位置するメモリセルが、メ
モリセルアレイの中から選択される。
ＷＬのうち１本を外部から指定されたロウアドレスＲＡ
に応じて活性化状態にする。また、コラムデコーダ５１
４は、複数あるコラム選択線ＣＳＬのうち１本を外部か
ら指定されたコラムアドレスＣＡに従って活性化状態に
する。そして、活性化状態にされたワード線ＷＬおよび
コラム選択線ＣＳＬの交点に位置するメモリセルが、メ
モリセルアレイの中から選択される。
【００１６】アクティブコマンドＡＣＴとともにワード
線の指定をするアドレス信号ＡＤＲが与えられ、このア
ドレス信号ＡＤＲは、ロウアドレスＲＡとして認識され
る。リードコマンドＲＤあるいはライトコマンドＷＲＴ
とともにコラム選択線を指定するアドレス信号ＡＤＲが
与えられ、このアドレス信号ＡＤＲはコラムアドレスＣ
Ａとして認識される。リードコマンドＲＤおよびライト
コマンドＷＲＴは、それぞれ指定されたアドレスのメモ
リセルに対して読出、書込の動作を指示する。
線の指定をするアドレス信号ＡＤＲが与えられ、このア
ドレス信号ＡＤＲは、ロウアドレスＲＡとして認識され
る。リードコマンドＲＤあるいはライトコマンドＷＲＴ
とともにコラム選択線を指定するアドレス信号ＡＤＲが
与えられ、このアドレス信号ＡＤＲはコラムアドレスＣ
Ａとして認識される。リードコマンドＲＤおよびライト
コマンドＷＲＴは、それぞれ指定されたアドレスのメモ
リセルに対して読出、書込の動作を指示する。
【００１７】図１８は、図１７における従来のメモリセ
ルアレイ５１７の構成を示した回路図である。
ルアレイ５１７の構成を示した回路図である。
【００１８】図１８を参照して、メモリセルＣｅｌｌ０
０〜Ｃｅｌｌ２１の各々は、一定電位のセルプレート電
位Ｖｃｐに一端が結合されるキャパシタと、キャパシタ
の他端に接続されるトランジスタから構成される。トラ
ンジスタはワード線ＷＬによって制御されてその他方端
はビット線ＢＬまたはビット線／ＢＬに接続される。ビ
ット線ＢＬ，／ＢＬからなるビット線対に対応してセン
スアンプ２４，４４が設けられ、また、ビット線対に対
応して信号ＢＬＥＱに応じてビット線ＢＬとビット線／
ＢＬとを等しい電位にイコライズするトランジスタ２
２，４２が設けられている。また、ビット線ＢＬ，／Ｂ
Ｌは、コラム選択線ＣＳＬ０，ＣＳＬ１に応じてそれぞ
れ制御される選択ゲート２６，５６を介してそれぞれロ
ーカルＩＯ線ＬＩＯ，／ＬＩＯに接続されている。
０〜Ｃｅｌｌ２１の各々は、一定電位のセルプレート電
位Ｖｃｐに一端が結合されるキャパシタと、キャパシタ
の他端に接続されるトランジスタから構成される。トラ
ンジスタはワード線ＷＬによって制御されてその他方端
はビット線ＢＬまたはビット線／ＢＬに接続される。ビ
ット線ＢＬ，／ＢＬからなるビット線対に対応してセン
スアンプ２４，４４が設けられ、また、ビット線対に対
応して信号ＢＬＥＱに応じてビット線ＢＬとビット線／
ＢＬとを等しい電位にイコライズするトランジスタ２
２，４２が設けられている。また、ビット線ＢＬ，／Ｂ
Ｌは、コラム選択線ＣＳＬ０，ＣＳＬ１に応じてそれぞ
れ制御される選択ゲート２６，５６を介してそれぞれロ
ーカルＩＯ線ＬＩＯ，／ＬＩＯに接続されている。
【００１９】ローカルＩＯ線ＬＩＯ，／ＬＩＯは、信号
ＩＯＳＷ０によって導通状態にされるゲート回路６０に
よってグローバルＩＯ線ＧＩＯ，／ＧＩＯにそれぞれ接
続される。
ＩＯＳＷ０によって導通状態にされるゲート回路６０に
よってグローバルＩＯ線ＧＩＯ，／ＧＩＯにそれぞれ接
続される。
【００２０】グローバルＩＯ線ＧＩＯ，／ＧＩＯには、
リードアンプ６４および書込データドライブ回路６２が
接続されている。リードアンプ６４は、グローバルＩＯ
線ＧＩＯ，／ＧＩＯの電位を増幅して信号ＤＯＵＴを出
力する。また、書込データドライブ回路６２は、データ
入力信号ＤＩＮに従ってグローバルＩＯ線ＧＩＯ，／Ｇ
ＩＯを相補的に駆動する機能を持つ。
リードアンプ６４および書込データドライブ回路６２が
接続されている。リードアンプ６４は、グローバルＩＯ
線ＧＩＯ，／ＧＩＯの電位を増幅して信号ＤＯＵＴを出
力する。また、書込データドライブ回路６２は、データ
入力信号ＤＩＮに従ってグローバルＩＯ線ＧＩＯ，／Ｇ
ＩＯを相補的に駆動する機能を持つ。
【００２１】再び図１６を参照して、今、キャッシュメ
モリを持つコンピュータ上で、メインメモリのアドレス
Ｍ４からキャッシュメモリのアドレスＣ４へデータの読
出が行なわれ（Ｓ５）、読出したデータの修正をＣＰＵ
が行い、修正後のデータをキャッシュメモリが一旦保持
する。その後、キャッシュメモリのアドレスＣ０からメ
インメモリのアドレスＭ０へデータを書き戻しが行なわ
れた後に（Ｓ６）、メインメモリのアドレスＭ５からキ
ャッシュメモリのアドレスＣ０にデータ読出が行なわれ
る場合（Ｓ７）を考える。
モリを持つコンピュータ上で、メインメモリのアドレス
Ｍ４からキャッシュメモリのアドレスＣ４へデータの読
出が行なわれ（Ｓ５）、読出したデータの修正をＣＰＵ
が行い、修正後のデータをキャッシュメモリが一旦保持
する。その後、キャッシュメモリのアドレスＣ０からメ
インメモリのアドレスＭ０へデータを書き戻しが行なわ
れた後に（Ｓ６）、メインメモリのアドレスＭ５からキ
ャッシュメモリのアドレスＣ０にデータ読出が行なわれ
る場合（Ｓ７）を考える。
【００２２】図１９は、同期型半導体記憶装置（ＳＤＲ
ＡＭ）を使用したメインメモリに対してアクセスを行な
う場合を説明するための動作波形図である。
ＡＭ）を使用したメインメモリに対してアクセスを行な
う場合を説明するための動作波形図である。
【００２３】図１６の、メインメモリのアドレスＭ０，
Ｍ４，Ｍ５は、図１９においては、それぞれ（ロウアド
レスＲＡ，コラムアドレスＣＡ）＝（０００，００
０），（００１，０００），（００１，００１）に相当
するものとする。そして、バンクアドレスＢＡＮＫはす
べて０であったと仮定する。また、アドレスＭ０，Ｍ
４，Ｍ５は、図１８においてはそれぞれメモリセルＣｅ
ｌｌ００，Ｃｅｌｌ１０，Ｃｅｌｌ１１に対応する。
Ｍ４，Ｍ５は、図１９においては、それぞれ（ロウアド
レスＲＡ，コラムアドレスＣＡ）＝（０００，００
０），（００１，０００），（００１，００１）に相当
するものとする。そして、バンクアドレスＢＡＮＫはす
べて０であったと仮定する。また、アドレスＭ０，Ｍ
４，Ｍ５は、図１８においてはそれぞれメモリセルＣｅ
ｌｌ００，Ｃｅｌｌ１０，Ｃｅｌｌ１１に対応する。
【００２４】図１９を参照して、時刻Ｔ１には、コマン
ドＡＣＴおよびアドレス００１が入力され、信号ＢＬＥ
ＱはＬレベルに立下がり、ビット線対のイコライズが解
除される。そして、ワード線ＷＬ１はＨレベルになる。
ドＡＣＴおよびアドレス００１が入力され、信号ＢＬＥ
ＱはＬレベルに立下がり、ビット線対のイコライズが解
除される。そして、ワード線ＷＬ１はＨレベルになる。
【００２５】すると、図１８のメモリセルＣｅｌｌ１
０，Ｃｅｌｌ１１が選択され、これらのメモリセルの保
持していたデータがビット線ＢＬに伝達される。そし
て、センスアンプ活性化信号Ｓ０がＨレベルに立上が
り、ビット線対の電位差を増幅する。メモリセルＣｅｌ
ｌ１０，Ｃｅｌｌ１１の保持データがそれぞれ“Ｈ”，
“Ｌ”であった場合には、ビット線ＢＬ０はＨレベルに
なり、ビット線ＢＬ１はＬレベルとなる。波形図には表
記してはいないが、ビット線／ＢＬはビット線ＢＬと相
補の値をとる。
０，Ｃｅｌｌ１１が選択され、これらのメモリセルの保
持していたデータがビット線ＢＬに伝達される。そし
て、センスアンプ活性化信号Ｓ０がＨレベルに立上が
り、ビット線対の電位差を増幅する。メモリセルＣｅｌ
ｌ１０，Ｃｅｌｌ１１の保持データがそれぞれ“Ｈ”，
“Ｌ”であった場合には、ビット線ＢＬ０はＨレベルに
なり、ビット線ＢＬ１はＬレベルとなる。波形図には表
記してはいないが、ビット線／ＢＬはビット線ＢＬと相
補の値をとる。
【００２６】時刻Ｔ２において、リードコマンドＲＤお
よびアドレス“０００”が入力される。すると、コラム
選択線ＣＳＬ０が選択される。ゲート回路２６のトラン
ジスタが導通状態となり、このトランジスタを介してビ
ット線ＢＬ０の電位が伝達されローカルＩＯ線ＬＩＯは
Ｈレベルになる。続いて、信号ＩＯＳＷ０がＨレベルと
なり、ゲート回路６０のトランジスタが導通状態とな
り、この導通状態のトランジスタを介してグローバルＩ
Ｏ線ＧＩＯがＨレベルになる。続いてリードアンプ６４
がこれを増幅してデータ出力信号ＤＯＵＴがＨレベルと
なる。
よびアドレス“０００”が入力される。すると、コラム
選択線ＣＳＬ０が選択される。ゲート回路２６のトラン
ジスタが導通状態となり、このトランジスタを介してビ
ット線ＢＬ０の電位が伝達されローカルＩＯ線ＬＩＯは
Ｈレベルになる。続いて、信号ＩＯＳＷ０がＨレベルと
なり、ゲート回路６０のトランジスタが導通状態とな
り、この導通状態のトランジスタを介してグローバルＩ
Ｏ線ＧＩＯがＨレベルになる。続いてリードアンプ６４
がこれを増幅してデータ出力信号ＤＯＵＴがＨレベルと
なる。
【００２７】この後、キャッシュメモリのデータは書換
えられるが、書換えられたデータはまだメインメモリに
は転送されない。
えられるが、書換えられたデータはまだメインメモリに
は転送されない。
【００２８】時刻Ｔ３において、プリチャージコマンド
ＰＲＥが入力される。すると、ワード線ＷＬ１の電位は
Ｌレベルとなり、メモリセルはビット線から分離され
る。その後、信号ＢＬＥＱがＨレベルになり、センスア
ンプ活性化信号Ｓ０がＬレベルとなり、センスアンプが
非活性化されビット線対はイコライズされる。
ＰＲＥが入力される。すると、ワード線ＷＬ１の電位は
Ｌレベルとなり、メモリセルはビット線から分離され
る。その後、信号ＢＬＥＱがＨレベルになり、センスア
ンプ活性化信号Ｓ０がＬレベルとなり、センスアンプが
非活性化されビット線対はイコライズされる。
【００２９】続いて時刻Ｔ４において、アクティブコマ
ンドＡＣＴおよびアドレス“０００”が入力される。す
ると、信号ＢＬＥＱがＬレベルになり、ビット線対のイ
コライズが解除される。そしてワード線ＷＬ０が活性化
される。すると、メモリセルＣｅｌｌ００，Ｃｅｌｌ０
１が選択される。それらのメモリセルが保持しているデ
ータが対応するビット線対にそれぞれ伝えられた後、セ
ンスアンプが動作する。そして、メモリセルの保持デー
タに対応してビット線ＢＬ０，ＢＬ１はそれぞれＬレベ
ル，Ｈレベルになる。
ンドＡＣＴおよびアドレス“０００”が入力される。す
ると、信号ＢＬＥＱがＬレベルになり、ビット線対のイ
コライズが解除される。そしてワード線ＷＬ０が活性化
される。すると、メモリセルＣｅｌｌ００，Ｃｅｌｌ０
１が選択される。それらのメモリセルが保持しているデ
ータが対応するビット線対にそれぞれ伝えられた後、セ
ンスアンプが動作する。そして、メモリセルの保持デー
タに対応してビット線ＢＬ０，ＢＬ１はそれぞれＬレベ
ル，Ｈレベルになる。
【００３０】時刻Ｔ５においては、キャッシュメモリの
アドレスＣ０のデータをメモリセルＣｅｌｌ００に書き
戻すために、ライトコマンドＷＲＴおよびアドレス“０
００”およびデータＤＡＴＡとしてＨレベルの信号が入
力される。
アドレスＣ０のデータをメモリセルＣｅｌｌ００に書き
戻すために、ライトコマンドＷＲＴおよびアドレス“０
００”およびデータＤＡＴＡとしてＨレベルの信号が入
力される。
【００３１】すると、データ入力信号ＤＩＮがＨレベル
になり、応じてグローバルＩＯ線ＧＩＯはＨレベルとな
る。続いて信号ＩＯＳＷ０がＨレベルとなり、応じてロ
ーカルＩＯ線ＬＩＯがＨレベルとなる。また、コラム選
択線ＣＳＬ０がＨレベルとなっているため、データビッ
ト線ＢＬ０に伝達されてメモリセルＣｅｌｌ００の保持
データは“Ｈ”に書換えられる。
になり、応じてグローバルＩＯ線ＧＩＯはＨレベルとな
る。続いて信号ＩＯＳＷ０がＨレベルとなり、応じてロ
ーカルＩＯ線ＬＩＯがＨレベルとなる。また、コラム選
択線ＣＳＬ０がＨレベルとなっているため、データビッ
ト線ＢＬ０に伝達されてメモリセルＣｅｌｌ００の保持
データは“Ｈ”に書換えられる。
【００３２】時刻Ｔ６においては、プリチャージコマン
ドＰＲＥが入力され、ワード線ＷＬ０が非活性化され
る。その後、信号ＢＬＥＱがＨレベル，センスアンプ活
性化信号Ｓ０がＬレベルとなり、センスアンプが非活性
化されビット線対はイコライズされる。
ドＰＲＥが入力され、ワード線ＷＬ０が非活性化され
る。その後、信号ＢＬＥＱがＨレベル，センスアンプ活
性化信号Ｓ０がＬレベルとなり、センスアンプが非活性
化されビット線対はイコライズされる。
【００３３】時刻Ｔ７には、アクティブコマンドＡＣＴ
およびアドレス“００１”が入力され、信号ＢＬＥＱが
Ｌレベルとなり、ビット線対のイコライズが解除されワ
ード線ＷＬ１が活性化される。
およびアドレス“００１”が入力され、信号ＢＬＥＱが
Ｌレベルとなり、ビット線対のイコライズが解除されワ
ード線ＷＬ１が活性化される。
【００３４】時刻Ｔ８において、リードコマンドＲＤお
よびアドレス“００１”が入力されて、コラム選択線Ｃ
ＳＬ１が活性化される。すると、ゲート回路５６中のト
ランジスタが導通状態となり、トランジスタを介してビ
ット線ＢＬ１の電位がローカルＩＯ線ＬＩＯに伝達され
ローカルＩＯ線ＬＩＯの電位はＬレベルとなる。続いて
信号ＩＯＳＷ０がＨレベルになり、ゲート回路６０中の
トランジスタを介してグローバルＩＯ線ＧＩＯがＬレベ
ルとなる。リードアンプ６４がこれを増幅してデータ出
力信号ＤＯＵＴとしてＬレベルが出力される。
よびアドレス“００１”が入力されて、コラム選択線Ｃ
ＳＬ１が活性化される。すると、ゲート回路５６中のト
ランジスタが導通状態となり、トランジスタを介してビ
ット線ＢＬ１の電位がローカルＩＯ線ＬＩＯに伝達され
ローカルＩＯ線ＬＩＯの電位はＬレベルとなる。続いて
信号ＩＯＳＷ０がＨレベルになり、ゲート回路６０中の
トランジスタを介してグローバルＩＯ線ＧＩＯがＬレベ
ルとなる。リードアンプ６４がこれを増幅してデータ出
力信号ＤＯＵＴとしてＬレベルが出力される。
【００３５】
【発明が解決しようとする課題】以上示したように、同
一バンクの、異なるワード線に接続されるメモリセルに
対して読出や書込を行なう場合には、読出、書込の各サ
イクルに対して命令が３つずつ必要となる。すなわち、
読出サイクルに対しては、コマンドＡＣＴ，ＲＤ，ＰＲ
Ｅが必要となり、書込サイクルに対してはコマンドＡＣ
Ｔ，ＷＲＴ，ＰＲＥが必要となる。この動作は、連続す
るアドレスから読出を繰返す場合たとえばバーストリー
ドの場合の３倍の時間を要し、データの実効転送レート
は大きく低下してしまう。
一バンクの、異なるワード線に接続されるメモリセルに
対して読出や書込を行なう場合には、読出、書込の各サ
イクルに対して命令が３つずつ必要となる。すなわち、
読出サイクルに対しては、コマンドＡＣＴ，ＲＤ，ＰＲ
Ｅが必要となり、書込サイクルに対してはコマンドＡＣ
Ｔ，ＷＲＴ，ＰＲＥが必要となる。この動作は、連続す
るアドレスから読出を繰返す場合たとえばバーストリー
ドの場合の３倍の時間を要し、データの実効転送レート
は大きく低下してしまう。
【００３６】このように、従来の構成のＳＤＲＡＭ等の
メインメモリを搭載したコンピュータにおいては、キャ
ッシュメモリの容量を超える非常に大きなデータを読出
して、それを修正して書き戻す操作を行なう場合には、
メインメモリに対しての実効転送レートが非常に低くな
ってしまうという問題点があった。
メインメモリを搭載したコンピュータにおいては、キャ
ッシュメモリの容量を超える非常に大きなデータを読出
して、それを修正して書き戻す操作を行なう場合には、
メインメモリに対しての実効転送レートが非常に低くな
ってしまうという問題点があった。
【００３７】本発明は、上記の問題を解決するためにな
されたものであり、キャッシュメモリの容量を超える非
常に大きなデータを読出し、それを修正して書き戻す操
作を行なう場合でも、メインメモリに対して実効転送レ
ートが低下しない半導体記憶装置を提供することを目的
とする。
されたものであり、キャッシュメモリの容量を超える非
常に大きなデータを読出し、それを修正して書き戻す操
作を行なう場合でも、メインメモリに対して実効転送レ
ートが低下しない半導体記憶装置を提供することを目的
とする。
【００３８】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、行列状に配置される複数のメモリセルと、
複数のメモリセルの行にそれぞれ対応して設けられる複
数のワード線と、複数のメモリセルの列にそれぞれ対応
して設けられる複数のビット線対と、複数のビット線対
に対応してそれぞれ設けられる複数のセンスアンプと、
複数のビット線対に共通に設けられ外部と記憶データの
授受を行なうためのデータ線対と、与えられた列アドレ
スに応じて複数のビット線対をそれぞれ選択的にデータ
線対に接続する複数の第１の接続回路と、複数のビット
線対にそれぞれ対応して設けられる複数のデータ保持回
路と、複数のデータ保持回路をそれぞれ複数のビット線
対に接続する複数の第２の接続回路とを備える。
記憶装置は、行列状に配置される複数のメモリセルと、
複数のメモリセルの行にそれぞれ対応して設けられる複
数のワード線と、複数のメモリセルの列にそれぞれ対応
して設けられる複数のビット線対と、複数のビット線対
に対応してそれぞれ設けられる複数のセンスアンプと、
複数のビット線対に共通に設けられ外部と記憶データの
授受を行なうためのデータ線対と、与えられた列アドレ
スに応じて複数のビット線対をそれぞれ選択的にデータ
線対に接続する複数の第１の接続回路と、複数のビット
線対にそれぞれ対応して設けられる複数のデータ保持回
路と、複数のデータ保持回路をそれぞれ複数のビット線
対に接続する複数の第２の接続回路とを備える。
【００３９】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、行選択動
作に応じて複数のワード線のいずれかが活性化され、複
数のセンスアンプの活性化が行なわれてからビット線対
のデータ初期化が行なわれるまでに複数の第２の接続回
路を活性化し複数のビット線対から複数のデータ保持回
路にデータ転送を行なう制御回路をさらに備える。
項１に記載の半導体記憶装置の構成に加えて、行選択動
作に応じて複数のワード線のいずれかが活性化され、複
数のセンスアンプの活性化が行なわれてからビット線対
のデータ初期化が行なわれるまでに複数の第２の接続回
路を活性化し複数のビット線対から複数のデータ保持回
路にデータ転送を行なう制御回路をさらに備える。
【００４０】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、半導体記
憶装置は、同期型半導体記憶装置であり、制御回路は、
複数のビット線対の電位をプリチャージすることにより
ビット線対の初期化を行なうプリチャージコマンドの入
力を検出するコマンド検出部と、コマンド検出部の出力
に応じて所定時間複数の第２の接続回路を活性化するパ
ルス信号を出力するパルス発生部とを含む。
項２に記載の半導体記憶装置の構成に加えて、半導体記
憶装置は、同期型半導体記憶装置であり、制御回路は、
複数のビット線対の電位をプリチャージすることにより
ビット線対の初期化を行なうプリチャージコマンドの入
力を検出するコマンド検出部と、コマンド検出部の出力
に応じて所定時間複数の第２の接続回路を活性化するパ
ルス信号を出力するパルス発生部とを含む。
【００４１】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成において、パルス発
生部は、外部からの制御信号に応じて選択的に活性化さ
れ、パルス信号を出力する。
項３に記載の半導体記憶装置の構成において、パルス発
生部は、外部からの制御信号に応じて選択的に活性化さ
れ、パルス信号を出力する。
【００４２】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、与えられ
た列アドレスに応じて複数のデータ保持回路をそれぞれ
選択的にデータ線対に接続する複数の第３の接続回路を
さらに備える。
項２に記載の半導体記憶装置の構成に加えて、与えられ
た列アドレスに応じて複数のデータ保持回路をそれぞれ
選択的にデータ線対に接続する複数の第３の接続回路を
さらに備える。
【００４３】請求項６に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成に加えて、列アドレ
スに応じて複数の第１の接続回路のいずれか１つを選択
する第１のアドレスデコード回路と、列アドレスに応じ
て複数の第３の接続回路のいずれか１つを選択する第２
のアドレスデコード回路とをさらに備える。
項５に記載の半導体記憶装置の構成に加えて、列アドレ
スに応じて複数の第１の接続回路のいずれか１つを選択
する第１のアドレスデコード回路と、列アドレスに応じ
て複数の第３の接続回路のいずれか１つを選択する第２
のアドレスデコード回路とをさらに備える。
【００４４】請求項７に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成に加えて、列アドレ
スに応じてメモリセルの列のいずれか１つを選択するア
ドレスデコード回路と、制御信号に応じて、アドレスデ
コード回路によって選択された列に対応する第１、第３
の接続回路のうちいずれかを選択して活性化するゲート
回路とをさらに含む。
項５に記載の半導体記憶装置の構成に加えて、列アドレ
スに応じてメモリセルの列のいずれか１つを選択するア
ドレスデコード回路と、制御信号に応じて、アドレスデ
コード回路によって選択された列に対応する第１、第３
の接続回路のうちいずれかを選択して活性化するゲート
回路とをさらに含む。
【００４５】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、行選択動
作に応じて複数のワード線のいずれかが活性化され、か
つ、センスアンプが非活性化状態であるときに複数の第
２の接続回路を活性化し複数のデータ保持回路から複数
のビット線対にデータ転送を行なう制御回路をさらに備
える。
項１に記載の半導体記憶装置の構成に加えて、行選択動
作に応じて複数のワード線のいずれかが活性化され、か
つ、センスアンプが非活性化状態であるときに複数の第
２の接続回路を活性化し複数のデータ保持回路から複数
のビット線対にデータ転送を行なう制御回路をさらに備
える。
【００４６】請求項９に記載の半導体記憶装置は、請求
項８に記載の半導体記憶装置の構成に加えて、半導体記
憶装置は、同期型半導体記憶装置であり、制御回路は、
メモリセルの行の活性化を行なうアクティブコマンドの
入力を検出するコマンド検出部と、コマンド検出部の出
力に応じて所定時間複数の第２の接続回路を活性化する
パルス信号を出力するパルス発生部とを含む。
項８に記載の半導体記憶装置の構成に加えて、半導体記
憶装置は、同期型半導体記憶装置であり、制御回路は、
メモリセルの行の活性化を行なうアクティブコマンドの
入力を検出するコマンド検出部と、コマンド検出部の出
力に応じて所定時間複数の第２の接続回路を活性化する
パルス信号を出力するパルス発生部とを含む。
【００４７】請求項１０に記載の半導体記憶装置は、複
数のメモリセルアレイブロックを備え、各メモリセルア
レイブロックは、行列状に配置される複数のメモリセル
と、複数のメモリセルの行にそれぞれ対応して設けられ
る複数のワード線と、複数のメモリセルの列にそれぞれ
対応して設けられる複数のビット線対と、複数のビット
線対に対応してそれぞれ設けられる複数のセンスアンプ
と、複数のビット線対に共通に設けられ外部と記憶デー
タの授受を行なうためのローカルデータ線対と、列アド
レスに応じて複数のビット線対をそれぞれ選択的にロー
カルデータ線対に接続する複数の第１の接続回路と、複
数のビット線対にそれぞれ対応して設けられる複数のデ
ータ保持回路と、複数のデータ保持回路をそれぞれ複数
のビット線対に接続する複数の第２の接続回路とを含
み、与えられた行アドレスに応じて複数のメモリセルア
レイブロックのいずれかを選択するブロックデコード回
路と、ブロックデコード回路の出力に応じて複数のメモ
リセルアレイブロックのうちのいずれかとデータの授受
を行なう選択回路とをさらに備え、選択回路は、複数の
メモリセルアレイブロックに共通して設けられるグロー
バルデータ線対と、複数のメモリセルアレイブロックに
それぞれ対応して設けられ、複数のメモリセルアレイブ
ロックのローカルデータ線対を選択的にグローバルデー
タ線対と接続する複数のスイッチ回路と、ブロックデコ
ード回路の出力に応じて複数のスイッチ回路のいずれか
１つを活性化するスイッチ駆動回路を含み、スイッチ駆
動回路は、ブロックデコード回路の出力を保持する保持
部を有する。
数のメモリセルアレイブロックを備え、各メモリセルア
レイブロックは、行列状に配置される複数のメモリセル
と、複数のメモリセルの行にそれぞれ対応して設けられ
る複数のワード線と、複数のメモリセルの列にそれぞれ
対応して設けられる複数のビット線対と、複数のビット
線対に対応してそれぞれ設けられる複数のセンスアンプ
と、複数のビット線対に共通に設けられ外部と記憶デー
タの授受を行なうためのローカルデータ線対と、列アド
レスに応じて複数のビット線対をそれぞれ選択的にロー
カルデータ線対に接続する複数の第１の接続回路と、複
数のビット線対にそれぞれ対応して設けられる複数のデ
ータ保持回路と、複数のデータ保持回路をそれぞれ複数
のビット線対に接続する複数の第２の接続回路とを含
み、与えられた行アドレスに応じて複数のメモリセルア
レイブロックのいずれかを選択するブロックデコード回
路と、ブロックデコード回路の出力に応じて複数のメモ
リセルアレイブロックのうちのいずれかとデータの授受
を行なう選択回路とをさらに備え、選択回路は、複数の
メモリセルアレイブロックに共通して設けられるグロー
バルデータ線対と、複数のメモリセルアレイブロックに
それぞれ対応して設けられ、複数のメモリセルアレイブ
ロックのローカルデータ線対を選択的にグローバルデー
タ線対と接続する複数のスイッチ回路と、ブロックデコ
ード回路の出力に応じて複数のスイッチ回路のいずれか
１つを活性化するスイッチ駆動回路を含み、スイッチ駆
動回路は、ブロックデコード回路の出力を保持する保持
部を有する。
【００４８】請求項１１に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成に加えて、スイ
ッチ駆動回路は、ブロックデコード回路の出力と保持部
の出力とを受けていずれか一方に応じスイッチ回路を活
性化する駆動信号発生部とさらに有する。
求項１０に記載の半導体記憶装置の構成に加えて、スイ
ッチ駆動回路は、ブロックデコード回路の出力と保持部
の出力とを受けていずれか一方に応じスイッチ回路を活
性化する駆動信号発生部とさらに有する。
【００４９】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００５０】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置の構成を説明するための概略ブ
ロック図である。
形態１の半導体記憶装置の構成を説明するための概略ブ
ロック図である。
【００５１】図１を参照して、半導体記憶装置１は、コ
ンピュータ等に搭載されるメモリ制御装置９から制御信
号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥおよびＡｘと、アドレス
信号ＡＤＲ，バンクアドレス信号ＢＡＮＫを受ける。そ
して、半導体記憶装置は、応じてデータＤＡＴＡをメモ
リ制御装置９との間でやり取りする。
ンピュータ等に搭載されるメモリ制御装置９から制御信
号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥおよびＡｘと、アドレス
信号ＡＤＲ，バンクアドレス信号ＢＡＮＫを受ける。そ
して、半導体記憶装置は、応じてデータＤＡＴＡをメモ
リ制御装置９との間でやり取りする。
【００５２】半導体記憶装置１は、制御信号ＣＳ，ＲＡ
Ｓ，ＣＡＳ，ＷＥおよびＡｘとアドレス信号ＡＤＲ，Ｂ
ＡＮＫに応じてロウアドレスＲＡおよびコラムアドレス
ＣＡを出力し、メモリセルアレイに対してデータ入力信
号ＤＩＮを出力しまたはメモリセルアレイからデータ出
力信号ＤＯＵＴを受ける制御回路２と、複数あるワード
線ＷＬのうちからロウアドレスＲＡに応じて１本を活性
化状態にするロウデコーダ３と、コラムアドレスＣＡに
応じて複数あるコラム選択線ＣＳＬのうちの１本を活性
化するコラムデコーダ４と、コラムアドレスＣＡに応じ
て複数あるラッチ選択線ＬＳＬのうちの１本を活性化す
るラッチデコーダ５と、メモリセルアレイ７と、メモリ
セルアレイ７と制御回路２との間でデータ授受の仲介を
する増幅回路帯６とを含む。
Ｓ，ＣＡＳ，ＷＥおよびＡｘとアドレス信号ＡＤＲ，Ｂ
ＡＮＫに応じてロウアドレスＲＡおよびコラムアドレス
ＣＡを出力し、メモリセルアレイに対してデータ入力信
号ＤＩＮを出力しまたはメモリセルアレイからデータ出
力信号ＤＯＵＴを受ける制御回路２と、複数あるワード
線ＷＬのうちからロウアドレスＲＡに応じて１本を活性
化状態にするロウデコーダ３と、コラムアドレスＣＡに
応じて複数あるコラム選択線ＣＳＬのうちの１本を活性
化するコラムデコーダ４と、コラムアドレスＣＡに応じ
て複数あるラッチ選択線ＬＳＬのうちの１本を活性化す
るラッチデコーダ５と、メモリセルアレイ７と、メモリ
セルアレイ７と制御回路２との間でデータ授受の仲介を
する増幅回路帯６とを含む。
【００５３】本発明の特徴であるラッチ選択線ＬＳＬの
指定は、コマンドＬＲＤによって行なわれる。このコマ
ンドＬＲＤは、コラムアドレスＣＡと１対１で対応する
ラッチ選択線を活性化する。ラッチ選択線ＬＳＬは、ワ
ード線ＷＬを指定することなく選択することができる構
成となっている。
指定は、コマンドＬＲＤによって行なわれる。このコマ
ンドＬＲＤは、コラムアドレスＣＡと１対１で対応する
ラッチ選択線を活性化する。ラッチ選択線ＬＳＬは、ワ
ード線ＷＬを指定することなく選択することができる構
成となっている。
【００５４】図２は、本発明の半導体記憶装置をメイン
メモリとして使用した場合の概略動作を説明するための
動作波形図である。
メモリとして使用した場合の概略動作を説明するための
動作波形図である。
【００５５】図２を参照して、バンク“０”のロウアド
レス“００１”で指定される領域から読出が行なわれ、
続いてバンク“０”のロウアドレス“０００”で指定さ
れる領域に対して書込が行なわれる場合を説明する。こ
の場合、ロウアドレスとして“００１”を入力するアク
ティブコマンドＡＣＴは、時刻Ｔ１において入力される
が、この入力は初回のみ必要である。
レス“００１”で指定される領域から読出が行なわれ、
続いてバンク“０”のロウアドレス“０００”で指定さ
れる領域に対して書込が行なわれる場合を説明する。こ
の場合、ロウアドレスとして“００１”を入力するアク
ティブコマンドＡＣＴは、時刻Ｔ１において入力される
が、この入力は初回のみ必要である。
【００５６】２回目以降の読出および書込は、時刻Ｔ５
〜Ｔ７に示すように、ロウアドレスの指定が不要なラッ
チリードコマンドＬＲＤによって読出が行なわれる。ま
た、ライトコマンドＷＲＴに対しても時刻Ｔ４で指定し
たロウアドレスが引き続き使用される。したがって、時
刻Ｔ５以降はいちいちロウアドレス指定を行なう必要が
なく、ライトコマンドＷＲＴとラッチリードコマンドＬ
ＲＤは、連続して交互に入力することが可能である。
〜Ｔ７に示すように、ロウアドレスの指定が不要なラッ
チリードコマンドＬＲＤによって読出が行なわれる。ま
た、ライトコマンドＷＲＴに対しても時刻Ｔ４で指定し
たロウアドレスが引き続き使用される。したがって、時
刻Ｔ５以降はいちいちロウアドレス指定を行なう必要が
なく、ライトコマンドＷＲＴとラッチリードコマンドＬ
ＲＤは、連続して交互に入力することが可能である。
【００５７】このように、本発明に従って構成されたＳ
ＤＲＡＭでは、同一バンクの離れたアドレスに対するア
クセスを連続して行なっても、実効転送レートが低下す
ることはない。
ＤＲＡＭでは、同一バンクの離れたアドレスに対するア
クセスを連続して行なっても、実効転送レートが低下す
ることはない。
【００５８】図３は、図１におけるメモリセルアレイ７
の構成を説明するための回路図である。
の構成を説明するための回路図である。
【００５９】図３を参照して、メモリセルアレイ７は、
行列状に配列されるメモリセルＣｅｌｌ００〜Ｃｅｌｌ
２１と、メモリセルＣｅｌｌ００，Ｃｅｌｌ１０が接続
されるビット線ＢＬ０と、メモリセルＣｅｌｌ２０が接
続されるビット線／ＢＬ０と、メモリセルＣｅｌｌ０
１，Ｃｅｌｌ１１が接続されるビット線ＢＬ１と、メモ
リセルＣｅｌｌ２１が接続されるビット線／ＢＬ１とを
含む。
行列状に配列されるメモリセルＣｅｌｌ００〜Ｃｅｌｌ
２１と、メモリセルＣｅｌｌ００，Ｃｅｌｌ１０が接続
されるビット線ＢＬ０と、メモリセルＣｅｌｌ２０が接
続されるビット線／ＢＬ０と、メモリセルＣｅｌｌ０
１，Ｃｅｌｌ１１が接続されるビット線ＢＬ１と、メモ
リセルＣｅｌｌ２１が接続されるビット線／ＢＬ１とを
含む。
【００６０】図３では、多数のメモリセルのうち代表的
に６個のメモリセルが示される。メモリセルアレイ７
は、さらに、メモリセルＣｅｌｌ００，Ｃｅｌｌ０１を
選択するためのワード線ＷＬ０と、メモリセルＣｅｌｌ
１０，Ｃｅｌｌ１１を選択するためのワード線ＷＬ１
と、メモリセルＣｅｌｌ２０，Ｃｅｌｌ２１を選択する
ためのワード線ＷＬ２とを含む。メモリセルＣｅｌｌ０
０〜Ｃｅｌｌ２１の各々は、一端がセルプレート電位Ｖ
ｃｐに結合されるキャパシタＭＱと、キャパシタＭＱの
他方端とビット線との間に接続されゲートがワード線に
接続されるトランジスタＭＴとを含む。
に６個のメモリセルが示される。メモリセルアレイ７
は、さらに、メモリセルＣｅｌｌ００，Ｃｅｌｌ０１を
選択するためのワード線ＷＬ０と、メモリセルＣｅｌｌ
１０，Ｃｅｌｌ１１を選択するためのワード線ＷＬ１
と、メモリセルＣｅｌｌ２０，Ｃｅｌｌ２１を選択する
ためのワード線ＷＬ２とを含む。メモリセルＣｅｌｌ０
０〜Ｃｅｌｌ２１の各々は、一端がセルプレート電位Ｖ
ｃｐに結合されるキャパシタＭＱと、キャパシタＭＱの
他方端とビット線との間に接続されゲートがワード線に
接続されるトランジスタＭＴとを含む。
【００６１】メモリセルアレイ７は、さらに、信号ＢＬ
ＥＱに応じて導通しビット線ＢＬ０，ＢＬ１をそれぞれ
ビット線／ＢＬ０，／ＢＬ１と接続するトランジスタ２
２，４２と、センスアンプ活性化信号Ｓ０に応じて活性
化してビット線ＢＬ０とビット線／ＢＬ０との間に生じ
た電位差を拡大するセンスアンプ２４と、センスアンプ
活性化信号Ｓ０に応じて活性化してビット線ＢＬ１とビ
ット線／ＢＬ１との間に生じた電位差を拡大するセンス
アンプ４４と、コラム選択線ＣＳＬ０の活性化に応じて
ビット線ＢＬ０，／ＢＬ０をそれぞれローカルＩＯ線Ｌ
ＩＯ，／ＬＩＯに接続するゲート回路２６と、コラム選
択線ＣＳＬ１の活性化に応じてビット線ＢＬ１，／ＢＬ
１をそれぞれローカルＩＯ線ＬＩＯ，／ＬＩＯに接続す
るゲート回路５６とを含む。
ＥＱに応じて導通しビット線ＢＬ０，ＢＬ１をそれぞれ
ビット線／ＢＬ０，／ＢＬ１と接続するトランジスタ２
２，４２と、センスアンプ活性化信号Ｓ０に応じて活性
化してビット線ＢＬ０とビット線／ＢＬ０との間に生じ
た電位差を拡大するセンスアンプ２４と、センスアンプ
活性化信号Ｓ０に応じて活性化してビット線ＢＬ１とビ
ット線／ＢＬ１との間に生じた電位差を拡大するセンス
アンプ４４と、コラム選択線ＣＳＬ０の活性化に応じて
ビット線ＢＬ０，／ＢＬ０をそれぞれローカルＩＯ線Ｌ
ＩＯ，／ＬＩＯに接続するゲート回路２６と、コラム選
択線ＣＳＬ１の活性化に応じてビット線ＢＬ１，／ＢＬ
１をそれぞれローカルＩＯ線ＬＩＯ，／ＬＩＯに接続す
るゲート回路５６とを含む。
【００６２】ゲート回路２６は、コラム選択線ＣＳＬ０
にゲートが接続されビット線ＢＬ０とローカルＩＯ線Ｌ
ＩＯとの間に接続されるトランジスタ７０と、コラム選
択線ＣＳＬ０にゲートが接続されビット線／ＢＬ０とロ
ーカルＩＯ線／ＬＩＯとの間に接続されるトランジスタ
７２とを含む。なお、ゲート回路５６は、ゲート回路２
６と同様な構成を有しており説明は繰返さない。
にゲートが接続されビット線ＢＬ０とローカルＩＯ線Ｌ
ＩＯとの間に接続されるトランジスタ７０と、コラム選
択線ＣＳＬ０にゲートが接続されビット線／ＢＬ０とロ
ーカルＩＯ線／ＬＩＯとの間に接続されるトランジスタ
７２とを含む。なお、ゲート回路５６は、ゲート回路２
６と同様な構成を有しており説明は繰返さない。
【００６３】メモリセルアレイ７は、さらに、ビット線
ＢＬ０，／ＢＬ０からなるビット線対に対応して設けら
れるラッチ３０と、ビット線ＢＬ１，／ＢＬ１からなる
ビット線対に対応して設けられるラッチ５０と、信号Ｔ
Ｇに応じて活性化しビット線ＢＬ０，／ＢＬ０をラッチ
３０に接続するゲート回路２８と、信号ＴＧに応じて活
性化してビット線ＢＬ１，／ＢＬ１をラッチ５０に接続
するゲート回路４８とを含む。ゲート回路２８は、ビッ
ト線ＢＬ０とラッチ３０との間に接続されゲートに信号
ＴＧを受けるトランジスタ６８と、ビット線／ＢＬ０と
ラッチ３０との間に接続されゲートに信号ＴＧを受ける
トランジスタ６６とを含む。なお、ゲート回路４８は、
ゲート回路２８と同様な構成を有しており説明は繰返さ
ない。
ＢＬ０，／ＢＬ０からなるビット線対に対応して設けら
れるラッチ３０と、ビット線ＢＬ１，／ＢＬ１からなる
ビット線対に対応して設けられるラッチ５０と、信号Ｔ
Ｇに応じて活性化しビット線ＢＬ０，／ＢＬ０をラッチ
３０に接続するゲート回路２８と、信号ＴＧに応じて活
性化してビット線ＢＬ１，／ＢＬ１をラッチ５０に接続
するゲート回路４８とを含む。ゲート回路２８は、ビッ
ト線ＢＬ０とラッチ３０との間に接続されゲートに信号
ＴＧを受けるトランジスタ６８と、ビット線／ＢＬ０と
ラッチ３０との間に接続されゲートに信号ＴＧを受ける
トランジスタ６６とを含む。なお、ゲート回路４８は、
ゲート回路２８と同様な構成を有しており説明は繰返さ
ない。
【００６４】メモリセルアレイ７は、さらに、互いに相
補なデータを伝達することによりラッチ３０にデータ保
持をさせるためのラッチ線ＬＬ０，／ＬＬ０と、ラッチ
５０に相補データを伝達することによりデータを保持さ
せるためのラッチ線ＬＬ１，／ＬＬ１とを含む。
補なデータを伝達することによりラッチ３０にデータ保
持をさせるためのラッチ線ＬＬ０，／ＬＬ０と、ラッチ
５０に相補データを伝達することによりデータを保持さ
せるためのラッチ線ＬＬ１，／ＬＬ１とを含む。
【００６５】メモリセルアレイ７は、さらに、信号ＬＥ
Ｑに応じて導通しラッチ線ＬＬ０とラッチ線／ＬＬ０と
を接続するトランジスタ３２と、信号ＬＥＱに応じて導
通してラッチ線ＬＬ１とラッチ線／ＬＬ１とを接続する
トランジスタ５２とを含む。
Ｑに応じて導通しラッチ線ＬＬ０とラッチ線／ＬＬ０と
を接続するトランジスタ３２と、信号ＬＥＱに応じて導
通してラッチ線ＬＬ１とラッチ線／ＬＬ１とを接続する
トランジスタ５２とを含む。
【００６６】メモリセルアレイ７は、さらに、ラッチ選
択線ＬＳＬ０に応じてラッチ線ＬＬ０，／ＬＬ０をそれ
ぞれローカルＩＯ線ＬＩＯ，／ＬＩＯに接続するゲート
回路３４と、ラッチ選択線ＬＳＬ１に応じて活性化しラ
ッチ線ＬＬ１，／ＬＬ１をそれぞれローカルＩＯ線ＬＩ
Ｏ，／ＬＩＯに接続するゲート回路５８とを含む。ゲー
ト回路３４は、ラッチ線ＬＬとローカルＩＯ線ＬＩＯと
の間に設けられゲートがラッチ選択線ＬＳＬに接続され
るトランジスタ７６と、ラッチ線／ＬＬとローカルＩＯ
線／ＬＩＯとの間に接続されゲートがラッチ選択線ＬＳ
Ｌに接続されるトランジスタ７４とを含む。なお、ゲー
ト回路５８は、ゲート回路３４と同様な構成を有してい
るため説明は繰返さない。
択線ＬＳＬ０に応じてラッチ線ＬＬ０，／ＬＬ０をそれ
ぞれローカルＩＯ線ＬＩＯ，／ＬＩＯに接続するゲート
回路３４と、ラッチ選択線ＬＳＬ１に応じて活性化しラ
ッチ線ＬＬ１，／ＬＬ１をそれぞれローカルＩＯ線ＬＩ
Ｏ，／ＬＩＯに接続するゲート回路５８とを含む。ゲー
ト回路３４は、ラッチ線ＬＬとローカルＩＯ線ＬＩＯと
の間に設けられゲートがラッチ選択線ＬＳＬに接続され
るトランジスタ７６と、ラッチ線／ＬＬとローカルＩＯ
線／ＬＩＯとの間に接続されゲートがラッチ選択線ＬＳ
Ｌに接続されるトランジスタ７４とを含む。なお、ゲー
ト回路５８は、ゲート回路３４と同様な構成を有してい
るため説明は繰返さない。
【００６７】メモリセルアレイ７の出口には、ローカル
ＩＯ線ＬＩＯ，／ＬＩＯを信号ＩＯＳＷ０に応じてグロ
ーバルＩＯ線ＧＩＯ，／ＧＩＯにそれぞれ接続するゲー
ト回路６０が設けられる。ゲート回路６０は、ゲートに
信号ＩＯＳＷ０を受けローカルＩＯ線ＬＩＯとグローバ
ルＩＯ線ＧＩＯとの間に接続されるトランジスタ７８
と、ゲートに信号ＩＯＳＷ０を受けローカルＩＯ線／Ｌ
ＩＯとグローバルＩＯ線／ＧＩＯとの間に接続されるト
ランジスタ８０とを含む。
ＩＯ線ＬＩＯ，／ＬＩＯを信号ＩＯＳＷ０に応じてグロ
ーバルＩＯ線ＧＩＯ，／ＧＩＯにそれぞれ接続するゲー
ト回路６０が設けられる。ゲート回路６０は、ゲートに
信号ＩＯＳＷ０を受けローカルＩＯ線ＬＩＯとグローバ
ルＩＯ線ＧＩＯとの間に接続されるトランジスタ７８
と、ゲートに信号ＩＯＳＷ０を受けローカルＩＯ線／Ｌ
ＩＯとグローバルＩＯ線／ＧＩＯとの間に接続されるト
ランジスタ８０とを含む。
【００６８】グローバルＩＯ線ＧＩＯ，／ＧＩＯに伝達
されたデータは、リードアンプ６４に伝達され増幅され
てデータ出力信号ＤＯＵＴとして出力される。
されたデータは、リードアンプ６４に伝達され増幅され
てデータ出力信号ＤＯＵＴとして出力される。
【００６９】また、データ入力信号ＤＩＮを受けてグロ
ーバルＩＯ線を介してメモリセルアレイに書込データを
伝達するために書込データドライブ回路６２が設けられ
る。
ーバルＩＯ線を介してメモリセルアレイに書込データを
伝達するために書込データドライブ回路６２が設けられ
る。
【００７０】図４は、各コマンド制御信号からコラム選
択線ＣＳＬ，ラッチ選択線ＬＳＬを活性化する構成を説
明するための回路図である。
択線ＣＳＬ，ラッチ選択線ＬＳＬを活性化する構成を説
明するための回路図である。
【００７１】図４を参照して、コラムデコーダ４および
ラッチデコーダ５はともにコラムアドレスＣＡを受けて
それぞれコラム選択線ＣＳＬ，ラッチ選択線ＬＳＬの選
択動作を行なう。デコーダ選択部９２は、図１における
制御回路２に含まれる制御回路２の一部分である。
ラッチデコーダ５はともにコラムアドレスＣＡを受けて
それぞれコラム選択線ＣＳＬ，ラッチ選択線ＬＳＬの選
択動作を行なう。デコーダ選択部９２は、図１における
制御回路２に含まれる制御回路２の一部分である。
【００７２】デコーダ選択部９２は、制御信号ＣＳ，Ｒ
ＡＳ，ＣＡＳおよびＷＥを受けてデコードしてリードコ
マンドを検出するためのゲート回路９４と、制御信号Ａ
ｘがＬレベルでゲート回路９４が出力する信号ＲＥＡＤ
がＨレベルであることを検出するゲート回路９６と、ゲ
ート回路９６の出力を反転してリードコマンドＲＤが入
力されたときにＨレベルとなる信号をコラムデコーダ４
に対して出力するインバータ９８とを含む。
ＡＳ，ＣＡＳおよびＷＥを受けてデコードしてリードコ
マンドを検出するためのゲート回路９４と、制御信号Ａ
ｘがＬレベルでゲート回路９４が出力する信号ＲＥＡＤ
がＨレベルであることを検出するゲート回路９６と、ゲ
ート回路９６の出力を反転してリードコマンドＲＤが入
力されたときにＨレベルとなる信号をコラムデコーダ４
に対して出力するインバータ９８とを含む。
【００７３】デコーダ選択部９２は、さらに、制御信号
Ａｘとゲート回路９４の出力とを受けるＮＡＮＤ回路１
００と、ＮＡＮＤ回路１００の出力を受けて反転してラ
ッチリードコマンドＬＲＤが入力されたときにＨレベル
となる信号をラッチデコーダ５に対して出力するインバ
ータ１０２とを含む。
Ａｘとゲート回路９４の出力とを受けるＮＡＮＤ回路１
００と、ＮＡＮＤ回路１００の出力を受けて反転してラ
ッチリードコマンドＬＲＤが入力されたときにＨレベル
となる信号をラッチデコーダ５に対して出力するインバ
ータ１０２とを含む。
【００７４】すなわち、デコーダ選択部９２は、制御信
号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥの組合せによってリード
コマンドが入力された場合において制御信号Ａｘに応じ
てコラムデコーダ４を活性化させるかあるいはラッチデ
コーダ５を活性化させるかを決定する回路である。
号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥの組合せによってリード
コマンドが入力された場合において制御信号Ａｘに応じ
てコラムデコーダ４を活性化させるかあるいはラッチデ
コーダ５を活性化させるかを決定する回路である。
【００７５】図５は、図１の制御回路２の一部である信
号発生回路１１２の構成を示した回路図である。
号発生回路１１２の構成を示した回路図である。
【００７６】図５を参照して、信号発生回路１１２は、
制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥを受けてプリチャ
ージコマンドＰＲＥを検出してプリチャージコマンドＰ
ＲＥの入力時にＨレベルを出力するゲート回路１１４
と、ゲート回路１１４の出力を受ける直列に接続された
インバータ１１６，１１８，１２０，１２２および１２
４と、インバータ１１８，１２４の出力を受けるＮＡＮ
Ｄ回路１２６と、ＮＡＮＤ回路１２６の出力を受けて反
転し信号ＴＧを出力するインバータ１２８とを含む。
制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥを受けてプリチャ
ージコマンドＰＲＥを検出してプリチャージコマンドＰ
ＲＥの入力時にＨレベルを出力するゲート回路１１４
と、ゲート回路１１４の出力を受ける直列に接続された
インバータ１１６，１１８，１２０，１２２および１２
４と、インバータ１１８，１２４の出力を受けるＮＡＮ
Ｄ回路１２６と、ＮＡＮＤ回路１２６の出力を受けて反
転し信号ＴＧを出力するインバータ１２８とを含む。
【００７７】信号発生回路１１２は、さらに、ゲート回
路１１４の出力とインバータ１２０の出力を受けるＮＡ
ＮＤ回路１３０と、ＮＡＮＤ回路１３０の出力を受けて
反転し信号ＬＥＱを出力するインバータ１３２と、イン
バータ１２４の出力を第１の入力に受けて信号ＢＬＥＱ
を出力するＮＡＮＤ回路１３４と、信号ＢＬＥＱがＨレ
ベルで、かつ、コマンドＡＣＴが入力された場合にＬレ
ベルを出力するゲート回路１３６とを含む。ＮＡＮＤ回
路１３４の第２の入力にはゲート回路１３６の出力が与
えられる。
路１１４の出力とインバータ１２０の出力を受けるＮＡ
ＮＤ回路１３０と、ＮＡＮＤ回路１３０の出力を受けて
反転し信号ＬＥＱを出力するインバータ１３２と、イン
バータ１２４の出力を第１の入力に受けて信号ＢＬＥＱ
を出力するＮＡＮＤ回路１３４と、信号ＢＬＥＱがＨレ
ベルで、かつ、コマンドＡＣＴが入力された場合にＬレ
ベルを出力するゲート回路１３６とを含む。ＮＡＮＤ回
路１３４の第２の入力にはゲート回路１３６の出力が与
えられる。
【００７８】信号ＴＧ，ＬＥＱは、プリチャージコマン
ドＰＲＥに同期して発生している。したがって、信号Ｔ
Ｇ，ＬＥＱは、プリチャージコマンドＰＲＥを検出する
ゲート回路１１４からインバータ１１６〜１２４によっ
て遅延された信号から発生させることができる。信号Ｔ
Ｇ，ＬＥＱはともにワンショットのパルスのため、３段
の奇数段インバータ分位相をずらしたプリチャージ検出
信号の遅延信号を入力とするＮＡＮＤ回路１２６、１３
０によって作ることができる。
ドＰＲＥに同期して発生している。したがって、信号Ｔ
Ｇ，ＬＥＱは、プリチャージコマンドＰＲＥを検出する
ゲート回路１１４からインバータ１１６〜１２４によっ
て遅延された信号から発生させることができる。信号Ｔ
Ｇ，ＬＥＱはともにワンショットのパルスのため、３段
の奇数段インバータ分位相をずらしたプリチャージ検出
信号の遅延信号を入力とするＮＡＮＤ回路１２６、１３
０によって作ることができる。
【００７９】プリチャージコマンドＰＲＥをゲート回路
１１４が検出すると、ゲート回路１１４の出力ノードは
まずＨレベルとなる。このときに後にプリチャージコマ
ンドが伝達されるインバータ１２０の出力ノードは信号
が伝達されてくるまでの間Ｈレベルである。つまり、Ｎ
ＡＮＤ回路１３０の２つの入力が一時的にともにＨレベ
ルとなるために、ＮＡＮＤ回路１３０の出力はＬレベル
となる。このＬレベルの出力は３段分のインバータの遅
延時間の後にＨレベルに戻る。インバータ１３２によっ
てＮＡＮＤ回路１３０の出力を反転させて信号ＬＥＱが
得られる。
１１４が検出すると、ゲート回路１１４の出力ノードは
まずＨレベルとなる。このときに後にプリチャージコマ
ンドが伝達されるインバータ１２０の出力ノードは信号
が伝達されてくるまでの間Ｈレベルである。つまり、Ｎ
ＡＮＤ回路１３０の２つの入力が一時的にともにＨレベ
ルとなるために、ＮＡＮＤ回路１３０の出力はＬレベル
となる。このＬレベルの出力は３段分のインバータの遅
延時間の後にＨレベルに戻る。インバータ１３２によっ
てＮＡＮＤ回路１３０の出力を反転させて信号ＬＥＱが
得られる。
【００８０】同様に、インバータ１１８の出力とインバ
ータ１２４の出力にプリチャージコマンドの検出結果が
伝達される時間差に応じたパルス幅の信号ＴＧがＮＡＮ
Ｄ回路１２６とインバータ１２８によって得られる。信
号ＴＧ，ＬＥＱのパルス幅を拡げるために、ＮＡＮＤ回
路の入力に与えるインバータの段数の差を５段，７段な
どに拡げることも可能である。
ータ１２４の出力にプリチャージコマンドの検出結果が
伝達される時間差に応じたパルス幅の信号ＴＧがＮＡＮ
Ｄ回路１２６とインバータ１２８によって得られる。信
号ＴＧ，ＬＥＱのパルス幅を拡げるために、ＮＡＮＤ回
路の入力に与えるインバータの段数の差を５段，７段な
どに拡げることも可能である。
【００８１】なお、信号ＬＥＱは信号ＴＧよりも早めに
開始する必要があり、ゲート回路１１４の出力とゲート
回路１１４から数えて３段目のインバータの出力とが信
号ＬＥＱを出力するためのＮＡＮＤ回路１３０に与えら
れている。また、信号ＴＧを信号ＬＥＱよりも遅らせる
ために、ゲート回路１１４から数えて２段目と５段目の
インバータの入力がＮＡＮＤ回路１２６に与えられてい
る。
開始する必要があり、ゲート回路１１４の出力とゲート
回路１１４から数えて３段目のインバータの出力とが信
号ＬＥＱを出力するためのＮＡＮＤ回路１３０に与えら
れている。また、信号ＴＧを信号ＬＥＱよりも遅らせる
ために、ゲート回路１１４から数えて２段目と５段目の
インバータの入力がＮＡＮＤ回路１２６に与えられてい
る。
【００８２】図６は、実施の形態１の半導体記憶装置の
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
【００８３】図６を参照して、時刻Ｔ１においてアクテ
ィブコマンドＡＣＴおよびアドレス“００１”が入力さ
れ、応じて信号ＢＬＥＱがＬレベルに立下がり、ビット
線対のイコライズが解除されその後ワード線ＷＬ１がＨ
レベルに活性化される。
ィブコマンドＡＣＴおよびアドレス“００１”が入力さ
れ、応じて信号ＢＬＥＱがＬレベルに立下がり、ビット
線対のイコライズが解除されその後ワード線ＷＬ１がＨ
レベルに活性化される。
【００８４】ワード線ＷＬ１によって選択されたメモリ
セルＣｅｌｌ１０，Ｃｅｌｌ１１が保持していたデータ
がビット線に伝えられ、そしてセンスアンプ活性化信号
Ｓ０がＨレベルになり、ビット線対に生じた微小な電位
差を増幅する。その結果ビット線ＢＬ０はＨレベルにな
り、ビット線ＢＬ１はＬレベルとなる。波形図には表記
していないが、ビット線／ＢＬはビット線ＢＬと相補な
値をとる。
セルＣｅｌｌ１０，Ｃｅｌｌ１１が保持していたデータ
がビット線に伝えられ、そしてセンスアンプ活性化信号
Ｓ０がＨレベルになり、ビット線対に生じた微小な電位
差を増幅する。その結果ビット線ＢＬ０はＨレベルにな
り、ビット線ＢＬ１はＬレベルとなる。波形図には表記
していないが、ビット線／ＢＬはビット線ＢＬと相補な
値をとる。
【００８５】時刻Ｔ２には、リードコマンドＲＤおよび
アドレス“０００”が入力され、コラム選択線ＣＳＬ０
が選択される。応じてゲート回路２６によってビット線
ＢＬ０の値がローカルＩＯ線ＬＩＯに伝達されてローカ
ルＩＯ線ＬＩＯの電位はＨレベルとなる。
アドレス“０００”が入力され、コラム選択線ＣＳＬ０
が選択される。応じてゲート回路２６によってビット線
ＢＬ０の値がローカルＩＯ線ＬＩＯに伝達されてローカ
ルＩＯ線ＬＩＯの電位はＨレベルとなる。
【００８６】そして信号ＩＯＳＷ０がＨレベルとなり、
ゲート回路６０に含まれるトランジスタを介してグロー
バルＩＯ線ＧＩＯがＨレベルとなる。そしてリードアン
プ６４がこれを増幅してデータ出力信号ＤＯＵＴはＨレ
ベルとなる。
ゲート回路６０に含まれるトランジスタを介してグロー
バルＩＯ線ＧＩＯがＨレベルとなる。そしてリードアン
プ６４がこれを増幅してデータ出力信号ＤＯＵＴはＨレ
ベルとなる。
【００８７】時刻Ｔ３において、プリチャージコマンド
ＰＲＥが入力される。応じてワード線ＷＬ１が非選択状
態となり、同時にラッチ３０，５０へのデータの転送が
行なわれる。まず、一定期間信号ＬＥＱがＨレベルにな
り、ラッチ線対ＬＬ，／ＬＬはイコライズされ、ラッチ
３０，５０は以前に保持していたデータを失う。
ＰＲＥが入力される。応じてワード線ＷＬ１が非選択状
態となり、同時にラッチ３０，５０へのデータの転送が
行なわれる。まず、一定期間信号ＬＥＱがＨレベルにな
り、ラッチ線対ＬＬ，／ＬＬはイコライズされ、ラッチ
３０，５０は以前に保持していたデータを失う。
【００８８】その後、信号ＴＧが一定期間Ｈレベルにさ
れ、ラッチ線対ＬＬ，／ＬＬにビット線対ＢＬ，／ＢＬ
の値がコピーされる。その結果、ラッチ線ＬＬ０はＨレ
ベルとなり、ラッチ線ＬＬ１はＬレベルとなる。図示し
ないが、ラッチ線／ＬＬはラッチ線ＬＬと相補な値をと
る。
れ、ラッチ線対ＬＬ，／ＬＬにビット線対ＢＬ，／ＢＬ
の値がコピーされる。その結果、ラッチ線ＬＬ０はＨレ
ベルとなり、ラッチ線ＬＬ１はＬレベルとなる。図示し
ないが、ラッチ線／ＬＬはラッチ線ＬＬと相補な値をと
る。
【００８９】続いて、信号ＢＬＥＱがＨレベルになり、
センスアンプ活性化信号Ｓ０がＬレベルとなる。する
と、センスアンプ２４，４４は非活性化され、ビット線
対はイコライズされる。
センスアンプ活性化信号Ｓ０がＬレベルとなる。する
と、センスアンプ２４，４４は非活性化され、ビット線
対はイコライズされる。
【００９０】時刻Ｔ４において、アクティブコマンドＡ
ＣＴおよびアドレス“０００”が入力される。応じて信
号ＢＬＥＱはＬレベルとなり、ビット線対のイコライズ
が解除されワード線ＷＬ０が選択される。ワード線ＷＬ
０によって選択されたメモリセルＣｅｌｌ００，Ｃｅｌ
ｌ０１のデータがビット線ＢＬ０，ＢＬ１にそれぞれ伝
達された後にセンスアンプ２４，４４が活性化され、そ
してビット線ＢＬ０はＬレベルになり、ビット線ＢＬ１
はＨレベルとなる。
ＣＴおよびアドレス“０００”が入力される。応じて信
号ＢＬＥＱはＬレベルとなり、ビット線対のイコライズ
が解除されワード線ＷＬ０が選択される。ワード線ＷＬ
０によって選択されたメモリセルＣｅｌｌ００，Ｃｅｌ
ｌ０１のデータがビット線ＢＬ０，ＢＬ１にそれぞれ伝
達された後にセンスアンプ２４，４４が活性化され、そ
してビット線ＢＬ０はＬレベルになり、ビット線ＢＬ１
はＨレベルとなる。
【００９１】時刻Ｔ５において、ライトコマンドＷＲＴ
およびアドレス“０００”が入力され、同時に書込デー
タとして“Ｈ”が入力される。するとデータ入力信号Ｄ
ＩＮはＨレベルに立上がり、応じてグローバルＩＯ線Ｇ
ＩＯはＨレベルとなる。信号ＩＯＳＷがＨレベルになっ
ているため、グローバルＩＯ線ＧＩＯの電位がローカル
ＩＯ線ＬＩＯに伝達されローカルＩＯ線ＬＩＯの電位は
Ｈレベルとなる。コラム選択線ＣＳＬ０はその電位がＨ
レベルに設定されるので、ビット線ＢＬ０にデータが伝
達されその電位がＨレベルとなり、そしてメモリセルＣ
ｅｌｌ００の保持データは“Ｈ”に書換えられる。
およびアドレス“０００”が入力され、同時に書込デー
タとして“Ｈ”が入力される。するとデータ入力信号Ｄ
ＩＮはＨレベルに立上がり、応じてグローバルＩＯ線Ｇ
ＩＯはＨレベルとなる。信号ＩＯＳＷがＨレベルになっ
ているため、グローバルＩＯ線ＧＩＯの電位がローカル
ＩＯ線ＬＩＯに伝達されローカルＩＯ線ＬＩＯの電位は
Ｈレベルとなる。コラム選択線ＣＳＬ０はその電位がＨ
レベルに設定されるので、ビット線ＢＬ０にデータが伝
達されその電位がＨレベルとなり、そしてメモリセルＣ
ｅｌｌ００の保持データは“Ｈ”に書換えられる。
【００９２】時刻Ｔ６において、ラッチリードコマンド
ＬＲＤおよびアドレス“００１”が入力される。応じて
ラッチ選択線ＬＳＬ１の電位はＨレベルとなり、トラン
ジスタを介してラッチ線ＬＬ１の電位がローカルＩＯ線
ＬＩＯに伝達されローカルＩＯ線ＬＩＯの電位はＬレベ
ルとなる。そして信号ＩＯＳＷ０がＨレベルになってい
るので、ローカルＩＯ線ＬＩＯはグローバルＩＯ線ＧＩ
Ｏと接続されグローバルＩＯ線ＧＩＯの電位はＬレベル
となる。応じてリードアンプ６４は、データ出力信号Ｄ
ＯＵＴとしてＬレベルを出力する。
ＬＲＤおよびアドレス“００１”が入力される。応じて
ラッチ選択線ＬＳＬ１の電位はＨレベルとなり、トラン
ジスタを介してラッチ線ＬＬ１の電位がローカルＩＯ線
ＬＩＯに伝達されローカルＩＯ線ＬＩＯの電位はＬレベ
ルとなる。そして信号ＩＯＳＷ０がＨレベルになってい
るので、ローカルＩＯ線ＬＩＯはグローバルＩＯ線ＧＩ
Ｏと接続されグローバルＩＯ線ＧＩＯの電位はＬレベル
となる。応じてリードアンプ６４は、データ出力信号Ｄ
ＯＵＴとしてＬレベルを出力する。
【００９３】時刻Ｔ７においては、ライトコマンドＷＲ
Ｔおよびアドレス“００１”と書込データとして“Ｌ”
が入力される。するとデータ入力信号ＤＩＮがＬレベル
になるため、応じてグローバルＩＯ線ＧＩＯはＬレベル
となる。そして信号ＩＯＳＷ０がＨレベルになることに
応じてローカルＩＯ線ＬＩＯにデータが伝達されてロー
カルＩＯ線ＬＩＯの電位はＬレベルとなる。コラム選択
線ＣＳＬ１が選択されて電位がＨレベルとなり、ローカ
ルＩＯ線のデータはビット線ＢＬ１に伝達されビット線
ＢＬ１の電位はＬレベルになり、そしてメモリセルＣｅ
ｌｌ０１の保持データは“Ｌ”に書換えられる。
Ｔおよびアドレス“００１”と書込データとして“Ｌ”
が入力される。するとデータ入力信号ＤＩＮがＬレベル
になるため、応じてグローバルＩＯ線ＧＩＯはＬレベル
となる。そして信号ＩＯＳＷ０がＨレベルになることに
応じてローカルＩＯ線ＬＩＯにデータが伝達されてロー
カルＩＯ線ＬＩＯの電位はＬレベルとなる。コラム選択
線ＣＳＬ１が選択されて電位がＨレベルとなり、ローカ
ルＩＯ線のデータはビット線ＢＬ１に伝達されビット線
ＢＬ１の電位はＬレベルになり、そしてメモリセルＣｅ
ｌｌ０１の保持データは“Ｌ”に書換えられる。
【００９４】なお、実施の形態１では、ＳＤＲＡＭを例
にとっているため、信号ＴＧ，ＬＥＱを図５のゲート回
路１１４が受けている制御信号ＣＳ，ＲＡＳ，ＣＡＳ，
ＷＥの組合せをもとに発生させているが、他のメモリデ
バイスにも本発明を適用することは可能である。その場
合は、メモリセルから読出したデータを保持しているビ
ット線対を初期状態に戻すタイミングの直前に、信号Ｌ
ＥＱ，ＴＧを活性化するような別の制御方法を用いるこ
とになる。また、本実施の形態１では、データのバース
ト長は１である場合について説明したが、それ以外のバ
ースト長を用いる場合も全く同様に高速読出書込が可能
である。
にとっているため、信号ＴＧ，ＬＥＱを図５のゲート回
路１１４が受けている制御信号ＣＳ，ＲＡＳ，ＣＡＳ，
ＷＥの組合せをもとに発生させているが、他のメモリデ
バイスにも本発明を適用することは可能である。その場
合は、メモリセルから読出したデータを保持しているビ
ット線対を初期状態に戻すタイミングの直前に、信号Ｌ
ＥＱ，ＴＧを活性化するような別の制御方法を用いるこ
とになる。また、本実施の形態１では、データのバース
ト長は１である場合について説明したが、それ以外のバ
ースト長を用いる場合も全く同様に高速読出書込が可能
である。
【００９５】以上説明したように、本実施の形態１の半
導体記憶装置においては、ある一定のアドレスだけ離れ
た個所に交互にアクセスする場合でも、基本的に１動作
は１命令ですむため、実効転送レートを高く保つことが
可能となる。
導体記憶装置においては、ある一定のアドレスだけ離れ
た個所に交互にアクセスする場合でも、基本的に１動作
は１命令ですむため、実効転送レートを高く保つことが
可能となる。
【００９６】［実施の形態２］実施の形態１では、プリ
チャージコマンドＰＲＥが入力された場合に、活性化さ
れているワード線に接続されているメモリセルのデータ
が、無条件にラッチに転送される。
チャージコマンドＰＲＥが入力された場合に、活性化さ
れているワード線に接続されているメモリセルのデータ
が、無条件にラッチに転送される。
【００９７】しかし、実際には、パーソナルコンピュー
タにおいては割込処理などによりアプリケーションの動
作とは無関係にプリチャージコマンドＰＲＥが入力され
る場合が少なくない。最も端的な例は、ＳＤＲＡＭのリ
フレッシュ動作である。
タにおいては割込処理などによりアプリケーションの動
作とは無関係にプリチャージコマンドＰＲＥが入力され
る場合が少なくない。最も端的な例は、ＳＤＲＡＭのリ
フレッシュ動作である。
【００９８】容量素子をメモリセルとして利用している
ＳＤＲＡＭでは、定期的にリフレッシュ動作を行なわな
いとリークにより保持データが失われてしまう。このリ
フレッシュ動作を開始する前には、ＳＤＲＡＭは、全バ
ンクに対してプリチャージコマンドＰＲＥを実行して活
性化しているワード線を非活性化する必要がある。しか
し、実際には、リフレッシュ動作を行なった後は、それ
までの動作を反復して続けるだけであり、再びラッチに
データを転送するためにコマンドＡＣＴ，ＲＤ，ＰＲＥ
を使用するのは無駄な処理となる。
ＳＤＲＡＭでは、定期的にリフレッシュ動作を行なわな
いとリークにより保持データが失われてしまう。このリ
フレッシュ動作を開始する前には、ＳＤＲＡＭは、全バ
ンクに対してプリチャージコマンドＰＲＥを実行して活
性化しているワード線を非活性化する必要がある。しか
し、実際には、リフレッシュ動作を行なった後は、それ
までの動作を反復して続けるだけであり、再びラッチに
データを転送するためにコマンドＡＣＴ，ＲＤ，ＰＲＥ
を使用するのは無駄な処理となる。
【００９９】この問題を解決するために、実施の形態２
においては、ラッチへのデータ転送を外部的に制御する
手段を新たに設けている。
においては、ラッチへのデータ転送を外部的に制御する
手段を新たに設けている。
【０１００】図７は、実施の形態２において用いられる
信号発生回路１４２の構成を示す回路図である。
信号発生回路１４２の構成を示す回路図である。
【０１０１】信号発生回路１４２は、図５に示した信号
発生回路１１２の構成において、ＮＡＮＤ回路１２６に
代えてＮＡＮＤ回路１４６を含み、ＮＡＮＤ回路１３０
に代えてＮＡＮＤ回路１５０を含む点が、図５に示した
信号発生回路１１２と異なる。ＮＡＮＤ回路１４６は、
インバータ１１８，１２４の出力および制御信号Ａｘを
入力に受ける。また、ＮＡＮＤ回路１５０は、ゲート回
路１１４の出力，インバータ１２０の出力に加えて制御
信号Ａｘを受ける。したがって、このような構成とすれ
ば、信号ＬＥＱ，ＴＧが発生するのは、プリチャージコ
マンドＰＲＥの入力時に制御信号ＡｘをＨレベルにして
いるときのみである。
発生回路１１２の構成において、ＮＡＮＤ回路１２６に
代えてＮＡＮＤ回路１４６を含み、ＮＡＮＤ回路１３０
に代えてＮＡＮＤ回路１５０を含む点が、図５に示した
信号発生回路１１２と異なる。ＮＡＮＤ回路１４６は、
インバータ１１８，１２４の出力および制御信号Ａｘを
入力に受ける。また、ＮＡＮＤ回路１５０は、ゲート回
路１１４の出力，インバータ１２０の出力に加えて制御
信号Ａｘを受ける。したがって、このような構成とすれ
ば、信号ＬＥＱ，ＴＧが発生するのは、プリチャージコ
マンドＰＲＥの入力時に制御信号ＡｘをＨレベルにして
いるときのみである。
【０１０２】すなわち、ビット線対からラッチにデータ
を転送するか否かを、プリチャージコマンドＰＲＥの入
力時の制御信号Ａｘのレベルを用いて外部からコントロ
ールすることが可能となる。
を転送するか否かを、プリチャージコマンドＰＲＥの入
力時の制御信号Ａｘのレベルを用いて外部からコントロ
ールすることが可能となる。
【０１０３】以上のような構成とすることで、ラッチへ
のデータのデータ転送を外部的に制御することが可能と
なる。したがって、リフレッシュ動作等を行なう場合に
ラッチの保持データを消失することが得策でないとメモ
リコントローラにおいて判断できる場合には、無駄なデ
ータの再転送処理が不要となり、実効転送レートを実施
の形態１の場合よりもさらに高速に保つことが可能とな
る。
のデータのデータ転送を外部的に制御することが可能と
なる。したがって、リフレッシュ動作等を行なう場合に
ラッチの保持データを消失することが得策でないとメモ
リコントローラにおいて判断できる場合には、無駄なデ
ータの再転送処理が不要となり、実効転送レートを実施
の形態１の場合よりもさらに高速に保つことが可能とな
る。
【０１０４】［実施の形態３］実施の形態１および実施
の形態２で示した構成においては、コラムデコーダとラ
ッチデコーダとが設けられている。そして、メモリセル
アレイ内には、コラムデータが列選択を行なうためのコ
ラム選択線ＣＳＬとラッチデコーダが各メモリセル列に
対応して設けたラッチを選択するためのラッチ選択線Ｌ
ＳＬの２種類の配線が設けられている。一般に、大きな
記憶容量を少ないチップ面積で実現するためメモリセル
アレイ内は寸法条件が厳しい。したがって、メモリセル
アレイ内では無駄な配線は極力避けて、メモリセルアレ
イ面積の増大を防止する必要がある。
の形態２で示した構成においては、コラムデコーダとラ
ッチデコーダとが設けられている。そして、メモリセル
アレイ内には、コラムデータが列選択を行なうためのコ
ラム選択線ＣＳＬとラッチデコーダが各メモリセル列に
対応して設けたラッチを選択するためのラッチ選択線Ｌ
ＳＬの２種類の配線が設けられている。一般に、大きな
記憶容量を少ないチップ面積で実現するためメモリセル
アレイ内は寸法条件が厳しい。したがって、メモリセル
アレイ内では無駄な配線は極力避けて、メモリセルアレ
イ面積の増大を防止する必要がある。
【０１０５】図８は、実施の形態３の半導体記憶装置１
８１の構成を示した概略ブロック図である。
８１の構成を示した概略ブロック図である。
【０１０６】図８を参照して、半導体記憶装置１８１
は、コンピュータ等に搭載されるメモリ制御装置１８９
から制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥおよびＡｘ
と、アドレス信号ＡＤＲ，バンクアドレス信号ＢＡＮＫ
を受ける。そして、半導体記憶装置１８１は、応じてデ
ータＤＡＴＡをメモリ制御装置１８９との間でやり取り
する。
は、コンピュータ等に搭載されるメモリ制御装置１８９
から制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥおよびＡｘ
と、アドレス信号ＡＤＲ，バンクアドレス信号ＢＡＮＫ
を受ける。そして、半導体記憶装置１８１は、応じてデ
ータＤＡＴＡをメモリ制御装置１８９との間でやり取り
する。
【０１０７】半導体記憶装置１８１は、制御信号ＣＳ，
ＲＡＳ，ＣＡＳ，ＷＥおよびＡｘとアドレス信号ＡＤ
Ｒ，ＢＡＮＫに応じてロウアドレスＲＡおよびコラムア
ドレスＣＡを出力し、メモリセルアレイに対してデータ
入力信号ＤＩＮを出力しまたはメモリセルアレイからデ
ータ出力信号ＤＯＵＴを受ける制御回路１８２と、複数
あるワード線ＷＬのうちからロウアドレスＲＡに応じて
１本を活性化状態にするロウデコーダ１８３と、コラム
アドレスＣＡに応じて複数あるコラム選択線ＣＳＬのう
ちの１本を活性化するコラムデコーダ１８４と、メモリ
セルアレイ１８７と、メモリセルアレイ１８７と制御回
路１８２との間でデータ授受の仲介をする増幅回路帯１
８６とを含む。
ＲＡＳ，ＣＡＳ，ＷＥおよびＡｘとアドレス信号ＡＤ
Ｒ，ＢＡＮＫに応じてロウアドレスＲＡおよびコラムア
ドレスＣＡを出力し、メモリセルアレイに対してデータ
入力信号ＤＩＮを出力しまたはメモリセルアレイからデ
ータ出力信号ＤＯＵＴを受ける制御回路１８２と、複数
あるワード線ＷＬのうちからロウアドレスＲＡに応じて
１本を活性化状態にするロウデコーダ１８３と、コラム
アドレスＣＡに応じて複数あるコラム選択線ＣＳＬのう
ちの１本を活性化するコラムデコーダ１８４と、メモリ
セルアレイ１８７と、メモリセルアレイ１８７と制御回
路１８２との間でデータ授受の仲介をする増幅回路帯１
８６とを含む。
【０１０８】図９は、図８におけるメモリセルアレイ１
８７の構成を示した回路図である。図９を参照して、図
３に示したメモリセルアレイ７の構成に加えて、コラム
選択線ＣＳＬ０の電位と内部制御信号ＩＡｘとを入力に
受けるゲート回路１９２，１９４と、コラム選択線ＣＳ
Ｌ１の電位と内部制御信号ＩＡｘとを入力に受けるゲー
ト回路１９６，１９８とをさらに含む点が図３に示した
メモリセルアレイ７の構成と異なる。また、メモリセル
アレイ７において設けられていたラッチ選択線ＬＳＬ
０，ＬＳＬ１は、メモリセルアレイ１８７においては設
けられていない。
８７の構成を示した回路図である。図９を参照して、図
３に示したメモリセルアレイ７の構成に加えて、コラム
選択線ＣＳＬ０の電位と内部制御信号ＩＡｘとを入力に
受けるゲート回路１９２，１９４と、コラム選択線ＣＳ
Ｌ１の電位と内部制御信号ＩＡｘとを入力に受けるゲー
ト回路１９６，１９８とをさらに含む点が図３に示した
メモリセルアレイ７の構成と異なる。また、メモリセル
アレイ７において設けられていたラッチ選択線ＬＳＬ
０，ＬＳＬ１は、メモリセルアレイ１８７においては設
けられていない。
【０１０９】ゲート回路１９２は、コラム選択線ＣＳＬ
０がＨレベルに活性化され、かつ、内部制御信号ＩＡｘ
がＬレベルであるときに信号ＮＳ０をＨレベルに活性化
する。他の場合は信号ＮＳ０は、Ｌレベルに設定され
る。信号ＮＳ０はゲート回路２６に与えられており、信
号ＮＳ０が活性化されるとゲート回路２６はビット線Ｂ
Ｌ０，／ＢＬ０をそれぞれローカルＩＯ線ＬＩＯ，／Ｌ
ＩＯに接続する。
０がＨレベルに活性化され、かつ、内部制御信号ＩＡｘ
がＬレベルであるときに信号ＮＳ０をＨレベルに活性化
する。他の場合は信号ＮＳ０は、Ｌレベルに設定され
る。信号ＮＳ０はゲート回路２６に与えられており、信
号ＮＳ０が活性化されるとゲート回路２６はビット線Ｂ
Ｌ０，／ＢＬ０をそれぞれローカルＩＯ線ＬＩＯ，／Ｌ
ＩＯに接続する。
【０１１０】ゲート回路１９４は、コラム選択線ＣＳＬ
０の電位がＨレベルであり、かつ、内部制御信号ＩＡｘ
がＨレベルのときに信号ＬＳ０をＨレベルに活性化す
る。他の場合は信号ＬＳ０は、Ｌレベルに設定される。
信号ＬＳ０はゲート回路３４に与えられており、信号Ｌ
Ｓ０が活性化されると、ゲート回路３４はラッチ線ＬＬ
０，／ＬＬ０をそれぞれローカルＩＯ線ＬＩＯ，／ＬＩ
Ｏに接続する。
０の電位がＨレベルであり、かつ、内部制御信号ＩＡｘ
がＨレベルのときに信号ＬＳ０をＨレベルに活性化す
る。他の場合は信号ＬＳ０は、Ｌレベルに設定される。
信号ＬＳ０はゲート回路３４に与えられており、信号Ｌ
Ｓ０が活性化されると、ゲート回路３４はラッチ線ＬＬ
０，／ＬＬ０をそれぞれローカルＩＯ線ＬＩＯ，／ＬＩ
Ｏに接続する。
【０１１１】ゲート回路１９６は、コラム選択線ＣＳＬ
１がＨレベルに活性化され、かつ、内部制御信号ＩＡｘ
がＬレベルであるときに信号ＮＳ１をＨレベルに活性化
する。他の場合は信号ＮＳ１は、Ｌレベルに設定され
る。信号ＮＳ１はゲート回路５６に与えられており、信
号ＮＳ１が活性化されるとゲート回路５６はビット線Ｂ
Ｌ１，／ＢＬ１をそれぞれローカルＩＯ線ＬＩＯ，／Ｌ
ＩＯに接続する。
１がＨレベルに活性化され、かつ、内部制御信号ＩＡｘ
がＬレベルであるときに信号ＮＳ１をＨレベルに活性化
する。他の場合は信号ＮＳ１は、Ｌレベルに設定され
る。信号ＮＳ１はゲート回路５６に与えられており、信
号ＮＳ１が活性化されるとゲート回路５６はビット線Ｂ
Ｌ１，／ＢＬ１をそれぞれローカルＩＯ線ＬＩＯ，／Ｌ
ＩＯに接続する。
【０１１２】ゲート回路１９８は、コラム選択線ＣＳＬ
１の電位がＨレベルであり、かつ、内部制御信号ＩＡｘ
がＨレベルのときに信号ＬＳ１をＨレベルに活性化す
る。他の場合は信号ＬＳ１は、Ｌレベルに設定される。
信号ＬＳ１はゲート回路５８に与えられており、信号Ｌ
Ｓ１が活性化されると、ゲート回路５８はラッチ線ＬＬ
１，／ＬＬ１をそれぞれローカルＩＯ線ＬＩＯ，／ＬＩ
Ｏに接続する。
１の電位がＨレベルであり、かつ、内部制御信号ＩＡｘ
がＨレベルのときに信号ＬＳ１をＨレベルに活性化す
る。他の場合は信号ＬＳ１は、Ｌレベルに設定される。
信号ＬＳ１はゲート回路５８に与えられており、信号Ｌ
Ｓ１が活性化されると、ゲート回路５８はラッチ線ＬＬ
１，／ＬＬ１をそれぞれローカルＩＯ線ＬＩＯ，／ＬＩ
Ｏに接続する。
【０１１３】メモリセルアレイ１８７の他の部分の構成
は、図３で説明したメモリセルアレイ７と同様であり説
明は繰返さない。
は、図３で説明したメモリセルアレイ７と同様であり説
明は繰返さない。
【０１１４】以上説明したように、本実施例において
は、各メモリセル列に対応して設けたラッチの選択を、
コラムデコーダが活性化するコラム選択線およびラッチ
リードコマンドに対応して活性化される内部制御信号Ｉ
Ａｘによってゲート回路１９２〜１９８で選択する。し
たがって、ラッチデコーダが不要で、メモリセルアレイ
内にラッチ選択線ＬＳＬが不要となるため、メモリセル
アレイの寸法を小さくすることが可能となる。
は、各メモリセル列に対応して設けたラッチの選択を、
コラムデコーダが活性化するコラム選択線およびラッチ
リードコマンドに対応して活性化される内部制御信号Ｉ
Ａｘによってゲート回路１９２〜１９８で選択する。し
たがって、ラッチデコーダが不要で、メモリセルアレイ
内にラッチ選択線ＬＳＬが不要となるため、メモリセル
アレイの寸法を小さくすることが可能となる。
【０１１５】［実施の形態４］一般に、半導体記憶装置
は、複数のメモリセルアレイブロックを持ち、それらの
うちの１つを選択するには、ロウアドレスの一部分を使
用することが多い。
は、複数のメモリセルアレイブロックを持ち、それらの
うちの１つを選択するには、ロウアドレスの一部分を使
用することが多い。
【０１１６】通常の読出では、ロウアドレスの指定が行
なわれるために、該当のメモリセル行が含まれるブロッ
クを選択することができる。しかし、各列に対応するラ
ッチを設けた場合には、実施の形態１〜実施の形態３で
説明したようなラッチからのデータの読出コマンド入力
時にはロウアドレスの入力が行なわれないために、直前
に選択したワード線が属していたブロックを記録してお
く必要がある。
なわれるために、該当のメモリセル行が含まれるブロッ
クを選択することができる。しかし、各列に対応するラ
ッチを設けた場合には、実施の形態１〜実施の形態３で
説明したようなラッチからのデータの読出コマンド入力
時にはロウアドレスの入力が行なわれないために、直前
に選択したワード線が属していたブロックを記録してお
く必要がある。
【０１１７】図１０は、実施の形態４の半導体記憶装置
に用いられるメモリセルアレイおよびその周辺回路の構
成を示したブロック図である。
に用いられるメモリセルアレイおよびその周辺回路の構
成を示したブロック図である。
【０１１８】図１０を参照して、実施の形態４の半導体
装置においては、メモリセルアレイ２１８は、メモリセ
ルアレイブロックＭＡ♯１〜ＭＡ♯４と、各メモリセル
アレイブロックに対応してセンスアンプ帯ＳＡ♯１〜Ｓ
Ａ♯４とを含む。メモリセルアレイ２１８の列選択を行
なうためにコラムデコーダ２１４が設けられ、また列に
対応して設けられているラッチを選択するためのラッチ
デコーダ２１６が設けられている。
装置においては、メモリセルアレイ２１８は、メモリセ
ルアレイブロックＭＡ♯１〜ＭＡ♯４と、各メモリセル
アレイブロックに対応してセンスアンプ帯ＳＡ♯１〜Ｓ
Ａ♯４とを含む。メモリセルアレイ２１８の列選択を行
なうためにコラムデコーダ２１４が設けられ、また列に
対応して設けられているラッチを選択するためのラッチ
デコーダ２１６が設けられている。
【０１１９】メモリセルアレイの行を選択する行選択回
路２１２は、ロウアドレスの最上位から数ビットを受け
てメモリセルアレイブロックの選択を行なうブロック選
択信号ＢＳ０〜ＢＳ３を出力するブロックデコーダ２２
２と、各メモリセルアレイブロックＭＡ♯１〜ＭＡ♯４
にそれぞれ対応して設けられるロウアドレスＲＡを受け
てデコードし、行選択を行なうロウデコーダ２２４〜２
３０を含む。ロウデコーダ２２４〜２３０は、それぞれ
ブロック選択信号ＢＳ０〜ＢＳ３によって活性化され
る。
路２１２は、ロウアドレスの最上位から数ビットを受け
てメモリセルアレイブロックの選択を行なうブロック選
択信号ＢＳ０〜ＢＳ３を出力するブロックデコーダ２２
２と、各メモリセルアレイブロックＭＡ♯１〜ＭＡ♯４
にそれぞれ対応して設けられるロウアドレスＲＡを受け
てデコードし、行選択を行なうロウデコーダ２２４〜２
３０を含む。ロウデコーダ２２４〜２３０は、それぞれ
ブロック選択信号ＢＳ０〜ＢＳ３によって活性化され
る。
【０１２０】メモリセルアレイ２１８にデータの授受を
行なうための入出力選択回路２２０は、ブロック選択信
号ＢＳ０〜ＢＳ３に応じてそれぞれ活性化されるＩＯＳ
Ｗドライバ２４０〜２４６と、信号ＩＯＳＷ０〜ＩＯＳ
Ｗ３に応じてセンスアンプ帯ＳＡ♯１〜ＳＡ♯４から読
出されるデータをグローバルＩＯ線ＧＩＯ，／ＧＩＯに
それぞれ伝達するゲート回路２３２〜２３８とを含む。
行なうための入出力選択回路２２０は、ブロック選択信
号ＢＳ０〜ＢＳ３に応じてそれぞれ活性化されるＩＯＳ
Ｗドライバ２４０〜２４６と、信号ＩＯＳＷ０〜ＩＯＳ
Ｗ３に応じてセンスアンプ帯ＳＡ♯１〜ＳＡ♯４から読
出されるデータをグローバルＩＯ線ＧＩＯ，／ＧＩＯに
それぞれ伝達するゲート回路２３２〜２３８とを含む。
【０１２１】ＩＯＳＷドライバ２４０〜２４６は、とも
に信号ＢＬＥＱ，内部制御信号ＩＡｘおよびスイッチ駆
動信号ＩＯＳＷＤを受ける。
に信号ＢＬＥＱ，内部制御信号ＩＡｘおよびスイッチ駆
動信号ＩＯＳＷＤを受ける。
【０１２２】図１１は、図１０におけるＩＯＳＷドライ
バ２４０の構成を示した回路図である。
バ２４０の構成を示した回路図である。
【０１２３】図１１を参照して、ＩＯＳＷドライバ２４
０は、信号ＢＬＥＱがＬレベルのときに活性化され、ブ
ロック選択信号ＢＳｉを受けて反転し出力するクロック
ドインバータ２５２と、信号ＢＬＥＱがＨレベルのとき
に活性化されクロックドインバータ２５２の出力を受け
て反転し、ノードＮ１２Ａに出力するクロックドインバ
ータ２５４と、スイッチ駆動信号ＩＯＳＷＤ、内部制御
信号ＩＡｘおよびノードＮ１２Ａの電位を受けるＮＡＮ
Ｄ回路２５６とを含む。
０は、信号ＢＬＥＱがＬレベルのときに活性化され、ブ
ロック選択信号ＢＳｉを受けて反転し出力するクロック
ドインバータ２５２と、信号ＢＬＥＱがＨレベルのとき
に活性化されクロックドインバータ２５２の出力を受け
て反転し、ノードＮ１２Ａに出力するクロックドインバ
ータ２５４と、スイッチ駆動信号ＩＯＳＷＤ、内部制御
信号ＩＡｘおよびノードＮ１２Ａの電位を受けるＮＡＮ
Ｄ回路２５６とを含む。
【０１２４】ＩＯＳＷドライバ２４０は、さらに、内部
制御信号ＩＡｘがＬレベルで、かつ、ブロック選択信号
ＢＳｉ，スイッチ駆動信号ＩＯＳＷＤがともにＨレベル
のときに出力がＬレベルとなるゲート回路２５８を含
む。ＮＡＮＤ回路２５６の出力はノードＮ１２Ｂに与え
られ、ゲート回路２５８の出力はノードＮ１２Ｃに与え
られる。
制御信号ＩＡｘがＬレベルで、かつ、ブロック選択信号
ＢＳｉ，スイッチ駆動信号ＩＯＳＷＤがともにＨレベル
のときに出力がＬレベルとなるゲート回路２５８を含
む。ＮＡＮＤ回路２５６の出力はノードＮ１２Ｂに与え
られ、ゲート回路２５８の出力はノードＮ１２Ｃに与え
られる。
【０１２５】ＩＯＳＷドライバ２４０は、さらに、入力
がノードＮ１２ＢおよびノードＮ１２Ｃに接続され、信
号ＩＯＳＷｉを出力するＮＡＮＤ回路２６０を含む。
がノードＮ１２ＢおよびノードＮ１２Ｃに接続され、信
号ＩＯＳＷｉを出力するＮＡＮＤ回路２６０を含む。
【０１２６】すなわち、クロックドインバータ２５２、
２５４は、ブロック選択信号を一時的に保持する保持部
を構成している。また、ＮＡＮＤ回路２５６、２６０お
よびゲート回路２５８は、現在入力されているブロック
選択信号と、保持部が保持しているブロック選択信号の
いずれかを内部制御信号ＩＡｘに応じて出力する。
２５４は、ブロック選択信号を一時的に保持する保持部
を構成している。また、ＮＡＮＤ回路２５６、２６０お
よびゲート回路２５８は、現在入力されているブロック
選択信号と、保持部が保持しているブロック選択信号の
いずれかを内部制御信号ＩＡｘに応じて出力する。
【０１２７】なお、ブロック選択信号ＢＳｉは、図１０
のブロック選択信号ＢＳ０に対応し、信号ＩＯＳＷｉは
信号ＩＯＳＷ０に対応する。
のブロック選択信号ＢＳ０に対応し、信号ＩＯＳＷｉは
信号ＩＯＳＷ０に対応する。
【０１２８】図１０におけるＩＯＳＷドライバ２４２，
２４４，２４６は、図１１で示したＩＯＳＷドライバ２
４０と同様な構成を有しており説明は繰返さない。な
お、ＩＯＳＷドライバ２４２の場合は信号ＢＳｉ，ＩＯ
ＳＷｉはそれぞれ信号ＢＳ１，ＩＯＳＷ１に対応し、Ｉ
ＯＳＷドライバ２４４の場合は信号ＢＳｉ，ＩＯＳＷｉ
はそれぞれ信号ＢＳ２，ＩＯＳＷ２に対応し、ＩＯＳＷ
ドライバ２４６の場合は信号ＢＳｉ，ＩＯＳＷｉはそれ
ぞれ信号ＢＳ３，ＩＯＳＷ３に対応する。
２４４，２４６は、図１１で示したＩＯＳＷドライバ２
４０と同様な構成を有しており説明は繰返さない。な
お、ＩＯＳＷドライバ２４２の場合は信号ＢＳｉ，ＩＯ
ＳＷｉはそれぞれ信号ＢＳ１，ＩＯＳＷ１に対応し、Ｉ
ＯＳＷドライバ２４４の場合は信号ＢＳｉ，ＩＯＳＷｉ
はそれぞれ信号ＢＳ２，ＩＯＳＷ２に対応し、ＩＯＳＷ
ドライバ２４６の場合は信号ＢＳｉ，ＩＯＳＷｉはそれ
ぞれ信号ＢＳ３，ＩＯＳＷ３に対応する。
【０１２９】図１２は、実施の形態４の半導体記憶装置
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
【０１３０】図１２を参照して、ロウアドレス“００
０”に対応するワード線はブロック０に属し、ロウアド
レス“１００”の対応ワード線はブロック１に属する。
時刻Ｔ１においてアクティブコマンドＡＣＴが入力され
る。ロウアドレス“１００”が入力され、応じて信号Ｂ
ＬＥＱがＬレベルとなり、ワード線ＷＬ１００が選択さ
れる。また、ブロック選択信号ＢＳ１がＬレベルからＨ
レベルに立上がる。
０”に対応するワード線はブロック０に属し、ロウアド
レス“１００”の対応ワード線はブロック１に属する。
時刻Ｔ１においてアクティブコマンドＡＣＴが入力され
る。ロウアドレス“１００”が入力され、応じて信号Ｂ
ＬＥＱがＬレベルとなり、ワード線ＷＬ１００が選択さ
れる。また、ブロック選択信号ＢＳ１がＬレベルからＨ
レベルに立上がる。
【０１３１】時刻Ｔ２においてリードコマンドＲＤが入
力される。コラムアドレス“０００”が入力され、応じ
てスイッチ駆動信号ＩＯＳＷＤがＨレベルに活性化され
る。このとき、内部制御信号ＩＡｘはＬレベルであり、
メモリセルアレイブロックＭＡ♯１に対応したＩＯＳＷ
ドライバ２４２内のノードＮ１２Ｃ（１）がＬレベルに
なる。その結果、信号ＩＯＳＷ１はＨレベルとなる。
力される。コラムアドレス“０００”が入力され、応じ
てスイッチ駆動信号ＩＯＳＷＤがＨレベルに活性化され
る。このとき、内部制御信号ＩＡｘはＬレベルであり、
メモリセルアレイブロックＭＡ♯１に対応したＩＯＳＷ
ドライバ２４２内のノードＮ１２Ｃ（１）がＬレベルに
なる。その結果、信号ＩＯＳＷ１はＨレベルとなる。
【０１３２】時刻Ｔ３において、プリチャージコマンド
ＰＲＥが入力される。応じてワード線ＷＬ１００の電位
はＬレベルとなり、信号ＢＬＥＱがＨレベルとなる。ク
ロックドインバータ２５４の働きにより、信号ＢＬＥＱ
がＬレベルであった時点のブロック選択信号ＢＳｉの値
がノードＮ１２Ａｉに保持される。ノードＮ１２Ａ
（１）の電位はＨレベルとなり、ノードＮ１２Ａ（０）
の電位はＬレベルになる。なお、ノードＮ１２Ａ
（１）、ノードＮ１２Ａ（０）は、それぞれＩＯＳＷド
ライバ２４２，２４０の内部のノードＮ１２Ａを示して
いる。プリチャージコマンドＰＲＥを入力するときにロ
ウアドレス“１００”のメモリセルが保持していたデー
タはラッチに転送される。
ＰＲＥが入力される。応じてワード線ＷＬ１００の電位
はＬレベルとなり、信号ＢＬＥＱがＨレベルとなる。ク
ロックドインバータ２５４の働きにより、信号ＢＬＥＱ
がＬレベルであった時点のブロック選択信号ＢＳｉの値
がノードＮ１２Ａｉに保持される。ノードＮ１２Ａ
（１）の電位はＨレベルとなり、ノードＮ１２Ａ（０）
の電位はＬレベルになる。なお、ノードＮ１２Ａ
（１）、ノードＮ１２Ａ（０）は、それぞれＩＯＳＷド
ライバ２４２，２４０の内部のノードＮ１２Ａを示して
いる。プリチャージコマンドＰＲＥを入力するときにロ
ウアドレス“１００”のメモリセルが保持していたデー
タはラッチに転送される。
【０１３３】時刻Ｔ４において、再びアクティブコマン
ドＡＣＴが入力され、ロウアドレス“０００”が入力さ
れる。応じてワード線ＷＬ０が選択されその電位がＨレ
ベルとなる。また、ブロック選択信号ＢＳ０がＨレベル
になる。
ドＡＣＴが入力され、ロウアドレス“０００”が入力さ
れる。応じてワード線ＷＬ０が選択されその電位がＨレ
ベルとなる。また、ブロック選択信号ＢＳ０がＨレベル
になる。
【０１３４】時刻Ｔ５において、ライトコマンドＷＲＴ
が入力される。コラムアドレス“０００”が入力されメ
モリセルに対する書込が行なわれる。スイッチ駆動信号
ＩＯＳＷＤはＨレベルになり、内部制御信号ＩＡｘはＬ
レベルであるので、ノードＮ１２Ｃ（０）がＬレベルと
なる。その結果、信号ＩＯＳＷ０がＨレベルとなる。
が入力される。コラムアドレス“０００”が入力されメ
モリセルに対する書込が行なわれる。スイッチ駆動信号
ＩＯＳＷＤはＨレベルになり、内部制御信号ＩＡｘはＬ
レベルであるので、ノードＮ１２Ｃ（０）がＬレベルと
なる。その結果、信号ＩＯＳＷ０がＨレベルとなる。
【０１３５】時刻Ｔ６において、ラッチリードコマンド
ＬＲＤが入力される。応じてスイッチ駆動信号ＩＯＳＷ
ＤがＨレベルとなり、ノードＮ１２Ｂ（１）がＬレベル
となる。その結果、信号ＩＯＳＷ１がＨレベルとなる。
この動作によって、コラムアドレス“００１”のラッチ
からデータの読出が行なわれる。
ＬＲＤが入力される。応じてスイッチ駆動信号ＩＯＳＷ
ＤがＨレベルとなり、ノードＮ１２Ｂ（１）がＬレベル
となる。その結果、信号ＩＯＳＷ１がＨレベルとなる。
この動作によって、コラムアドレス“００１”のラッチ
からデータの読出が行なわれる。
【０１３６】時刻Ｔ７において、ライトコマンドＷＲＴ
が入力される。応じてスイッチ駆動信号ＩＯＳＷＤはＨ
レベルになる。このとき、内部制御信号ＩＡｘはＬレベ
ルでありノードＮ１２Ｃ（０）の電位はＬレベルとな
る。その結果、信号ＩＯＳＷ０がＨレベルになる。そし
て、コラムアドレス“００１”のメモリセルへの書込が
行なわれる。
が入力される。応じてスイッチ駆動信号ＩＯＳＷＤはＨ
レベルになる。このとき、内部制御信号ＩＡｘはＬレベ
ルでありノードＮ１２Ｃ（０）の電位はＬレベルとな
る。その結果、信号ＩＯＳＷ０がＨレベルになる。そし
て、コラムアドレス“００１”のメモリセルへの書込が
行なわれる。
【０１３７】以上説明したように、実施の形態４の半導
体記憶装置は、直前に選択していたブロックを記憶して
おくことができ、ロウアドレスによってブロック選択を
行なっているような構成のメモリの場合においても、ラ
ッチからの高速な読出を行なうことが可能となる。
体記憶装置は、直前に選択していたブロックを記憶して
おくことができ、ロウアドレスによってブロック選択を
行なっているような構成のメモリの場合においても、ラ
ッチからの高速な読出を行なうことが可能となる。
【０１３８】［実施の形態５］実施の形態１〜実施の形
態４においては、ラッチ選択線ＬＳＬは、読出動作のと
きのみ選択することができた。ラッチにデータを書込ん
だとしても、別のメモリセルのデータをラッチに転送す
る際に、以前ラッチに書込んでおいたデータが失われて
しまうため、メモリセルアレイの外部からデータをラッ
チに対して書込むことは意味をなさない。
態４においては、ラッチ選択線ＬＳＬは、読出動作のと
きのみ選択することができた。ラッチにデータを書込ん
だとしても、別のメモリセルのデータをラッチに転送す
る際に、以前ラッチに書込んでおいたデータが失われて
しまうため、メモリセルアレイの外部からデータをラッ
チに対して書込むことは意味をなさない。
【０１３９】しかし、パーソナルコンピュータ向けの用
途においては、実際にはアプリケーションからの連続し
て読出／書込動作とは無関係に、読出したデータに対す
る即時の書換も発生する。たとえば、エラー補正機能
（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）を有するメモリ
制御装置の動作がこのような場合に対応する。
途においては、実際にはアプリケーションからの連続し
て読出／書込動作とは無関係に、読出したデータに対す
る即時の書換も発生する。たとえば、エラー補正機能
（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）を有するメモリ
制御装置の動作がこのような場合に対応する。
【０１４０】エラー補正機能を有するシステムでは、メ
インメモリは、データビットに加えて冗長ビットを記憶
している。メモリ制御装置は、データビットと冗長ビッ
トとを受けて、読出したデータの誤りを検出すると、Ｃ
ＰＵに訂正後のデータを受渡すとともに、メインメモリ
内の誤ったデータが保持されているアドレスに正しいデ
ータを書き戻す。
インメモリは、データビットに加えて冗長ビットを記憶
している。メモリ制御装置は、データビットと冗長ビッ
トとを受けて、読出したデータの誤りを検出すると、Ｃ
ＰＵに訂正後のデータを受渡すとともに、メインメモリ
内の誤ったデータが保持されているアドレスに正しいデ
ータを書き戻す。
【０１４１】実施の形態５に示す半導体記憶装置は、ラ
ッチに書込まれたデータを１本のワード線に繋がるメモ
リセルすべてに１回の操作で転送する機能を設けること
でラッチに対しても書込動作を行なえるようにしたもの
である。
ッチに書込まれたデータを１本のワード線に繋がるメモ
リセルすべてに１回の操作で転送する機能を設けること
でラッチに対しても書込動作を行なえるようにしたもの
である。
【０１４２】図１３は、実施の形態５におけるコラムデ
コーダおよびラッチデコーダの制御を行なう構成を示し
た回路図である。
コーダおよびラッチデコーダの制御を行なう構成を示し
た回路図である。
【０１４３】図１３を参照して、制御部２７０は、たと
えば図１の構成においては制御回路２の中に含まれる部
分である。
えば図１の構成においては制御回路２の中に含まれる部
分である。
【０１４４】制御部２７０は、制御信号ＣＳ，ＲＡＳ，
ＣＡＳに応じて読出および書込のコマンドを検出するゲ
ート回路２７２と、制御信号ＡｘがＬレベルで、かつ、
ゲート回路２７２の出力がＨレベルのときに出力がＬレ
ベルとなるゲート回路９６と、ゲート回路９６の出力を
反転するインバータ９８とを含む。
ＣＡＳに応じて読出および書込のコマンドを検出するゲ
ート回路２７２と、制御信号ＡｘがＬレベルで、かつ、
ゲート回路２７２の出力がＨレベルのときに出力がＬレ
ベルとなるゲート回路９６と、ゲート回路９６の出力を
反転するインバータ９８とを含む。
【０１４５】制御部２７０は、さらに、ゲート回路２７
２の出力と制御信号Ａｘとを受けるＮＡＮＤ回路１００
と、ＮＡＮＤ回路１００の出力を反転するインバータ１
０２とを含む。
２の出力と制御信号Ａｘとを受けるＮＡＮＤ回路１００
と、ＮＡＮＤ回路１００の出力を反転するインバータ１
０２とを含む。
【０１４６】インバータ９８の出力はコラムデコーダ４
を活性化し、インバータ１０２の出力はラッチデコーダ
５を活性化する。なお、ゲート回路２７２は、制御信号
ＲＡＳがＨレベルで、かつ、制御信号ＣＳ，ＣＡＳがＬ
レベルのときにＨレベルを出力する回路である。
を活性化し、インバータ１０２の出力はラッチデコーダ
５を活性化する。なお、ゲート回路２７２は、制御信号
ＲＡＳがＨレベルで、かつ、制御信号ＣＳ，ＣＡＳがＬ
レベルのときにＨレベルを出力する回路である。
【０１４７】すなわち、制御部２７０は、リードコマン
ドまたはラッチコマンドが入力されたときに、制御信号
Ａｘに応じてコラムデコーダ４またはラッチデコーダ５
のいずれかを活性化する回路である。
ドまたはラッチコマンドが入力されたときに、制御信号
Ａｘに応じてコラムデコーダ４またはラッチデコーダ５
のいずれかを活性化する回路である。
【０１４８】図１４は、実施の形態５における信号発生
回路２７４の構成を示した回路図である。
回路２７４の構成を示した回路図である。
【０１４９】図１４を参照して、信号発生回路２７４
は、図５に示した信号発生回路１１２の構成において、
ＮＡＮＤ回路１３０，１２６に代えてＮＡＮＤ回路２７
６，２７８を含み、さらに、アクティブコマンドを検出
するゲート回路２８０と、ゲート回路２８０の出力を受
ける直列に接続されたインバータ２８２〜２９４と、イ
ンバータ２８４，２９４の出力および制御信号Ａｘを受
けるＮＡＮＤ回路２９６と、ＮＡＮＤ回路２９６，２７
８の出力を受けるＮＡＮＤ回路２９８とを含む。
は、図５に示した信号発生回路１１２の構成において、
ＮＡＮＤ回路１３０，１２６に代えてＮＡＮＤ回路２７
６，２７８を含み、さらに、アクティブコマンドを検出
するゲート回路２８０と、ゲート回路２８０の出力を受
ける直列に接続されたインバータ２８２〜２９４と、イ
ンバータ２８４，２９４の出力および制御信号Ａｘを受
けるＮＡＮＤ回路２９６と、ＮＡＮＤ回路２９６，２７
８の出力を受けるＮＡＮＤ回路２９８とを含む。
【０１５０】なお、ＮＡＮＤ回路２７８，２７６には、
制御信号Ａｘが入力される。また、ＮＡＮＤ回路２９８
は信号ＴＧを出力する。プリチャージコマンドを検出す
るゲート回路１１４を検出してパルスを発生する回路に
加えてアクティブコマンドを検出するゲート回路２８０
の出力からパルスを出力する回路部分が追加になり、こ
れらを合成するゲートが設けられている。なお、ビット
線対の負荷容量は、ラッチ線対の負荷容量よりも大きい
ので、信号発生回路２７４は、ＮＡＮＤ回路２９６が発
生するパルスの幅がＮＡＮＤ回路２７８が発生するパル
スの幅よりも広くなるように構成されている。
制御信号Ａｘが入力される。また、ＮＡＮＤ回路２９８
は信号ＴＧを出力する。プリチャージコマンドを検出す
るゲート回路１１４を検出してパルスを発生する回路に
加えてアクティブコマンドを検出するゲート回路２８０
の出力からパルスを出力する回路部分が追加になり、こ
れらを合成するゲートが設けられている。なお、ビット
線対の負荷容量は、ラッチ線対の負荷容量よりも大きい
ので、信号発生回路２７４は、ＮＡＮＤ回路２９６が発
生するパルスの幅がＮＡＮＤ回路２７８が発生するパル
スの幅よりも広くなるように構成されている。
【０１５１】図１５は、実施の形態５の半導体記憶装置
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
【０１５２】図１５を参照して、時刻Ｔ１において、プ
リチャージコマンドＰＲＥが入力される。このとき制御
信号ＡｘはＨレベルに設定される。応じて、それまで選
択されていたワード線ＷＬ１が非活性化される。制御信
号ＡｘがＨレベルであるため、ロウアドレス“００１”
のメモリセルのデータが対応するラッチに転送され、ビ
ット線ＢＬ０の値に従ってラッチ線ＬＬ０はＨレベルに
なる。
リチャージコマンドＰＲＥが入力される。このとき制御
信号ＡｘはＨレベルに設定される。応じて、それまで選
択されていたワード線ＷＬ１が非活性化される。制御信
号ＡｘがＨレベルであるため、ロウアドレス“００１”
のメモリセルのデータが対応するラッチに転送され、ビ
ット線ＢＬ０の値に従ってラッチ線ＬＬ０はＨレベルに
なる。
【０１５３】時刻Ｔ２において、アクティブコマンドＡ
ＣＴが入力される。応じてワード線ＷＬ０が選択され、
メモリセルのデータがビット線に読出されビット線ＢＬ
０はＬレベルとなる。
ＣＴが入力される。応じてワード線ＷＬ０が選択され、
メモリセルのデータがビット線に読出されビット線ＢＬ
０はＬレベルとなる。
【０１５４】時刻Ｔ３において、ライトコマンドＷＲＴ
が入力される。外部からＨレベルのデータ入力信号ＤＩ
Ｎを入力したため、ビット線ＢＬ０はＨレベルに変化す
る。この操作により、ロウアドレス“０００”，コラム
アドレス“０００”によって指定されるメモリセルにデ
ータの書込が行なわれる。
が入力される。外部からＨレベルのデータ入力信号ＤＩ
Ｎを入力したため、ビット線ＢＬ０はＨレベルに変化す
る。この操作により、ロウアドレス“０００”，コラム
アドレス“０００”によって指定されるメモリセルにデ
ータの書込が行なわれる。
【０１５５】時刻Ｔ４において、ラッチリードコマンド
ＬＲＤが入力される。このとき制御信号ＡｘはＨレベル
であるため、ラッチ選択線ＬＳＬ０が活性化される。コ
ラムアドレス“０００”のラッチが保持していたデータ
が読出され、ラッチ線ＬＬ０はＨレベルとなる。読出さ
れたデータはローカルＩＯ線ＬＩＯ，グローバルＩＯ線
ＧＩＯに伝達され、データ出力信号ＤＯＵＴとしてＨレ
ベルが出力される。
ＬＲＤが入力される。このとき制御信号ＡｘはＨレベル
であるため、ラッチ選択線ＬＳＬ０が活性化される。コ
ラムアドレス“０００”のラッチが保持していたデータ
が読出され、ラッチ線ＬＬ０はＨレベルとなる。読出さ
れたデータはローカルＩＯ線ＬＩＯ，グローバルＩＯ線
ＧＩＯに伝達され、データ出力信号ＤＯＵＴとしてＨレ
ベルが出力される。
【０１５６】時刻Ｔ５において、ラッチライトコマンド
ＬＷＲＴが入力される。このとき、制御信号ＡｘはＨレ
ベルであるため、ラッチ選択線ＬＳＬ０が選択される。
データが読出された後のラッチに外部から入力されるデ
ータ入力信号が伝達される。データ入力信号ＤＩＮはＬ
レベルであり、この信号がグローバルＩＯ線ＧＩＯ，ロ
ーカルＩＯ線ＬＩＯに伝達されラッチ線ＬＬ０はＬレベ
ルに引下げられる。コラムアドレス“０００”のラッチ
にはデータ“Ｌ”が書込まれる。この間、ワード線ＷＬ
０は選択されたままの状態を保つことができるため、引
続きワード線ＷＬ０に繋がるメモリセルへのアクセスは
高速に行なうことができる。
ＬＷＲＴが入力される。このとき、制御信号ＡｘはＨレ
ベルであるため、ラッチ選択線ＬＳＬ０が選択される。
データが読出された後のラッチに外部から入力されるデ
ータ入力信号が伝達される。データ入力信号ＤＩＮはＬ
レベルであり、この信号がグローバルＩＯ線ＧＩＯ，ロ
ーカルＩＯ線ＬＩＯに伝達されラッチ線ＬＬ０はＬレベ
ルに引下げられる。コラムアドレス“０００”のラッチ
にはデータ“Ｌ”が書込まれる。この間、ワード線ＷＬ
０は選択されたままの状態を保つことができるため、引
続きワード線ＷＬ０に繋がるメモリセルへのアクセスは
高速に行なうことができる。
【０１５７】時刻Ｔ６において、プリチャージコマンド
ＰＲＥが入力される。応じてワード線ＷＬ０は非活性化
され、センスアンプ活性化信号Ｓ０がＬレベルとなるの
で、センスアンプは非活性化される。そして、信号ＢＬ
ＥＱがＨレベルになり、ビット線対を初期状態の中間電
位に戻す。このとき、制御信号ＡｘはＬレベルであるた
め、データの転送は行なわれない。もしも、制御信号Ａ
ｘをＨレベルに設定してしまった場合は、ワード線ＷＬ
０に接続されているメモリセルのデータがラッチに書込
まれてしまうため、時刻Ｔ５においてコラムアドレス
“０００”に書込んだ値は失われてしまう。また、デー
タをラッチから特定のワード線繋がるメモリセルに書込
む場合には、ビット線対をプリチャージされた初期状態
に戻しておく必要があるため、既に活性化されているワ
ード線は一旦非活性化しなければならない。
ＰＲＥが入力される。応じてワード線ＷＬ０は非活性化
され、センスアンプ活性化信号Ｓ０がＬレベルとなるの
で、センスアンプは非活性化される。そして、信号ＢＬ
ＥＱがＨレベルになり、ビット線対を初期状態の中間電
位に戻す。このとき、制御信号ＡｘはＬレベルであるた
め、データの転送は行なわれない。もしも、制御信号Ａ
ｘをＨレベルに設定してしまった場合は、ワード線ＷＬ
０に接続されているメモリセルのデータがラッチに書込
まれてしまうため、時刻Ｔ５においてコラムアドレス
“０００”に書込んだ値は失われてしまう。また、デー
タをラッチから特定のワード線繋がるメモリセルに書込
む場合には、ビット線対をプリチャージされた初期状態
に戻しておく必要があるため、既に活性化されているワ
ード線は一旦非活性化しなければならない。
【０１５８】時刻Ｔ７において、コマンドＬＡＣＴが入
力される。信号ＢＬＥＱがＬレベルになり、ビット線の
イコライズが解除される。次に、信号ＴＧがＨレベルと
なり、ラッチ線対のデータをビット線対に伝達すると同
時にワード線ＷＬ１を選択する。
力される。信号ＢＬＥＱがＬレベルになり、ビット線の
イコライズが解除される。次に、信号ＴＧがＨレベルと
なり、ラッチ線対のデータをビット線対に伝達すると同
時にワード線ＷＬ１を選択する。
【０１５９】通常は、このときワード線ＷＬ１に繋がっ
ているメモリセルの値に従ってビット線対の電位が変化
し、センスアンプ活性化信号Ｓ０がＨレベルになったと
きにこの電位差をセンスアンプで増幅することでビット
線対の電位を決定しているが、ラッチ線対から供給され
る電荷量は、メモリセルの電荷量をはるかに上回るた
め、ビット線対はラッチに蓄えられているデータに応じ
て変化してセンスアンプがこれを増幅しビット線対の電
位が決定される。
ているメモリセルの値に従ってビット線対の電位が変化
し、センスアンプ活性化信号Ｓ０がＨレベルになったと
きにこの電位差をセンスアンプで増幅することでビット
線対の電位を決定しているが、ラッチ線対から供給され
る電荷量は、メモリセルの電荷量をはるかに上回るた
め、ビット線対はラッチに蓄えられているデータに応じ
て変化してセンスアンプがこれを増幅しビット線対の電
位が決定される。
【０１６０】時刻Ｔ８において、プリチャージコマンド
ＰＲＥが入力される。ワード線ＷＬ１に接続されている
メモリセルは、ラッチの保持データに応じて書換えられ
ており、ワード線ＷＬ１を非活性化することでデータの
転送が完了する。
ＰＲＥが入力される。ワード線ＷＬ１に接続されている
メモリセルは、ラッチの保持データに応じて書換えられ
ており、ワード線ＷＬ１を非活性化することでデータの
転送が完了する。
【０１６１】以上ラッチに対する書込動作と書込んだデ
ータのメモリセルへの転送方法を詳細に説明した。
ータのメモリセルへの転送方法を詳細に説明した。
【０１６２】このような構成にすることによって、ロウ
アドレスの操作を行なうことなく、コラム選択線とラッ
チ選択線に繋がるセルに任意の読出と書込を行なうこと
ができ、実使用時のデータの転送レートを非常に高く保
つことが可能となる。
アドレスの操作を行なうことなく、コラム選択線とラッ
チ選択線に繋がるセルに任意の読出と書込を行なうこと
ができ、実使用時のデータの転送レートを非常に高く保
つことが可能となる。
【０１６３】すなわち、実施の形態５においては、メモ
リセルアレイの外部からラッチに対してもデータの書込
を行なうことができ、また、書換えたラッチのデータを
ワード線に繋がるメモリセルに転送することができる。
したがって、メインメモリからの読出アドレスに対する
エラー訂正機能を有するメモリ制御回路などからの即座
の書換要求がなされた場合においても、実効的なデータ
転送レートを低下させることなく要求に対処できる半導
体記憶装置を実現することが可能となる。
リセルアレイの外部からラッチに対してもデータの書込
を行なうことができ、また、書換えたラッチのデータを
ワード線に繋がるメモリセルに転送することができる。
したがって、メインメモリからの読出アドレスに対する
エラー訂正機能を有するメモリ制御回路などからの即座
の書換要求がなされた場合においても、実効的なデータ
転送レートを低下させることなく要求に対処できる半導
体記憶装置を実現することが可能となる。
【０１６４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１６５】
【発明の効果】請求項１〜３に記載の半導体記憶装置
は、行選択動作によって読出されたメモリセルのデータ
を保持するデータ保持回路を設けるので、書込アドレス
と読出アドレスが離れており交互に読出と書込を繰返す
場合に読出アドレスを指定する必要がなく、高速動作が
可能となる。
は、行選択動作によって読出されたメモリセルのデータ
を保持するデータ保持回路を設けるので、書込アドレス
と読出アドレスが離れており交互に読出と書込を繰返す
場合に読出アドレスを指定する必要がなく、高速動作が
可能となる。
【０１６６】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の奏する効果に加えて、デ
ータ保持回路へのデータ転送を外部から制御できるの
で、リフレッシュ動作等が発生した場合に無駄な転送動
作を避けることができ、さらに高速動作が可能となる。
項３に記載の半導体記憶装置の奏する効果に加えて、デ
ータ保持回路へのデータ転送を外部から制御できるの
で、リフレッシュ動作等が発生した場合に無駄な転送動
作を避けることができ、さらに高速動作が可能となる。
【０１６７】請求項５、６に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置の奏する効果に加え
て、通常のデータ読出時にデータ伝達を行なうデータ線
対に対してデータ保持回路のデータを読出すことができ
る。
請求項２に記載の半導体記憶装置の奏する効果に加え
て、通常のデータ読出時にデータ伝達を行なうデータ線
対に対してデータ保持回路のデータを読出すことができ
る。
【０１６８】請求項７に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の奏する効果に加えてメモ
リセルアレイ面積を小さく抑えることができる。
項５に記載の半導体記憶装置の奏する効果に加えてメモ
リセルアレイ面積を小さく抑えることができる。
【０１６９】請求項８、９に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、外部からデータ保持回路に書込んだデータをメモリ
セルに書込むことが可能となる。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、外部からデータ保持回路に書込んだデータをメモリ
セルに書込むことが可能となる。
【０１７０】請求項１０、１１に記載の半導体記憶装置
は、メモリセルアレイブロックが複数ある場合に、デー
タ保持回路にデータ保持をさせたメモリセルアレイブロ
ックの情報が保持されるので、行アドレスによってブロ
ック選択を行なうばあいにおいてもアドレス指定をする
ことなく、高速な読出を行なうことができる。
は、メモリセルアレイブロックが複数ある場合に、デー
タ保持回路にデータ保持をさせたメモリセルアレイブロ
ックの情報が保持されるので、行アドレスによってブロ
ック選択を行なうばあいにおいてもアドレス指定をする
ことなく、高速な読出を行なうことができる。
【図１】 本発明の実施の形態１の半導体記憶装置の構
成を説明するための概略ブロック図である。
成を説明するための概略ブロック図である。
【図２】 本発明の半導体記憶装置をメインメモリとし
て使用した場合の概略動作を説明するための動作波形図
である。
て使用した場合の概略動作を説明するための動作波形図
である。
【図３】 図１におけるメモリセルアレイ７の構成を説
明するための回路図である。
明するための回路図である。
【図４】 各コマンド制御信号からコラム選択線ＣＳ
Ｌ，ラッチ選択線ＬＳＬを活性化する構成を説明するた
めの回路図である。
Ｌ，ラッチ選択線ＬＳＬを活性化する構成を説明するた
めの回路図である。
【図５】 図１の制御回路２の一部である信号発生回路
１１２の構成を示した回路図である。
１１２の構成を示した回路図である。
【図６】 実施の形態１の半導体記憶装置の動作を説明
するための動作波形図である。
するための動作波形図である。
【図７】 実施の形態２において用いられる信号発生回
路１４２の構成を示す回路図である。
路１４２の構成を示す回路図である。
【図８】 実施の形態３の半導体記憶装置１８１の構成
を示した概略ブロック図である。
を示した概略ブロック図である。
【図９】 図８におけるメモリセルアレイ１８７の構成
を示した回路図である。
を示した回路図である。
【図１０】 実施の形態４の半導体記憶装置に用いられ
るメモリセルアレイおよびその周辺回路の構成を示した
ブロック図である。
るメモリセルアレイおよびその周辺回路の構成を示した
ブロック図である。
【図１１】 図１０におけるＩＯＳＷドライバ２４０の
構成を示した回路図である。
構成を示した回路図である。
【図１２】 実施の形態４の半導体記憶装置の動作を説
明するための動作波形図である。
明するための動作波形図である。
【図１３】 実施の形態５におけるコラムデコーダおよ
びラッチデコーダの制御を行なう構成を示した回路図で
ある。
びラッチデコーダの制御を行なう構成を示した回路図で
ある。
【図１４】 実施の形態５における信号発生回路２７４
の構成を示した回路図である。
の構成を示した回路図である。
【図１５】 実施の形態５の半導体記憶装置の動作を説
明するための動作波形図である。
明するための動作波形図である。
【図１６】 データを読出し、そしてそれを修正して書
き戻す操作を説明するための概念図である。
き戻す操作を説明するための概念図である。
【図１７】 従来の半導体記憶装置の概略構成を示す図
である。
である。
【図１８】 図１７における従来のメモリセルアレイ５
１７の構成を示した回路図である。
１７の構成を示した回路図である。
【図１９】 同期型半導体記憶装置（ＳＤＲＡＭ）を使
用したメインメモリに対してアクセスを行なう場合を説
明するための動作波形図である。
用したメインメモリに対してアクセスを行なう場合を説
明するための動作波形図である。
１，１８１ 半導体記憶装置、２，１８２ 制御回路、
３，１８３，２２４ロウデコーダ、４，１８４，２１４
コラムデコーダ、５，２１６ ラッチデコーダ、６，
１８６ 増幅回路帯、７，１８７，２１８ メモリセル
アレイ、９，１８９ メモリ制御装置、３０，５０ ラ
ッチ、６２ 書込データドライブ回路、６４ リードア
ンプ、２４，４４ センスアンプ、２６，５６ 選択ゲ
ート、９２ デコーダ選択部、１１２，１４２，２７４
信号発生回路、２１２ 行選択回路、２２０ 入出力
選択回路、２２２ ブロックデコーダ、２５２，２５４
クロックドインバータ、２７０ 制御部、ＢＬ，／ＢＬ
ビット線、ＬＬ，／ＬＬ ラッチ線、ＣＳＬ コラム
選択線、Ｃｅｌｌ００〜Ｃｅｌｌ２１ メモリセル、Ｌ
ＳＬ ラッチ選択線、ＭＡ メモリセルアレイブロッ
ク、ＭＱ キャパシタ、ＭＴ トランジスタ、ＳＡ セ
ンスアンプ帯、ＷＬ〜ＷＬ１００ ワード線。
３，１８３，２２４ロウデコーダ、４，１８４，２１４
コラムデコーダ、５，２１６ ラッチデコーダ、６，
１８６ 増幅回路帯、７，１８７，２１８ メモリセル
アレイ、９，１８９ メモリ制御装置、３０，５０ ラ
ッチ、６２ 書込データドライブ回路、６４ リードア
ンプ、２４，４４ センスアンプ、２６，５６ 選択ゲ
ート、９２ デコーダ選択部、１１２，１４２，２７４
信号発生回路、２１２ 行選択回路、２２０ 入出力
選択回路、２２２ ブロックデコーダ、２５２，２５４
クロックドインバータ、２７０ 制御部、ＢＬ，／ＢＬ
ビット線、ＬＬ，／ＬＬ ラッチ線、ＣＳＬ コラム
選択線、Ｃｅｌｌ００〜Ｃｅｌｌ２１ メモリセル、Ｌ
ＳＬ ラッチ選択線、ＭＡ メモリセルアレイブロッ
ク、ＭＱ キャパシタ、ＭＴ トランジスタ、ＳＡ セ
ンスアンプ帯、ＷＬ〜ＷＬ１００ ワード線。
Claims (11)
- 【請求項１】 行列状に配置される複数のメモリセル
と、 前記複数のメモリセルの行にそれぞれ対応して設けられ
る複数のワード線と、 前記複数のメモリセルの列にそれぞれ対応して設けられ
る複数のビット線対と、 前記複数のビット線対に対応してそれぞれ設けられる複
数のセンスアンプと、 前記複数のビット線対に共通に設けられ外部と記憶デー
タの授受を行なうためのデータ線対と、 与えられた列アドレスに応じて前記複数のビット線対を
それぞれ選択的に前記データ線対に接続する複数の第１
の接続回路と、 前記複数のビット線対にそれぞれ対応して設けられる複
数のデータ保持回路と、 前記複数のデータ保持回路をそれぞれ前記複数のビット
線対に接続する複数の第２の接続回路とを備える、半導
体記憶装置。 - 【請求項２】 行選択動作に応じて前記複数のワード線
のいずれかが活性化され、前記複数のセンスアンプの活
性化が行なわれてから前記ビット線対のデータ初期化が
行なわれるまでに前記複数の第２の接続回路を活性化し
前記複数のビット線対から前記複数のデータ保持回路に
データ転送を行なう制御回路をさらに備える、請求項１
に記載の半導体記憶装置。 - 【請求項３】 前記半導体記憶装置は、同期型半導体記
憶装置であり、 前記制御回路は、 前記複数のビット線対の電位をプリチャージすることに
より前記ビット線対の初期化を行なうプリチャージコマ
ンドの入力を検出するコマンド検出部と、 前記コマンド検出部の出力に応じて所定時間前記複数の
第２の接続回路を活性化するパルス信号を出力するパル
ス発生部とを含む、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記パルス発生部は、外部からの制御信
号に応じて選択的に活性化され、前記パルス信号を出力
する、請求項３に記載の半導体記憶装置。 - 【請求項５】 与えられた列アドレスに応じて前記複数
のデータ保持回路をそれぞれ選択的に前記データ線対に
接続する複数の第３の接続回路をさらに備える、請求項
２に記載の半導体記憶装置。 - 【請求項６】 前記列アドレスに応じて前記複数の第１
の接続回路のいずれか１つを選択する第１のアドレスデ
コード回路と、 前記列アドレスに応じて前記複数の第３の接続回路のい
ずれか１つを選択する第２のアドレスデコード回路とを
さらに備える、請求項５に記載の半導体記憶装置。 - 【請求項７】 前記列アドレスに応じて前記メモリセル
の列のいずれか１つを選択するアドレスデコード回路
と、 制御信号に応じて、前記アドレスデコード回路によって
選択された列に対応する前記第１、第３の接続回路のう
ちいずれかを選択して活性化するゲート回路とをさらに
含む、請求項５に記載の半導体記憶装置。 - 【請求項８】 行選択動作に応じて前記複数のワード線
のいずれかが活性化され、かつ、前記センスアンプが非
活性化状態であるときに前記複数の第２の接続回路を活
性化し前記複数のデータ保持回路から前記複数のビット
線対にデータ転送を行なう制御回路をさらに備える、請
求項１に記載の半導体記憶装置。 - 【請求項９】 前記半導体記憶装置は、同期型半導体記
憶装置であり、 前記制御回路は、 前記メモリセルの行の活性化を行なうアクティブコマン
ドの入力を検出するコマンド検出部と、 前記コマンド検出部の出力に応じて所定時間前記複数の
第２の接続回路を活性化するパルス信号を出力するパル
ス発生部とを含む、請求項８に記載の半導体記憶装置。 - 【請求項１０】 複数のメモリセルアレイブロックを備
え、 各前記メモリセルアレイブロックは、 行列状に配置される複数のメモリセルと、 前記複数のメモリセルの行にそれぞれ対応して設けられ
る複数のワード線と、 前記複数のメモリセルの列にそれぞれ対応して設けられ
る複数のビット線対と、 前記複数のビット線対に対応してそれぞれ設けられる複
数のセンスアンプと、 前記複数のビット線対に共通に設けられ外部と記憶デー
タの授受を行なうためのローカルデータ線対と、 列アドレスに応じて前記複数のビット線対をそれぞれ選
択的に前記ローカルデータ線対に接続する複数の第１の
接続回路と、 前記複数のビット線対にそれぞれ対応して設けられる複
数のデータ保持回路と、 前記複数のデータ保持回路をそれぞれ前記複数のビット
線対に接続する複数の第２の接続回路とを含み、 与えられた行アドレスに応じて前記複数のメモリセルア
レイブロックのいずれかを選択するブロックデコード回
路と、 前記ブロックデコード回路の出力に応じて前記複数のメ
モリセルアレイブロックのうちのいずれかとデータの授
受を行なう選択回路とをさらに備え、 前記選択回路は、 前記複数のメモリセルアレイブロックに共通して設けら
れるグローバルデータ線対と、 前記複数のメモリセルアレイブロックにそれぞれ対応し
て設けられ、前記複数のメモリセルアレイブロックのロ
ーカルデータ線対を選択的に前記グローバルデータ線対
と接続する複数のスイッチ回路と、 前記ブロックデコード回路の出力に応じて前記複数のス
イッチ回路のいずれか１つを活性化するスイッチ駆動回
路を含み、 前記スイッチ駆動回路は、 ブロックデコード回路の出力を保持する保持部を有す
る、半導体記憶装置。 - 【請求項１１】 前記スイッチ駆動回路は、 前記ブロックデコード回路の出力と前記保持部の出力と
を受けていずれか一方に応じ前記スイッチ回路を活性化
する駆動信号発生部とさらに有する、請求項１０に記載
の半導体記憶装置。
Priority Applications (4)
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Applications Claiming Priority (1)
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| JP2000217069A JP2002032985A (ja) | 2000-07-18 | 2000-07-18 | 半導体記憶装置 |
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