JP4402439B2 - 改善されたデータ書き込み制御回路を有する4ビットプリフェッチ方式fcram及びこれに対するデータマスキング方法 - Google Patents
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Description
図1は、一般的なデータ書き込み制御機能を有するDDR SDRAMの内部構成を概略的に表すブロック図である。図1では16個のデータ入出力ピンを具備して一回に16個のデータを処理できるX16 DDR SDRAMが例として図示される。
結局、前記DMピン125、126を利用して書き込みを願わないデータをマスキングできる。
図2のように、前記コマンドデコーダ101がクロック信号CLKに同期して書き込み制御命令WRITEを出力すれば、前記制御信号発生部103は前記書き込み制御命令WRITEに応答して制御信号CTLをイネーブルさせる。
また、前記FCRAM 200はデータ入力バッファ部209とデータ出力バッファ部210、VWバッファ211をさらに具備する。
前記ロウデコーダ205は前記ロウアドレスをデコーディングして前記メモリセルアレイ204の該当ワードラインを活性化させる。前記カラムデコーダ206は前記カラムアドレスをデコーディングして前記メモリセルアレイ204の該当カラムセレクトラインを活性化させる。
図4のように、VWバッファ211は入力バッファ及びデコーダ231、VW制御回路232及び順序制御回路233を具備する。
図5のように、VW制御回路232は書き込み情報発生回路240及び出力回路250を具備する。
前記出力回路250は前記内部書き込み情報信号CVW1、CVW2、CVW3、CVW4を1次反転させて前記書き込み情報信号PVW1、PVW2、PVW3、PVW4を出力する。
図6に示されたVW制御回路232の構成及び具体的な動作は図5で説明したものと同一なので省略する。
図7のように、FCRAM200はDDR SDRAMとは違ってデータ書き込みのために第1及び第2書き込み制御命令WRA、LALが使われ、これを表に表せば次の通りである。
図8のように、4ビットプリフェッチ方式FCRAMの一部であるデータ入力回路310はデータ入力バッファ311、第1ないし第4データレジスタ312、313、314、315及び第1ないし第4書き込みドライバ316、317、318、319を具備する。
図11で、“DQSS”、“PDSD”、“PDIN”、“DIN”、“PCLK”、“CSLi”、“CSLj”及び“A”の具体的な説明は前述したものと同一なので省略する。
図12のように、VWバッファ430は入力バッファ及びデコーダ431、制御回路432及びバーストカウンタ433を具備する。
201 コマンドデコーダ
202 アドレスバッファ
203 制御信号発生部
204 メモリセルアレイ
205 ロウデコーダ
206 カラムデコーダ
207 センスアンプ
208 入出力制御回路
209 データ入力バッファ部
210 データ出力バッファ部
211 VWバッファ
221 制御ピン
222 アドレスピン
223 データ入出力ピン
Claims (13)
- メモリセルアレイと複数のアドレスピン及び複数のデータピンを具備する半導体メモリ装置において、
所定の外部入力信号に応答して第1及び第2書き込み命令を含む制御命令を出力するコマンドデコーダと、
前記アドレスピンに入力されるロウアドレス信号をデコーディングし、デコーディングされたロウアドレス信号に対応する前記メモリセルアレイの該当ワードラインを活性化させるロウデコーダと、
前記アドレスピンに入力されるカラムアドレス信号をデコーディングし、デコーディングされたカラムアドレス信号に対応するメモリセルアレイのカラムセレクトラインを活性化させるカラムデコーダと、
前記複数のデータピンから入力データを受信して所定のクロック信号に同期させて出力するデータ入力バッファと、
前記メモリセルアレイから読出された出力データを前記複数のデータピンに出力するデータ出力バッファと、
前記アドレスピンに入力されるアドレス組合わせ信号に応答して前記入力データのマスキングを制御するデータマスキング制御信号を出力する有効書き込みウィンドウバッファとを具備し、
前記カラムデコーダは前記データマスキング制御信号に応答して前記入力データのうちマスキングされるデータが入力されるカラムセレクトラインをディセーブルさせ、
前記有効書き込みウィンドウバッファは、
前記アドレス組合わせ信号のうち前記入力データの書き込み禁止を制御するための第1アドレス信号をデコーディングして所定の書き込み制御信号を出力する入力バッファ及びデコーダと、
前記書き込み制御信号に応答して前記複数のデータピンのそれぞれを通じて受信される前記入力データの各ビットのマスキング如何を表す書き込み情報信号を出力する有効書き込みウィンドウ制御回路と、
前記アドレス組合わせ信号のうち前記入力データの書き込み順序を制御するための第2アドレス信号に応答して前記入力データの書き込み順序を決定し、前記書き込み順序及び前記書き込み情報信号に応答して前記データマスキング制御信号を出力する順序制御回路と、を具備することを特徴とする改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記アドレス組合わせ信号は、
前記第2書き込み命令印加時に前記アドレスピンに印加される多数のビットのうち一部のビットであることを特徴とする請求項1に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記有効書き込みウィンドウ制御回路は、
前記書き込み制御信号に応答して内部書き込み情報信号を出力する書き込み情報発生回路と、
前記内部書き込み情報信号をラッチして前記書き込み情報信号を出力する出力回路と、を含むことを特徴とする請求項1に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記書き込み情報発生回路は前記書き込み制御信号に応答して前記内部書き込み情報信号を発生する第1ないし第4書き込み情報発生回路を含み、
前記出力回路は前記第1ないし第4書き込み情報発生回路にそれぞれ連結されて前記内部書き込み情報信号をラッチして前記書き込み情報信号を出力する第1ないし第4ラッチ回路を含むことを特徴とする請求項3に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記第1ないし第4ラッチ回路のそれぞれは、
電源入力時に所定の内部制御信号に応答して第1ないし第4ラッチ回路の入力端の初期電圧レベルを所定レベルに維持させるための初期値設定回路を具備することを特徴とする請求項4に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記第1ないし第4書き込み情報発生回路のそれぞれは、
前記書き込み制御信号を論理演算するNANDゲートと、
前記NANDゲートの出力信号を反転させ、その反転された信号を出力する複数のインバータと、
前記NANDゲート及び複数のインバータの出力信号に応答してターンオンされて前記内部書き込み情報信号を出力する複数の伝送ゲートと、を含むことを特徴とする請求項4に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記第1ないし第4書き込み情報発生回路のうち少なくとも一つは、
前記複数の伝送ゲートの入力端がいずれもグラウンドに連結されることを特徴とする請求項6に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記第1ないし第4書き込み情報発生回路のうち一部は、
前記複数の伝送ゲートのうち一部の入力端がグラウンドに連結され、残りの一部の入力端が所定の内部電圧に連結されることを特徴とする請求項6に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記第1ないし第4書き込み情報発生回路のうち少なくとも一つは、
前記複数の伝送ゲートの入力端がいずれも所定の内部電圧に連結されることを特徴とする請求項6に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記第1ないし第4ラッチ回路のそれぞれは、
前記ラッチ回路の出力信号を反転させて出力するインバータを具備することを特徴とする請求項9に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。 - 前記FCRAMは4ビットFCRAMであることを特徴とする請求項1に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式FCRAM。
- メモリセルアレイと複数のアドレスピン及び複数のデータピンを具備する半導体メモリ装置での入力データマスキング方法において、
(a)所定の外部入力信号に応答して第1及び第2書き込み命令を含む制御命令を発生する段階と、
(b)前記複数のアドレスピンを通じてロウアドレス信号、カラムアドレス信号及びアドレス組合わせ信号を受信する段階と、
(c)前記複数のデータピンを通じて前記入力データを受信する段階と、
(d)前記ロウアドレス信号をデコーディングして前記メモリセルアレイの該当ワードラインを活性化させる段階と、
(e)前記カラムアドレス信号をデコーディングして前記メモリセルアレイの該当カラムセレクトラインを活性化させる段階と、
(f)前記アドレス組合わせ信号に応答して前記入力データのマスキングを制御するデータマスキング制御信号を発生する段階と、
(g)カラムデコーダが前記データマスキング制御信号に応答して前記入力データのうちマスキングされるデータが入力されるカラムセレクトラインをディセーブルさせる段階と、を具備し、
前記データマスキング制御信号を発生する段階は、
前記アドレス組合わせ信号のうち前記入力データの書き込み禁止を制御するための第1アドレス信号をデコーディングして所定の書き込み制御信号を出力する段階と、
前記書き込み制御信号に応答して前記複数のデータピンのそれぞれを通じて受信される前記入力データの各ビットのマスキング如何を表す書き込み情報信号を出力する段階と、
前記アドレス組合わせ信号のうち前記入力データの書き込み順序を制御するための第2アドレス信号に応答して前記入力データの書き込み順序を決定し、前記書き込み順序及び前記書き込み情報信号に応答して前記データマスキング制御信号を出力する段階と、を具備することを特徴とする半導体メモリ装置での入力データマスキング方法。 - 前記アドレス組合わせ信号は、
前記第2書き込み命令印加時に前記アドレスピンに印加される多数のビットのうち一部のビットであることを特徴とする請求項12に記載の半導体メモリ装置での入力データマスキング方法。
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