JPH11283385A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH11283385A JPH11283385A JP8484598A JP8484598A JPH11283385A JP H11283385 A JPH11283385 A JP H11283385A JP 8484598 A JP8484598 A JP 8484598A JP 8484598 A JP8484598 A JP 8484598A JP H11283385 A JPH11283385 A JP H11283385A
- Authority
- JP
- Japan
- Prior art keywords
- write
- column selection
- signal
- data bus
- selection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims description 44
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000005764 inhibitory process Effects 0.000 claims description 2
- 230000004913 activation Effects 0.000 abstract description 3
- 230000000873 masking effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 21
- 101100003180 Colletotrichum lindemuthianum ATG1 gene Proteins 0.000 description 8
- 101150049891 MCA1 gene Proteins 0.000 description 6
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 6
- 238000003491 array Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000002401 inhibitory effect Effects 0.000 description 2
- 101100236208 Homo sapiens LTB4R gene Proteins 0.000 description 1
- 102100033374 Leukotriene B4 receptor 1 Human genes 0.000 description 1
- 101100437750 Schizosaccharomyces pombe (strain 972 / ATCC 24843) blt1 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】高速読出しを可能にし、バースト書込みモード
時のマスク動作を可能にしたメモリ装置。 【解決手段】コラム選択信号ＣＬを生成する為のクロッ
クＣＬＫから、プリデコーダ、コラムデコーダへのクリ
ティカルパス内から、入出力マスク信号ＤＱＭによる論
理回路をなくした構成のメモリ装置である。上記論理回
路をなくし、クロックが供給されてからコラム選択信号
が生成するまでの時間をできるだけ短くする。一方、バ
ースト書き込みモード時における入出力マスクを可能に
するために、書込みアンプの駆動制御を入出力マスク信
号ＤＱＭに基づいて行う。即ち、入出力マスク信号ＤＱ
Ｍに応答し、書込みアンプの活性化が禁止あるいは許可
される。あるいは、ダイレクトセンス型のセンスアンプ
において、書込みコラム選択信号の生成を入出力マスク
信号ＤＱＭに応じ禁止する。読み出しコラム選択信号の
生成には、入力マスク信号ＤＱＭの論理を挿入しない。
時のマスク動作を可能にしたメモリ装置。 【解決手段】コラム選択信号ＣＬを生成する為のクロッ
クＣＬＫから、プリデコーダ、コラムデコーダへのクリ
ティカルパス内から、入出力マスク信号ＤＱＭによる論
理回路をなくした構成のメモリ装置である。上記論理回
路をなくし、クロックが供給されてからコラム選択信号
が生成するまでの時間をできるだけ短くする。一方、バ
ースト書き込みモード時における入出力マスクを可能に
するために、書込みアンプの駆動制御を入出力マスク信
号ＤＱＭに基づいて行う。即ち、入出力マスク信号ＤＱ
Ｍに応答し、書込みアンプの活性化が禁止あるいは許可
される。あるいは、ダイレクトセンス型のセンスアンプ
において、書込みコラム選択信号の生成を入出力マスク
信号ＤＱＭに応じ禁止する。読み出しコラム選択信号の
生成には、入力マスク信号ＤＱＭの論理を挿入しない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置等
のメモリ装置に関し、特にバースト書き込みモード時に
利用されるマスク信号によって読み出し動作が遅くなる
のを防止したメモリ装置に関する。
のメモリ装置に関し、特にバースト書き込みモード時に
利用されるマスク信号によって読み出し動作が遅くなる
のを防止したメモリ装置に関する。
【０００２】
【従来の技術】近年の半導体記憶装置等のメモリ装置
は、行アドレスにより選択されたワード線を駆動した状
態で、異なるコラムのメモリセルにアクセスするバース
トモードを有する。このバーストモードによれば、短時
間で複数の読み出しデータを高速に読み出すことがで
き、あるいは短時間で複数の書き込みデータを高速に書
き込むことができる。
は、行アドレスにより選択されたワード線を駆動した状
態で、異なるコラムのメモリセルにアクセスするバース
トモードを有する。このバーストモードによれば、短時
間で複数の読み出しデータを高速に読み出すことがで
き、あるいは短時間で複数の書き込みデータを高速に書
き込むことができる。
【０００３】一方、この高速アクセス可能なバーストモ
ードにおいて、特定のデータについては読み出しを行わ
ないあるいは書き込みを行わないことを可能にするため
に、入出力マスク信号（ＤＱマスク）が利用される。即
ち、バーストモードにおいて、クロックに同期して、連
続して読み出しあるいは書き込みが行われている時に、
所定番目の読み出しあるいは書き込みタイミングで入出
力マスク信号が与えられ、そのマスク信号が与えられた
時の読み出しあるいは書き込みが禁止される。
ードにおいて、特定のデータについては読み出しを行わ
ないあるいは書き込みを行わないことを可能にするため
に、入出力マスク信号（ＤＱマスク）が利用される。即
ち、バーストモードにおいて、クロックに同期して、連
続して読み出しあるいは書き込みが行われている時に、
所定番目の読み出しあるいは書き込みタイミングで入出
力マスク信号が与えられ、そのマスク信号が与えられた
時の読み出しあるいは書き込みが禁止される。
【０００４】一般に、メモリ装置では、複数のビット線
のうち選択されたビット線が、コラム選択信号によって
共通のデータバスに接続され、データバスに設けられた
読み出し用のメインアンプから読み出しが行われ、ある
いは書き込みアンプから書き込みが行われる。従って、
上記の入出力マスク信号によって読み出しあるいは書き
込みを禁止する為には、コラム選択信号を入出力マスク
信号に応答して駆動させる必要がある。
のうち選択されたビット線が、コラム選択信号によって
共通のデータバスに接続され、データバスに設けられた
読み出し用のメインアンプから読み出しが行われ、ある
いは書き込みアンプから書き込みが行われる。従って、
上記の入出力マスク信号によって読み出しあるいは書き
込みを禁止する為には、コラム選択信号を入出力マスク
信号に応答して駆動させる必要がある。
【０００５】図１は、従来のメモリ装置の一部概略図で
ある。この概略図には、主に列側の回路と入出力部分が
示され、行側の回路は省略されている。メモリセルアレ
イＭＣＡに隣接してセンスアンプＳＡが設けられる。図
中、二重の正方形は外部端子を意味し、アドレスＡ00〜
Ａxxと、入出力端子ＤＱと、クロックＣＬＫと、入出力
マスクＤＱＭの外部端子が示される。アドレスＡ00〜Ａ
xxは、プリデコーダ１４に与えられ、コラムデコーダ１
６により、コラム選択信号ＣＬ0 〜ＣＬ256 が生成され
る。尚、コラム選択信号ＣＬは、クロックＣＬＫに同期
して生成される。
ある。この概略図には、主に列側の回路と入出力部分が
示され、行側の回路は省略されている。メモリセルアレ
イＭＣＡに隣接してセンスアンプＳＡが設けられる。図
中、二重の正方形は外部端子を意味し、アドレスＡ00〜
Ａxxと、入出力端子ＤＱと、クロックＣＬＫと、入出力
マスクＤＱＭの外部端子が示される。アドレスＡ00〜Ａ
xxは、プリデコーダ１４に与えられ、コラムデコーダ１
６により、コラム選択信号ＣＬ0 〜ＣＬ256 が生成され
る。尚、コラム選択信号ＣＬは、クロックＣＬＫに同期
して生成される。
【０００６】センスアンプＳＡは、図示しないビット線
の電位を検出し、コラム選択信号ＣＬに応答して読み出
しデータバスｒｄｂに読み出しデータを出力する。その
読み出しデータバスｒｄｂの読み出しデータは、メイン
アンプ２０により増幅され、入出力端子ＤＱに出力され
る。一方、書き込みデータは、入出力端子ＤＱから供給
され、書き込みアンプ１８により書き込みデータバスｗ
ｄｂに転送される。そして、書き込みデータバスｗｄｂ
は、コラム選択信号ＣＬにより選択された図示しないビ
ット線に接続される。その結果、メモリセルにデータが
書き込まれる。
の電位を検出し、コラム選択信号ＣＬに応答して読み出
しデータバスｒｄｂに読み出しデータを出力する。その
読み出しデータバスｒｄｂの読み出しデータは、メイン
アンプ２０により増幅され、入出力端子ＤＱに出力され
る。一方、書き込みデータは、入出力端子ＤＱから供給
され、書き込みアンプ１８により書き込みデータバスｗ
ｄｂに転送される。そして、書き込みデータバスｗｄｂ
は、コラム選択信号ＣＬにより選択された図示しないビ
ット線に接続される。その結果、メモリセルにデータが
書き込まれる。
【０００７】更に、外部から供給される入出力マスク信
号ＤＱＭに応答して、コラム選択信号ＣＬを非選択状態
にする為に、論理回路３０が設けられる。この論理回路
３０は、クロックＣＬＫのタイミングに同期してコラム
選択信号ＣＬが発生する様に制御すると共に、入出力マ
スク信号ＤＱＭの状態に応答して、コラム選択信号ＣＬ
の発生を禁止する。
号ＤＱＭに応答して、コラム選択信号ＣＬを非選択状態
にする為に、論理回路３０が設けられる。この論理回路
３０は、クロックＣＬＫのタイミングに同期してコラム
選択信号ＣＬが発生する様に制御すると共に、入出力マ
スク信号ＤＱＭの状態に応答して、コラム選択信号ＣＬ
の発生を禁止する。
【０００８】図２は、図１のメモリ装置でのバースト書
き込み動作のタイミングチャート図である。この例は、
４ビットのバースト書き込みモードである。時間ｔ１で
のクロックＣＬＫの立ち上がりエッジに同期して書き込
みモードとなり、その後の４クロック周期の間に、４つ
の書き込みデータが供給される。それに同期してコラム
選択信号ＣＬも連続して生成される。但し、２クロック
周期目で供給された入出力マスク信号ＤＱＭに応答し
て、コラム選択信号ＣＬの生成が禁止される。その結
果、２クロック周期目のデータの書き込みは禁止され
る。
き込み動作のタイミングチャート図である。この例は、
４ビットのバースト書き込みモードである。時間ｔ１で
のクロックＣＬＫの立ち上がりエッジに同期して書き込
みモードとなり、その後の４クロック周期の間に、４つ
の書き込みデータが供給される。それに同期してコラム
選択信号ＣＬも連続して生成される。但し、２クロック
周期目で供給された入出力マスク信号ＤＱＭに応答し
て、コラム選択信号ＣＬの生成が禁止される。その結
果、２クロック周期目のデータの書き込みは禁止され
る。
【０００９】
【発明が解決しようとする課題】ところが、上記のメモ
リ装置では、読み出し動作が遅くなるという問題を有し
ている。メモリ装置において、一般に、書き込みよりも
読み出しの高速化の要求が大きい。上記のメモリ装置の
読み出し動作では、ワード線が駆動されてからセンスア
ンプＳＡが動作し、コラムアドレスがデコードされてコ
ラム選択信号ＣＬが生成され、センスアンプＳＡの読み
出しデータがメインアンプ２０に出力されて、入出力端
子ＤＱからデータが出力される。従って、コラム選択信
号ＣＬの生成はできるだけ高速に行うことが、読み出し
速度を上げる為には必要である。
リ装置では、読み出し動作が遅くなるという問題を有し
ている。メモリ装置において、一般に、書き込みよりも
読み出しの高速化の要求が大きい。上記のメモリ装置の
読み出し動作では、ワード線が駆動されてからセンスア
ンプＳＡが動作し、コラムアドレスがデコードされてコ
ラム選択信号ＣＬが生成され、センスアンプＳＡの読み
出しデータがメインアンプ２０に出力されて、入出力端
子ＤＱからデータが出力される。従って、コラム選択信
号ＣＬの生成はできるだけ高速に行うことが、読み出し
速度を上げる為には必要である。
【００１０】図１に示される通り、このコラム選択信号
ＣＬを生成する為のクリティカルパス３２は、クロック
ＣＬＫから、論理回路３０、プリデコーダ１４、コラム
デコーダ１６を経由する。このクリティカルパスでの遅
延時間をできるだけ少なくすることが、読み出しの高速
化を可能にする。
ＣＬを生成する為のクリティカルパス３２は、クロック
ＣＬＫから、論理回路３０、プリデコーダ１４、コラム
デコーダ１６を経由する。このクリティカルパスでの遅
延時間をできるだけ少なくすることが、読み出しの高速
化を可能にする。
【００１１】ところが、上記した通り、クリティカルパ
ス３２には、入出力マスク信号ＤＱＭの状態との論理動
作が入っているので、コラム選択信号ＣＬの生成を十分
に高速化することができない。
ス３２には、入出力マスク信号ＤＱＭの状態との論理動
作が入っているので、コラム選択信号ＣＬの生成を十分
に高速化することができない。
【００１２】そこで、本発明は、高速読み出しが可能な
メモリ装置の新規な構成を提供することにある。
メモリ装置の新規な構成を提供することにある。
【００１３】更に、本発明は、コラム選択信号の生成を
高速化し、更にバーストモードにおける入出力マスク信
号ＤＱＭに応答して入出力禁止動作を可能にしたメモリ
装置を提供することにある。
高速化し、更にバーストモードにおける入出力マスク信
号ＤＱＭに応答して入出力禁止動作を可能にしたメモリ
装置を提供することにある。
【００１４】更に、本発明は、読み出し動作と書き込み
動作に最適な入出力マスク信号ＤＱＭによる入出力禁止
動作を可能にしたメモリ装置を提供することにある。
動作に最適な入出力マスク信号ＤＱＭによる入出力禁止
動作を可能にしたメモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、コラム選択信号ＣＬを生成する為のクロ
ックＣＬＫから、プリデコーダ、コラムデコーダへのク
リティカルパス内から、入出力マスク信号ＤＱＭによる
論理回路をなくした構成のメモリ装置である。コラム選
択信号の生成の為のクリティカルパス内に入出力マスク
信号ＤＱＭとの論理回路をなくして、クロックが供給さ
れてからコラム選択信号が生成されるまでの時間をでき
るだけ短くする。一方、バースト書き込みモード時にお
ける入出力マスクを可能にするために、書き込みアンプ
の駆動制御を入出力マスク信号ＤＱＭに基づいて行う。
即ち、入出力マスク信号ＤＱＭに応答して、書き込みア
ンプの活性化が禁止あるいは許可される。
に、本発明は、コラム選択信号ＣＬを生成する為のクロ
ックＣＬＫから、プリデコーダ、コラムデコーダへのク
リティカルパス内から、入出力マスク信号ＤＱＭによる
論理回路をなくした構成のメモリ装置である。コラム選
択信号の生成の為のクリティカルパス内に入出力マスク
信号ＤＱＭとの論理回路をなくして、クロックが供給さ
れてからコラム選択信号が生成されるまでの時間をでき
るだけ短くする。一方、バースト書き込みモード時にお
ける入出力マスクを可能にするために、書き込みアンプ
の駆動制御を入出力マスク信号ＤＱＭに基づいて行う。
即ち、入出力マスク信号ＤＱＭに応答して、書き込みア
ンプの活性化が禁止あるいは許可される。
【００１６】あるいは、本発明は、ビット線の信号に応
答して駆動回路がデータバス線を駆動するタイプのダイ
レクト型センスアンプ方式であって、読み出しコラム選
択信号と書き込みコラム選択信号とが生成されるメモリ
装置において、前記の書き込みコラム選択信号の生成を
入出力マスク信号ＤＱＭに基づいて行う。即ち、入出力
マスク信号ＤＱＭに応答して書き込みコラム選択信号の
生成が禁止される。一方、読み出しコラム選択信号の生
成の為のクリティカルパスには、入出力マスク信号ＤＱ
Ｍによる論理回路は設けられない。そして、読み出し用
のメインアンプの出力側に、入出力マスク信号ＤＱＭに
応答して出力を禁止（マスク）する回路が設けられる。
答して駆動回路がデータバス線を駆動するタイプのダイ
レクト型センスアンプ方式であって、読み出しコラム選
択信号と書き込みコラム選択信号とが生成されるメモリ
装置において、前記の書き込みコラム選択信号の生成を
入出力マスク信号ＤＱＭに基づいて行う。即ち、入出力
マスク信号ＤＱＭに応答して書き込みコラム選択信号の
生成が禁止される。一方、読み出しコラム選択信号の生
成の為のクリティカルパスには、入出力マスク信号ＤＱ
Ｍによる論理回路は設けられない。そして、読み出し用
のメインアンプの出力側に、入出力マスク信号ＤＱＭに
応答して出力を禁止（マスク）する回路が設けられる。
【００１７】上記目的を達成する為に、本発明は、クロ
ックに同期して複数ビットの書き込み及び読み出しを行
うバーストモードを有するメモリ装置において、データ
を記憶する複数のメモリセルとそれに接続可能な複数の
ビット線とを有するメモリセルアレイと、前記ビット線
毎に生成される第１のコラム選択信号により開閉する第
１のコラム選択回路と、前記複数のビット線に共通に、
前記第１のコラム選択回路を介して設けられる第１のデ
ータバスと、前記第１のデータバスに接続される読み出
し用のメインアンプと、書き込み時に生成される第２の
コラム選択信号により開閉される第２のコラム選択回路
と、前記複数のビット線に共通に、前記第２のコラム選
択回路を介して設けられる第２のデータバスと、前記ク
ロックに同期し、書き込みデータに従って前記第２のデ
ータバスを駆動し、前記開かれた第２のコラム選択回路
を介して前記メモリセルへの書き込みを行う書き込みア
ンプとを有し、前記第２のコラム選択信号は、前記バー
スト書き込みモード時において、所定の書き込みの禁止
を要求するマスク信号に応答して、前記第２のコラム選
択回路を閉じるよう制御されることを特徴とする。
ックに同期して複数ビットの書き込み及び読み出しを行
うバーストモードを有するメモリ装置において、データ
を記憶する複数のメモリセルとそれに接続可能な複数の
ビット線とを有するメモリセルアレイと、前記ビット線
毎に生成される第１のコラム選択信号により開閉する第
１のコラム選択回路と、前記複数のビット線に共通に、
前記第１のコラム選択回路を介して設けられる第１のデ
ータバスと、前記第１のデータバスに接続される読み出
し用のメインアンプと、書き込み時に生成される第２の
コラム選択信号により開閉される第２のコラム選択回路
と、前記複数のビット線に共通に、前記第２のコラム選
択回路を介して設けられる第２のデータバスと、前記ク
ロックに同期し、書き込みデータに従って前記第２のデ
ータバスを駆動し、前記開かれた第２のコラム選択回路
を介して前記メモリセルへの書き込みを行う書き込みア
ンプとを有し、前記第２のコラム選択信号は、前記バー
スト書き込みモード時において、所定の書き込みの禁止
を要求するマスク信号に応答して、前記第２のコラム選
択回路を閉じるよう制御されることを特徴とする。
【００１８】読み出し用に利用される第１のコラム選択
回路と、書き込み用に利用される第２のコラム選択回路
とを有し、第１のコラム選択回路を制御する第１のコラ
ム選択信号の生成には、マスク信号の論理を挿入しない
で、第２のコラム選択回路を制御する第２のコラム選択
信号の生成を、マスク信号に応答して禁止するようにす
る。これにより、読み出し速度に影響を与える第１のコ
ラム選択信号の生成を高速化することができる。以下に
示される実施の形態例において、前記第１のコラム選択
信号は読み出しコラム選択信号に、前記第２のコラム選
択信号は書き込みコラム選択信号に対応する。
回路と、書き込み用に利用される第２のコラム選択回路
とを有し、第１のコラム選択回路を制御する第１のコラ
ム選択信号の生成には、マスク信号の論理を挿入しない
で、第２のコラム選択回路を制御する第２のコラム選択
信号の生成を、マスク信号に応答して禁止するようにす
る。これにより、読み出し速度に影響を与える第１のコ
ラム選択信号の生成を高速化することができる。以下に
示される実施の形態例において、前記第１のコラム選択
信号は読み出しコラム選択信号に、前記第２のコラム選
択信号は書き込みコラム選択信号に対応する。
【００１９】上記目的を達成する為に、本発明は、クロ
ックに同期して複数ビットの書き込み及び読み出しを行
うバーストモードを有するメモリ装置において、データ
を記憶する複数のメモリセルとそれに接続可能な複数の
ビット線とを有するメモリセルアレイと、前記複数のビ
ット線に、コラム選択信号により開閉するコラムゲート
を介して共通に設けられるデータバスと、前記データバ
スに接続される読み出し用のメインアンプと、前記クロ
ックに同期し、書き込みデータに従って前記データバス
を駆動して、前記メモリセルへの書き込みを行う書き込
みアンプとを有し、前記書き込みアンプは、前記バース
ト書き込みモード時において、所定の書き込みの禁止を
要求するマスク信号に応答して、前記データバスの駆動
を禁止され、前記読み出し用のメインアンプは、前記バ
ースト読み出しモードにおいて、前記マスク信号に応答
して、前記読み出しデータの出力を禁止されることを特
徴とする。
ックに同期して複数ビットの書き込み及び読み出しを行
うバーストモードを有するメモリ装置において、データ
を記憶する複数のメモリセルとそれに接続可能な複数の
ビット線とを有するメモリセルアレイと、前記複数のビ
ット線に、コラム選択信号により開閉するコラムゲート
を介して共通に設けられるデータバスと、前記データバ
スに接続される読み出し用のメインアンプと、前記クロ
ックに同期し、書き込みデータに従って前記データバス
を駆動して、前記メモリセルへの書き込みを行う書き込
みアンプとを有し、前記書き込みアンプは、前記バース
ト書き込みモード時において、所定の書き込みの禁止を
要求するマスク信号に応答して、前記データバスの駆動
を禁止され、前記読み出し用のメインアンプは、前記バ
ースト読み出しモードにおいて、前記マスク信号に応答
して、前記読み出しデータの出力を禁止されることを特
徴とする。
【００２０】上記の発明によれば、コラム選択信号の生
成にマスク信号の論理を挿入せずに高速に生成されるよ
うに構成し、バースト書き込みモード時においてマスク
信号に応答して書き込みアンプの駆動動作を禁止するよ
うにする。その結果、読み出し速度に影響を与えるコラ
ム選択信号の生成の速度を損なうことなく、バースト書
き込みモード時の書き込み禁止動作を適切に行うことが
できる。
成にマスク信号の論理を挿入せずに高速に生成されるよ
うに構成し、バースト書き込みモード時においてマスク
信号に応答して書き込みアンプの駆動動作を禁止するよ
うにする。その結果、読み出し速度に影響を与えるコラ
ム選択信号の生成の速度を損なうことなく、バースト書
き込みモード時の書き込み禁止動作を適切に行うことが
できる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００２２】図３は、本発明の第１の実施の形態例のメ
モリ装置の全体回路図である。図３の回路図には、複数
のワード線ＷＬと複数のビット線対ＢＬが配置され、そ
の交差位置にメモリセルＭＣが設けられた２つのメモリ
セルアレイＭＣＡ0 、ＭＣＡ1 が設けられる。そして、
それぞれのメモリセルアレイＭＣＡの上下にセンスアン
プＳＡ0 〜ＳＡ2 が設けられる。例えば、メモリセルア
レイＭＣＡ内には、２５６対のビット線対が配置され、
奇数番目のビット線対は中央のセンスアンプＳＡ1 の両
側に接続され、偶数番目のビット線対は両端のセンスア
ンプＳＡ0 とＳＡ2 に接続される。かかる構成にするこ
とで、２つのビット線対のピッチでセンスアンプを配置
させることができ、メモリセルアレイの高集積化を可能
にする。
モリ装置の全体回路図である。図３の回路図には、複数
のワード線ＷＬと複数のビット線対ＢＬが配置され、そ
の交差位置にメモリセルＭＣが設けられた２つのメモリ
セルアレイＭＣＡ0 、ＭＣＡ1 が設けられる。そして、
それぞれのメモリセルアレイＭＣＡの上下にセンスアン
プＳＡ0 〜ＳＡ2 が設けられる。例えば、メモリセルア
レイＭＣＡ内には、２５６対のビット線対が配置され、
奇数番目のビット線対は中央のセンスアンプＳＡ1 の両
側に接続され、偶数番目のビット線対は両端のセンスア
ンプＳＡ0 とＳＡ2 に接続される。かかる構成にするこ
とで、２つのビット線対のピッチでセンスアンプを配置
させることができ、メモリセルアレイの高集積化を可能
にする。
【００２３】各メモリセルアレイＭＣＡ0 とＭＣＡ1 に
は、ワードデコーダ・ドライバ１０，１２が設けられ
る。このワードデコーダ・ドライバ１０，１２には、図
示しない行アドレスが供給されると共に、別の行アドレ
スにより生成されたブロック選択信号ＢＬＫ0 ，ＢＬＫ
1 が供給される。このブロック選択信号ＢＬＫが与えら
れたメモリセルアレイ側のワードデコーダ・ドライバが
活性化され、対応するメモリセルアレイＭＣＡのワード
線ＷＬが駆動される。
は、ワードデコーダ・ドライバ１０，１２が設けられ
る。このワードデコーダ・ドライバ１０，１２には、図
示しない行アドレスが供給されると共に、別の行アドレ
スにより生成されたブロック選択信号ＢＬＫ0 ，ＢＬＫ
1 が供給される。このブロック選択信号ＢＬＫが与えら
れたメモリセルアレイ側のワードデコーダ・ドライバが
活性化され、対応するメモリセルアレイＭＣＡのワード
線ＷＬが駆動される。
【００２４】今仮に、メモリセルアレイＭＣＡ0 内のメ
モリセルが選択されるとすると、ブロック選択信号ＢＬ
Ｋ0 が選択状態となり、ワードデコーダ・ドライバ１０
により、１本のワード線ＷＬが駆動される。それに伴
い、メモリセルアレイＭＣＡ0内のビット線対がセンス
アンプＳＡ0 とＳＡ1 に接続され、メモリセルに蓄積さ
れた電荷に従って生成されるビット線対の電位の差がセ
ンスアンプにより検出され、増幅される。一方、メモリ
セルアレイＭＣＡ1 に対応するワードデコーダ・ドライ
バ１２は非活性状態となる。
モリセルが選択されるとすると、ブロック選択信号ＢＬ
Ｋ0 が選択状態となり、ワードデコーダ・ドライバ１０
により、１本のワード線ＷＬが駆動される。それに伴
い、メモリセルアレイＭＣＡ0内のビット線対がセンス
アンプＳＡ0 とＳＡ1 に接続され、メモリセルに蓄積さ
れた電荷に従って生成されるビット線対の電位の差がセ
ンスアンプにより検出され、増幅される。一方、メモリ
セルアレイＭＣＡ1 に対応するワードデコーダ・ドライ
バ１２は非活性状態となる。
【００２５】そして、コラムアドレス信号Ａｄ0 〜Ａｄ
7 がコラム・プリデコーダ１４に供給され、プリデコー
ダ１４とコラムデコーダ１６とによりアドレスがデコー
ドされ、１本の読み出しコラム選択信号ＲＣＬが駆動さ
れる。コラム・プリデコーダ１４は、クロックＣＬＫに
同期して生成される内部クロックｃｌｋ１に応答して活
性化される。従って、読み出しコラム選択信号ＲＣＬ
は、クロックＣＬＫに同期して駆動される。読み出しコ
ラム選択信号ＲＣＬは、各ビット線対毎に生成され、こ
の例では読み出しコラム選択信号線ＲＣＬは２５６本と
なる。
7 がコラム・プリデコーダ１４に供給され、プリデコー
ダ１４とコラムデコーダ１６とによりアドレスがデコー
ドされ、１本の読み出しコラム選択信号ＲＣＬが駆動さ
れる。コラム・プリデコーダ１４は、クロックＣＬＫに
同期して生成される内部クロックｃｌｋ１に応答して活
性化される。従って、読み出しコラム選択信号ＲＣＬ
は、クロックＣＬＫに同期して駆動される。読み出しコ
ラム選択信号ＲＣＬは、各ビット線対毎に生成され、こ
の例では読み出しコラム選択信号線ＲＣＬは２５６本と
なる。
【００２６】各センスアンプＳＡ0 〜ＳＡ2 には、それ
ぞれ読み出しデータバスｒｄｂと書き込みデータバスｗ
ｄｂとが配置される。そして、ビット線対の信号と読み
出しコラム選択信号ＲＣＬとに応答して、読み出しデー
タバスｒｄｂが駆動される。また、読み出しコラム選択
信号ＲＣＬと書き込みコラム選択信号ＷＣＬとに応答し
て、書き込みデータバスｗｄｂがビット線対に接続され
る。
ぞれ読み出しデータバスｒｄｂと書き込みデータバスｗ
ｄｂとが配置される。そして、ビット線対の信号と読み
出しコラム選択信号ＲＣＬとに応答して、読み出しデー
タバスｒｄｂが駆動される。また、読み出しコラム選択
信号ＲＣＬと書き込みコラム選択信号ＷＣＬとに応答し
て、書き込みデータバスｗｄｂがビット線対に接続され
る。
【００２７】書き込みコラム選択信号ＷＣＬは、図３の
例ではブロック選択信号ＢＬＫ0 と書き込み状態信号ｗ
ｒｉｔｅｚの論理積（ゲート１１）から生成される信号
ＷＣＬ0 と、ブロック選択信号ＢＬＫ0 及びＢＬＫ1 と
書き込み状態信号ｗｒｉｔｅｚの論理積１１，１３の出
力の論理和（ゲート１５）により生成される信号ＷＣＬ
1 と、ブロック選択信号ＢＬＫ1 と書き込み状態信号ｗ
ｒｉｔｅｚの論理積（ゲート１３）により生成される信
号ＷＣＬ2 とを有する。書き込みコラム選択信号ＷＣＬ
は、上記の通り、実際の機能は、行アドレスにより選択
されるブロック選択機能を有する。但し、後に説明する
実施の形態例との整合性から、この書き込みにおけるブ
ロック選択機能を有する信号を、書き込みコラム選択信
号と称する。
例ではブロック選択信号ＢＬＫ0 と書き込み状態信号ｗ
ｒｉｔｅｚの論理積（ゲート１１）から生成される信号
ＷＣＬ0 と、ブロック選択信号ＢＬＫ0 及びＢＬＫ1 と
書き込み状態信号ｗｒｉｔｅｚの論理積１１，１３の出
力の論理和（ゲート１５）により生成される信号ＷＣＬ
1 と、ブロック選択信号ＢＬＫ1 と書き込み状態信号ｗ
ｒｉｔｅｚの論理積（ゲート１３）により生成される信
号ＷＣＬ2 とを有する。書き込みコラム選択信号ＷＣＬ
は、上記の通り、実際の機能は、行アドレスにより選択
されるブロック選択機能を有する。但し、後に説明する
実施の形態例との整合性から、この書き込みにおけるブ
ロック選択機能を有する信号を、書き込みコラム選択信
号と称する。
【００２８】読み出しデータバスｒｄｂはメインアンプ
２０に接続され、読み出されたデータがメインアンプ２
０で増幅され、出力バッファ２１を介して入出力端子Ｄ
Ｑに出力される。この入出力バッファ２１には、入出力
マスク信号ＤＱＭが供給され、バースト読み出しモード
において、入出力マスク信号ＤＱＭに応答して特定のビ
ットの出力が禁止される。或いは、入出力マスク信号Ｄ
ＱＭに応答して、メインアンプ２０自身が非活性化され
て出力が禁止されてもよい。結果として、入出力マスク
信号ＤＱＭに応答して、読み出しデータの出力が禁止さ
れることが必要である。
２０に接続され、読み出されたデータがメインアンプ２
０で増幅され、出力バッファ２１を介して入出力端子Ｄ
Ｑに出力される。この入出力バッファ２１には、入出力
マスク信号ＤＱＭが供給され、バースト読み出しモード
において、入出力マスク信号ＤＱＭに応答して特定のビ
ットの出力が禁止される。或いは、入出力マスク信号Ｄ
ＱＭに応答して、メインアンプ２０自身が非活性化され
て出力が禁止されてもよい。結果として、入出力マスク
信号ＤＱＭに応答して、読み出しデータの出力が禁止さ
れることが必要である。
【００２９】また、入出力端子ＤＱに供給された書き込
みデータは、入力バッファ１９を介して書き込みアンプ
１８に供給される。書き込みアンプ１９は、書き込みデ
ータバスｗｄｂを駆動し、選択されたビット線に接続さ
れるメモリセルに、データを書き込む。
みデータは、入力バッファ１９を介して書き込みアンプ
１８に供給される。書き込みアンプ１９は、書き込みデ
ータバスｗｄｂを駆動し、選択されたビット線に接続さ
れるメモリセルに、データを書き込む。
【００３０】この実施の形態例では、書き込みアンプ１
９には書き込み制御回路２２が設けられる。この書き込
み制御回路２２は、入出力マスク信号ＤＱＭ端子から生
成されたマスク信号ｄｑｍｘと、書き込み状態を示す内
部書き込み信号ｗｅｐｚとが供給され、書き込みアンプ
１８に書き込み駆動信号ｗｅｐｚ２を与える。この書き
込み制御回路２２において、入出力マスク信号ＤＱＭで
書き込みが禁止される時は、書き込み駆動信号ｗｅｐｚ
２の生成が禁止される。従って、バースト書き込みモー
ド時において、入出力マスク信号ＤＱＭに応答して適正
に書き込みを禁止することができる。
９には書き込み制御回路２２が設けられる。この書き込
み制御回路２２は、入出力マスク信号ＤＱＭ端子から生
成されたマスク信号ｄｑｍｘと、書き込み状態を示す内
部書き込み信号ｗｅｐｚとが供給され、書き込みアンプ
１８に書き込み駆動信号ｗｅｐｚ２を与える。この書き
込み制御回路２２において、入出力マスク信号ＤＱＭで
書き込みが禁止される時は、書き込み駆動信号ｗｅｐｚ
２の生成が禁止される。従って、バースト書き込みモー
ド時において、入出力マスク信号ＤＱＭに応答して適正
に書き込みを禁止することができる。
【００３１】一方、読み出し速度に影響する読み出しコ
ラム選択信号ＲＣＬが生成されるクリティカルパスに
は、入出力マスク信号ＤＱＭに応答する論理回路はな
い。即ち、タイミングクロック生成回路３０では、クロ
ックＣＬＫに同期して内部クロックｃｌｋ１を生成し、
その内部クロックｃｌｋ１に応答して、プリデコーダ１
４及びコラムデコーダ１６により読み出しコラム選択信
号ＲＣＬが生成される。そして、バースト読み出しモー
ド時の出力マスクは、メインアンプ２０の出力側の出力
バッファ２１にて行われる。読み出しコラム選択信号Ｒ
ＣＬの生成に、入出力マスク信号ＤＱＭの論理は挿入さ
れない。
ラム選択信号ＲＣＬが生成されるクリティカルパスに
は、入出力マスク信号ＤＱＭに応答する論理回路はな
い。即ち、タイミングクロック生成回路３０では、クロ
ックＣＬＫに同期して内部クロックｃｌｋ１を生成し、
その内部クロックｃｌｋ１に応答して、プリデコーダ１
４及びコラムデコーダ１６により読み出しコラム選択信
号ＲＣＬが生成される。そして、バースト読み出しモー
ド時の出力マスクは、メインアンプ２０の出力側の出力
バッファ２１にて行われる。読み出しコラム選択信号Ｒ
ＣＬの生成に、入出力マスク信号ＤＱＭの論理は挿入さ
れない。
【００３２】図３に示されたメモリ装置は、クロックＣ
ＬＫに同期して内部回路が動作する同期型のメモリ装置
である。前述の通り、クロックＣＬＫに応答して、内部
クロックｃｌｋ１などを生成するタイミングクロック生
成回路３０が設けられる。従って、読み出しコラム信号
ＲＣＬは、クロックＣＬＫのタイミングに応答してプリ
デコーダ１４とコラムデコーラ１６を介して生成され
る。従って、クロックＣＬＫのタイミングから最短時間
で読み出しコラム信号ＲＣＬが生成される。
ＬＫに同期して内部回路が動作する同期型のメモリ装置
である。前述の通り、クロックＣＬＫに応答して、内部
クロックｃｌｋ１などを生成するタイミングクロック生
成回路３０が設けられる。従って、読み出しコラム信号
ＲＣＬは、クロックＣＬＫのタイミングに応答してプリ
デコーダ１４とコラムデコーラ１６を介して生成され
る。従って、クロックＣＬＫのタイミングから最短時間
で読み出しコラム信号ＲＣＬが生成される。
【００３３】図４は、第１の実施の形態例の詳細回路図
である。図３と同じ部分には同じ引用番号を与えた。図
５は、第１の実施の形態例のタイミングチャート図であ
る。図４には、メモリセルアレイＭＣＡ0 、ＭＣＡ1
と、それらのメモリセルアレイに共通に設けられたセン
スアンプＳＡ1 とが示される。メモリセルアレイＭＣＡ
0 、ＭＣＡ1 には、それぞれワード線ＷＬとビット線対
ＢＬｘ、ＢＬｚ及びそれらの交差する位置に設けられる
メモリセルＭＣとが示される。メモリセルＭＣは、この
例では、１個のトランジスタと１個のキャパシタからな
る。
である。図３と同じ部分には同じ引用番号を与えた。図
５は、第１の実施の形態例のタイミングチャート図であ
る。図４には、メモリセルアレイＭＣＡ0 、ＭＣＡ1
と、それらのメモリセルアレイに共通に設けられたセン
スアンプＳＡ1 とが示される。メモリセルアレイＭＣＡ
0 、ＭＣＡ1 には、それぞれワード線ＷＬとビット線対
ＢＬｘ、ＢＬｚ及びそれらの交差する位置に設けられる
メモリセルＭＣとが示される。メモリセルＭＣは、この
例では、１個のトランジスタと１個のキャパシタからな
る。
【００３４】両側に配置されたメモリセルアレイＭＣＡ
0 、ＭＣＡ1 のビット線対ＢＬｘ、ＢＬｚは、それぞれ
ビット線トランスファトランジスタｎ１０，ｎ１１及び
ｎ３０，ｎ３１を介して、センスアンプ回路ＳＡ1 に接
続される。このビット線トランスファトランジスタｎ１
０，ｎ１１及びｎ３０，ｎ３１は、ブロック選択信号Ｂ
ＬＫ０，ＢＬＫ１から生成されるビット線トランスファ
ー信号ＢＬＴ0 、ＢＬＴ1 により導通し、選択されたメ
モリセルアレイ側のビット線対ＢＬｘ、ＢＬｚをセンス
アンプ回路ＳＡ1 に接続する。
0 、ＭＣＡ1 のビット線対ＢＬｘ、ＢＬｚは、それぞれ
ビット線トランスファトランジスタｎ１０，ｎ１１及び
ｎ３０，ｎ３１を介して、センスアンプ回路ＳＡ1 に接
続される。このビット線トランスファトランジスタｎ１
０，ｎ１１及びｎ３０，ｎ３１は、ブロック選択信号Ｂ
ＬＫ０，ＢＬＫ１から生成されるビット線トランスファ
ー信号ＢＬＴ0 、ＢＬＴ1 により導通し、選択されたメ
モリセルアレイ側のビット線対ＢＬｘ、ＢＬｚをセンス
アンプ回路ＳＡ1 に接続する。
【００３５】センスアンプ回路ＳＡ1 は、センスアンプ
駆動信号ｐｓａ、ｎｓａにより駆動されるＰ型トランジ
スタｐ１２，ｐ１３及びＮ型トランジスタｎ１２，ｎ１
３からなる増幅回路５０と、読み出し用のコラム選択回
路５１と、書き込み用のコラム選択回路５２と、リセッ
ト回路５３とを有する。読み出しコラム選択回路５１
は、Ｎ型トランジスタｎ１４〜ｎ１７からなる。読み出
しコラム選択信号ＲＣＬがＨレベルの時に、ビット線対
ＢＬｘ、ＢＬｚの信号に従って、トランジスタｎ１４，
ｎ１５が読み出し用のデータバスｒｄｂｘ、ｒｄｂｚを
それぞれ駆動する。また、書き込みコラム選択回路５２
は、Ｎ型トランジスタｎ１８〜ｎ２１からなり、書き込
みコラム選択信号ＷＣＬと読み出しコラム選択信号ＲＣ
Ｌが共にＨレベルの時に、書き込みデータバスｗｄｂ
ｘ、ｗｄｂｚをビット線対ＢＬｘ、ＢＬｚに接続する。
リセット回路５３は、Ｎ型トランジスタｎ２２〜ｎ２４
からなり、Ｈレベルのリセット信号ＲＳＴに応答して、
ビット線対を短絡してイコライズすると共に、ビット線
対をリセットレベルＶR にプリチャージする。
駆動信号ｐｓａ、ｎｓａにより駆動されるＰ型トランジ
スタｐ１２，ｐ１３及びＮ型トランジスタｎ１２，ｎ１
３からなる増幅回路５０と、読み出し用のコラム選択回
路５１と、書き込み用のコラム選択回路５２と、リセッ
ト回路５３とを有する。読み出しコラム選択回路５１
は、Ｎ型トランジスタｎ１４〜ｎ１７からなる。読み出
しコラム選択信号ＲＣＬがＨレベルの時に、ビット線対
ＢＬｘ、ＢＬｚの信号に従って、トランジスタｎ１４，
ｎ１５が読み出し用のデータバスｒｄｂｘ、ｒｄｂｚを
それぞれ駆動する。また、書き込みコラム選択回路５２
は、Ｎ型トランジスタｎ１８〜ｎ２１からなり、書き込
みコラム選択信号ＷＣＬと読み出しコラム選択信号ＲＣ
Ｌが共にＨレベルの時に、書き込みデータバスｗｄｂ
ｘ、ｗｄｂｚをビット線対ＢＬｘ、ＢＬｚに接続する。
リセット回路５３は、Ｎ型トランジスタｎ２２〜ｎ２４
からなり、Ｈレベルのリセット信号ＲＳＴに応答して、
ビット線対を短絡してイコライズすると共に、ビット線
対をリセットレベルＶR にプリチャージする。
【００３６】上記の通り、図４の実施の形態例のセンス
アンプ回路ＳＡ1 では、センスアンプの増幅回路５０
が、ビット線対ＢＬｘ、ＢＬｚ間の微小な電位差を検出
して、ビット線対ＢＬｘ、ＢＬｚを駆動する。しかし、
そのビット線対が読み出しデータバスｒｄｂｘ、ｒｄｂ
ｚにそのまま接続されず、ビット線対の電位に従ってト
ランジスタｎ１４，１５によりデータバスｒｄｂｘ、ｒ
ｄｂｚが駆動される。かかる構成にすることで、ビット
線対ＢＬｘ、ＢＬｚ間に十分な電位差が発生する前に、
読み出しコラム選択信号ＲＣＬを立ち上げることができ
るので、より高速な読み出し動作が可能である。また、
センスアンプ回路ＳＡ1 内の増幅回路５０が、直接読み
出しデータバスｒｄｂｘ、ｒｄｂｚを駆動する必要がな
く、増幅回路５０の駆動負荷を少なくすることができ、
その点でも高速読み出しが可能になる。かかる構成のセ
ンスアンプを、本明細書ではダイレクトセンス型のセン
スアンプと称する。
アンプ回路ＳＡ1 では、センスアンプの増幅回路５０
が、ビット線対ＢＬｘ、ＢＬｚ間の微小な電位差を検出
して、ビット線対ＢＬｘ、ＢＬｚを駆動する。しかし、
そのビット線対が読み出しデータバスｒｄｂｘ、ｒｄｂ
ｚにそのまま接続されず、ビット線対の電位に従ってト
ランジスタｎ１４，１５によりデータバスｒｄｂｘ、ｒ
ｄｂｚが駆動される。かかる構成にすることで、ビット
線対ＢＬｘ、ＢＬｚ間に十分な電位差が発生する前に、
読み出しコラム選択信号ＲＣＬを立ち上げることができ
るので、より高速な読み出し動作が可能である。また、
センスアンプ回路ＳＡ1 内の増幅回路５０が、直接読み
出しデータバスｒｄｂｘ、ｒｄｂｚを駆動する必要がな
く、増幅回路５０の駆動負荷を少なくすることができ、
その点でも高速読み出しが可能になる。かかる構成のセ
ンスアンプを、本明細書ではダイレクトセンス型のセン
スアンプと称する。
【００３７】ダイレクトセンス型のセンスアンプ回路の
特徴的なところは、読み出しの速度を上げる為に、トラ
ンジスタｎ１４，ｎ１５及びｎ１６、ｎ１７からなる読
み出しコラム選択回路５１を設けるところにある。とこ
ろが、かかる読み出しコラム選択回路５１では、データ
バスとビット線対とが直接接続されず、書き込み動作が
できないので、別途書き込み用のコラム選択回路５２が
設けられる。そして、書き込み用のコラム選択回路５２
では、読み出しコラム選択信号ＲＣＬと書き込みコラム
選択信号ＷＣＬとが共にＨレベルの時に、書き込みデー
タバスｗｄｂｘ、ｗｄｂｚをビット線対ＢＬｘ、ＢＬｚ
にそれぞれ接続し、書き込みアンプ１８からの書き込み
を可能にする。
特徴的なところは、読み出しの速度を上げる為に、トラ
ンジスタｎ１４，ｎ１５及びｎ１６、ｎ１７からなる読
み出しコラム選択回路５１を設けるところにある。とこ
ろが、かかる読み出しコラム選択回路５１では、データ
バスとビット線対とが直接接続されず、書き込み動作が
できないので、別途書き込み用のコラム選択回路５２が
設けられる。そして、書き込み用のコラム選択回路５２
では、読み出しコラム選択信号ＲＣＬと書き込みコラム
選択信号ＷＣＬとが共にＨレベルの時に、書き込みデー
タバスｗｄｂｘ、ｗｄｂｚをビット線対ＢＬｘ、ＢＬｚ
にそれぞれ接続し、書き込みアンプ１８からの書き込み
を可能にする。
【００３８】書き込みアンプ１８は、リセット用のＰ型
トランジスタｐ５０，ｐ５１と、書き込みデータ線ｄａ
ｔａｘ，ｄａｔａｚにより駆動される増幅回路を構成す
るＰ型トランジスタｐ５２，ｐ５３とＮ型トランジスタ
ｎ５０〜ｎ５４と、書き込みデータバスｗｄｂｘ、ｗｄ
ｂｚを駆動するＰ型トランジスタｐ５５，ｐ５６及びＮ
型トランジスタｎ５５，ｎ５６とを有する。１８１〜１
８４は、それぞれインバータである。また、Ｐ型トラン
ジスタｐ５７，ｐ５８，ｐ５９は、書き込みデータバス
ｗｄｂｘ、ｗｄｂｚを短絡して電源Ｖiiまで駆動するリ
セット回路を構成する。尚、この電源Ｖiiは、グランド
電位であってもよく、更にグランド電位と電源Ｖiiとの
中間電位であってもよい。
トランジスタｐ５０，ｐ５１と、書き込みデータ線ｄａ
ｔａｘ，ｄａｔａｚにより駆動される増幅回路を構成す
るＰ型トランジスタｐ５２，ｐ５３とＮ型トランジスタ
ｎ５０〜ｎ５４と、書き込みデータバスｗｄｂｘ、ｗｄ
ｂｚを駆動するＰ型トランジスタｐ５５，ｐ５６及びＮ
型トランジスタｎ５５，ｎ５６とを有する。１８１〜１
８４は、それぞれインバータである。また、Ｐ型トラン
ジスタｐ５７，ｐ５８，ｐ５９は、書き込みデータバス
ｗｄｂｘ、ｗｄｂｚを短絡して電源Ｖiiまで駆動するリ
セット回路を構成する。尚、この電源Ｖiiは、グランド
電位であってもよく、更にグランド電位と電源Ｖiiとの
中間電位であってもよい。
【００３９】この書き込みアンプ１８では、書き込み駆
動信号ｗｅｐｚ２がＬレベル（非書き込み駆動状態）の
時に、Ｐ型トランジスタｐ５０，５１が共に導通して、
ノード１８５，１８６を共にＨレベルにする。その結
果、トランジスタｐ５５，ｎ５５及びｐ５６，ｎ５６は
それぞれ非導通となる。また、リセット用のトランジス
タｐ５７〜ｐ５９は導通し、書き込みデータバスｗｄｂ
ｘ、ｗｄｂｚは共に電源Ｖiiレベルにリセットされる。
動信号ｗｅｐｚ２がＬレベル（非書き込み駆動状態）の
時に、Ｐ型トランジスタｐ５０，５１が共に導通して、
ノード１８５，１８６を共にＨレベルにする。その結
果、トランジスタｐ５５，ｎ５５及びｐ５６，ｎ５６は
それぞれ非導通となる。また、リセット用のトランジス
タｐ５７〜ｐ５９は導通し、書き込みデータバスｗｄｂ
ｘ、ｗｄｂｚは共に電源Ｖiiレベルにリセットされる。
【００４０】書き込み駆動信号ｗｅｐｚ２がＨレベル
（書き込み駆動状態）に駆動されると、トランジスタｎ
５４が導通し、入力バッファ１９からの書き込みデータ
線ｄａｔａｘ，ｄａｔａｚのレベルに応じて、ノード１
８５及び１８６の一方をＨレベルに他方をＬレベルにす
る。また、リセット用のトランジスタｐ５７〜ｐ５９が
非導通状態となる。そして、ノード１８５，１８６に応
答して、トランジスタｐ５５，ｎ５５，ｐ５６，ｎ５６
により書き込みデータバスｗｄｂｘ、ｗｄｂｚの一方が
Ｈレベルに他方がＬレベルに駆動される。
（書き込み駆動状態）に駆動されると、トランジスタｎ
５４が導通し、入力バッファ１９からの書き込みデータ
線ｄａｔａｘ，ｄａｔａｚのレベルに応じて、ノード１
８５及び１８６の一方をＨレベルに他方をＬレベルにす
る。また、リセット用のトランジスタｐ５７〜ｐ５９が
非導通状態となる。そして、ノード１８５，１８６に応
答して、トランジスタｐ５５，ｎ５５，ｐ５６，ｎ５６
により書き込みデータバスｗｄｂｘ、ｗｄｂｚの一方が
Ｈレベルに他方がＬレベルに駆動される。
【００４１】この書き込みアンプ１８の前段には、書き
込みを制御する書き込み制御信号ｗｅｐｚと入出力マス
ク信号ＤＭＱから生成されるマスク信号ｄｑｍｘとを入
力する書き込み制御回路２２が設けられる。書き込み制
御回路２２は、ＮＡＮＤゲート２２１とインバータ２２
２とを有し、その機能は、書き込み制御信号ｗｅｐｚが
書き込み状態（Ｈレベル）の時は、マスク信号ｄｑｍｘ
が非マスク状態（Ｈレベル）であれば、書き込み駆動信
号ｗｅｐｚ２を駆動状態（Ｈレベル）にする。また、書
き込み制御信号ｗｅｐｚが書き込み状態（Ｈレベル）の
時に、マスク信号ｄｑｍｘがマスク状態（Ｌレベル）で
あれば、書き込み駆動信号ｗｅｐｚ２を非駆動状態（Ｌ
レベル）とする。その時は、書き込みアンプ１８は駆動
状態とならず、書き込みデータバスｗｄｂｘ、ｗｄｂｚ
は共に駆動されずに、リセットレベルを維持し、メモリ
セルＭＣへの書き込みは禁止される。
込みを制御する書き込み制御信号ｗｅｐｚと入出力マス
ク信号ＤＭＱから生成されるマスク信号ｄｑｍｘとを入
力する書き込み制御回路２２が設けられる。書き込み制
御回路２２は、ＮＡＮＤゲート２２１とインバータ２２
２とを有し、その機能は、書き込み制御信号ｗｅｐｚが
書き込み状態（Ｈレベル）の時は、マスク信号ｄｑｍｘ
が非マスク状態（Ｈレベル）であれば、書き込み駆動信
号ｗｅｐｚ２を駆動状態（Ｈレベル）にする。また、書
き込み制御信号ｗｅｐｚが書き込み状態（Ｈレベル）の
時に、マスク信号ｄｑｍｘがマスク状態（Ｌレベル）で
あれば、書き込み駆動信号ｗｅｐｚ２を非駆動状態（Ｌ
レベル）とする。その時は、書き込みアンプ１８は駆動
状態とならず、書き込みデータバスｗｄｂｘ、ｗｄｂｚ
は共に駆動されずに、リセットレベルを維持し、メモリ
セルＭＣへの書き込みは禁止される。
【００４２】図５のタイミングチャート図を参照して、
第１の実施の形態例の動作を説明する。時刻ｔ１にて、
書き込みコマンドが与えられて、４ビットのバースト書
き込みモードになるとする。そして、入出力マスク信号
ＤＱＭが、３クロック周期目で入力され、３ビット目の
書き込みが禁止されるとする。
第１の実施の形態例の動作を説明する。時刻ｔ１にて、
書き込みコマンドが与えられて、４ビットのバースト書
き込みモードになるとする。そして、入出力マスク信号
ＤＱＭが、３クロック周期目で入力され、３ビット目の
書き込みが禁止されるとする。
【００４３】書き込みコマンドが与えられてから、クロ
ックＣＬＫに同期して入力された書き込みデータＤＡＴ
Ａ０〜３が、入力バッファ１９から書き込みデータ線ｄ
ａｔａｘ／ｚに供給される。時刻ｔ１からクロックＣＬ
Ｋに同期して、４つの書き込み制御信号ｗｅｐｚ（Ｈレ
ベル）が生成される。それに応答して、書き込み制御回
路２２は、書き込み駆動信号ｗｅｐｚ２（Ｈレベル）を
クロックＣＬＫに同期して生成する。但し、入出力マス
ク信号ＤＱＭから生成されるマスク信号ｄｑｍｘのＬレ
ベルに応答して、書き込み駆動信号ｗｅｐｚ２は、３周
期目でＬレベルを維持される。その結果、３つ目の書き
込みデータＤＡＴＡ２に応じた書き込みデータバスｗｄ
ｂｘ／ｚの駆動が禁止される。
ックＣＬＫに同期して入力された書き込みデータＤＡＴ
Ａ０〜３が、入力バッファ１９から書き込みデータ線ｄ
ａｔａｘ／ｚに供給される。時刻ｔ１からクロックＣＬ
Ｋに同期して、４つの書き込み制御信号ｗｅｐｚ（Ｈレ
ベル）が生成される。それに応答して、書き込み制御回
路２２は、書き込み駆動信号ｗｅｐｚ２（Ｈレベル）を
クロックＣＬＫに同期して生成する。但し、入出力マス
ク信号ＤＱＭから生成されるマスク信号ｄｑｍｘのＬレ
ベルに応答して、書き込み駆動信号ｗｅｐｚ２は、３周
期目でＬレベルを維持される。その結果、３つ目の書き
込みデータＤＡＴＡ２に応じた書き込みデータバスｗｄ
ｂｘ／ｚの駆動が禁止される。
【００４４】一方、読み出しコラム選択信号ＲＣＬは、
クロックＣＬＫに同期して最短の遅延時間で生成され、
また、書き込みコラム選択信号ＷＣＬは、入出力マスク
信号ＤＱＭにかかわらず、選択状態（Ｈレベル）を維持
する。
クロックＣＬＫに同期して最短の遅延時間で生成され、
また、書き込みコラム選択信号ＷＣＬは、入出力マスク
信号ＤＱＭにかかわらず、選択状態（Ｈレベル）を維持
する。
【００４５】以上の通り、第１の実施の形態例では、入
出力マスク信号ＤＱＭにより生成されるマスク信号ｄｑ
ｍｘは、書き込み駆動信号ｗｅｐｚ２の生成をマスクす
ることにより、指定されたビット番目の書き込みアンプ
による書き込み駆動を禁止する。また、読み出しコラム
信号ＲＣＬの生成回路内には、入出力マスク信号ＤＱＭ
による論理制御は挿入されない。
出力マスク信号ＤＱＭにより生成されるマスク信号ｄｑ
ｍｘは、書き込み駆動信号ｗｅｐｚ２の生成をマスクす
ることにより、指定されたビット番目の書き込みアンプ
による書き込み駆動を禁止する。また、読み出しコラム
信号ＲＣＬの生成回路内には、入出力マスク信号ＤＱＭ
による論理制御は挿入されない。
【００４６】図６は、第２の実施の形態例のメモリ装置
の全体回路図である。図３のメモリ装置と同じ部分に
は、同じ引用番号を付した。図６に示されたメモリ装置
も、２つのメモリセルアレイＭＣＡ0 とＭＣＡ1 の両側
にセンスアンプＳＡ0 ，ＳＡ1、ＳＡ2 が設けられ、読
み出しコラム選択信号ＲＣＬがコラム方向に配置されて
コラムデコーダ１６により駆動され、書き込みコラム選
択信号ＷＣＬが行（ロー）方向に配置されてブロック選
択信号ＢＬＫにより駆動される。
の全体回路図である。図３のメモリ装置と同じ部分に
は、同じ引用番号を付した。図６に示されたメモリ装置
も、２つのメモリセルアレイＭＣＡ0 とＭＣＡ1 の両側
にセンスアンプＳＡ0 ，ＳＡ1、ＳＡ2 が設けられ、読
み出しコラム選択信号ＲＣＬがコラム方向に配置されて
コラムデコーダ１６により駆動され、書き込みコラム選
択信号ＷＣＬが行（ロー）方向に配置されてブロック選
択信号ＢＬＫにより駆動される。
【００４７】第２の実施の形態例は、次の点で第１の実
施の形態例と異なる。第２の実施の形態例では、書き込
みアンプ１８は、書き込み駆動信号ｗｅｐｚに応答し
て、書き込みデータバスｗｄｂを駆動する。即ち、書き
込みコマンド後のバースト書き込みモードでは、クロッ
クＣＬＫに同期してバースト長に対応する数の書き込み
駆動パルス信号ｗｅｐｚが生成され、それに応答して書
き込みアンプ１８が書き込みデータバスｗｄｂを駆動す
る。更に、第２の実施の形態例では、書き込みコラム選
択信号ＷＣＬ0 〜ＷＣＬ2 が、入出力マスク信号ＤＱＭ
から生成されるマスク信号ｄｑｍｘにより制御される。
従って、入出力マスク信号ＤＱＭにより指定されたタイ
ミングでの書き込みコラム選択信号ＷＣＬの選択状態が
禁止される。
施の形態例と異なる。第２の実施の形態例では、書き込
みアンプ１８は、書き込み駆動信号ｗｅｐｚに応答し
て、書き込みデータバスｗｄｂを駆動する。即ち、書き
込みコマンド後のバースト書き込みモードでは、クロッ
クＣＬＫに同期してバースト長に対応する数の書き込み
駆動パルス信号ｗｅｐｚが生成され、それに応答して書
き込みアンプ１８が書き込みデータバスｗｄｂを駆動す
る。更に、第２の実施の形態例では、書き込みコラム選
択信号ＷＣＬ0 〜ＷＣＬ2 が、入出力マスク信号ＤＱＭ
から生成されるマスク信号ｄｑｍｘにより制御される。
従って、入出力マスク信号ＤＱＭにより指定されたタイ
ミングでの書き込みコラム選択信号ＷＣＬの選択状態が
禁止される。
【００４８】上記の書き込みマスクを実現する為に、書
き込みコラム選択制御回路２４が設けられる。書き込み
コラム選択制御回路２４は、入出力マスク信号ＤＱＭか
ら生成されるマスク信号ｄｑｍｘと書き込み状態でＨレ
ベルとなる書き込み状態信号ｗｒｉｔｚとを入力し、書
き込み状態であっても、マスク信号ｄｑｍｘがマスク状
態（Ｌレベル）の時は、書き込みコラム選択信号ＷＣＬ
を非選択状態（Ｌレベル）にする。各書き込みコラム選
択信号ＷＣＬ0 〜ＷＣＬ2 はそれぞれ、ブロック選択信
号ＢＬＫと、書き込みコラム選択制御回路２４からの出
力信号ＷＣＬ＊とが入力される論理和回路２６により生
成される。従って、ブロック選択状態に対応する書き込
みコラム選択信号ＷＣＬが、書き込み状態であってマス
ク状態でない時に、選択状態（Ｈレベル）となる。ブロ
ック選択状態に対応する書き込みコラム選択信号ＷＣＬ
は、書き込み状態であってもマスク状態の時は、非選択
状態（Ｌレベル）となる。
き込みコラム選択制御回路２４が設けられる。書き込み
コラム選択制御回路２４は、入出力マスク信号ＤＱＭか
ら生成されるマスク信号ｄｑｍｘと書き込み状態でＨレ
ベルとなる書き込み状態信号ｗｒｉｔｚとを入力し、書
き込み状態であっても、マスク信号ｄｑｍｘがマスク状
態（Ｌレベル）の時は、書き込みコラム選択信号ＷＣＬ
を非選択状態（Ｌレベル）にする。各書き込みコラム選
択信号ＷＣＬ0 〜ＷＣＬ2 はそれぞれ、ブロック選択信
号ＢＬＫと、書き込みコラム選択制御回路２４からの出
力信号ＷＣＬ＊とが入力される論理和回路２６により生
成される。従って、ブロック選択状態に対応する書き込
みコラム選択信号ＷＣＬが、書き込み状態であってマス
ク状態でない時に、選択状態（Ｈレベル）となる。ブロ
ック選択状態に対応する書き込みコラム選択信号ＷＣＬ
は、書き込み状態であってもマスク状態の時は、非選択
状態（Ｌレベル）となる。
【００４９】上記の点以外は、図６の第２の実施の形態
例のメモリ装置は、図３のメモリ装置と同じである。
例のメモリ装置は、図３のメモリ装置と同じである。
【００５０】図７は、第２の実施の形態例の詳細回路図
である。また、図８は、第２の実施の形態例のタイミン
グチャート図である。図７の詳細回路図において、図４
の詳細回路図と同じ部分には同じ引用番号を付した。図
７の場合も図４と同様に、メモリセルアレイＭＣＡ0 と
ＭＣＡ1 及びその間に設けられたセンスアンプＳＡ1を
示す。これらの回路構成は、図４と同じである。更に、
図７の書き込みアンプ１８は、インバータ１８７，１８
８以外は、図４と同じ構成である。
である。また、図８は、第２の実施の形態例のタイミン
グチャート図である。図７の詳細回路図において、図４
の詳細回路図と同じ部分には同じ引用番号を付した。図
７の場合も図４と同様に、メモリセルアレイＭＣＡ0 と
ＭＣＡ1 及びその間に設けられたセンスアンプＳＡ1を
示す。これらの回路構成は、図４と同じである。更に、
図７の書き込みアンプ１８は、インバータ１８７，１８
８以外は、図４と同じ構成である。
【００５１】図７に示された詳細回路図では、図６にて
示した書き込みコラム選択制御回路２４と論理和回路２
６とが設けられ、その回路により書き込みコラム選択信
号ＷＣＬが生成されるところが、図４の回路と異なる。
また、書き込みアンプ１８は、上記した通り、書き込み
駆動信号ｗｅｐｚのＨレベルパルスに応答して、データ
バスｗｒｄｘ／ｚを駆動する。この点も、図４の回路と
異なる。
示した書き込みコラム選択制御回路２４と論理和回路２
６とが設けられ、その回路により書き込みコラム選択信
号ＷＣＬが生成されるところが、図４の回路と異なる。
また、書き込みアンプ１８は、上記した通り、書き込み
駆動信号ｗｅｐｚのＨレベルパルスに応答して、データ
バスｗｒｄｘ／ｚを駆動する。この点も、図４の回路と
異なる。
【００５２】図８のタイミングチャート図を参照して図
７の回路の動作を説明する。時刻ｔ１のクロックＣＬＫ
の立ち上がりタイミングで書き込みコマンド（ｗｒｉｔ
ｅ）が入力され、クロックＣＬＫに同期して書き込みデ
ータＤＡＴＡ０〜３が供給される。それにより、書き込
みデータ線ｄａｔａｘ／ｚが書き込みデータＤＡＴＡ０
〜３に従って駆動される。また、書き込み駆動信号ｗｅ
ｐｚは、クロックＣＬＫに同期した４つの書き込み駆動
パルスとなる。従って、その書き込み駆動信号ｗｅｐｚ
に応答して、書き込みアンプ１８が活性化し、書き込み
データ線ｄａｔａｘ／ｚの信号に応じて、書き込みデー
タバスｗｄｂｘ／ｚを駆動する。
７の回路の動作を説明する。時刻ｔ１のクロックＣＬＫ
の立ち上がりタイミングで書き込みコマンド（ｗｒｉｔ
ｅ）が入力され、クロックＣＬＫに同期して書き込みデ
ータＤＡＴＡ０〜３が供給される。それにより、書き込
みデータ線ｄａｔａｘ／ｚが書き込みデータＤＡＴＡ０
〜３に従って駆動される。また、書き込み駆動信号ｗｅ
ｐｚは、クロックＣＬＫに同期した４つの書き込み駆動
パルスとなる。従って、その書き込み駆動信号ｗｅｐｚ
に応答して、書き込みアンプ１８が活性化し、書き込み
データ線ｄａｔａｘ／ｚの信号に応じて、書き込みデー
タバスｗｄｂｘ／ｚを駆動する。
【００５３】一方、ブロック選択状態にある書き込みコ
ラム選択信号ＷＣＬは、書き込み状態信号ｗｒｉｔｚが
書き込み状態（Ｈレベル）の時に、選択状態（Ｈレベ
ル）となる。但し、マスク信号ｄｑｍｘがマスク状態
（Ｌレベル）の時は、書き込みコラム選択信号ＷＣＬは
非選択状態（Ｌレベル）となる。かかる書き込み選択信
号ＷＣＬの制御は、書き込みコラム選択制御回路２４に
より行われる。また、読み出しコラム選択信号ＲＣＬ
は、コラムデコーダ１６によりクロックＣＬＫに同期し
て選択状態（Ｈレベル）となる。
ラム選択信号ＷＣＬは、書き込み状態信号ｗｒｉｔｚが
書き込み状態（Ｈレベル）の時に、選択状態（Ｈレベ
ル）となる。但し、マスク信号ｄｑｍｘがマスク状態
（Ｌレベル）の時は、書き込みコラム選択信号ＷＣＬは
非選択状態（Ｌレベル）となる。かかる書き込み選択信
号ＷＣＬの制御は、書き込みコラム選択制御回路２４に
より行われる。また、読み出しコラム選択信号ＲＣＬ
は、コラムデコーダ１６によりクロックＣＬＫに同期し
て選択状態（Ｈレベル）となる。
【００５４】書き込みコラム選択信号ＷＣＬがマスク信
号ｄｑｍｘに応答してマスク状態（Ｌレベル）になる
と、書き込みコラム選択回路５２のＮ型トランジスタｎ
１８，ｎ１９が非導通となり、メモリセルが接続された
ビット線対ＢＬｘ／ｚは、書き込みデータバスｗｄｂｘ
／ｚに接続されず、書き込み動作は禁止される。図８の
タイミングチャート図では、３番目のクロックＣＬＫに
同期した書き込み動作が禁止される。そして、クロック
ＣＬＫが供給される端子、プリデコーダ１４及びコラム
デコーダ１６の読み出しコラム選択信号ＲＣＬが生成さ
れるクリティカルパスには、入出力マスク信号ＤＱＭの
論理は挿入されない。
号ｄｑｍｘに応答してマスク状態（Ｌレベル）になる
と、書き込みコラム選択回路５２のＮ型トランジスタｎ
１８，ｎ１９が非導通となり、メモリセルが接続された
ビット線対ＢＬｘ／ｚは、書き込みデータバスｗｄｂｘ
／ｚに接続されず、書き込み動作は禁止される。図８の
タイミングチャート図では、３番目のクロックＣＬＫに
同期した書き込み動作が禁止される。そして、クロック
ＣＬＫが供給される端子、プリデコーダ１４及びコラム
デコーダ１６の読み出しコラム選択信号ＲＣＬが生成さ
れるクリティカルパスには、入出力マスク信号ＤＱＭの
論理は挿入されない。
【００５５】第２の実施の形態例においても、読み出し
モード時の入出力マスク信号ＤＱＭによる出力禁止動作
は、読み出し用のメインアンプ２０の出力側に形成され
た出力バッファ２１にて行われる。あるいは、読み出し
用メインアンプ２０の動作を非活性化するように制御さ
れても良い。但し、読み出しコラム選択信号ＲＣＬの生
成には、入出力マスク信号ＤＱＭの論理は挿入されな
い。従って、入出力マスク信号ＤＱＭによるコラム選択
動作の遅延は生じない。
モード時の入出力マスク信号ＤＱＭによる出力禁止動作
は、読み出し用のメインアンプ２０の出力側に形成され
た出力バッファ２１にて行われる。あるいは、読み出し
用メインアンプ２０の動作を非活性化するように制御さ
れても良い。但し、読み出しコラム選択信号ＲＣＬの生
成には、入出力マスク信号ＤＱＭの論理は挿入されな
い。従って、入出力マスク信号ＤＱＭによるコラム選択
動作の遅延は生じない。
【００５６】図９は、第３の実施の形態例のメモリ装置
の全体回路図である。第３の実施の形態例では、読み出
しも書き込みも兼用のコラム選択信号ＲＣＬが、それぞ
れのコラム毎に生成される。また、センスアンプＳＡ0
〜ＳＡ2 からはそれぞれデータバス線対ｄｂが出力され
る。このデータバス線対も読み出しと書き込み兼用であ
る。そして、データバスｄｂには、読み出し用のメイン
アンプ２０と書き込みアンプ１８とが接続される。図９
の例では、書き込みコラム選択信号は存在しない。但
し、センスアンプＳＡ0 とＳＡ2 は、ブロック選択信号
ＢＬＫ0 、ＢＬＫ 1 に従って駆動される。
の全体回路図である。第３の実施の形態例では、読み出
しも書き込みも兼用のコラム選択信号ＲＣＬが、それぞ
れのコラム毎に生成される。また、センスアンプＳＡ0
〜ＳＡ2 からはそれぞれデータバス線対ｄｂが出力され
る。このデータバス線対も読み出しと書き込み兼用であ
る。そして、データバスｄｂには、読み出し用のメイン
アンプ２０と書き込みアンプ１８とが接続される。図９
の例では、書き込みコラム選択信号は存在しない。但
し、センスアンプＳＡ0 とＳＡ2 は、ブロック選択信号
ＢＬＫ0 、ＢＬＫ 1 に従って駆動される。
【００５７】そして、バースト書き込みモード時におけ
る書き込み禁止制御の為に、書き込み制御回路２２が設
けられ、書き込み制御回路２２には入出力マスク信号Ｄ
ＱＭから生成されるマスク信号ｄｑｍｘと書き込み制御
信号ｗｅｐｚとが供給され、それらに応答して書き込み
駆動信号ｗｅｐｚ２が生成され、書き込みアンプ１８に
供給される。かかる構成は、図３の第１の実施の形態例
と類似する。
る書き込み禁止制御の為に、書き込み制御回路２２が設
けられ、書き込み制御回路２２には入出力マスク信号Ｄ
ＱＭから生成されるマスク信号ｄｑｍｘと書き込み制御
信号ｗｅｐｚとが供給され、それらに応答して書き込み
駆動信号ｗｅｐｚ２が生成され、書き込みアンプ１８に
供給される。かかる構成は、図３の第１の実施の形態例
と類似する。
【００５８】上記以外では、図９の第３の実施の形態例
は、図３の第１の実施の形態例と同等である。
は、図３の第１の実施の形態例と同等である。
【００５９】図１０は、第３の実施の形態例の詳細回路
図である。また、図１１は、第３の実施の形態例のタイ
ミングチャート図である。図１０に示されたセンスアン
プ回路ＳＡ1 は、ビット線対の電位差を検出して増幅す
る増幅回路５０と、リセット信号ＲＳＴによりビット線
対を短絡してリセットレベルＶR にプリチャージするリ
セット回路５３に加えて、コラム選択信号ＲＣＬにより
データバスｄｂｘ／ｚとビット線対ＢＬｘ／ｚとを接続
するＮ型トランジスタｎ１６，ｎ１７からなるコラム選
択ゲート５４とを有する。
図である。また、図１１は、第３の実施の形態例のタイ
ミングチャート図である。図１０に示されたセンスアン
プ回路ＳＡ1 は、ビット線対の電位差を検出して増幅す
る増幅回路５０と、リセット信号ＲＳＴによりビット線
対を短絡してリセットレベルＶR にプリチャージするリ
セット回路５３に加えて、コラム選択信号ＲＣＬにより
データバスｄｂｘ／ｚとビット線対ＢＬｘ／ｚとを接続
するＮ型トランジスタｎ１６，ｎ１７からなるコラム選
択ゲート５４とを有する。
【００６０】上記した通り、第３の実施の形態例では、
読み出しと書き込みに兼用のコラム選択信号ＲＣＬがコ
ラムデコーダ１６によりビット線対毎に生成される。そ
して、センスアンプ回路ＳＡ1 内の増幅回路５０により
増幅されたビット線対ＢＬｘ／ｚは、コラムゲート５４
の導通により、データバスｄｂｘ／ｚに直接接続され
る。即ち、第３の実施の形態例では、センスアンプは、
上記第１及び第２の実施の形態例の如きダイレクトセン
ス型ではない。
読み出しと書き込みに兼用のコラム選択信号ＲＣＬがコ
ラムデコーダ１６によりビット線対毎に生成される。そ
して、センスアンプ回路ＳＡ1 内の増幅回路５０により
増幅されたビット線対ＢＬｘ／ｚは、コラムゲート５４
の導通により、データバスｄｂｘ／ｚに直接接続され
る。即ち、第３の実施の形態例では、センスアンプは、
上記第１及び第２の実施の形態例の如きダイレクトセン
ス型ではない。
【００６１】図１０に示された書き込みアンプ１８及び
書き込み制御回路２２は、図４の第１の実施の形態例に
示された回路と同等であり、同じ箇所には同じ引用番号
が付される。書き込みアンプ１８は、書き込み駆動信号
ｗｅｐｚ２の駆動パルスに応答して、書き込みデータ線
ｄａｔａｘ／ｚの書き込みデータに基づいて、データバ
ス線対ｄｂｘ／ｚを駆動する。また、書き込み駆動信号
ｗｅｐｚ２は、書き込み制御回路２２により生成され
る。書き込み制御回路２２は、書き込み制御信号ｗｅｐ
ｚと入出力マスク信号ＤＱＭから生成されるマスク信号
ｄｑｍｘとを供給され、書き込み制御信号ｗｅｐｚの書
き込みパルスに応答して、書き込み駆動信号ｗｅｐｚ２
を生成する。但し、マスク信号ｄｑｍｘがマスク状態
（Ｌレベル）の時は、書き込み制御信号ｗｅｐｚの書き
込み状態（Ｈレベル）にかかわらず、書き込み駆動信号
ｗｅｐｚ２は非駆動状態（Ｌレベル）となる。
書き込み制御回路２２は、図４の第１の実施の形態例に
示された回路と同等であり、同じ箇所には同じ引用番号
が付される。書き込みアンプ１８は、書き込み駆動信号
ｗｅｐｚ２の駆動パルスに応答して、書き込みデータ線
ｄａｔａｘ／ｚの書き込みデータに基づいて、データバ
ス線対ｄｂｘ／ｚを駆動する。また、書き込み駆動信号
ｗｅｐｚ２は、書き込み制御回路２２により生成され
る。書き込み制御回路２２は、書き込み制御信号ｗｅｐ
ｚと入出力マスク信号ＤＱＭから生成されるマスク信号
ｄｑｍｘとを供給され、書き込み制御信号ｗｅｐｚの書
き込みパルスに応答して、書き込み駆動信号ｗｅｐｚ２
を生成する。但し、マスク信号ｄｑｍｘがマスク状態
（Ｌレベル）の時は、書き込み制御信号ｗｅｐｚの書き
込み状態（Ｈレベル）にかかわらず、書き込み駆動信号
ｗｅｐｚ２は非駆動状態（Ｌレベル）となる。
【００６２】その結果、図１１に示される通り、マスク
信号ｄｑｍｘのＬレベルに応答して、書き込み駆動信号
ｗｅｐｘ２がＨレベル（駆動状態）にならず、書き込み
アンプ１８は活性化状態とならず、データバスｄｂｘ／
ｚは駆動されない。その結果、データＤＡＴＡ２の書き
込みが禁止される。
信号ｄｑｍｘのＬレベルに応答して、書き込み駆動信号
ｗｅｐｘ２がＨレベル（駆動状態）にならず、書き込み
アンプ１８は活性化状態とならず、データバスｄｂｘ／
ｚは駆動されない。その結果、データＤＡＴＡ２の書き
込みが禁止される。
【００６３】第３の実施の形態例においても、コラム選
択信号ＲＣＬを生成するクリティカルパス内には、入出
力マスク信号ＤＱＭの論理が挿入されない。そして、読
み出し時には、クロックＣＬＫに同期して短時間の遅延
後にコラム選択信号ＲＣＬが生成される。一方、読み出
し時の出力禁止動作は、メインアンプ２０の出力側の出
力バッファ回路２１で、入出力マスク信号ＤＱＭの論理
回路を追加することにより行う。或いは、入出力マスク
信号ＤＱＭに応答して、メインアンプ２０が非活性化さ
れる様に制御されても良い。
択信号ＲＣＬを生成するクリティカルパス内には、入出
力マスク信号ＤＱＭの論理が挿入されない。そして、読
み出し時には、クロックＣＬＫに同期して短時間の遅延
後にコラム選択信号ＲＣＬが生成される。一方、読み出
し時の出力禁止動作は、メインアンプ２０の出力側の出
力バッファ回路２１で、入出力マスク信号ＤＱＭの論理
回路を追加することにより行う。或いは、入出力マスク
信号ＤＱＭに応答して、メインアンプ２０が非活性化さ
れる様に制御されても良い。
【００６４】図１２は、本発明の第４の実施の形態例の
メモリ装置の全体回路図である。この例は、コラムデコ
ーダ１６が、各コラム毎に読み出しコラム選択信号ＲＣ
Ｌと共に書き込みコラム選択信号ＷＣＬを生成する。従
って、読み出し時のコラム選択は、読み出しコラム選択
信号ＲＣＬにより行われ、読み出しデータバスｒｄｂを
介してメインアンプ２０経由で読み出しデータが読み出
される。また、書き込み時のコラム選択は、書き込みコ
ラム選択信号ＷＣＬにより行われ、書き込みアンプ１８
から書き込みデータバスｗｄｂを経由して書き込みデー
タがメモリセルに書き込まれる。
メモリ装置の全体回路図である。この例は、コラムデコ
ーダ１６が、各コラム毎に読み出しコラム選択信号ＲＣ
Ｌと共に書き込みコラム選択信号ＷＣＬを生成する。従
って、読み出し時のコラム選択は、読み出しコラム選択
信号ＲＣＬにより行われ、読み出しデータバスｒｄｂを
介してメインアンプ２０経由で読み出しデータが読み出
される。また、書き込み時のコラム選択は、書き込みコ
ラム選択信号ＷＣＬにより行われ、書き込みアンプ１８
から書き込みデータバスｗｄｂを経由して書き込みデー
タがメモリセルに書き込まれる。
【００６５】第４の実施の形態例では、書き込みアンプ
１８が、書き込み駆動信号ｗｅｐｚに応答して書き込み
データバスｗｄｂを駆動する。但し、書き込みコラム選
択信号ＷＣＬの生成は、書き込み制御信号ｗｒｉｔｚ２
により制御される。書き込み制御信号ｗｒｉｔｚ２は、
書き込み状態信号ｗｒｉｔｚと、入出力マスク信号ＤＱ
Ｍから生成されるマスク信号ｄｑｍｘとを供給される書
き込み制御回路３１により生成される。また、読み出し
コラム選択信号ＲＣＬの生成は、読み出し状態信号ｒｅ
ａｄｚが供給される読み出し制御回路３２が生成する読
み出し制御信号ｒｅａｄｚ２により制御される。
１８が、書き込み駆動信号ｗｅｐｚに応答して書き込み
データバスｗｄｂを駆動する。但し、書き込みコラム選
択信号ＷＣＬの生成は、書き込み制御信号ｗｒｉｔｚ２
により制御される。書き込み制御信号ｗｒｉｔｚ２は、
書き込み状態信号ｗｒｉｔｚと、入出力マスク信号ＤＱ
Ｍから生成されるマスク信号ｄｑｍｘとを供給される書
き込み制御回路３１により生成される。また、読み出し
コラム選択信号ＲＣＬの生成は、読み出し状態信号ｒｅ
ａｄｚが供給される読み出し制御回路３２が生成する読
み出し制御信号ｒｅａｄｚ２により制御される。
【００６６】また、プリデコーダ回路１４及びコラムデ
コーダ回路１６は、クロックＣＬＫに従って内部クロッ
ク生成回路３０が生成する内部クロックｃｌｋ１に応答
するタイミングで、読み出しコラム選択信号ＲＣＬを生
成する。図１２に示される通り、読み出しコラム選択信
号ＲＣＬが生成されるクリティカルパスには、入出力マ
スク信号ＤＱＭによる制御回路は挿入されない。
コーダ回路１６は、クロックＣＬＫに従って内部クロッ
ク生成回路３０が生成する内部クロックｃｌｋ１に応答
するタイミングで、読み出しコラム選択信号ＲＣＬを生
成する。図１２に示される通り、読み出しコラム選択信
号ＲＣＬが生成されるクリティカルパスには、入出力マ
スク信号ＤＱＭによる制御回路は挿入されない。
【００６７】図１３は、第４の実施の形態例の詳細回路
図である。また、図１４は、第４の実施の形態例のタイ
ミングチャート図である。図１３に示されたセンスアン
プ回路ＳＡ1 は、図３の回路例と同様に、トランジスタ
ｐ１２，ｐ１３，ｎ１２，ｎ１３からなる増幅回路５０
と、ビット線対ＢＬｘ／ｚにより駆動されるトランジス
タｎ１４，ｎ１５と読み出しコラム選択信号ＲＣＬによ
り導通されるトランジスタｎ１６，ｎ１７とを有する読
み出しコラム選択回路５１と、書き込みコラム選択信号
ＷＣＬにより導通されるトランジスタｎ１８，ｎ１９を
有する書き込みコラム選択回路５２及び、リセット回路
５３を有する。ビット線トランスファーゲートｎ１０、
ｎ１１、ｎ３０、ｎ３１は、図３の回路図と同じであ
る。
図である。また、図１４は、第４の実施の形態例のタイ
ミングチャート図である。図１３に示されたセンスアン
プ回路ＳＡ1 は、図３の回路例と同様に、トランジスタ
ｐ１２，ｐ１３，ｎ１２，ｎ１３からなる増幅回路５０
と、ビット線対ＢＬｘ／ｚにより駆動されるトランジス
タｎ１４，ｎ１５と読み出しコラム選択信号ＲＣＬによ
り導通されるトランジスタｎ１６，ｎ１７とを有する読
み出しコラム選択回路５１と、書き込みコラム選択信号
ＷＣＬにより導通されるトランジスタｎ１８，ｎ１９を
有する書き込みコラム選択回路５２及び、リセット回路
５３を有する。ビット線トランスファーゲートｎ１０、
ｎ１１、ｎ３０、ｎ３１は、図３の回路図と同じであ
る。
【００６８】この様に、第４の実施の形態例は、センス
アンプ回路内の増幅回路５０はビット線対ＢＬｘ／ｚを
駆動するだけであり、そのビット線対ＢＬｘ／ｚの信号
によりトランジスタｎ１４，ｎ１５を介して、読み出し
データバスｒｄｂｘ／ｚが駆動される。即ち、ダイレク
トセンス型の回路構成である。従って、読み出しとは別
系統の書き込みデータバスｗｄｂｘ／ｚが設けられ、そ
の書き込みデータバスｗｄｂｘ／ｚは、書き込みコラム
選択回路５２の導通により、ビット線対ＢＬｘ／ｚに接
続される。
アンプ回路内の増幅回路５０はビット線対ＢＬｘ／ｚを
駆動するだけであり、そのビット線対ＢＬｘ／ｚの信号
によりトランジスタｎ１４，ｎ１５を介して、読み出し
データバスｒｄｂｘ／ｚが駆動される。即ち、ダイレク
トセンス型の回路構成である。従って、読み出しとは別
系統の書き込みデータバスｗｄｂｘ／ｚが設けられ、そ
の書き込みデータバスｗｄｂｘ／ｚは、書き込みコラム
選択回路５２の導通により、ビット線対ＢＬｘ／ｚに接
続される。
【００６９】書き込みアンプ１８は、図７の書き込みア
ンプと同等であり、書き込み駆動信号ｗｅｐｚのＨレベ
ルパルスに応答して、書き込みデータ線ｄａｔａｘ／ｚ
のレベルに基づいて書き込みデータバスｗｄｂを駆動す
る。
ンプと同等であり、書き込み駆動信号ｗｅｐｚのＨレベ
ルパルスに応答して、書き込みデータ線ｄａｔａｘ／ｚ
のレベルに基づいて書き込みデータバスｗｄｂを駆動す
る。
【００７０】第４の実施の形態例で特徴的な点は、書き
込みコラム選択信号ＷＣＬを生成する経路に、マスク信
号ｄｑｍｘが供給される書き込み制御回路３１が設けら
れていることである。即ち、書き込み制御回路３１が、
プリデコーダ回路１４の入力側に設けられている。この
書き込み制御回路３１は、書き込み状態信号ｗｒｉｔｚ
とマスク信号ｄｑｍｘを供給されるＮＡＮＤゲート３１
１とその出力を反転するインバータ３１２とを有する。
また、読み出し制御回路３２は、２つのインバータ３２
１，３２２で構成され、読み出し状態信号ｒｅａｄｚが
供給される。
込みコラム選択信号ＷＣＬを生成する経路に、マスク信
号ｄｑｍｘが供給される書き込み制御回路３１が設けら
れていることである。即ち、書き込み制御回路３１が、
プリデコーダ回路１４の入力側に設けられている。この
書き込み制御回路３１は、書き込み状態信号ｗｒｉｔｚ
とマスク信号ｄｑｍｘを供給されるＮＡＮＤゲート３１
１とその出力を反転するインバータ３１２とを有する。
また、読み出し制御回路３２は、２つのインバータ３２
１，３２２で構成され、読み出し状態信号ｒｅａｄｚが
供給される。
【００７１】プリデコーダ回路１４は、コラムアドレス
Ａｄ0 〜Ａｄ2 を供給されるＮＡＮＤゲート１４１と、
コラムアドレスＡｄ3 〜Ａｄ5 を供給されるＮＡＮＤゲ
ート１４２と、コラムアドレスＡｄ6 、Ａｄ7 と読み出
し制御信号ｒｅａｄｚ２とが供給されるＮＡＮＤゲート
１４３、及びコラムアドレスＡｄ6 、Ａｄ7 と書き込み
制御信号ｗｒｉｔｚ２が供給されるＮＡＮＤゲート１４
４とを有する。
Ａｄ0 〜Ａｄ2 を供給されるＮＡＮＤゲート１４１と、
コラムアドレスＡｄ3 〜Ａｄ5 を供給されるＮＡＮＤゲ
ート１４２と、コラムアドレスＡｄ6 、Ａｄ7 と読み出
し制御信号ｒｅａｄｚ２とが供給されるＮＡＮＤゲート
１４３、及びコラムアドレスＡｄ6 、Ａｄ7 と書き込み
制御信号ｗｒｉｔｚ２が供給されるＮＡＮＤゲート１４
４とを有する。
【００７２】そして、ＮＡＮＤゲート１４１，１４２，
１４３の出力は、インバータ１４５，１４６，１４７を
介して、コラムデコーダ１６内のＮＡＮＤゲート１６１
に供給される。従って、コラムアドレスＡｄ0 〜Ａｄ7
が全てＨレベルであり、更に読み出し制御信号ｒｅａｄ
ｚ２がＨレベルの時は、読み出しコラム選択信号ＲＣＬ
がクロックＣＬＫに同期して生成される。内部クロック
生成回路３０からの内部クロックｃｌｋ１は、例えばプ
リデコーダ１４に供給され、出力インバータ１４５〜１
４８を活性化する。
１４３の出力は、インバータ１４５，１４６，１４７を
介して、コラムデコーダ１６内のＮＡＮＤゲート１６１
に供給される。従って、コラムアドレスＡｄ0 〜Ａｄ7
が全てＨレベルであり、更に読み出し制御信号ｒｅａｄ
ｚ２がＨレベルの時は、読み出しコラム選択信号ＲＣＬ
がクロックＣＬＫに同期して生成される。内部クロック
生成回路３０からの内部クロックｃｌｋ１は、例えばプ
リデコーダ１４に供給され、出力インバータ１４５〜１
４８を活性化する。
【００７３】ＮＡＮＤゲート１４１，１４２，１４４の
出力は、インバータ１４５，１４６，１４８を介して、
コラムデコーダ１６内のＮＡＮＤゲート１６３に供給さ
れる。従って、コラムアドレスＡｄ0 〜Ａｄ7 が全てＨ
レベルであり、更に書き込み制御信号ｗｒｉｔｚ２がＨ
レベルの時は、書き込みコラム選択信号ＷＣＬがクロッ
クＣＬＫに同期して生成される。内部クロックｃｌｋ１
により出力インバータ１４５〜１４８が活性化されるの
は、上記の通りである。
出力は、インバータ１４５，１４６，１４８を介して、
コラムデコーダ１６内のＮＡＮＤゲート１６３に供給さ
れる。従って、コラムアドレスＡｄ0 〜Ａｄ7 が全てＨ
レベルであり、更に書き込み制御信号ｗｒｉｔｚ２がＨ
レベルの時は、書き込みコラム選択信号ＷＣＬがクロッ
クＣＬＫに同期して生成される。内部クロックｃｌｋ１
により出力インバータ１４５〜１４８が活性化されるの
は、上記の通りである。
【００７４】図１４のタイミングチャート図に従って、
４ビットバースト書き込みモード時の動作について説明
する。時刻ｔ１のクロックＣＬＫの立ち上がりに同期し
て書き込みコマンドｗｒｉｔｅが与えられると、その立
ち上がりエッジから連続して書き込みデータＤＡＴＡ０
〜３が供給される。書き込みアンプ１８は、単に書き込
み駆動信号ｗｅｐｚに同期して書き込みデータバスｗｄ
ｂｘ／ｚを駆動する。
４ビットバースト書き込みモード時の動作について説明
する。時刻ｔ１のクロックＣＬＫの立ち上がりに同期し
て書き込みコマンドｗｒｉｔｅが与えられると、その立
ち上がりエッジから連続して書き込みデータＤＡＴＡ０
〜３が供給される。書き込みアンプ１８は、単に書き込
み駆動信号ｗｅｐｚに同期して書き込みデータバスｗｄ
ｂｘ／ｚを駆動する。
【００７５】一方、３クロック周期目で入出力マスク信
号ＤＱＭが供給されると、それに応答して、内部のマス
ク信号ｄｑｍｘはＬレベルとなる。書き込み制御回路３
１では、書き込み状態信号ｗｒｉｔｚの書き込み状態
（Ｈレベル）により、選択コラムに対応する書き込みコ
ラム選択信号ＷＣＬの発生を可能にする書き込み制御信
号ｗｒｉｔｚ２をＨレベルにしているが、マスク信号ｄ
ｑｍｘのＬレベルにより、書き込み制御信号ｗｒｉｔｚ
２を一時的にＬレベルにする。それにより、書き込みコ
ラム信号ＷＣＬのＨレベルの出力が禁止される（図１４
中破線）。
号ＤＱＭが供給されると、それに応答して、内部のマス
ク信号ｄｑｍｘはＬレベルとなる。書き込み制御回路３
１では、書き込み状態信号ｗｒｉｔｚの書き込み状態
（Ｈレベル）により、選択コラムに対応する書き込みコ
ラム選択信号ＷＣＬの発生を可能にする書き込み制御信
号ｗｒｉｔｚ２をＨレベルにしているが、マスク信号ｄ
ｑｍｘのＬレベルにより、書き込み制御信号ｗｒｉｔｚ
２を一時的にＬレベルにする。それにより、書き込みコ
ラム信号ＷＣＬのＨレベルの出力が禁止される（図１４
中破線）。
【００７６】書き込みコラム選択信号ＷＣＬが選択状態
（Ｈレベル）の時は、書き込みコラム選択回路５２が導
通状態となり、書き込みデータバスｗｄｂｘ／ｚがビッ
ト線対ＢＬｘ／ｚに接続される。そのため、ビット線に
接続されるメモリセルは、書き込みアンプ１８により直
接駆動される。
（Ｈレベル）の時は、書き込みコラム選択回路５２が導
通状態となり、書き込みデータバスｗｄｂｘ／ｚがビッ
ト線対ＢＬｘ／ｚに接続される。そのため、ビット線に
接続されるメモリセルは、書き込みアンプ１８により直
接駆動される。
【００７７】一方、マスク信号ｄｑｍｘにより書き込み
コラム選択信号ＷＣＬが一時的にＨレベル（選択状態）
になるのを禁止されると、書き込みデータバスｗｄｂｘ
／ｚはビット線対ＢＬｘ／ｚへの接続が禁止され、書き
込みが禁止される。
コラム選択信号ＷＣＬが一時的にＨレベル（選択状態）
になるのを禁止されると、書き込みデータバスｗｄｂｘ
／ｚはビット線対ＢＬｘ／ｚへの接続が禁止され、書き
込みが禁止される。
【００７８】読み出し時は、対応する読み出しコラム選
択信号ＲＣＬがＨレベルとなり、読み出しコラム選択回
路５１により、ビット線対ＢＬｘ／ｚがトランジスタｎ
１４、ｎ１５を駆動して、読み出しデータバスｒｄｂｘ
／ｚが駆動される。そして、図１２に示した通り、メイ
ンアンプ２０の出力側の出力バッファ回路で、入出力マ
スク信号ＤＱＭにより制御されて、適宜読み出し動作が
禁止される。
択信号ＲＣＬがＨレベルとなり、読み出しコラム選択回
路５１により、ビット線対ＢＬｘ／ｚがトランジスタｎ
１４、ｎ１５を駆動して、読み出しデータバスｒｄｂｘ
／ｚが駆動される。そして、図１２に示した通り、メイ
ンアンプ２０の出力側の出力バッファ回路で、入出力マ
スク信号ＤＱＭにより制御されて、適宜読み出し動作が
禁止される。
【００７９】上記の実施の形態例において、読み出し時
のコラム選択信号は、クロックＣＬＫの立ち上がりに同
期する様に生成される。その為に、一例として、図１３
で示した通り、プリデコーダの出力インバータの活性化
をクロックＣＬＫから生成される内部クロックｃｌｋ１
により行う。そして、そのプリデコーダ１４、コラムデ
コーダ１６における読み出しコラム選択信号ＲＣＬが生
成される信号経路には、入出力マスク信号ＤＱＭによる
論理回路は挿入されない。従って、読み出しの高速化に
つながる読み出しコラム選択信号ＲＣＬの生成の高速化
を可能にする。
のコラム選択信号は、クロックＣＬＫの立ち上がりに同
期する様に生成される。その為に、一例として、図１３
で示した通り、プリデコーダの出力インバータの活性化
をクロックＣＬＫから生成される内部クロックｃｌｋ１
により行う。そして、そのプリデコーダ１４、コラムデ
コーダ１６における読み出しコラム選択信号ＲＣＬが生
成される信号経路には、入出力マスク信号ＤＱＭによる
論理回路は挿入されない。従って、読み出しの高速化に
つながる読み出しコラム選択信号ＲＣＬの生成の高速化
を可能にする。
【００８０】そして、バースト書き込みモードにおいて
は、書き込みコラム選択信号ＷＣＬの選択状態を入出力
マスク信号ＤＱＭにより禁止し、或いは書き込みアンプ
の駆動動作を入出力マスク信号ＤＱＭにより禁止する。
また、バースト読み出しモードにおいては、読み出しの
メインアンプの出力を入出力マスク信号ＤＱＭにより禁
止し、或いはメインアンプの駆動を入出力マスク信号Ｄ
ＱＭにより禁止する。
は、書き込みコラム選択信号ＷＣＬの選択状態を入出力
マスク信号ＤＱＭにより禁止し、或いは書き込みアンプ
の駆動動作を入出力マスク信号ＤＱＭにより禁止する。
また、バースト読み出しモードにおいては、読み出しの
メインアンプの出力を入出力マスク信号ＤＱＭにより禁
止し、或いはメインアンプの駆動を入出力マスク信号Ｄ
ＱＭにより禁止する。
【００８１】
【発明の効果】以上説明した通り、本発明によれば、バ
ースト書き込みモードにおける入力禁止動作を、書き込
みコラム選択信号の非選択状態への駆動、或いは書き込
みアンプの書き込み駆動禁止により行うことで、読み出
しコラム選択信号が生成される経路に、入出力マスク信
号による論理回路を挿入する必要がなくなる。従って、
読み出しの高速化を図ることができる。
ースト書き込みモードにおける入力禁止動作を、書き込
みコラム選択信号の非選択状態への駆動、或いは書き込
みアンプの書き込み駆動禁止により行うことで、読み出
しコラム選択信号が生成される経路に、入出力マスク信
号による論理回路を挿入する必要がなくなる。従って、
読み出しの高速化を図ることができる。
【図面の簡単な説明】
【図１】従来のメモリ装置の一部概略図である。
【図２】図１のメモリ装置でのバースト書き込み動作の
タイミングチャート図である。
タイミングチャート図である。
【図３】本発明の第１の実施の形態例のメモリ装置の全
体回路図である。
体回路図である。
【図４】第１の実施の形態例の詳細回路図である。
【図５】第１の実施の形態例のタイミングチャート図で
ある。
ある。
【図６】第２の実施の形態例のメモリ装置の全体回路図
である。
である。
【図７】第２の実施の形態例の詳細回路図である。
【図８】第２の実施の形態例のタイミングチャート図で
ある。
ある。
【図９】第３の実施の形態例のメモリ装置の全体回路図
である。
である。
【図１０】第３の実施の形態例の詳細回路図である。
【図１１】第３の実施の形態例のタイミングチャート図
である。
である。
【図１２】第４の実施の形態例のメモリ装置の全体回路
図である。
図である。
【図１３】第４の実施の形態例の詳細回路図である。
【図１４】第４の実施の形態例のタイミングチャート図
である。
である。
１８ 書き込みアンプ ２０ 読み出し用メインアンプ ＭＣＡ メモリセルアレイ ＳＡ センスアンプ ＢＬ ビット線 ｒｄｂ 読み出しデータバス ｗｄｂ 書き込みデータバス ＲＣＬ 読み出しコラム選択信号 ＷＣＬ 書き込みコラム選択信号 ＤＱ 入出力端子 ＤＱＭ 入出力マスク信号 ｄｑｍｘ マスク信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加納 英樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 長谷川 正智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 石井 祐樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (10)
- 【請求項１】クロックに同期して複数ビットの書き込み
及び読み出しを行うバーストモードを有するメモリ装置
において、 データを記憶する複数のメモリセルとそれに接続可能な
複数のビット線とを有するメモリセルアレイと、 前記ビット線の電位を検出し増幅するセンスアンプと、 前記ビット線の電位に従って駆動制御され、前記ビット
線毎に生成される第１のコラム選択信号により開閉する
第１のコラム選択回路と、 前記複数のビット線に共通に設けられ、前記第１のコラ
ム選択回路により駆動される第１のデータバスと、 前記第１のデータバスに接続される読み出し用のメイン
アンプと、 前記第１のコラム選択信号により開閉される第２のコラ
ム選択回路と、 前記複数のビット線に共通に設けられ、前記第２のコラ
ム選択回路を介して設けられる第２のデータバスと、 前記クロックに同期し、書き込みデータに従って前記第
２のデータバスを駆動して、前記メモリセルへの書き込
みを行う書き込みアンプとを有し、 前記書き込みアンプは、前記バースト書き込みモード時
において、所定の書き込みの禁止を要求するマスク信号
に応答して、前記第２のデータバスの駆動を禁止される
ことを特徴とするメモリ装置。 - 【請求項２】クロックに同期して複数ビットの書き込み
及び読み出しを行うバーストモードを有するメモリ装置
において、 データを記憶する複数のメモリセルとそれに接続可能な
複数のビット線とを有するメモリセルアレイと、 前記ビット線の電位を検出し増幅するセンスアンプと、 前記ビット線の電位に従って駆動制御され、前記ビット
線毎に生成される第１のコラム選択信号により開閉する
第１のコラム選択回路と、 前記複数のビット線に共通に設けられ、前記第１のコラ
ム選択回路により駆動される第１のデータバスと、 前記第１のデータバスに接続される読み出し用のメイン
アンプと、 前記第１のコラム選択信号と第２のコラム選択信号とに
より開閉される第２のコラム選択回路と、 前記複数のビット線に共通に設けられ、前記第２のコラ
ム選択回路を介して設けられる第２のデータバスと、 前記クロックに同期し、書き込みデータに従って前記第
２のデータバスを駆動し、前記開かれた第２のコラム選
択回路を介して前記メモリセルへの書き込みを行う書き
込みアンプとを有し、 前記第２のコラム選択信号は、前記バースト書き込みモ
ード時において、所定の書き込みの禁止を要求するマス
ク信号に応答して、前記第２のコラム選択回路を閉じる
よう制御されることを特徴とするメモリ装置。 - 【請求項３】クロックに同期して複数ビットの書き込み
及び読み出しを行うバーストモードを有するメモリ装置
において、 データを記憶する複数のメモリセルとそれに接続可能な
複数のビット線とを有するメモリセルアレイと、 前記複数のビット線に、コラム選択信号により開閉する
コラムゲートを介して共通に設けられるデータバスと、 前記クロックに同期し、書き込みデータに従って前記デ
ータバスを駆動して、前記メモリセルへの書き込みを行
う書き込みアンプとを有し、 前記書き込みアンプは、前記バースト書き込みモード時
において、所定の書き込みの禁止を要求するマスク信号
に応答して、前記データバスの駆動を禁止されることを
特徴とするメモリ装置。 - 【請求項４】クロックに同期して複数ビットの書き込み
及び読み出しを行うバーストモードを有するメモリ装置
において、 データを記憶する複数のメモリセルとそれに接続可能な
複数のビット線とを有するメモリセルアレイと、 前記ビット線の電位を検出し増幅するセンスアンプと、 前記ビット線の電位に従って駆動制御され、読み出し時
に前記ビット線毎に生成される第１のコラム選択信号に
より開閉する第１のコラム選択回路と、 前記複数のビット線に共通に設けられ、前記第１のコラ
ム選択回路により駆動される第１のデータバスと、 前記第１のデータバスに接続される読み出し用のメイン
アンプと、 書き込み時に前記ビット線毎に生成される第２のコラム
選択信号により開閉される第２のコラム選択回路と、 前記複数のビット線に共通に設けられ、前記第２のコラ
ム選択回路を介して設けられる第２のデータバスと、 前記クロックに同期し、書き込みデータに従って前記第
２のデータバスを駆動し、前記開かれた第２のコラム選
択回路を介して前記メモリセルへの書き込みを行う書き
込みアンプとを有し、 前記第２のコラム選択信号は、前記バースト書き込みモ
ード時において、所定の書き込みの禁止を要求するマス
ク信号に応答して、前記第２のコラム選択回路を閉じる
よう制御されることを特徴とするメモリ装置。 - 【請求項５】クロックに同期して複数ビットの書き込み
及び読み出しを行うバーストモードを有するメモリ装置
において、 データを記憶する複数のメモリセルとそれに接続可能な
複数のビット線とを有するメモリセルアレイと、 前記ビット線毎に生成される第１のコラム選択信号によ
り開閉する第１のコラム選択回路と、 前記複数のビット線に共通に、前記第１のコラム選択回
路を介して設けられる第１のデータバスと、 前記第１のデータバスに接続される読み出し用のメイン
アンプと、 書き込み時に生成される第２のコラム選択信号により開
閉される第２のコラム選択回路と、 前記複数のビット線に共通に、前記第２のコラム選択回
路を介して設けられる第２のデータバスと、 前記クロックに同期し、書き込みデータに従って前記第
２のデータバスを駆動し、前記開かれた第２のコラム選
択回路を介して前記メモリセルへの書き込みを行う書き
込みアンプとを有し、 前記第２のコラム選択信号は、前記バースト書き込みモ
ード時において、所定の書き込みの禁止を要求するマス
ク信号に応答して、前記第２のコラム選択回路を閉じる
よう制御されることを特徴とするメモリ装置。 - 【請求項６】請求項５において、 前記第２のコラム選択信号は、前記ビット線と交差する
ワード方向に供給され、 前記第２のコラム選択回路は、前記第２のコラム選択信
号と前記第１のコラム選択信号とにより開閉制御される
ことを特徴とするメモリ装置。 - 【請求項７】請求項５において、 前記第２のコラム選択信号は、書き込み時に前記ビット
線毎に生成され、 前記第１のコラム選択信号は、読み出し時に前記ビット
線毎に生成されることを特徴とするメモリ装置。 - 【請求項８】請求項５〜７のいずれかの請求項におい
て、 前記第１のコラム選択信号が前記クロックに同期して生
成され、当該生成される回路内に前記マスク信号の論理
が挿入されていないことを特徴とするメモリ装置。 - 【請求項９】クロックに同期して複数ビットの書き込み
及び読み出しを行うバーストモードを有するメモリ装置
において、 データを記憶する複数のメモリセルとそれに接続可能な
複数のビット線とを有するメモリセルアレイと、 前記複数のビット線に、コラム選択信号により開閉する
コラムゲートを介して共通に設けられるデータバスと、 前記データバスに接続される読み出し用のメインアンプ
と、 前記クロックに同期し、書き込みデータに従って前記デ
ータバスを駆動して、前記メモリセルへの書き込みを行
う書き込みアンプとを有し、 前記書き込みアンプは、前記バースト書き込みモード時
において、所定の書き込みの禁止を要求するマスク信号
に応答して、前記データバスの駆動を禁止され、前記読
み出し用のメインアンプは、前記バースト読み出しモー
ドにおいて、前記マスク信号に応答して、前記読み出し
データの出力を禁止されることを特徴とするメモリ装
置。 - 【請求項１０】請求項９において、 前記コラム選択信号が前記クロックに同期して生成さ
れ、当該生成される回路内に前記マスク信号の論理が挿
入されていないことを特徴とするメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08484598A JP4007673B2 (ja) | 1998-03-31 | 1998-03-31 | メモリ装置 |
| US09/166,070 US6072749A (en) | 1998-03-31 | 1998-10-05 | Memory device preventing a slow operation through a mask signal |
| KR1019980044260A KR100306793B1 (ko) | 1998-03-31 | 1998-10-22 | 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08484598A JP4007673B2 (ja) | 1998-03-31 | 1998-03-31 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11283385A true JPH11283385A (ja) | 1999-10-15 |
| JP4007673B2 JP4007673B2 (ja) | 2007-11-14 |
Family
ID=13842147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08484598A Expired - Fee Related JP4007673B2 (ja) | 1998-03-31 | 1998-03-31 | メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6072749A (ja) |
| JP (1) | JP4007673B2 (ja) |
| KR (1) | KR100306793B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135082A (ja) * | 1999-11-09 | 2001-05-18 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
| JP2003022674A (ja) * | 2001-07-10 | 2003-01-24 | Fujitsu Ltd | 可変設定されるデータ入出力端子とその制御信号端子を有する半導体メモリデバイス |
| US7180822B2 (en) | 2004-05-25 | 2007-02-20 | Fujitsu Limited | Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation |
| JP2009070536A (ja) * | 2007-09-14 | 2009-04-02 | United Memories Inc | 集積回路ダイナミックランダムアクセスメモリ（ｄｒａｍ）デバイスおよび混載ｄｒａｍを組み込むデバイス用のデータマスキング技術を使用する早期書込み |
| US9013921B2 (en) | 2012-12-06 | 2015-04-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035153A (ja) * | 1999-07-23 | 2001-02-09 | Fujitsu Ltd | 半導体記憶装置 |
| JP2001110182A (ja) * | 1999-10-05 | 2001-04-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002237195A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6400613B1 (en) * | 2001-03-05 | 2002-06-04 | Micron Technology, Inc. | Positive write masking method and apparatus |
| US6449202B1 (en) | 2001-08-14 | 2002-09-10 | International Business Machines Corporation | DRAM direct sensing scheme |
| US6697293B2 (en) | 2002-04-12 | 2004-02-24 | International Business Machines Corporation | Localized direct sense architecture |
| US6711078B2 (en) * | 2002-07-01 | 2004-03-23 | International Business Machines Corporation | Writeback and refresh circuitry for direct sensed DRAM macro |
| US6738300B2 (en) * | 2002-08-26 | 2004-05-18 | International Business Machines Corporation | Direct read of DRAM cell using high transfer ratio |
| KR100744090B1 (ko) * | 2006-08-31 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| JP5876271B2 (ja) * | 2011-11-01 | 2016-03-02 | ルネサスエレクトロニクス株式会社 | メモリ制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5249159A (en) * | 1987-05-27 | 1993-09-28 | Hitachi, Ltd. | Semiconductor memory |
| DE69020384T2 (de) * | 1989-02-27 | 1996-03-21 | Nec Corp | Integrierte Halbleiterspeicherschaltung mit Möglichkeit zum Maskieren des Schreibens im Speicher. |
| JPH0955080A (ja) * | 1995-08-08 | 1997-02-25 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のセル情報の書き込み及び読み出し方法 |
-
1998
- 1998-03-31 JP JP08484598A patent/JP4007673B2/ja not_active Expired - Fee Related
- 1998-10-05 US US09/166,070 patent/US6072749A/en not_active Expired - Lifetime
- 1998-10-22 KR KR1019980044260A patent/KR100306793B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135082A (ja) * | 1999-11-09 | 2001-05-18 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
| JP2003022674A (ja) * | 2001-07-10 | 2003-01-24 | Fujitsu Ltd | 可変設定されるデータ入出力端子とその制御信号端子を有する半導体メモリデバイス |
| US7180822B2 (en) | 2004-05-25 | 2007-02-20 | Fujitsu Limited | Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation |
| JP2009070536A (ja) * | 2007-09-14 | 2009-04-02 | United Memories Inc | 集積回路ダイナミックランダムアクセスメモリ（ｄｒａｍ）デバイスおよび混載ｄｒａｍを組み込むデバイス用のデータマスキング技術を使用する早期書込み |
| US9013921B2 (en) | 2012-12-06 | 2015-04-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6072749A (en) | 2000-06-06 |
| KR19990076522A (ko) | 1999-10-15 |
| JP4007673B2 (ja) | 2007-11-14 |
| KR100306793B1 (ko) | 2001-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6542417B2 (en) | Semiconductor memory and method for controlling the same | |
| US6134169A (en) | Semiconductor memory device | |
| US6636444B2 (en) | Semiconductor memory device having improved data transfer rate without providing a register for holding write data | |
| KR100382017B1 (ko) | 고속 사이클 ｒａｍ 및 그 데이터 판독 방법 | |
| JPH08273365A (ja) | 半導体記憶装置 | |
| KR20100102817A (ko) | 반도체 장치의 콘트롤 신호 구동장치 | |
| US6208582B1 (en) | Memory device including a double-rate input/output circuit | |
| US6205069B1 (en) | Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof | |
| JP4007673B2 (ja) | メモリ装置 | |
| US6192003B1 (en) | Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation | |
| US6795372B2 (en) | Bit line sense amplifier driving control circuits and methods for synchronous drams that selectively supply and suspend supply of operating voltages | |
| JPH1040678A (ja) | 半導体記憶装置 | |
| JP4402439B2 (ja) | 改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ｆｃｒａｍ及びこれに対するデータマスキング方法 | |
| US6067270A (en) | Multi-bank memory devices having improved data transfer capability and methods of operating same | |
| US5703829A (en) | Synchronous type semiconductor memory device which can be adapted to high frequency system clock signal | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| EP0788107B1 (en) | Semiconductor memory device | |
| KR100334574B1 (ko) | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 | |
| KR20020007971A (ko) | 2개의 영역의 교번 액세스를 고속으로 실행할 수 있는반도체 기억 장치 | |
| US7263026B2 (en) | Semiconductor memory device and method for controlling the same | |
| US6643201B2 (en) | Memory device having read charge control, write charge control and floating or precharge circuits | |
| US6130847A (en) | Semiconductor device with fast write recovery circuit | |
| JPH04345988A (ja) | 書込み動作を有する半導体メモリー装置 | |
| US20030021173A1 (en) | Sense amplifier for memory device | |
| JP3625688B2 (ja) | メモリデバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060913 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070501 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070531 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070718 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070828 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070828 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |