JP2001110182A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ライトイネーブル信号にノイズが入った場合
の誤書込を防止する。 【解決手段】 ライトイネーブル信号／ＷＥの活性化に
応答してライト状態信号ＷＳを活性化するＷＳ信号発生
回路２４１と、ＷＳ信号の活性化に応答してライトドラ
イバイネーブル信号ＤＥを活性化するＤＥ信号発生回路
２４４とを備えたＤＲＡＭのタイミングジェネレータ２
４において、／ＷＥ信号の非活性化に応答してドライバ
リセット信号／ＤＲＥＳ１を活性化するドライバリセッ
ト回路２４２を設け、ＤＥ信号発生回路２４４中のフリ
ップフロップ回路２４４１より後のＮＡＮＤ回路２４４
３１に／ＤＲＥＳ１信号を与える。
の誤書込を防止する。 【解決手段】 ライトイネーブル信号／ＷＥの活性化に
応答してライト状態信号ＷＳを活性化するＷＳ信号発生
回路２４１と、ＷＳ信号の活性化に応答してライトドラ
イバイネーブル信号ＤＥを活性化するＤＥ信号発生回路
２４４とを備えたＤＲＡＭのタイミングジェネレータ２
４において、／ＷＥ信号の非活性化に応答してドライバ
リセット信号／ＤＲＥＳ１を活性化するドライバリセッ
ト回路２４２を設け、ＤＥ信号発生回路２４４中のフリ
ップフロップ回路２４４１より後のＮＡＮＤ回路２４４
３１に／ＤＲＥＳ１信号を与える。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、ライトドライバ用のリセット回
路を備えた半導体記憶装置に関する。
関し、さらに詳しくは、ライトドライバ用のリセット回
路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来より用いられている半導体記憶装
置、特にダイナミックランダムアクセスメモリ（以下
「ＤＲＡＭ」と称す）には、外部から与えられるロウア
ドレスストローブ信号／ＲＡＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、出力
イネーブル信号／ＯＥという制御信号の順序ロジックに
応じて動作するタイプのＤＲＡＭがある。この代表例と
して、ファーストページモードＤＲＡＭ（以下「ＦＰ−
ＤＲＡＭ」と称す）や拡張出力ＤＲＡＭ（以下「ＥＤＯ
−ＤＲＡＭ」と称す）がある。ＦＰ−ＤＲＡＭやＥＤＯ
−ＤＲＡＭは、外部からのメインクロック信号の入力な
しで動作する。このようなＤＲＡＭは、入力される制御
信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＯＥがスペックに
定められた入力論理ハイしきい値（以下「ＶＩＨｍｉ
ｎ」と称す）以上であればＨ（論理ハイ）レベルと認識
し、入力論理ローしきい値（以下「ＶＩＬｍａｘ」と称
す）以下であればＬ（論理ロー）レベルと認識する。Ｄ
ＲＡＭの動作状態は、これら制御信号の順序ロジックに
より規定される。また、ＤＲＡＭは、上記の他、アドレ
ス入力（Ａｄｄ）、データ入出力（ＤＱ）などを有し、
アドレスに対応したメモリセルにデータを読み書きする
ように構成されている。アドレス信号およびデータ信号
のＶＩＨｍｉｎおよびＶＩＬｍａｘも上記と同様に規定
されている。
置、特にダイナミックランダムアクセスメモリ（以下
「ＤＲＡＭ」と称す）には、外部から与えられるロウア
ドレスストローブ信号／ＲＡＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、出力
イネーブル信号／ＯＥという制御信号の順序ロジックに
応じて動作するタイプのＤＲＡＭがある。この代表例と
して、ファーストページモードＤＲＡＭ（以下「ＦＰ−
ＤＲＡＭ」と称す）や拡張出力ＤＲＡＭ（以下「ＥＤＯ
−ＤＲＡＭ」と称す）がある。ＦＰ−ＤＲＡＭやＥＤＯ
−ＤＲＡＭは、外部からのメインクロック信号の入力な
しで動作する。このようなＤＲＡＭは、入力される制御
信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＯＥがスペックに
定められた入力論理ハイしきい値（以下「ＶＩＨｍｉ
ｎ」と称す）以上であればＨ（論理ハイ）レベルと認識
し、入力論理ローしきい値（以下「ＶＩＬｍａｘ」と称
す）以下であればＬ（論理ロー）レベルと認識する。Ｄ
ＲＡＭの動作状態は、これら制御信号の順序ロジックに
より規定される。また、ＤＲＡＭは、上記の他、アドレ
ス入力（Ａｄｄ）、データ入出力（ＤＱ）などを有し、
アドレスに対応したメモリセルにデータを読み書きする
ように構成されている。アドレス信号およびデータ信号
のＶＩＨｍｉｎおよびＶＩＬｍａｘも上記と同様に規定
されている。
【０００３】一例として、図１２にＥＤＯ−ＤＲＡＭの
典型的な読出動作を示す。時刻ｔ１においてロウアドレ
スストローブ信号／ＲＡＳがＨレベルからＬレベルに遷
移すると、外部から与えられているアドレス信号Ａｄｄ
が取込まれ、内部ロウアドレス信号ＲＡとしてラッチさ
れる。続いて、時刻ｔ２においてコラムアドレスストロ
ーブ信号／ＣＡＳがＨレベルからＬレベルに遷移する
と、外部から与えられているアドレス信号Ａｄｄが取込
まれ、内部コラムアドレス信号ＣＡとしてラッチされ
る。ロウアドレス信号ＲＡおよびコラムアドレス信号Ｃ
Ａの両方によりメモリセルが特定され、そのメモリセル
からデータ信号が読出され、データ入出力（ＤＱ）端子
を介して出力データ信号Ｄｏｕｔとして出力される。こ
のとき、ライトイネーブル信号／ＷＥはＨレベル、出力
イネーブル信号／ＯＥはＬレベルになっている。ライト
イネーブル信号／ＷＥが時刻ｔ２においてＨレベルであ
れば動作状態はリード状態であり、出力イネーブル信号
／ＯＥがＬレベルであればデータ信号の出力が許可され
る規定になっているからである。
典型的な読出動作を示す。時刻ｔ１においてロウアドレ
スストローブ信号／ＲＡＳがＨレベルからＬレベルに遷
移すると、外部から与えられているアドレス信号Ａｄｄ
が取込まれ、内部ロウアドレス信号ＲＡとしてラッチさ
れる。続いて、時刻ｔ２においてコラムアドレスストロ
ーブ信号／ＣＡＳがＨレベルからＬレベルに遷移する
と、外部から与えられているアドレス信号Ａｄｄが取込
まれ、内部コラムアドレス信号ＣＡとしてラッチされ
る。ロウアドレス信号ＲＡおよびコラムアドレス信号Ｃ
Ａの両方によりメモリセルが特定され、そのメモリセル
からデータ信号が読出され、データ入出力（ＤＱ）端子
を介して出力データ信号Ｄｏｕｔとして出力される。こ
のとき、ライトイネーブル信号／ＷＥはＨレベル、出力
イネーブル信号／ＯＥはＬレベルになっている。ライト
イネーブル信号／ＷＥが時刻ｔ２においてＨレベルであ
れば動作状態はリード状態であり、出力イネーブル信号
／ＯＥがＬレベルであればデータ信号の出力が許可され
る規定になっているからである。
【０００４】また別の例として、図１３にＦＰ−ＤＲＡ
ＭおよびＥＤＯ−ＤＲＡＭに共通する典型的な早期書込
（アーリーライト）動作を示す。
ＭおよびＥＤＯ−ＤＲＡＭに共通する典型的な早期書込
（アーリーライト）動作を示す。
【０００５】図１２と異なり、時刻ｔ２においてライト
イネーブル信号／ＷＥがＬレベルになっている。この場
合、ロウアドレス信号ＲＡおよびコラムアドレス信号Ｃ
Ａの両方により特定されるメモリセルにデータ入出力
（ＤＱ）端子を介して外部から与えられる入力データ信
号Ｄｉｎが書込まれる。このとき、出力イネーブル信号
／ＯＥは「Ｄｏｎ’ｔ Ｃａｒｅ」であり、Ｈレベルで
あってもＬレベルであってもかまわない。時刻ｔ２にお
いてライトイネーブル信号／ＷＥがＬレベルであれば、
コラムアドレスストローブ信号／ＣＡＳがＬレベルの間
に１度だけ書込が行なわれ、その後は２度と読出も書込
も行なわれない。このような規定のため、ライトイネー
ブル信号／ＷＥは時刻ｔ２以降で「Ｄｏｎ’ｔ Ｃａｒ
ｅ」となる。
イネーブル信号／ＷＥがＬレベルになっている。この場
合、ロウアドレス信号ＲＡおよびコラムアドレス信号Ｃ
Ａの両方により特定されるメモリセルにデータ入出力
（ＤＱ）端子を介して外部から与えられる入力データ信
号Ｄｉｎが書込まれる。このとき、出力イネーブル信号
／ＯＥは「Ｄｏｎ’ｔ Ｃａｒｅ」であり、Ｈレベルで
あってもＬレベルであってもかまわない。時刻ｔ２にお
いてライトイネーブル信号／ＷＥがＬレベルであれば、
コラムアドレスストローブ信号／ＣＡＳがＬレベルの間
に１度だけ書込が行なわれ、その後は２度と読出も書込
も行なわれない。このような規定のため、ライトイネー
ブル信号／ＷＥは時刻ｔ２以降で「Ｄｏｎ’ｔ Ｃａｒ
ｅ」となる。
【０００６】さらに別の例として、図１４にＦＰ−ＤＲ
ＡＭおよびＥＤＯ−ＤＲＡＭに共通する典型的な遅延書
込（ディレイドライト）動作を示す。
ＡＭおよびＥＤＯ−ＤＲＡＭに共通する典型的な遅延書
込（ディレイドライト）動作を示す。
【０００７】図１３と異なり、時刻ｔ２においてライト
イネーブル信号／ＷＥがＨレベルになっており、その後
コラムアドレスストローブ信号／ＣＡＳがＬレベルを維
持しており、さらに時刻ｔ３においてライトイネーブル
信号／ＷＥがＨレベルからＬレベルに遷移する。この場
合は、時刻ｔ１およびｔ２にて取込まれたロウアドレス
信号ＲＡおよびコラムアドレス信号ＣＡの両方により特
定されるメモリセルに対して読出動作が当初行なわれ
る。ただし、ここでは説明を簡単にするために、出力イ
ネーブル信号／ＯＥは終始Ｈレベルを維持するものとし
ている。このため、時刻ｔ２で行なわれた読出動作にお
いて、データ出力（ＤＱ）は許可されず、高インピーダ
ンス状態ＨｉＺを保持している。
イネーブル信号／ＷＥがＨレベルになっており、その後
コラムアドレスストローブ信号／ＣＡＳがＬレベルを維
持しており、さらに時刻ｔ３においてライトイネーブル
信号／ＷＥがＨレベルからＬレベルに遷移する。この場
合は、時刻ｔ１およびｔ２にて取込まれたロウアドレス
信号ＲＡおよびコラムアドレス信号ＣＡの両方により特
定されるメモリセルに対して読出動作が当初行なわれ
る。ただし、ここでは説明を簡単にするために、出力イ
ネーブル信号／ＯＥは終始Ｈレベルを維持するものとし
ている。このため、時刻ｔ２で行なわれた読出動作にお
いて、データ出力（ＤＱ）は許可されず、高インピーダ
ンス状態ＨｉＺを保持している。
【０００８】次に、コラムアドレスストローブ信号／Ｃ
ＡＳがＬレベルを維持している間に時刻ｔ３にてライト
イネーブル信号／ＷＥがＬレベルになると、データ入出
力（ＤＱ）端子を介して与えられている入力データＤｉ
ｎが取込まれ、時刻ｔ１およびｔ２で既に取込まれてい
るアドレス信号ＲＡおよびＣＡに対応するメモリセルに
書込まれる。このアドレスは、時刻ｔ２で内部的にデー
タを読出したメモリセルと同一のものである。
ＡＳがＬレベルを維持している間に時刻ｔ３にてライト
イネーブル信号／ＷＥがＬレベルになると、データ入出
力（ＤＱ）端子を介して与えられている入力データＤｉ
ｎが取込まれ、時刻ｔ１およびｔ２で既に取込まれてい
るアドレス信号ＲＡおよびＣＡに対応するメモリセルに
書込まれる。このアドレスは、時刻ｔ２で内部的にデー
タを読出したメモリセルと同一のものである。
【０００９】このように、時刻ｔ３で書込動作が１度行
なわれると、コラムアドレスストローブ信号／ＣＡＳが
Ｌレベルを維持する限り読出動作も書込動作も２度と行
なわれない規定となっている。このため、時刻ｔ３以降
はライトイネーブル信号／ＷＥは「Ｄｏｎ’ｔ Ｃａｒ
ｅ」となる。
なわれると、コラムアドレスストローブ信号／ＣＡＳが
Ｌレベルを維持する限り読出動作も書込動作も２度と行
なわれない規定となっている。このため、時刻ｔ３以降
はライトイネーブル信号／ＷＥは「Ｄｏｎ’ｔ Ｃａｒ
ｅ」となる。
【００１０】図１３に示した早期書込動作および図１４
に示した遅延書込動作をまとめると次のようになる。
に示した遅延書込動作をまとめると次のようになる。
【００１１】ステップ１：／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｈ
から／ＲＡＳ＝Ｌに遷移すると、ロウ系が活性化され
る。
から／ＲＡＳ＝Ｌに遷移すると、ロウ系が活性化され
る。
【００１２】ステップ２：／ＲＡＳ＝Ｌ，／ＣＡＳ＝
Ｈ，／ＷＥ＝Ｈから／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｌ，／Ｗ
Ｅ＝Ｌに遷移すると、書込動作が行なわれる。
Ｈ，／ＷＥ＝Ｈから／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｌ，／Ｗ
Ｅ＝Ｌに遷移すると、書込動作が行なわれる。
【００１３】ステップ３：／ＣＡＳ＝Ｌを保持している
限り、２度と書込動作も読出動作も行なわれない。
限り、２度と書込動作も読出動作も行なわれない。
【００１４】ステップ２において、コラムアドレススト
ローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ
のどちらが先にＬレベルになってもよいが、コラムアド
レスストローブ信号／ＣＡＳおよびライトイネーブル信
号／ＷＥの両方が揃ってＬレベルになって初めて書込動
作が行なわれる。
ローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ
のどちらが先にＬレベルになってもよいが、コラムアド
レスストローブ信号／ＣＡＳおよびライトイネーブル信
号／ＷＥの両方が揃ってＬレベルになって初めて書込動
作が行なわれる。
【００１５】このようなシーケンスでＤＲＡＭが動作す
るように、図１５に示すようにコラムイネーブル信号Ｃ
Ｅ、ライト状態信号ＷＳおよびライトドライバイネーブ
ル信号ＤＥが内部的に生成される。コラムイネーブル信
号ＣＥはコラム系を活性化するための信号であり、ライ
ト状態信号ＷＳはＤＲＡＭがライト状態にあることを示
す信号であり、ライトドライバイネーブル信号ＤＥはラ
イトドライバを活性化するための信号である。なお、こ
こでは遅延書込動作の一例を示している。
るように、図１５に示すようにコラムイネーブル信号Ｃ
Ｅ、ライト状態信号ＷＳおよびライトドライバイネーブ
ル信号ＤＥが内部的に生成される。コラムイネーブル信
号ＣＥはコラム系を活性化するための信号であり、ライ
ト状態信号ＷＳはＤＲＡＭがライト状態にあることを示
す信号であり、ライトドライバイネーブル信号ＤＥはラ
イトドライバを活性化するための信号である。なお、こ
こでは遅延書込動作の一例を示している。
【００１６】時刻ｔ３においてロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥがＬレベルに揃った
ため、ライト状態信号ＷＳがＨレベルにセットされ、こ
れによりＤＲＡＭはライト状態に入る。その後、ライト
イネーブル信号／ＷＥがＨレベルおよびＬレベルにトグ
ルされても、コラムアドレスストローブ信号／ＣＡＳが
Ｌレベルを保持しているため、ライト状態信号ＷＳはリ
セットされない。ライト状態信号ＷＳはコラムアドレス
ストローブ信号／ＣＡＳがＨレベルに戻る時刻ｔ４にお
いてリセットされ、これによりＤＲＡＭはライト状態か
ら抜け出る。
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥがＬレベルに揃った
ため、ライト状態信号ＷＳがＨレベルにセットされ、こ
れによりＤＲＡＭはライト状態に入る。その後、ライト
イネーブル信号／ＷＥがＨレベルおよびＬレベルにトグ
ルされても、コラムアドレスストローブ信号／ＣＡＳが
Ｌレベルを保持しているため、ライト状態信号ＷＳはリ
セットされない。ライト状態信号ＷＳはコラムアドレス
ストローブ信号／ＣＡＳがＨレベルに戻る時刻ｔ４にお
いてリセットされ、これによりＤＲＡＭはライト状態か
ら抜け出る。
【００１７】ライトドライバイネーブル信号ＤＥはライ
ト状態信号ＷＳの立上がりエッジに応じてＨレベルにな
る。ライトドライバイネーブル信号ＤＥは所定時間τ経
過後にＬレベルに戻る。
ト状態信号ＷＳの立上がりエッジに応じてＨレベルにな
る。ライトドライバイネーブル信号ＤＥは所定時間τ経
過後にＬレベルに戻る。
【００１８】
【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭはライトイネーブル信号／ＷＥの活性化に応じて
ライト状態信号ＷＳを活性化し、さらにライト状態信号
ＷＳの活性化に応じて所定時間τだけライトドライバイ
ネーブル信号ＤＥを活性化するように構成されているた
め、図１６に示すようにライトイネーブル信号／ＷＥに
幅の狭いノイズが入っただけでもライト状態信号ＷＳお
よびライトドライバイネーブル信号ＤＥが活性化され、
これによりＤＲＡＭが誤って書込動作を行なってしまう
という問題があった。
ＲＡＭはライトイネーブル信号／ＷＥの活性化に応じて
ライト状態信号ＷＳを活性化し、さらにライト状態信号
ＷＳの活性化に応じて所定時間τだけライトドライバイ
ネーブル信号ＤＥを活性化するように構成されているた
め、図１６に示すようにライトイネーブル信号／ＷＥに
幅の狭いノイズが入っただけでもライト状態信号ＷＳお
よびライトドライバイネーブル信号ＤＥが活性化され、
これによりＤＲＡＭが誤って書込動作を行なってしまう
という問題があった。
【００１９】このようなライトイネーブル信号／ＷＥの
ノイズは、たとえばＨレベルとして入力されているライ
トイネーブル信号／ＷＥのレベルがＶＩＨｍｉｎに近い
場合にライトイネーブル信号／ＷＥ自体のシステム側で
発生する電位の微小な変動や、電源または接地電位の微
小な揺らぎなどにより生じるものである。従来のＤＲＡ
Ｍはこのようなノイズに対するマージンを拡大するため
の手段を備えていないため、ライトイネーブル信号／Ｗ
ＥにＬレベルの短いパルスが乗っただけでライト状態信
号ＷＳがセットされ、これに応じて正常時と同じパルス
幅τを有するライトドライバイネーブル信号ＤＥが生成
される。その結果、誤書込が起こり、データが破壊され
てしまう場合があった。
ノイズは、たとえばＨレベルとして入力されているライ
トイネーブル信号／ＷＥのレベルがＶＩＨｍｉｎに近い
場合にライトイネーブル信号／ＷＥ自体のシステム側で
発生する電位の微小な変動や、電源または接地電位の微
小な揺らぎなどにより生じるものである。従来のＤＲＡ
Ｍはこのようなノイズに対するマージンを拡大するため
の手段を備えていないため、ライトイネーブル信号／Ｗ
ＥにＬレベルの短いパルスが乗っただけでライト状態信
号ＷＳがセットされ、これに応じて正常時と同じパルス
幅τを有するライトドライバイネーブル信号ＤＥが生成
される。その結果、誤書込が起こり、データが破壊され
てしまう場合があった。
【００２０】この発明は、データの誤書込を防止するた
めにライトイネーブル信号のノイズマージンを拡大した
半導体記憶装置を提供することを目的とする。
めにライトイネーブル信号のノイズマージンを拡大した
半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】この発明による半導体記
憶装置は、メモリセルアレイと、ライト状態信号発生回
路と、ドライバリセット回路と、ライトドライバイネー
ブル信号発生回路と、ライトドライバとを備える。ライ
ト状態信号発生回路は、ライトイネーブル信号の活性化
に応答してライト状態信号を活性化する。ドライバリセ
ット回路は、ライトイネーブル信号の非活性化に応答し
てドライバリセット信号を活性化する。ライトドライバ
イネーブル信号発生回路は、ライト状態信号の活性化に
応答してライトドライバイネーブル信号を活性化し、第
１のドライバリセット信号の活性化に応答してライトド
ライバイネーブル信号を非活性化する。ライトドライバ
は、ライトドライバイネーブル信号に応答して動作可能
にされ、メモリセルアレイに書込まれるべきデータ信号
を駆動する。
憶装置は、メモリセルアレイと、ライト状態信号発生回
路と、ドライバリセット回路と、ライトドライバイネー
ブル信号発生回路と、ライトドライバとを備える。ライ
ト状態信号発生回路は、ライトイネーブル信号の活性化
に応答してライト状態信号を活性化する。ドライバリセ
ット回路は、ライトイネーブル信号の非活性化に応答し
てドライバリセット信号を活性化する。ライトドライバ
イネーブル信号発生回路は、ライト状態信号の活性化に
応答してライトドライバイネーブル信号を活性化し、第
１のドライバリセット信号の活性化に応答してライトド
ライバイネーブル信号を非活性化する。ライトドライバ
は、ライトドライバイネーブル信号に応答して動作可能
にされ、メモリセルアレイに書込まれるべきデータ信号
を駆動する。
【００２２】好ましくは、上記ライト状態信号発生回路
は、ライト状態信号をラッチする第１のフリップフロッ
プ回路を含む。
は、ライト状態信号をラッチする第１のフリップフロッ
プ回路を含む。
【００２３】さらに好ましくは、上記ライト状態信号発
生回路はさらに、第１の論理回路と第２の論理回路とを
含む。第１の論理回路は、ロウアドレスストローブ信
号、コラムアドレスストローブ信号およびライトイネー
ブル信号の活性化に応答して、第１のフリップフロップ
回路をセットするためのセット信号を活性化する。第２
の論理回路は、ロウアドレスストローブ信号またはコラ
ムアドレスストローブ信号の非活性化に応答して、第１
のフリップフロップ回路をリセットするためのリセット
信号を活性化する。
生回路はさらに、第１の論理回路と第２の論理回路とを
含む。第１の論理回路は、ロウアドレスストローブ信
号、コラムアドレスストローブ信号およびライトイネー
ブル信号の活性化に応答して、第１のフリップフロップ
回路をセットするためのセット信号を活性化する。第２
の論理回路は、ロウアドレスストローブ信号またはコラ
ムアドレスストローブ信号の非活性化に応答して、第１
のフリップフロップ回路をリセットするためのリセット
信号を活性化する。
【００２４】さらに好ましくは、上記ライトドライバイ
ネーブル信号発生回路は、第２のフリップフロップ回路
と、ワンショット回路と、第３の論理回路と、遅延回路
と、第４の論理回路とを含む。ワンショット回路は、ラ
イト状態信号の活性化に応答して第２のフリップフロッ
プ回路をセットするためのセット信号を活性化する。第
３の論理回路は、第２のフリップフロップ回路からの出
力信号およびコラムイネーブル信号の活性化に応答して
ライトドライバイネーブル信号を活性化する。遅延回路
は、ライトドライバイネーブル信号を遅延させる。第４
の論理回路は、遅延回路からの遅延されたライトドライ
バイネーブル信号の活性化に応答して第２のフリップフ
ロップ回路をリセットするためのリセット信号を活性化
する。
ネーブル信号発生回路は、第２のフリップフロップ回路
と、ワンショット回路と、第３の論理回路と、遅延回路
と、第４の論理回路とを含む。ワンショット回路は、ラ
イト状態信号の活性化に応答して第２のフリップフロッ
プ回路をセットするためのセット信号を活性化する。第
３の論理回路は、第２のフリップフロップ回路からの出
力信号およびコラムイネーブル信号の活性化に応答して
ライトドライバイネーブル信号を活性化する。遅延回路
は、ライトドライバイネーブル信号を遅延させる。第４
の論理回路は、遅延回路からの遅延されたライトドライ
バイネーブル信号の活性化に応答して第２のフリップフ
ロップ回路をリセットするためのリセット信号を活性化
する。
【００２５】さらに好ましくは、上記ドライバリセット
回路は、第１の論理回路からのセット信号を受けて前記
第１のドライバリセット信号を供給するインバータ回路
を含む。あるいは、上記ドライバリセット回路は、ライ
トイネーブル信号を受けて第１のドライバリセット信号
を供給するインバータ回路を含む。
回路は、第１の論理回路からのセット信号を受けて前記
第１のドライバリセット信号を供給するインバータ回路
を含む。あるいは、上記ドライバリセット回路は、ライ
トイネーブル信号を受けて第１のドライバリセット信号
を供給するインバータ回路を含む。
【００２６】さらに好ましくは、上記第３の論理回路
は、第１のドライバリセット信号に応答して動作不能に
される。あるいは、上記ワンショット回路および第４の
論理回路は第１のドライバリセット信号に応答して動作
不能にされる。
は、第１のドライバリセット信号に応答して動作不能に
される。あるいは、上記ワンショット回路および第４の
論理回路は第１のドライバリセット信号に応答して動作
不能にされる。
【００２７】好ましくは、上記ドライバリセット回路
は、コラムイネーブル信号および第１のドライバリセッ
ト信号の活性化に応答して第２のドライバリセット信号
を活性化する第５の論理回路を含む。上記第３の論理回
路は、第２のドライバリセット信号に応答して動作不能
にされる。
は、コラムイネーブル信号および第１のドライバリセッ
ト信号の活性化に応答して第２のドライバリセット信号
を活性化する第５の論理回路を含む。上記第３の論理回
路は、第２のドライバリセット信号に応答して動作不能
にされる。
【００２８】上記半導体記憶装置においては、ドライバ
リセット回路によりライトイネーブル信号の非活性化に
応答して第１のドライバリセット信号が活性化される。
ライトドライバイネーブル信号はライト状態信号の活性
化に応答して活性化され、第１のドライバリセット信号
の活性化に応答して非活性化される。したがって、ライ
トイネーブル信号にノイズが入った場合であっても第１
のドライバリセット信号がライトイネーブル信号の非活
性化に応答して活性化され、ライトドライバは動作不能
となる。その結果、誤書込が生じることはない。
リセット回路によりライトイネーブル信号の非活性化に
応答して第１のドライバリセット信号が活性化される。
ライトドライバイネーブル信号はライト状態信号の活性
化に応答して活性化され、第１のドライバリセット信号
の活性化に応答して非活性化される。したがって、ライ
トイネーブル信号にノイズが入った場合であっても第１
のドライバリセット信号がライトイネーブル信号の非活
性化に応答して活性化され、ライトドライバは動作不能
となる。その結果、誤書込が生じることはない。
【００２９】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
【００３０】［実施の形態１］図１を参照して、この発
明の実施の形態１によるＤＲＡＭは、行および列に配置
された複数のメモリセル（図示せず）を含むメモリセル
アレイ１０と、ロウアドレス信号ＲＡに応答してメモリ
セルアレイ１０の行を選択するロウデコーダ１２と、コ
ラムアドレス信号ＣＡに応答してメモリセルアレイ１０
の列を選択するコラムデコーダ１４と、メモリセルから
読出されたデータ信号を増幅するセンスアンプ１６と、
メモリセルアレイ１０に書込データを入力しかつメモリ
セルアレイ１０から読出データを出力する入出力回路１
８と、入出力回路１８を介してメモリセルアレイ１０に
書込まれるべき入力データ信号Ｄｉｎを駆動するライト
ドライバ２０と、メモリセルアレイ１０から入出力回路
１８を介して読出された出力データ信号Ｄｏｕｔを増幅
するリードアンプ２２と、外部制御信号／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥに応答して内部制御信号ＷＳ，ＣＥ，ＤＥ
を発生するタイミングジェネレータ２４とを備える。
明の実施の形態１によるＤＲＡＭは、行および列に配置
された複数のメモリセル（図示せず）を含むメモリセル
アレイ１０と、ロウアドレス信号ＲＡに応答してメモリ
セルアレイ１０の行を選択するロウデコーダ１２と、コ
ラムアドレス信号ＣＡに応答してメモリセルアレイ１０
の列を選択するコラムデコーダ１４と、メモリセルから
読出されたデータ信号を増幅するセンスアンプ１６と、
メモリセルアレイ１０に書込データを入力しかつメモリ
セルアレイ１０から読出データを出力する入出力回路１
８と、入出力回路１８を介してメモリセルアレイ１０に
書込まれるべき入力データ信号Ｄｉｎを駆動するライト
ドライバ２０と、メモリセルアレイ１０から入出力回路
１８を介して読出された出力データ信号Ｄｏｕｔを増幅
するリードアンプ２２と、外部制御信号／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥに応答して内部制御信号ＷＳ，ＣＥ，ＤＥ
を発生するタイミングジェネレータ２４とを備える。
【００３１】メモリセルアレイ１０には、図２に示すよ
うに複数のワード線ＷＬが行に配置され、複数のビット
線対ＢＬ，／ＢＬが列に配置される。メモリセル１０１
はワード線ＷＬおよびビット線対ＢＬ，／ＢＬの交点に
配置される。各メモリセル１０１は対応するワード線Ｗ
Ｌおよび対応するビット線ＢＬまたは／ＢＬに接続され
る。これらワード線ＷＬは図１に示したロウデコーダ１
２により選択的に駆動される。なお図２では、１つのワ
ード線ＷＬ、１つのビット線対ＢＬ，／ＢＬおよび１つ
のメモリセル１０１が代表的に示されている。
うに複数のワード線ＷＬが行に配置され、複数のビット
線対ＢＬ，／ＢＬが列に配置される。メモリセル１０１
はワード線ＷＬおよびビット線対ＢＬ，／ＢＬの交点に
配置される。各メモリセル１０１は対応するワード線Ｗ
Ｌおよび対応するビット線ＢＬまたは／ＢＬに接続され
る。これらワード線ＷＬは図１に示したロウデコーダ１
２により選択的に駆動される。なお図２では、１つのワ
ード線ＷＬ、１つのビット線対ＢＬ，／ＢＬおよび１つ
のメモリセル１０１が代表的に示されている。
【００３２】また、複数のビット線対ＢＬ，／ＢＬに対
応して複数のセンスアンプ１６１が設けられる。各セン
スアンプ１６１は、対応するビット線対ＢＬ，／ＢＬに
生じた微小電位差を増幅する。また、複数のビット線対
ＢＬ，／ＢＬに対応して共通のローカル入出力線対ＬＩ
Ｏ，／ＬＩＯが設けられる。また、複数のセンスアンプ
１６１に対応して複数のコラム選択ゲート１８１が設け
られる。各コラム選択ゲート１８１は対応するセンスア
ンプ１６１とローカル入出力線対ＬＩＯ，／ＬＩＯとの
間に接続される。複数のコラム選択ゲート１８１はそれ
ぞれ複数のコラム選択線ＣＳＬに接続される。各コラム
選択ゲート１８１は対応するコラム選択線ＣＳＬ上のコ
ラム選択信号に応答してオンになる。ローカル入出力線
対ＬＩＯ，／ＬＩＯは行に、つまりワード線ＷＬと平行
に配置される。コラム選択線ＣＳＬは列に、つまりビッ
ト線対ＢＬ，／ＢＬと平行に配置される。これらコラム
選択線ＣＳＬは、図１に示したコラムデコーダ１４によ
り選択的に駆動される。なお図２では、１つのセンスア
ンプ１６１と、１つのローカル入出力線対ＬＩＯ，／Ｌ
ＩＯ、１つのコラム選択ゲート１８１および１つのコラ
ム選択線ＣＳＬが代表的に示されている。
応して複数のセンスアンプ１６１が設けられる。各セン
スアンプ１６１は、対応するビット線対ＢＬ，／ＢＬに
生じた微小電位差を増幅する。また、複数のビット線対
ＢＬ，／ＢＬに対応して共通のローカル入出力線対ＬＩ
Ｏ，／ＬＩＯが設けられる。また、複数のセンスアンプ
１６１に対応して複数のコラム選択ゲート１８１が設け
られる。各コラム選択ゲート１８１は対応するセンスア
ンプ１６１とローカル入出力線対ＬＩＯ，／ＬＩＯとの
間に接続される。複数のコラム選択ゲート１８１はそれ
ぞれ複数のコラム選択線ＣＳＬに接続される。各コラム
選択ゲート１８１は対応するコラム選択線ＣＳＬ上のコ
ラム選択信号に応答してオンになる。ローカル入出力線
対ＬＩＯ，／ＬＩＯは行に、つまりワード線ＷＬと平行
に配置される。コラム選択線ＣＳＬは列に、つまりビッ
ト線対ＢＬ，／ＢＬと平行に配置される。これらコラム
選択線ＣＳＬは、図１に示したコラムデコーダ１４によ
り選択的に駆動される。なお図２では、１つのセンスア
ンプ１６１と、１つのローカル入出力線対ＬＩＯ，／Ｌ
ＩＯ、１つのコラム選択ゲート１８１および１つのコラ
ム選択線ＣＳＬが代表的に示されている。
【００３３】メモリセルアレイ１０にはまた、複数のグ
ローバル入出力線対ＧＩＯ，／ＧＩＯが配置される。グ
ローバル入出力線対ＧＩＯ，／ＧＩＯは列に、つまりコ
ラム選択線ＣＳＬと平行に配置される。ローカル入出力
線対ＬＩＯ，／ＬＩＯとグローバル入出力線対ＧＩＯ，
／ＧＩＯとの交点には転送ゲート１８２が設けられる。
転送ゲート１８２は、ローカル入出力線対ＬＩＯ，／Ｌ
ＩＯとグローバル入出力線対ＧＩＯ，／ＧＩＯとの間で
データ信号を転送する。グローバル入出力線対ＧＩＯ，
／ＧＩＯはライトドライバ２０およびリードプリアンプ
２２に接続される。
ローバル入出力線対ＧＩＯ，／ＧＩＯが配置される。グ
ローバル入出力線対ＧＩＯ，／ＧＩＯは列に、つまりコ
ラム選択線ＣＳＬと平行に配置される。ローカル入出力
線対ＬＩＯ，／ＬＩＯとグローバル入出力線対ＧＩＯ，
／ＧＩＯとの交点には転送ゲート１８２が設けられる。
転送ゲート１８２は、ローカル入出力線対ＬＩＯ，／Ｌ
ＩＯとグローバル入出力線対ＧＩＯ，／ＧＩＯとの間で
データ信号を転送する。グローバル入出力線対ＧＩＯ，
／ＧＩＯはライトドライバ２０およびリードプリアンプ
２２に接続される。
【００３４】ライトドライバ２０は、図３に示すよう
に、ＮＡＮＤ回路２０１，２０２と、インバータ回路２
０３〜２０７と、ＮチャネルＭＯＳトランジスタ２０
８，２０９と、ＰチャネルＭＯＳトランジスタ２１０〜
２１３とを含む。
に、ＮＡＮＤ回路２０１，２０２と、インバータ回路２
０３〜２０７と、ＮチャネルＭＯＳトランジスタ２０
８，２０９と、ＰチャネルＭＯＳトランジスタ２１０〜
２１３とを含む。
【００３５】入力データ信号ＤｉｎはＮＡＮＤ回路２０
１に与えられるとともに、インバータ回路２０３を介し
てＮＡＮＤ回路２０２に与えられる。ＰチャネルＭＯＳ
トランジスタ２１２はグローバル入出力線ＧＩＯと電源
ノードとの間に接続され、ＰチャネルＭＯＳトランジス
タ２１３はグローバル入出力線／ＧＩＯと電源ノードと
の間に接続される。ライトドライバイネーブル信号ＤＥ
はＮＡＮＤ回路２０１，２０２に与えられるとともに、
ＰチャネルＭＯＳトランジスタ２１２，２１３のゲート
に与えられる。したがって、ライトドライバイネーブル
信号ＤＥがＬレベルのとき、入力データ信号Ｄｉｎに関
係なくトランジスタ２０８〜２１１はすべてオフにな
る。また、トランジスタ２１２，２１３はオンになるの
で、グローバル入出力線対ＧＩＯ，／ＧＩＯは電源電圧
Ｖｄｄにプリチャージされる。
１に与えられるとともに、インバータ回路２０３を介し
てＮＡＮＤ回路２０２に与えられる。ＰチャネルＭＯＳ
トランジスタ２１２はグローバル入出力線ＧＩＯと電源
ノードとの間に接続され、ＰチャネルＭＯＳトランジス
タ２１３はグローバル入出力線／ＧＩＯと電源ノードと
の間に接続される。ライトドライバイネーブル信号ＤＥ
はＮＡＮＤ回路２０１，２０２に与えられるとともに、
ＰチャネルＭＯＳトランジスタ２１２，２１３のゲート
に与えられる。したがって、ライトドライバイネーブル
信号ＤＥがＬレベルのとき、入力データ信号Ｄｉｎに関
係なくトランジスタ２０８〜２１１はすべてオフにな
る。また、トランジスタ２１２，２１３はオンになるの
で、グローバル入出力線対ＧＩＯ，／ＧＩＯは電源電圧
Ｖｄｄにプリチャージされる。
【００３６】一方、ライトドライバイネーブル信号ＤＥ
がＨレベルのとき、トランジスタ２１２，２１３はオフ
になり、トランジスタ２０８〜２１１は入力データ信号
Ｄｉｎに応答してオン／オフになる。したがって、入力
データ信号Ｄｉｎに応じて相補データ信号がグローバル
入出力線対ＧＩＯ，／ＧＩＯに伝達される。
がＨレベルのとき、トランジスタ２１２，２１３はオフ
になり、トランジスタ２０８〜２１１は入力データ信号
Ｄｉｎに応答してオン／オフになる。したがって、入力
データ信号Ｄｉｎに応じて相補データ信号がグローバル
入出力線対ＧＩＯ，／ＧＩＯに伝達される。
【００３７】このように、ライトドライバ２０はＨレベ
ルのライトイネーブル信号ＤＥに応答して動作可能にな
り、Ｌレベルのライトドライバイネーブル信号ＤＥに応
答して動作不能になる。
ルのライトイネーブル信号ＤＥに応答して動作可能にな
り、Ｌレベルのライトドライバイネーブル信号ＤＥに応
答して動作不能になる。
【００３８】図４にこのＤＲＡＭの書込動作を示す。こ
こではＨレベルの入力データ信号Ｄｉｎを書込む場合の
動作について説明する。
こではＨレベルの入力データ信号Ｄｉｎを書込む場合の
動作について説明する。
【００３９】ライトドライバイネーブル信号ＤＥがＨレ
ベルになると、グローバル入出力線ＧＩＯの電圧はその
まま電源電圧Ｖｄｄを維持するが、グローバル入出力線
／ＧＩＯの電圧は電源電圧Ｖｄｄから接地電圧ＧＮＤに
下降する。このローカル入出力線対ＬＩＯ，／ＬＩＯの
電圧がコラム選択ゲート１８１を介してビット線対Ｂ
Ｌ，／ＢＬに伝達される。ここで、もしメモリセル１０
１がＬレベルのデータを記憶していたとすると、センス
アンプ１６１はビット線ＢＬの電圧を接地電圧ＧＮＤに
引下げ、ビット線／ＢＬの電圧を電源電圧Ｖｄｄに引上
げ、これによりＬレベルのデータ信号をラッチしてい
る。しかし、ライトドライバ２０はセンスアンプ１６１
よりも大きい駆動能力を有しているので、この場合はビ
ット線ＢＬの電圧を接地電圧ＧＮＤから電源電圧Ｖｄｄ
に引上げ、ビット線／ＢＬの電圧を電源電圧Ｖｄｄから
接地電圧ＧＮＤに引下げる。この結果、Ｈレベルのデー
タがメモリセル１０１に書込まれる。
ベルになると、グローバル入出力線ＧＩＯの電圧はその
まま電源電圧Ｖｄｄを維持するが、グローバル入出力線
／ＧＩＯの電圧は電源電圧Ｖｄｄから接地電圧ＧＮＤに
下降する。このローカル入出力線対ＬＩＯ，／ＬＩＯの
電圧がコラム選択ゲート１８１を介してビット線対Ｂ
Ｌ，／ＢＬに伝達される。ここで、もしメモリセル１０
１がＬレベルのデータを記憶していたとすると、センス
アンプ１６１はビット線ＢＬの電圧を接地電圧ＧＮＤに
引下げ、ビット線／ＢＬの電圧を電源電圧Ｖｄｄに引上
げ、これによりＬレベルのデータ信号をラッチしてい
る。しかし、ライトドライバ２０はセンスアンプ１６１
よりも大きい駆動能力を有しているので、この場合はビ
ット線ＢＬの電圧を接地電圧ＧＮＤから電源電圧Ｖｄｄ
に引上げ、ビット線／ＢＬの電圧を電源電圧Ｖｄｄから
接地電圧ＧＮＤに引下げる。この結果、Ｈレベルのデー
タがメモリセル１０１に書込まれる。
【００４０】タイミングジェネレータ２４は、図５に示
すように、ライトイネーブル信号／ＷＥの活性化に応答
してライト状態信号ＷＳを活性化するライト状態信号発
生回路２４１と、ライトイネーブル信号／ＷＥの非活性
化に応答してドライバリセット信号／ＤＲＥＳ１を活性
化するドライバリセット回路２４２と、ロウアドレスス
トローブ信号／ＲＡＳに応答してコラムイネーブル信号
ＣＥを発生するコラムイネーブル信号発生器２４３と、
ライト状態信号ＷＳの活性化に応答してライトドライバ
イネーブル信号ＤＥを活性化し、ドライバリセット信号
／ＤＲＥＳ１の活性化に応答してライトドライバイネー
ブル信号ＤＥを非活性化するライトドライバイネーブル
信号発生回路２４４と、インバータ回路２４５〜２４７
とを含む。
すように、ライトイネーブル信号／ＷＥの活性化に応答
してライト状態信号ＷＳを活性化するライト状態信号発
生回路２４１と、ライトイネーブル信号／ＷＥの非活性
化に応答してドライバリセット信号／ＤＲＥＳ１を活性
化するドライバリセット回路２４２と、ロウアドレスス
トローブ信号／ＲＡＳに応答してコラムイネーブル信号
ＣＥを発生するコラムイネーブル信号発生器２４３と、
ライト状態信号ＷＳの活性化に応答してライトドライバ
イネーブル信号ＤＥを活性化し、ドライバリセット信号
／ＤＲＥＳ１の活性化に応答してライトドライバイネー
ブル信号ＤＥを非活性化するライトドライバイネーブル
信号発生回路２４４と、インバータ回路２４５〜２４７
とを含む。
【００４１】ライト状態信号発生回路２４１は、ライト
状態信号ＷＳをラッチするＲＳフリップフロップ回路２
４１１と、ロウアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥの活性化に応答して、ＲＳフリップフロ
ップ回路２４１１をセットするためのセット信号／ＳＥ
Ｔ１を活性化する論理回路２４１２と、ロウアドレスス
トローブ信号／ＲＡＳまたはコラムアドレスストローブ
信号の非活性化に応答して、ＲＳフリップフロップ２４
１１をリセットするためのリセット信号／ＲＥＳ１を活
性化する論理回路２４１３とを含む。ＲＳフリップフロ
ップ回路２４１１はＮＡＮＤ回路２４１１１および２４
１１２を含む。論理回路２４１２はＮＡＮＤ回路２４１
２１回路を含む。論理回路２４１３はＮＡＮＤ回路２４
１３１およびインバータ回路２４１３２を含む。
状態信号ＷＳをラッチするＲＳフリップフロップ回路２
４１１と、ロウアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥの活性化に応答して、ＲＳフリップフロ
ップ回路２４１１をセットするためのセット信号／ＳＥ
Ｔ１を活性化する論理回路２４１２と、ロウアドレスス
トローブ信号／ＲＡＳまたはコラムアドレスストローブ
信号の非活性化に応答して、ＲＳフリップフロップ２４
１１をリセットするためのリセット信号／ＲＥＳ１を活
性化する論理回路２４１３とを含む。ＲＳフリップフロ
ップ回路２４１１はＮＡＮＤ回路２４１１１および２４
１１２を含む。論理回路２４１２はＮＡＮＤ回路２４１
２１回路を含む。論理回路２４１３はＮＡＮＤ回路２４
１３１およびインバータ回路２４１３２を含む。
【００４２】ドライバリセット回路２４２は、論理回路
２４１２からのセット信号／ＳＥＴ１を受けてドライバ
リセット信号／ＤＲＥＳ１を供給するインバータ回路２
４２１を含む。
２４１２からのセット信号／ＳＥＴ１を受けてドライバ
リセット信号／ＤＲＥＳ１を供給するインバータ回路２
４２１を含む。
【００４３】コラムイネーブル信号発生器２４３は、ロ
ウアドレスストローブ信号／ＲＡＳの活性化から所定時
間経過後にコラムイネーブル信号ＣＥを活性化し、ロウ
アドレスストローブ信号／ＲＡＳの非活性化に応答して
コラムイネーブル信号ＣＥを非活性化する。図１に示し
たコラムデコーダ１４などを含むコラム系はこのコラム
イネーブル信号ＣＥに応答して動作可能にされる。
ウアドレスストローブ信号／ＲＡＳの活性化から所定時
間経過後にコラムイネーブル信号ＣＥを活性化し、ロウ
アドレスストローブ信号／ＲＡＳの非活性化に応答して
コラムイネーブル信号ＣＥを非活性化する。図１に示し
たコラムデコーダ１４などを含むコラム系はこのコラム
イネーブル信号ＣＥに応答して動作可能にされる。
【００４４】ライトドライバイネーブル信号発生回路２
４４は、ＲＳフリップフロップ回路２４４１と、ライト
状態信号ＷＳの活性化に応答してＲＳフリップフロップ
回路２４４１をセットするためのセット信号／ＳＥＴ２
を活性化するワンショット回路２４４２と、ＲＳフリッ
プフロップ回路２４４１からの出力信号Ｑおよびコラム
イネーブル信号ＣＥの活性化に応答してライトドライバ
イネーブル信号ＤＥを活性化する論理回路２４４３と、
ライトドライバイネーブル信号ＤＥを所定時間τだけ遅
延させる遅延回路２４４４と、遅延回路２４４４からの
遅延されたライトドライバイネーブル信号ＤＥの活性化
に応答してＲＳフリップフロップ回路２４４１をリセッ
トするためのリセット信号／ＲＥＳ２を活性化する論理
回路２４４５とを含む。
４４は、ＲＳフリップフロップ回路２４４１と、ライト
状態信号ＷＳの活性化に応答してＲＳフリップフロップ
回路２４４１をセットするためのセット信号／ＳＥＴ２
を活性化するワンショット回路２４４２と、ＲＳフリッ
プフロップ回路２４４１からの出力信号Ｑおよびコラム
イネーブル信号ＣＥの活性化に応答してライトドライバ
イネーブル信号ＤＥを活性化する論理回路２４４３と、
ライトドライバイネーブル信号ＤＥを所定時間τだけ遅
延させる遅延回路２４４４と、遅延回路２４４４からの
遅延されたライトドライバイネーブル信号ＤＥの活性化
に応答してＲＳフリップフロップ回路２４４１をリセッ
トするためのリセット信号／ＲＥＳ２を活性化する論理
回路２４４５とを含む。
【００４５】ＲＳフリップフロップ回路２４４１はＮＡ
ＮＤ回路２４４１１および２４４１２を含む。ワンショ
ット回路２４４２は、インバータ回路２４４２１〜２４
４２３と、遅延回路２４４２４とを含む。論理回路２４
４３はＮＡＮＤ回路２４４３１およびインバータ回路２
４４３２を含む。論理回路２４４５は、インバータ回路
２４４５１〜２４４５４と、ＮＡＮＤ回路２４４５５と
を含む。
ＮＤ回路２４４１１および２４４１２を含む。ワンショ
ット回路２４４２は、インバータ回路２４４２１〜２４
４２３と、遅延回路２４４２４とを含む。論理回路２４
４３はＮＡＮＤ回路２４４３１およびインバータ回路２
４４３２を含む。論理回路２４４５は、インバータ回路
２４４５１〜２４４５４と、ＮＡＮＤ回路２４４５５と
を含む。
【００４６】論理回路２４４３はドライバリセット信号
／ＤＲＥＳ１に応答して動作不能にされる。
／ＤＲＥＳ１に応答して動作不能にされる。
【００４７】次に、以上のように構成されたＤＲＡＭの
動作について説明する。図６に示すように、時刻ｔ１で
ロウアドレスストローブ信号／ＲＡＳがＬレベルに活性
化されると、コラムイネーブル信号発生器２４３により
時刻ｔ１から所定時間経過後にコラムイネーブル信号Ｃ
ＥがＨレベルに活性化される。
動作について説明する。図６に示すように、時刻ｔ１で
ロウアドレスストローブ信号／ＲＡＳがＬレベルに活性
化されると、コラムイネーブル信号発生器２４３により
時刻ｔ１から所定時間経過後にコラムイネーブル信号Ｃ
ＥがＨレベルに活性化される。
【００４８】続いて、時刻ｔ２でコラムアドレスストロ
ーブ信号／ＣＡＳがＬレベルに活性化され、さらに時刻
ｔ３でライトイネーブル信号／ＷＥがＬレベルに活性化
されると、論理回路２４１２によりセット信号／ＳＥＴ
１がＬレベルに活性化される。このＬレベルのセット信
号／ＳＥＴ１に応答してフリップフロップ回路２４１１
がセットされ、これによりライト状態信号ＷＳがＨレベ
ルに活性化される。そのため、ＤＲＡＭはライト状態に
入る。
ーブ信号／ＣＡＳがＬレベルに活性化され、さらに時刻
ｔ３でライトイネーブル信号／ＷＥがＬレベルに活性化
されると、論理回路２４１２によりセット信号／ＳＥＴ
１がＬレベルに活性化される。このＬレベルのセット信
号／ＳＥＴ１に応答してフリップフロップ回路２４１１
がセットされ、これによりライト状態信号ＷＳがＨレベ
ルに活性化される。そのため、ＤＲＡＭはライト状態に
入る。
【００４９】また、セット信号／ＳＥＴ１がＬレベルに
活性化されると、ドライバリセット回路２４２によりド
ライバリセット信号／ＤＲＥＳ１がＨレベルに非活性化
される。
活性化されると、ドライバリセット回路２４２によりド
ライバリセット信号／ＤＲＥＳ１がＨレベルに非活性化
される。
【００５０】ライト状態信号ＷＳがＨレベルに活性化さ
れると、ワンショット回路２４４２によりセット信号／
ＳＥＴ２が所定時間だけＬレベルに活性化される。この
ときロウアドレスストローブ信号／ＲＡＳはＬレベルに
なっているので、ワンショット回路２４４２はＬレベル
のロウアドレスストローブ信号／ＲＡＳに応答して動作
可能にされている。
れると、ワンショット回路２４４２によりセット信号／
ＳＥＴ２が所定時間だけＬレベルに活性化される。この
ときロウアドレスストローブ信号／ＲＡＳはＬレベルに
なっているので、ワンショット回路２４４２はＬレベル
のロウアドレスストローブ信号／ＲＡＳに応答して動作
可能にされている。
【００５１】ＲＳフリップフロップ回路２４４１はＬレ
ベルのセット信号／ＳＥＴ２に応答してセットされ、こ
れにより出力信号ＱがＨレベルに活性化される。このと
き、ドライバリセット信号／ＤＲＥＳ１はＨレベルに非
活性化されているので、論理回路２４４３はこのＨレベ
ルのドライバリセット信号／ＤＲＥＳ１に応答して動作
可能にされている。また、このときコラムイネーブル信
号ＣＥはＨレベルに活性化されている。したがって、出
力信号ＱがＨレベルに活性化されると、論理回路２４４
３によりライトドライバイネーブル信号ＤＥがＨレベル
に活性化される。
ベルのセット信号／ＳＥＴ２に応答してセットされ、こ
れにより出力信号ＱがＨレベルに活性化される。このと
き、ドライバリセット信号／ＤＲＥＳ１はＨレベルに非
活性化されているので、論理回路２４４３はこのＨレベ
ルのドライバリセット信号／ＤＲＥＳ１に応答して動作
可能にされている。また、このときコラムイネーブル信
号ＣＥはＨレベルに活性化されている。したがって、出
力信号ＱがＨレベルに活性化されると、論理回路２４４
３によりライトドライバイネーブル信号ＤＥがＨレベル
に活性化される。
【００５２】続いて、時刻ｔ４でライトイネーブル信号
／ＷＥがＨレベルに非活性化されると、論理回路２４１
２によりセット信号／ＳＥＴ１がＨレベルに非活性化さ
れ、これに応じてドライバリセット回路２４２によりド
ライバリセット信号／ＤＲＥＳ１がＬレベルに活性化さ
れる。このときセット信号／ＳＥＴ１はＨレベルに非活
性化されるが、ＲＳフリップフロップ回路２４１１はラ
イト状態信号ＷＳをラッチしているので、ライト状態信
号ＷＳはＨレベルを維持する。
／ＷＥがＨレベルに非活性化されると、論理回路２４１
２によりセット信号／ＳＥＴ１がＨレベルに非活性化さ
れ、これに応じてドライバリセット回路２４２によりド
ライバリセット信号／ＤＲＥＳ１がＬレベルに活性化さ
れる。このときセット信号／ＳＥＴ１はＨレベルに非活
性化されるが、ＲＳフリップフロップ回路２４１１はラ
イト状態信号ＷＳをラッチしているので、ライト状態信
号ＷＳはＨレベルを維持する。
【００５３】ドライバリセット信号／ＤＲＥＳ１がＬレ
ベルに活性化されると、論理回路２４４３はこのＬレベ
ルのドライバリセット信号／ＤＲＥＳ１に応答して動作
不能にされる。そのため、ライトドライバイネーブル信
号ＤＥはＬレベルに非活性化される。
ベルに活性化されると、論理回路２４４３はこのＬレベ
ルのドライバリセット信号／ＤＲＥＳ１に応答して動作
不能にされる。そのため、ライトドライバイネーブル信
号ＤＥはＬレベルに非活性化される。
【００５４】従来のタイミングジェネレータはこのよう
なドライバリセット回路２４２を備えていない。そのた
め、ライトイネーブル信号／ＷＥにパルス幅の短いノイ
ズが乗り、ライトイネーブル信号／ＷＥがＬレベルに活
性化された後直ちにＨレベルに非活性化されたとして
も、ＲＳフリップフロップ回路２４４１がセットされて
いる限りライトドライバイネーブル信号ＤＥはＨレベル
を維持する。時刻ｔ３から所定時間τ経過後の時刻ｔ５
において、論理回路２４４５によりリセット信号／ＲＥ
Ｓ２がＬレベルに活性化され、ＲＳフリップフロップ回
路２４４１はこのＬレベルの／ＲＥＳ２に応答してリセ
ットされる。そのため、ライトドライバイネーブル信号
ＤＥがＬレベルに非活性化される。このように従来はラ
イトイネーブル信号／ＷＥにノイズが入っただけでもラ
イトドライバイネーブル信号ＤＥがＨレベルに活性化さ
れるので、誤書込が生じるという問題があった。
なドライバリセット回路２４２を備えていない。そのた
め、ライトイネーブル信号／ＷＥにパルス幅の短いノイ
ズが乗り、ライトイネーブル信号／ＷＥがＬレベルに活
性化された後直ちにＨレベルに非活性化されたとして
も、ＲＳフリップフロップ回路２４４１がセットされて
いる限りライトドライバイネーブル信号ＤＥはＨレベル
を維持する。時刻ｔ３から所定時間τ経過後の時刻ｔ５
において、論理回路２４４５によりリセット信号／ＲＥ
Ｓ２がＬレベルに活性化され、ＲＳフリップフロップ回
路２４４１はこのＬレベルの／ＲＥＳ２に応答してリセ
ットされる。そのため、ライトドライバイネーブル信号
ＤＥがＬレベルに非活性化される。このように従来はラ
イトイネーブル信号／ＷＥにノイズが入っただけでもラ
イトドライバイネーブル信号ＤＥがＨレベルに活性化さ
れるので、誤書込が生じるという問題があった。
【００５５】これに対し、この発明の実施の形態１では
ライトイネーブル信号／ＷＥの非活性化に応答してドラ
イバリセット信号／ＤＲＥＳ１が活性化され、さらにこ
のドライバリセット信号／ＤＲＥＳ１の活性化に応答し
てライトドライバイネーブル信号ＤＥが非活性化される
ので、ライトイネーブル信号／ＷＥにノイズが入っただ
けではライトドライバ２０はほとんど動作可能にされな
い。その結果、誤書込が生じることはない。
ライトイネーブル信号／ＷＥの非活性化に応答してドラ
イバリセット信号／ＤＲＥＳ１が活性化され、さらにこ
のドライバリセット信号／ＤＲＥＳ１の活性化に応答し
てライトドライバイネーブル信号ＤＥが非活性化される
ので、ライトイネーブル信号／ＷＥにノイズが入っただ
けではライトドライバ２０はほとんど動作可能にされな
い。その結果、誤書込が生じることはない。
【００５６】なお、ライトイネーブル信号／ＷＥが時刻
ｔ５よりも遅い時刻ｔ６までＬレベルを維持する場合
は、ドライバリセット信号／ＤＲＥＳ１がＬレベルに活
性化されないので、ライトドライバイネーブル信号ＤＥ
は通常どおり所定時間τだけＨレベルに活性化される。
ｔ５よりも遅い時刻ｔ６までＬレベルを維持する場合
は、ドライバリセット信号／ＤＲＥＳ１がＬレベルに活
性化されないので、ライトドライバイネーブル信号ＤＥ
は通常どおり所定時間τだけＨレベルに活性化される。
【００５７】続いて、時刻ｔ７でコラムアドレスストロ
ーブ信号／ＣＡＳがＨレベルに非活性化されると、論理
回路２４１３によりリセット信号／ＲＥＳ１がＬレベル
に活性化される。ＲＳフリップフロップ回路２４１１は
このＬレベルのリセット信号／ＲＥＳ１に応答してリセ
ットされ、これによりライト状態信号ＷＳはＬレベルに
非活性化される。
ーブ信号／ＣＡＳがＨレベルに非活性化されると、論理
回路２４１３によりリセット信号／ＲＥＳ１がＬレベル
に活性化される。ＲＳフリップフロップ回路２４１１は
このＬレベルのリセット信号／ＲＥＳ１に応答してリセ
ットされ、これによりライト状態信号ＷＳはＬレベルに
非活性化される。
【００５８】最後に、時刻ｔ８でロウアドレスストロー
ブ信号／ＲＡＳがＨレベルに非活性化されると、コラム
イネーブル信号発生器２４３によりコラムイネーブル信
号ＣＥがＬレベルに非活性化される。
ブ信号／ＲＡＳがＨレベルに非活性化されると、コラム
イネーブル信号発生器２４３によりコラムイネーブル信
号ＣＥがＬレベルに非活性化される。
【００５９】以上のようにこの実施の形態１によれば、
ライトイネーブル信号／ＷＥの非活性化に応答してドラ
イバリセット信号／ＤＲＥＳ１を活性化するドライバリ
セット回路２４２を設け、ライトドライバイネーブル信
号ＤＥを発生する論理回路２４３がドライバリセット信
号／ＤＲＥＳ１に応答して動作不能にされるため、ライ
トイネーブル信号／ＷＥのノイズマージンが拡大し、多
少ライトイネーブル信号／ＷＥにノイズが入っても誤書
込が起きることはない。
ライトイネーブル信号／ＷＥの非活性化に応答してドラ
イバリセット信号／ＤＲＥＳ１を活性化するドライバリ
セット回路２４２を設け、ライトドライバイネーブル信
号ＤＥを発生する論理回路２４３がドライバリセット信
号／ＤＲＥＳ１に応答して動作不能にされるため、ライ
トイネーブル信号／ＷＥのノイズマージンが拡大し、多
少ライトイネーブル信号／ＷＥにノイズが入っても誤書
込が起きることはない。
【００６０】［実施の形態２］図５に示したタイミング
ジェネレータ２４の代わりに、図７に示したタイミング
ジェネレータ２４を用いることもできる。上記実施の形
態１ではドライバリセット信号／ＤＲＥＳ１は論理回路
２４４３中のＮＡＮＤ回路２４４３１に与えられている
が、この実施の形態２ではワンショット回路２４４２中
のＮＡＮＤ回路２４４２５に与えられるとともに、論理
回路２４４５中のＮＡＮＤ回路２４４５５に与えられ
る。したがって、ワンショット回路２４４２および論理
回路２４４５はドライバリセット信号／ＤＲＥＳ１に応
答して動作不能にされる。
ジェネレータ２４の代わりに、図７に示したタイミング
ジェネレータ２４を用いることもできる。上記実施の形
態１ではドライバリセット信号／ＤＲＥＳ１は論理回路
２４４３中のＮＡＮＤ回路２４４３１に与えられている
が、この実施の形態２ではワンショット回路２４４２中
のＮＡＮＤ回路２４４２５に与えられるとともに、論理
回路２４４５中のＮＡＮＤ回路２４４５５に与えられ
る。したがって、ワンショット回路２４４２および論理
回路２４４５はドライバリセット信号／ＤＲＥＳ１に応
答して動作不能にされる。
【００６１】このように構成されたタイミングジェネレ
ータ２４の動作を示すタイミング図は図６に示したもの
と同じである。ただし、時刻ｔ４でライトイネーブル信
号／ＷＥがＨレベルに非活性化され、これに応じてドラ
イバリセット信号／ＤＲＥＳ１がＬレベルに活性化され
ると、ワンショット回路２４４２中のＮＡＮＤ回路２４
４２５によりセット信号／ＳＥＴ２がＨレベルに非活性
化され、これと同時に論理回路２４４５中のＮＡＮＤ回
路２４４５５によりリセット信号／ＲＥＳ２がＬレベル
に活性化される。ＲＳフリップフロップ回路２４４１は
このＬレベルのリセット信号／ＲＥＳ２に応答してリセ
ットされ、これにより出力信号ＱがＬレベルに非活性化
される。そのため、論理回路２４４３によりライトデコ
ーダイネーブル信号ＤＥがＬレベルに非活性化される。
ータ２４の動作を示すタイミング図は図６に示したもの
と同じである。ただし、時刻ｔ４でライトイネーブル信
号／ＷＥがＨレベルに非活性化され、これに応じてドラ
イバリセット信号／ＤＲＥＳ１がＬレベルに活性化され
ると、ワンショット回路２４４２中のＮＡＮＤ回路２４
４２５によりセット信号／ＳＥＴ２がＨレベルに非活性
化され、これと同時に論理回路２４４５中のＮＡＮＤ回
路２４４５５によりリセット信号／ＲＥＳ２がＬレベル
に活性化される。ＲＳフリップフロップ回路２４４１は
このＬレベルのリセット信号／ＲＥＳ２に応答してリセ
ットされ、これにより出力信号ＱがＬレベルに非活性化
される。そのため、論理回路２４４３によりライトデコ
ーダイネーブル信号ＤＥがＬレベルに非活性化される。
【００６２】以上のようにこの実施の形態２によれば、
上記実施の形態１と同様の効果が得られる。
上記実施の形態１と同様の効果が得られる。
【００６３】［実施の形態３］上記実施の形態１および
２のようにドライバリセット回路２４２を設ける代わり
に、図８に示すようにインバータ回路２４７をドライバ
リセット回路２４８として用いることもできる。この場
合、ドライバリセット回路２４８は、ライトイネーブル
信号／ＷＥを受けてドライバリセット信号／ＤＲＥＳ２
を供給するインバータ回路２４７を含む。
２のようにドライバリセット回路２４２を設ける代わり
に、図８に示すようにインバータ回路２４７をドライバ
リセット回路２４８として用いることもできる。この場
合、ドライバリセット回路２４８は、ライトイネーブル
信号／ＷＥを受けてドライバリセット信号／ＤＲＥＳ２
を供給するインバータ回路２４７を含む。
【００６４】この実施の形態３においては、図５に示し
たドライバリセット信号／ＤＲＥＳ１の代わりにこのド
ライバリセット信号／ＤＲＥＳ２が論理回路２４４３中
のＮＡＮＤ回路２４４３１に与えられる。この場合、論
理回路２４４３はドライバリセット信号／ＤＲＥＳ２に
応答して動作不能にされる。
たドライバリセット信号／ＤＲＥＳ１の代わりにこのド
ライバリセット信号／ＤＲＥＳ２が論理回路２４４３中
のＮＡＮＤ回路２４４３１に与えられる。この場合、論
理回路２４４３はドライバリセット信号／ＤＲＥＳ２に
応答して動作不能にされる。
【００６５】あるいは、図７に示したドライバリセット
信号／ＤＲＥＳ１の代わりに、このドライバリセット信
号／ＤＲＥＳ２がワンショット回路２４４２中のＮＡＮ
Ｄ回路２４４２５に与えられ、かつ論理回路２４４５中
のＮＡＮＤ回路２４４５５に与えられる。この場合、ワ
ンショット回路２４４２および論理回路２４４５はドラ
イバリセット信号／ＤＲＥＳ２に応答して動作不能にさ
れる。
信号／ＤＲＥＳ１の代わりに、このドライバリセット信
号／ＤＲＥＳ２がワンショット回路２４４２中のＮＡＮ
Ｄ回路２４４２５に与えられ、かつ論理回路２４４５中
のＮＡＮＤ回路２４４５５に与えられる。この場合、ワ
ンショット回路２４４２および論理回路２４４５はドラ
イバリセット信号／ＤＲＥＳ２に応答して動作不能にさ
れる。
【００６６】このように構成されたタイミングジェネレ
ータの動作を示すタイミング図は図６に示したものと同
じである。
ータの動作を示すタイミング図は図６に示したものと同
じである。
【００６７】以上のようにこの実施の形態３によれば、
上記実施の形態１および２と同様の効果が得られる。
上記実施の形態１および２と同様の効果が得られる。
【００６８】［実施の形態４］一般にＤＲＡＭでは、コ
ラムアドレスストローブ信号／ＲＡＳが活性化されかつ
センスアンプが動作し終わるまでにコラム系が動作し始
めるとメモリセルのデータが破壊される。そのため、コ
ラム系は、センスアンプの動作終了後に活性化されるコ
ラムイネーブル信号に応答して動作可能にされる。しか
しながら、コラムイネーブル信号の活性化前にライトイ
ネーブル信号が非活性化された場合、上記実施の形態１
〜３ではドライバリセット信号ＤＲＥＳ１，ＤＲＥＳ２
によりライトドライバイネーブル信号ＤＥが活性化され
ず、必要なデータが書込まれないという誤動作が起こり
得る。この実施の形態４はこのような問題を解決するた
めになされたもので、コラムイネーブル信号活性前のド
ライバリセットを禁止することを目的とする。
ラムアドレスストローブ信号／ＲＡＳが活性化されかつ
センスアンプが動作し終わるまでにコラム系が動作し始
めるとメモリセルのデータが破壊される。そのため、コ
ラム系は、センスアンプの動作終了後に活性化されるコ
ラムイネーブル信号に応答して動作可能にされる。しか
しながら、コラムイネーブル信号の活性化前にライトイ
ネーブル信号が非活性化された場合、上記実施の形態１
〜３ではドライバリセット信号ＤＲＥＳ１，ＤＲＥＳ２
によりライトドライバイネーブル信号ＤＥが活性化され
ず、必要なデータが書込まれないという誤動作が起こり
得る。この実施の形態４はこのような問題を解決するた
めになされたもので、コラムイネーブル信号活性前のド
ライバリセットを禁止することを目的とする。
【００６９】図９に示すように、このドライバリセット
回路２４２は、図５に示したインバータ回路２４２１に
加えて、インバータ回路２４２２〜２４２６と、ＮＡＮ
Ｄ回路２４２７とを含む。インバータ回路２４２２はラ
イト状態信号ＷＳを受けて反転ライト状態信号／ＷＳを
供給する。インバータ回路２４２３および２４２５は、
ライト状態信号ＷＳおよび反転ライト状態信号／ＷＳに
応答して動作可能にされる。コラムイネーブル信号ＣＥ
はインバータ２４２３および２４２４を介してＮＡＮＤ
回路２４２７に与えられる。インバータ２４２１からの
ドライバリセット信号／ＤＲＥＳ１はインバータ２４２
６を介してＮＡＮＤ回路２４２７に与えられる。したが
って、このＮＡＮＤ回路２４２７はコラムイネーブル信
号ＣＥおよびドライバリセット信号／ＤＲＥＳ１の活性
化に応答してドライバリセット信号／ＤＲＥＳ３を活性
化する。図５に示したドライバリセット信号／ＤＲＥＳ
１の代わりに、このドライバリセット信号／ＤＲＥＳ３
が論理回路２４４３中のＮＡＮＤ回路２４４３１に与え
られる。そのため、この論理回路２４４３はドライバリ
セット信号／ＤＲＥＳ３に応答して動作不能にされる。
回路２４２は、図５に示したインバータ回路２４２１に
加えて、インバータ回路２４２２〜２４２６と、ＮＡＮ
Ｄ回路２４２７とを含む。インバータ回路２４２２はラ
イト状態信号ＷＳを受けて反転ライト状態信号／ＷＳを
供給する。インバータ回路２４２３および２４２５は、
ライト状態信号ＷＳおよび反転ライト状態信号／ＷＳに
応答して動作可能にされる。コラムイネーブル信号ＣＥ
はインバータ２４２３および２４２４を介してＮＡＮＤ
回路２４２７に与えられる。インバータ２４２１からの
ドライバリセット信号／ＤＲＥＳ１はインバータ２４２
６を介してＮＡＮＤ回路２４２７に与えられる。したが
って、このＮＡＮＤ回路２４２７はコラムイネーブル信
号ＣＥおよびドライバリセット信号／ＤＲＥＳ１の活性
化に応答してドライバリセット信号／ＤＲＥＳ３を活性
化する。図５に示したドライバリセット信号／ＤＲＥＳ
１の代わりに、このドライバリセット信号／ＤＲＥＳ３
が論理回路２４４３中のＮＡＮＤ回路２４４３１に与え
られる。そのため、この論理回路２４４３はドライバリ
セット信号／ＤＲＥＳ３に応答して動作不能にされる。
【００７０】あるいは、ドライバリセット信号／ＤＲＥ
Ｓ１の代わりに図８に示したドライバリセット信号／Ｄ
ＲＥＳ２がインバータ２４２６を介してＮＡＮＤ回路２
４２７に与えられてもよい。この場合、ドライバリセッ
ト回路は、図８に示したインバータ回路２４７に加え
て、図９に示した回路２４２を備える。
Ｓ１の代わりに図８に示したドライバリセット信号／Ｄ
ＲＥＳ２がインバータ２４２６を介してＮＡＮＤ回路２
４２７に与えられてもよい。この場合、ドライバリセッ
ト回路は、図８に示したインバータ回路２４７に加え
て、図９に示した回路２４２を備える。
【００７１】まず、コラムイネーブル信号ＣＥが活性化
された後にライトイネーブル信号／ＷＥが活性化される
通常の動作について説明する。
された後にライトイネーブル信号／ＷＥが活性化される
通常の動作について説明する。
【００７２】図１０に示すように、ロウアドレスストロ
ーブ信号／ＲＡＳがＬレベルに活性化された時刻ｔ１か
ら所定時間経過後の時刻ｔ２において、コラムイネーブ
ル信号ＣＥがＨレベルに活性化されると、ドライバリセ
ット信号／ＤＲＥＳ１（または／ＤＲＥＳ２）はＬレベ
ルになっているからドライバリセット信号／ＤＲＥＳ３
はＬレベルに活性化される。時刻ｔ２以降は上記実施の
形態１〜３と同様に動作する。
ーブ信号／ＲＡＳがＬレベルに活性化された時刻ｔ１か
ら所定時間経過後の時刻ｔ２において、コラムイネーブ
ル信号ＣＥがＨレベルに活性化されると、ドライバリセ
ット信号／ＤＲＥＳ１（または／ＤＲＥＳ２）はＬレベ
ルになっているからドライバリセット信号／ＤＲＥＳ３
はＬレベルに活性化される。時刻ｔ２以降は上記実施の
形態１〜３と同様に動作する。
【００７３】ＤＲＡＭのタイミングスペックによると、
時刻ｔ１から時刻ｔ３までの／ＲＡＳ〜／ＣＡＳ遅延時
間ｔRCD は１４ｎｓであり、時刻ｔ３から時刻ｔ４まで
のライトホールドアフター（Write Hold After）／ＣＡ
Ｓ時間ｔWCH は８ｎｓである。したがって、時刻ｔ１か
ら時刻ｔ４までの最短時間（ｔRCD ＋ｔWCH ）は２２ｎ
ｓまでスペック内である。通常、コラムイネーブル信号
ＣＥはロウアドレスストローブ信号／ＲＡＳの活性化時
刻ｔ１から２５ｎｓ程度経過後の時刻ｔ２で活性化され
る。したがって、図１１に示すように、コラムイネーブ
ル信号ＣＥの活性化前にライトイネーブル信号／ＷＥが
活性化されかつ不活性化される場合があり得る。
時刻ｔ１から時刻ｔ３までの／ＲＡＳ〜／ＣＡＳ遅延時
間ｔRCD は１４ｎｓであり、時刻ｔ３から時刻ｔ４まで
のライトホールドアフター（Write Hold After）／ＣＡ
Ｓ時間ｔWCH は８ｎｓである。したがって、時刻ｔ１か
ら時刻ｔ４までの最短時間（ｔRCD ＋ｔWCH ）は２２ｎ
ｓまでスペック内である。通常、コラムイネーブル信号
ＣＥはロウアドレスストローブ信号／ＲＡＳの活性化時
刻ｔ１から２５ｎｓ程度経過後の時刻ｔ２で活性化され
る。したがって、図１１に示すように、コラムイネーブ
ル信号ＣＥの活性化前にライトイネーブル信号／ＷＥが
活性化されかつ不活性化される場合があり得る。
【００７４】図１１に示すように、コラムイネーブル信
号ＣＥの活性化前の時刻ｔ１において、ライトイネーブ
ル信号／ＷＥがＨレベルに戻ってもコラムイネーブル信
号ＣＥが活性化されていないのでドライバリセット信号
／ＤＲＥＳ３はＬレベルに活性化されない。このとき、
インバータ２４２４および２４２５から構成されるラッ
チ回路はＬレベルの信号をラッチしかつＮＡＮＤ回路２
４２７に与える。
号ＣＥの活性化前の時刻ｔ１において、ライトイネーブ
ル信号／ＷＥがＨレベルに戻ってもコラムイネーブル信
号ＣＥが活性化されていないのでドライバリセット信号
／ＤＲＥＳ３はＬレベルに活性化されない。このとき、
インバータ２４２４および２４２５から構成されるラッ
チ回路はＬレベルの信号をラッチしかつＮＡＮＤ回路２
４２７に与える。
【００７５】続いて、時刻ｔ２でコラムイネーブル信号
ＣＥがＨレベルに活性化されてもインバータ回路２４２
３は動作可能にされていないので、上記ラッチ回路（２
４２４，２４２５）は引続きＬレベルの信号をＮＡＮＤ
回路２４２７に与える。そのため、ドライバリセット信
号／ＤＲＥＳ３はまだＬレベルに活性化されない。
ＣＥがＨレベルに活性化されてもインバータ回路２４２
３は動作可能にされていないので、上記ラッチ回路（２
４２４，２４２５）は引続きＬレベルの信号をＮＡＮＤ
回路２４２７に与える。そのため、ドライバリセット信
号／ＤＲＥＳ３はまだＬレベルに活性化されない。
【００７６】続いて、時刻ｔ３でコラムアドレスストロ
ーブ信号／ＣＡＳがＨレベルに非活性化されると、ライ
ト状態信号ＷＳがＬレベルに非活性化され、これにより
インバータ２４２３が動作可能にされ、インバータ２４
２５が動作不能にされる。そのため、Ｈレベルのコラム
イネーブル信号ＣＥがインバータ２４２３および２４２
４を介してＮＡＮＤ回路２４２７に与えられる。ドライ
バリセット信号／ＤＲＥＳ１（または／ＤＲＥＳ２）は
時刻ｔ３までに既にＬレベルに活性化されているから、
この時刻ｔ３でドライバリセット信号／ＤＲＥＳ３がＬ
レベルに活性化される。
ーブ信号／ＣＡＳがＨレベルに非活性化されると、ライ
ト状態信号ＷＳがＬレベルに非活性化され、これにより
インバータ２４２３が動作可能にされ、インバータ２４
２５が動作不能にされる。そのため、Ｈレベルのコラム
イネーブル信号ＣＥがインバータ２４２３および２４２
４を介してＮＡＮＤ回路２４２７に与えられる。ドライ
バリセット信号／ＤＲＥＳ１（または／ＤＲＥＳ２）は
時刻ｔ３までに既にＬレベルに活性化されているから、
この時刻ｔ３でドライバリセット信号／ＤＲＥＳ３がＬ
レベルに活性化される。
【００７７】以上のようにこの実施の形態４によれば、
コラムイネーブル信号ＣＥの活性化前にドライバリセッ
ト信号／ＤＲＥＳ３の活性化を禁止するＮＡＮＤ回路２
４２７を設けたため、コラムイネーブル信号ＣＥの活性
化前にライトイネーブル信号／ＷＥが活性化されかつ非
活性化された場合であっても正しく書込動作が行なわれ
る。
コラムイネーブル信号ＣＥの活性化前にドライバリセッ
ト信号／ＤＲＥＳ３の活性化を禁止するＮＡＮＤ回路２
４２７を設けたため、コラムイネーブル信号ＣＥの活性
化前にライトイネーブル信号／ＷＥが活性化されかつ非
活性化された場合であっても正しく書込動作が行なわれ
る。
【００７８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７９】
【発明の効果】この発明によれば、ライトイネーブル信
号の非活性化に応答してドライバリセット信号を活性化
するドライバリセット回路を設け、ドライバリセット信
号の活性化に応答してライトドライバイネーブル信号が
非活性化されるので、ライトイネーブル信号のノイズマ
ージンを拡大し、ライトイネーブル信号にノイズが入っ
た場合における誤書込を防止することができる。
号の非活性化に応答してドライバリセット信号を活性化
するドライバリセット回路を設け、ドライバリセット信
号の活性化に応答してライトドライバイネーブル信号が
非活性化されるので、ライトイネーブル信号のノイズマ
ージンを拡大し、ライトイネーブル信号にノイズが入っ
た場合における誤書込を防止することができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示したメモリセルアレイ、センスアン
プおよび入出力回路の詳細を示すブロック図である。
プおよび入出力回路の詳細を示すブロック図である。
【図３】 図１および図２に示したライトドライバの構
成を示す回路図である。
成を示す回路図である。
【図４】 図１〜図３に示したＤＲＡＭの書込動作を示
すタイミング図である。
すタイミング図である。
【図５】 図１に示したタイミングジェネレータの構成
を示す回路図である。
を示す回路図である。
【図６】 図５に示したタイミングジェネレータの動作
を示すタイミング図である。
を示すタイミング図である。
【図７】 この発明の実施の形態２によるＤＲＡＭ中の
タイミングジェネレータの構成を示す回路図である。
タイミングジェネレータの構成を示す回路図である。
【図８】 この発明の実施の形態３によるＤＲＡＭ中の
タイミングジェネレータのライト状態信号発生回路およ
びドライバリセット回路の構成を示す回路図である。
タイミングジェネレータのライト状態信号発生回路およ
びドライバリセット回路の構成を示す回路図である。
【図９】 この発明の実施の形態４によるＤＲＡＭにお
けるタイミングジェネレータ中のドライバリセット回路
の構成を示す回路図である。
けるタイミングジェネレータ中のドライバリセット回路
の構成を示す回路図である。
【図１０】 図９に示したドライバリセット回路を用い
た場合においてコラムイネーブル後にライトイネーブル
信号が活性化されるときの動作を示すタイミング図であ
る。
た場合においてコラムイネーブル後にライトイネーブル
信号が活性化されるときの動作を示すタイミング図であ
る。
【図１１】 図９に示したドライバリセット回路を用い
た場合においてコラムイネーブル前にライトイネーブル
信号が活性化されるときの動作を示すタイミング図であ
る。
た場合においてコラムイネーブル前にライトイネーブル
信号が活性化されるときの動作を示すタイミング図であ
る。
【図１２】 ＥＤＯ−ＤＲＡＭの読出動作を示すタイミ
ング図である。
ング図である。
【図１３】 ＦＰ−ＤＲＡＭおよびＥＤＯ−ＤＲＡＭに
共通な早期書込動作を示すタイミング図である。
共通な早期書込動作を示すタイミング図である。
【図１４】 ＦＰ−ＤＲＡＭおよびＥＤＯ−ＤＲＡＭに
共通な遅延書込動作を示すタイミング図である。
共通な遅延書込動作を示すタイミング図である。
【図１５】 図１４に示した遅延書込動作をコラムイネ
ーブル信号、ライト状態信号およびライトドライバイネ
ーブル信号とともに示すタイミング図である。
ーブル信号、ライト状態信号およびライトドライバイネ
ーブル信号とともに示すタイミング図である。
【図１６】 図１５においてライトイネーブル信号にノ
イズが入った場合の動作を示すタイミング図である。
イズが入った場合の動作を示すタイミング図である。
１０ メモリセルアレイ、１２ ロウデコーダ、１４
コラムデコーダ、２０ライトドライバ、２４ タイミン
グジェネレータ、２４１ ライト状態信号発生回路、２
４２，２４８ ドライバリセット回路、２４３ コラム
イネーブル信号発生器、２４４ ライトドライバイネー
ブル発生回路、２４１１，２４４１ＲＳフリップフロッ
プ回路、２４１２，２４１３，２４４３，２４４５ 論
理回路、２４４２ ワンショット回路、２４４４ 遅延
回路。
コラムデコーダ、２０ライトドライバ、２４ タイミン
グジェネレータ、２４１ ライト状態信号発生回路、２
４２，２４８ ドライバリセット回路、２４３ コラム
イネーブル信号発生器、２４４ ライトドライバイネー
ブル発生回路、２４１１，２４４１ＲＳフリップフロッ
プ回路、２４１２，２４１３，２４４３，２４４５ 論
理回路、２４４２ ワンショット回路、２４４４ 遅延
回路。
Claims (9)
- 【請求項１】 メモリセルアレイと、 ライトイネーブル信号の活性化に応答してライト状態信
号を活性化するライト状態信号発生回路と、 前記ライトイネーブル信号の非活性化に応答して第１の
ドライバリセット信号を活性化するドライバリセット回
路と、 前記ライト状態信号の活性化に応答してライトドライバ
イネーブル信号を活性化し、前記第１のドライバリセッ
ト信号の活性化に応答して前記ライトドライバイネーブ
ル信号を非活性化するライトドライバイネーブル信号発
生回路と、 前記ライトドライバイネーブル信号に応答して動作可能
にされ、前記メモリセルアレイに書込まれるべきデータ
信号を駆動するライトドライバとを備える、半導体記憶
装置。 - 【請求項２】 前記ライト状態信号発生回路は、前記ラ
イト状態信号をラッチする第１のフリップフロップ回路
を含む、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ライト状態信号発生回路はさらに、 ロウアドレスストローブ信号、コラムアドレスストロー
ブ信号および前記ライトイネーブル信号の活性化に応答
して、前記第１のフリップフロップ回路をセットするた
めのセット信号を活性化する第１の論理回路と、 前記ロウアドレスストローブ信号または前記コラムアド
レスストローブ信号の非活性化に応答して、前記第１の
フリップフロップ回路をリセットするためのリセット信
号を活性化する第２の論理回路とを含む、請求項２に記
載の半導体記憶装置。 - 【請求項４】 前記ライトドライバイネーブル信号発生
回路は、 第２のフリップフロップ回路と、 前記ライト状態信号の活性化に応答して前記第２のフリ
ップフロップ回路をセットするためのセット信号を活性
化するワンショット回路と、 前記第２のフリップフロップ回路からの出力信号および
コラムイネーブル信号の活性化に応答して前記ライトド
ライバイネーブル信号を活性化する第３の論理回路と、 前記ライトドライバイネーブル信号を遅延させる遅延回
路と、 前記遅延回路からの前記遅延されたライトドライバイネ
ーブル信号の活性化に応答して前記第２のフリップフロ
ップ回路をリセットするためのリセット信号を活性化す
る第４の論理回路とを含む、請求項３に記載の半導体記
憶装置。 - 【請求項５】 前記ドライバリセット回路は、前記第１
の論理回路からの前記セット信号を受けて前記第１のド
ライバリセット信号を供給するインバータ回路を含む、
請求項４に記載の半導体記憶装置。 - 【請求項６】 前記ドライバリセット回路は、前記ライ
トイネーブル信号を受けて前記第１のドライバリセット
信号を供給するインバータ回路を含む、請求項４に記載
の半導体記憶装置。 - 【請求項７】 前記第３の論理回路は、前記第１のドラ
イバリセット信号に応答して動作不能にされる、請求項
５または６に記載の半導体記憶装置。 - 【請求項８】 前記ワンショット回路および前記第４の
論理回路は前記第１のドライバリセット信号に応答して
動作不能にされる、請求項５または６に記載の半導体記
憶装置。 - 【請求項９】 前記ドライバリセット回路は、 前記コラムイネーブル信号および前記第１のドライバリ
セット信号の活性化に応答して第２のドライバリセット
信号を活性化する第５の論理回路を含み、 前記第３の論理回路は、前記第２のドライバリセット信
号に応答して動作不能にされる、請求項４から６のいず
れか１項に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28462499A JP2001110182A (ja) | 1999-10-05 | 1999-10-05 | 半導体記憶装置 |
| US09/565,447 US6304496B1 (en) | 1999-10-05 | 2000-05-05 | Semiconductor memory device with write driver reset function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28462499A JP2001110182A (ja) | 1999-10-05 | 1999-10-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110182A true JP2001110182A (ja) | 2001-04-20 |
Family
ID=17680883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28462499A Withdrawn JP2001110182A (ja) | 1999-10-05 | 1999-10-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6304496B1 (ja) |
| JP (1) | JP2001110182A (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0378846A (ja) * | 1989-08-22 | 1991-04-04 | Fujitsu Ltd | メモリーの誤書込み防止回路 |
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| JPH0547173A (ja) * | 1991-08-09 | 1993-02-26 | Mitsubishi Electric Corp | ダイナミツク型半導体記憶装置および画像データ発生装置 |
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| JP3290315B2 (ja) * | 1994-11-15 | 2002-06-10 | 三菱電機株式会社 | 半導体記憶装置 |
| JP4007673B2 (ja) * | 1998-03-31 | 2007-11-14 | 富士通株式会社 | メモリ装置 |
-
1999
- 1999-10-05 JP JP28462499A patent/JP2001110182A/ja not_active Withdrawn
-
2000
- 2000-05-05 US US09/565,447 patent/US6304496B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6304496B1 (en) | 2001-10-16 |
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Legal Events
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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