KR100665644B1 - 반도체 기억 장치 - Google Patents

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KR100665644B1
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가오루 모리
요시아키 오쿠야마
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 반도체 기억 장치의 팁 사이즈를 증대시키지 않고 미소한 비트선 리크를 용이하게 검출하는 것을 목적으로 한다.
이퀄라이즈 회로는, 이퀄라이즈 제어 신호의 활성화에 응답하여, 비트선 쌍을 상호 접속하는 동시에 비트선 쌍을 프리차지 전압선에 접속하고, 제1 타이밍 신호의 활성화에 응답하여 이퀄라이즈 제어 신호를 비활성화시킨다. 워드선 구동 회로는 제2 타이밍 신호의 활성화에 응답하여 워드선 중 어느 하나를 활성화시킨다. 타이밍 제어 회로의 제1 신호 생성 회로는 제1 타이밍 신호를 생성한다. 타이밍 제어 회로의 제2 신호 생성 회로는 제1 타이밍 신호의 활성화를 따라서 이퀄라이즈 제어 신호의 비활성화 후에 제2 타이밍 신호를 활성화시킨다. 제2 신호 생성 회로의 지연 제어 회로는 테스트 모드 시에 제2 타이밍 신호의 활성화 타이밍을 통상 모드 시보다 지연시킨다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 반도체 기억 장치의 일 실시예를 도시하는 블록도.
도 2는 도 1에서의 1 개의 주변 회로 및 그 주변 회로를 사이에 두고 인접하는 2 개의 로우 블록을 도시하는 회로도.
도 3은 도 1의 테스트 제어 회로 및 타이밍 제어 회로를 도시하는 블록도.
도 4는 도 3의 워드선 제어 회로를 도시하는 회로도.
도 5는 통상 모드 시의 동작을 도시하는 타이밍도.
도 6은 제1 테스트 모드 시의 동작을 도시하는 타이밍도.
도 7은 제2 테스트 모드 시의 동작을 도시하는 타이밍도.
도 8은 제3 테스트 모드 시의 동작을 도시하는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기억 장치
11: 커맨드 입력 회로
12: 커맨드 디코더
13: 어드레스 입력 회로
14: 프리 디코더
15: 테스트 제어 회로
15a: 테스트 모드 식별 회로
15b: 테스트 신호 생성 회로
16: 메모리 코어 제어 회로
16a: 동작 상태 제어 회로
16b: 로우 블록 제어 회로
16c: 워드선 제어 회로
16d: 검출 증폭기 제어 회로
17: 데이터 입출력 회로
18: 메모리 코어
BTL, BTR: 비트선 트랜스퍼 스위치
CC0 내지 CC4: 제어 회로
CD: 칼럼 디코더
CSW: 칼럼 스위치
DLY1, DLY2: 지연 회로
EQCL, EQCR: 이퀄라이즈 회로
INV0, INV1: 인버터
MC: 메모리 셀
NA0 내지 NA3: NAND 게이트
PC0 내지 PC4: 주변 회로
RBLK0 내지 RBLK3: 로우 블록
WD0 내지 WD3: 워드 디코더
본 발명은 반도체 기억 장치에 관한 것이며, 특히 반도체 기억 장치에서의 비트선 리크를 검출하기 위한 테스트 기술에 관한 것이다.
DRAM(Dynamic Static Random Access Memory) 등의 반도체 기억 장치에서는, 비트선과 워드선의 쇼트 등에 의한 비트선 리크가 존재하면, 이하에 나타내는 바와 같이, 리드 동작에 의해 잘못된 데이터가 판독되는 경우가 있다. 반도체 기억 장치의 스탠바이 상태에서는, 비트선 쌍을 상호 접속하는 동시에 비트선 쌍을 프리차지 전압선에 접속하는 이퀄라이즈 회로에 대한 이퀄라이즈 제어 신호가 활성화되어 있다. 이 때문에, 비트선 쌍의 전압은 비트선 프리차지 레벨로 설정되어 있다. 또한, 반도체 기억 장치의 스탠바이 상태에서는 복수의 워드선 중 어느 하나를 활성화시키는 워드선 구동 회로에 대한 워드선 제어 신호가 비활성화되어 있다. 이 때문에, 모든 워드선은 접지 전압으로 비활성화되어 있다.
반도체 기억 장치가 스탠바이 상태에서 액티브 상태로 천이하면, 이퀄라이즈 회로에 대한 이퀄라이즈 제어 신호가 비활성화된다. 이에 따라, 비트선 쌍은 플로팅 상태가 된다. 이때, 예컨대 비트선 쌍의 한쪽과 워드선의 쇼트가 존재하면, 모든 워드선이 접지 전압으로 설정되어 있기 때문에, 비트선 쌍의 한쪽 전압이 비트선 프리차지 레벨로부터 저하한다. 이 후, 워드선 구동 회로에 대한 워드선 제어 신호가 활성화되고, 비트선 쌍의 한쪽에 접속되는 메모리 셀에 대응하는 워드선이 워드선 고 레벨 전압으로 활성화된다. 이에 따라, 비트선 쌍의 한쪽에 접속되는 메모리 셀에 데이터 "1"이 기억되어 있는 경우, 비트선 쌍의 한쪽 전압이 메모리 셀에 축적되어 있던 전하에 의해 상승한다.
그리고, 비트선 쌍의 전압 차를 증폭시키는 검출 증폭기에 대한 검출 증폭기 제어 신호가 활성화되면, 선택된 메모리 셀에 접속되어 있는 비트선의 전압 및 비트선 쌍의 다른 쪽의 전압은 각각 비트선 고 레벨 전압 및 접지 전압으로 증폭되어 리드 동작에 의해 올바른 데이터가 판독된다. 비트선과 워드선의 쇼트가 존재하는 경우, 그 비트선의 전압은 비트선 프리차지 레벨보다 저하되기 때문에, 메모리 셀로부터 데이터 "1"이 판독되더라도 비트선 쌍의 한쪽 전압보다 높아지지 않는다. 이 상태에서 검출 증폭기에 대한 검출 증폭기 제어 신호가 활성화되면, 선택된 메모리 셀에 접속되어 있는 비트선의 전압 및 비트선 쌍의 다른 쪽 전압은 각각 접지 전압 및 비트선 고 레벨 전압으로 증폭되기 때문에, 리드 동작에 의해 잘못된 데이터가 판독된다. 리드 동작에 의해 올바른 데이터가 판독되는지의 여부는 워드선을 활성화 시킬 때의 비트선의 전압 저하량에 의해 정해지기 때문에, 비트선의 리크 전류의 크기에 의존한다.
비트선 리크가 존재하는 반도체 기억 장치는 제품 출하 후에 비트선 및 워드선간의 쇼트 저항치의 저하 등에 의해 문제를 일으킬 가능성이 있어, 시장 불량을 일으킬 우려가 있다. 따라서, 제조 공정에서의 테스트에 있어서, 비트선 리크의 유무를 검사하고, 비트선 리크가 검출된 경우에는 리크를 갖는 비트선을 추가 회로로 의 치환 등에 의해 무효로 할 필요가 있다.
특허 문헌 1에는, 복수의 블록(메모리 셀 어레이)을 가지며, 서로 인접한 2 개의 블록이 검출 증폭기를 공유하는 반도체 기억 장치에 있어서, 테스트 모드 시에 프리차지 커맨드의 입력으로부터 소정 시간 경과 후에 모든 이퀄라이즈 제어 신호를 비활성화시키고, 선택되는 블록의 비트선 쌍이 플로팅 상태가 되는 기간을 통상 모드 시보다 길게 함으로써, 미소한 비트선 리크를 검출하는 기술이 개시되어 있다. 또한, 특허 문헌 2에는, 반도체 기억 장치에 있어서, 테스트 모드 시에 워드선 구동 회로의 활성화부터 검출 증폭기의 활성화까지의 기간을 통상 모드 시보다 길게 함으로써, 미소한 비트선 리크를 검출하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 2001-76498호 공보
[특허 문헌 2] 일본 특허 공개 2002-15598호 공보
특허 문헌 1에서는, 통상 모드 시에는 선택되는 블록에 대응하는 이퀄라이즈 제어 신호만이 동작하지만, 테스트 모드 시에는 모든 이퀄라이즈 제어 신호가 동작한다. 이퀄라이즈 제어 신호의 고 레벨 전압으로서 승압 전압이 사용되는 경우가 많기 때문에, 특허 문헌 1에서는, 테스트 모드 시에 전원 회로의 전류 공급 능력을 크게 하거나 또는 외부 단자를 통해서 고 전압을 공급하는 등의 특별한 제어 동작이 필요하다. 또한, 특허 문헌 1에서는, 테스트 모드 시에 통상 모드 시의 수배의 전류가 소비되기 때문에, 배선 저항에 의한 전원 전압의 저하를 막기 위해 내부 전원선을 굵게 할 필요가 있다. 또한, 특허 문헌 1에서는, 전술과 같은 테스트 모드 를 실현하기 위해, 이퀄라이즈 제어 신호의 생성 회로 내에 소자를 추가하고, 워드선 구동 회로 내에 새로운 신호선을 배선할 필요가 있다. 이상과 같은 대책을 실시하면, 반도체 기억 장치의 팁 사이즈가 증대해 버린다.
또한, 특허 문헌 1에서는, 테스트 모드 시에 선택되지 않는 블록에 대응하는 이퀄라이즈 제어 신호는 통상 모드 시와는 달라서, 선택되는 블록에 대응하는 워드선 구동 회로의 활성화 직전에 활성화된다. 이 때문에, 테스트 모드 시에 내부 전원선의 전압 강하에 기인하여 워드선이 정상적으로 활성화되지 않는 등의 이유로부터, 리드 동작에 의해 잘못된 데이터가 판독될 가능성이 있다. 이 때문에, 리드 동작에 의해 잘못된 데이터가 판독된 경우에, 비트선 리크가 원인인지의 여부를 판단하는 것이 곤란하다.
본 발명의 목적은, 팁 사이즈를 증대시키지 않고 미소한 비트선 리크를 용이하게 검출할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 반도체 기억 장치의 일 형태에서는, 복수의 메모리 셀은 복수의 워드선과 비트선 쌍의 교차 위치에 각각 설치된다. 이퀄라이즈 회로는 이퀄라이즈 제어 신호의 활성화에 응답하여, 비트선 쌍을 상호 접속시키는 동시에 비트선 쌍을 프리차지 전압선에 접속시킨다. 이퀄라이즈 제어 회로는 제1 타이밍 신호의 활성화에 응답하여 이퀄라이즈 제어 신호를 비활성화시킨다. 워드선 구동 회로는 제2 타이밍 신호의 활성화에 응답하여 워드선 중 어느 하나를 활성화시킨다. 타이밍 제어 회로의 제1 신호 생성 회로는 제1 타이밍 신호를 생성한다. 타이밍 제어 회로의 제 2 신호 생성 회로는 제1 타이밍 신호의 활성화에 따라서 이퀄라이즈 제어 신호의 비활성화 후에 제2 타이밍 신호를 활성화시킨다. 제2 신호 생성 회로의 지연 제어 회로는 테스트 모드 시에 제2 타이밍 신호의 활성화 타이밍을 통상 모드 시보다 지연시킨다.
이러한 구성의 반도체 기억 장치에서는, 테스트 모드 시에 비트선 쌍의 상호 접속 해제 및 비트선 쌍과 프리차지 전압선의 접속 해제로부터 워드선의 활성화까지의 기간을 통상 모드 시에 비해 길게 할 수 있다. 비트선 쌍이 플로팅 상태가 되는 기간이 길어지기 때문에, 예컨대 비트선 쌍의 한쪽에 비트선 리크가 존재하는 경우, 비트선 쌍의 한쪽에 접속되는 메모리 셀에 대응하는 워드선의 활성화까지 비트선 쌍의 한쪽 전압을 충분히 저하시킬 수 있다. 이 때문에, 리드 동작에 의해 잘못된 데이터가 판독되고, 비트선 쌍의 한쪽의 미소한 비트선 리크를 검출할 수 있다.
또한, 제2 타이밍 신호의 활성화 타이밍을 지연시키는 것을 제외하고, 통상 모드 시의 동작과 테스트 모드 시의 동작은 동일하다. 이 때문에, 통상 모드 시의 소비 전류와 테스트 모드 시의 소비 전류는 거의 동일하다. 이 결과, 테스트 모드 시에 전원 회로의 전류 공급 능력을 크게 하는 외부 단자를 통해서 고 전압을 공급하거나 또는 내부 전원선을 굵게 하는 등의 대책을 불필요하게 할 수 있고, 반도체 기억 장치의 팁 사이즈의 증대를 방지할 수 있다.
또한, 제2 타이밍 신호의 활성화 타이밍을 지연시키는 것을 제외하고, 통상 모드 시의 동작과 테스트 모드 시의 동작은 동일하기 때문에, 테스트 모드 고유의 동작이 리드 동작에게 부여하는 영향은 거의 없다. 이 때문에, 테스트 모드 시에 리드 동작으로부터 잘못된 데이터가 판독된 경우에 비트선 리크가 원인인지의 여부를 용이하게 판단할 수 있다. 따라서, 비트선 리크를 용이하게 검출할 수 있다.
본 발명의 반도체 기억 장치의 상기 일 형태에서의 바람직한 예로는, 지연 제어 회로의 제1 지연 회로는 제1 타이밍 신호를 제1 시간만큼 지연시켜 출력한다. 지연 제어 회로의 제2 지연 회로는, 통상 모드 시에 제1 지연 회로의 출력 신호를 제2 타이밍 신호로서 출력하고, 테스트 모드 시에 제1 지연 회로의 출력 신호를 제2 시간만큼 지연시켜 제2 타이밍 신호로서 출력한다. 즉, 제2 신호 생성 회로는, 테스트 모드 시에 제1 타이밍 신호의 활성화로부터 제2 타이밍 신호의 활성화까지의 기간을 제2 시간의 추가에 의해 길게 한다. 따라서, 비트선 쌍의 상호 접속의 해제 및 비트선 쌍과 프리차지 전압선의 접속 해제로부터 워드선의 활성화까지의 기간을 용이하게 조정할 수 있다.
본 발명의 반도체 기억 장치의 상기 일 형태에서의 바람직한 예로는, 지연 제어 회로의 지연 회로는 제1 타이밍 신호를 지연시켜 출력한다. 지연 제어 회로의 선택 회로는, 통상 모드 시에 지연 회로의 출력 신호를 제2 타이밍 신호로서 출력하고, 테스트 모드 시에 외부 단자를 통해 공급되는 외부 제어 신호를 제2 타이밍 신호로서 출력한다. 따라서, 테스트 모드 시에 제2 타이밍 신호의 활성화 타이밍을 외부 제어 신호에 의해 조정할 수 있다. 이 때문에, 보다 미소한 비트선 리크를 검출하기 위해 비트선 쌍의 상호 접속의 해제 및 비트선 쌍과 프리차지 전압선의 접속 해제로부터 워드선의 활성화까지의 기간을 매우 길게 할 필요가 있는 경우에 유 효하다.
본 발명의 반도체 기억 장치의 다른 형태에서는, 제1 및 제2 블록은 복수의 워드선과 비트선 쌍의 교차 위치에 각각 설치되는 복수의 메모리 셀을 각각 갖는다. 제1 이퀄라이즈 회로는 제1 이퀄라이즈 제어 신호의 활성화에 응답하여 제1 블록의 비트선 쌍을 상호 접속하는 동시에 제1 블록의 비트선 쌍을 프리차지 전압선에 접속시킨다. 제2 이퀄라이즈 회로는 제2 이퀄라이즈 제어 신호의 활성화에 응답하여 제2 블록의 비트선 쌍을 상호 접속하는 동시에 제2 블록의 비트선 쌍을 프리차지 전압선에 접속시킨다. 이퀄라이즈 제어 회로는 제1 블록 선택 시에 제1 타이밍 신호의 활성화에 응답하여 제1 이퀄라이즈 제어 신호를 비활성화시키고, 제2 블록의 선택 시에 제1 타이밍 신호의 활성화에 응답하여 제2 이퀄라이즈 제어 신호를 비활성화시킨다. 검출 증폭기는 제1 및 제2 블록에 공통으로 설치되어 제1 및 제2 블록 중 어느 하나의 비트선 쌍의 전위 차를 증폭시킨다. 제1 스위치 회로는 제1 스위치 제어 신호의 활성화에 응답하여 제1 블록의 비트선 쌍을 검출 증폭기에 접속시킨다. 제2 스위치 회로는 제2 스위치 제어 신호의 활성화에 응답하여 제2 블록의 비트선 쌍을 검출 증폭기에 접속한다. 스위치 제어 회로는, 제2 블록 선택 시에 제1 스위치 제어 신호를 비활성화시키고, 제1 블록 선택 시에 제2 스위치 제어 신호를 비활성화시킨다. 제1 워드선 구동 회로는 제1 블록 선택 시에 제2 타이밍 신호의 활성화에 응답하여 제1 블록의 워드선 중 어느 하나를 활성화시킨다. 제2 워드선 구동 회로는 제2 블록 선택 시에 제2 타이밍 신호의 활성화에 응답하여 제2 블록의 워드선 중 어느 하나를 활성화시킨다. 타이밍 제어 회로의 제1 신호 생성 회로는 제1 타이밍 신호를 생성한다. 타이밍 제어 회로의 제2 신호 생성 회로는 제1 타이밍 신호의 활성화에 따라서 제1 또는 제2 이퀄라이즈 제어 신호의 비활성화 후에 제2 타이밍 신호를 활성화시킨다. 스위치 제어 회로는, 통상 모드에서의 제1 블록의 선택 시에 제1 타이밍 신호의 활성화에 응답하여 제2 스위치 제어 신호를 비활성화시키고, 통상 모드에서의 제2 블록 선택 시에 제1 타이밍 신호의 활성화에 응답하여 제1 스위치 제어 신호를 비활성화시킨다. 스위치 제어 회로는, 테스트 모드에서의 제1 블록의 선택 시에 제2 타이밍 신호의 활성화에 응답하여 제2 스위치 제어 신호를 비활성화시키고, 테스트 모드에서의 제2 블록의 선택 시에 제2 타이밍 신호의 활성화에 응답하여 제1 스위치 제어 신호를 비활성화시킨다.
이러한 구성의 반도체 기억 장치에서는, 테스트 모드 시에 예컨대, 제1 블록이 선택되는 경우, 제2 블록의 비트선 쌍은 제1 블록의 워드선이 활성화되기 직전까지 검출 증폭기(즉, 제1 블록의 비트선 쌍)에 접속되어 있다. 따라서, 예컨대 제2 블록의 비트선 쌍의 한쪽에 비트선 리크가 존재하는 경우, 제1 블록에서의 비트선 쌍의 상호 접속의 해제 및 비트선 쌍과 프리차지 전압선의 접속 해제로부터 제1 블록의 비트선 쌍의 한쪽에 접속되는 메모리 셀에 대응하는 워드선의 활성화까지의 기간에 제1 블록에서의 비트선 쌍의 한쪽 전압을 저하시킬 수 있다. 이 때문에, 리드 동작에 의해 잘못된 데이터가 판독되고, 제2 블록의 비트선 쌍의 한쪽에서의 비트선 리크를 검출할 수 있다.
[실시예]
이하, 도면을 이용하여 본 발명의 실시예를 설명한다. 또한, 단자와 단자를 통해 공급되는 신호에는 동일한 부호를 사용한다. 신호선과 신호선에 공급되는 신호에는 동일한 부호를 사용한다. 전압선과 전압선에 공급되는 전압에는 동일한 부호를 사용한다. 신호명의 선두에 "/"가 붙어있지 않은 신호는 정 논리 신호이며, 신호명의 선두에 "/"가 붙어 있는 신호는 부 논리 신호이다.
도 1은 본 발명의 반도체 기억 장치의 일 실시예를 도시하고 있다. 반도체 기억 장치(10)는, 예컨대 DRAM으로서 형성되어 있고, 커맨드 입력 회로(11), 커맨드 디코더(12), 어드레스 입력 회로(13), 프리 디코더(14), 테스트 제어 회로(15), 타이밍 제어 회로(16), 데이터 입출력 회로(17) 및 메모리 코어(18)를 가지고 있다. 커맨드 입력 회로(11)는 커맨드 입력 단자(CMD)를 통해 커맨드 신호(CMD)를 수신하고, 수신한 신호를 내부 커맨드 신호(ICMD)로서 출력한다.
커맨드 신호(CMD)는 클록 신호(CK), 칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상위 바이트 신호(/UB) 및 하위 바이트 신호(/LB) 등으로 구성되어 있다. 내부 커맨드 신호(ICMD)는 내부 클록 신호(ICK), 내부 칩 인에이블 신호(ICE), 내부 출력 인에이블 신호(IOE), 내부 라이트 인에이블 신호(IWE), 내부 상위 바이트 신호(IUB) 및 내부 하위 바이트 신호(ILB) 등으로 구성되어 있다.
커맨드 디코더(12)는, 내부 커맨드 신호(ICMD)를 해독하여 액티브 커맨드를 검출하였을 때에 액티브 신호(ACT)를 일시적으로 활성화시키고, 내부 커맨드 신호(ICMD)를 해독하여 프리차지 커맨드를 검출하였을 때에 프리차지 신호(PRE)를 일시적으로 활성화시키며, 내부 커맨드 신호(ICMD)를 해독하여 리드 커맨드를 검출하였 을 때에 리드 신호(READ)를 일시적으로 활성화시킨다. 또한, 내부 커맨드 신호(ICMD)를 해독하여 라이트 커맨드를 검출하였을 때에 라이트 신호(WRITE)를 일시적으로 활성화시킨다.
어드레스 입력 회로(13)는 어드레스 입력 단자(AD)를 통해 복수 비트의 어드레스 신호(AD)를 수신하고, 수신한 신호를 복수 비트의 내부 어드레스 신호(IAD)로서 출력한다. 프리 디코더(14)는 내부 어드레스 신호(IAD)를 수신하고, 수신한 신호에 따라 복수 개의 로우 디코드 신호(RAD) 중 어느 하나 또는 복수 개의 칼럼 디코드 신호(CAD) 중 어느 하나를 활성화시킨다.
테스트 제어 회로(15)는 내부 커맨드 신호(ICMD) 및 내부 어드레스 신호(IAD)에 기초하여 테스트용 워드선 타이밍 신호(TWT), 복수 비트의 테스트 모드 신호(TMA) 및 테스트 모드 신호(TMB, TMC)를 각각 생성한다. 타이밍 제어 회로(16)는 액티브 신호(ACT), 프리차지 신호(PRE), 리드 신호(READ), 라이트 신호(WRITE), 테스트용 워드선 타이밍 신호(TWT) 및 테스트 모드 신호(TMA, TMB)에 기초하여, 로우 블록 제어 신호(BLKON), 워드선 제어 신호(WLON), 검출 증폭기 제어 신호(SAON), 리드 증폭기 제어 신호(RAON) 및 라이트 증폭기 제어 신호(WAON)를 각각 생성한다. 테스트 제어 회로(15) 및 타이밍 제어 회로(16)의 세부에 관해서는 도 3에서 설명한다.
데이터 입출력 회로(17)는 복수 비트의 공통 데이터 버스(CDB)를 통해 메모리 코어(18)로부터의 리드 데이터를 수신하고, 수신한 데이터를 데이터 입출력 단자(DQ)에 출력하며, 데이터 입출력 단자(DQ)를 통해 메모리 코어(18)에 대한 라이 트 데이터를 수신하고, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다. 메모리 코어(18)는 칼럼 디코더(CD), 로우 블록(RBLK0 내지 RBLK3), 워드 디코더(WD0 내지 WD3), 제어 회로(CC0 내지 CC4), 주변 회로(PC0 내지 PC4), 리드 증폭기(RA) 및 라이트 증폭기(WA)를 가지고 있다.
도 2는 도 1에서의 1 개의 주변 회로와 그 주변 회로를 사이에 두고 인접하는 2 개의 로우 블록을 도시하고 있다. 로우 블록[RBLKi(RBLKi+1)]은 복수의 워드선[WLi,j(WLi+1,j)(j=0 내지 n)]과 복수 조의 비트선 쌍[BLi, /BLi(BLi+1, /BLi+1)]의 교차 위치에 매트릭스형으로 배치되는 복수의 메모리 셀[MCi,j(MCi+1,j)]을 가지고 있다. 메모리 셀[MCi,j(MCi+1,j)]은 다이나믹 메모리 셀이며, 대응하는 비트선[BLi(BLi+1)] 또는 비트선[/BLi(/BLi+1)]과 셀 플레이트 사이에 직렬로 접속되는 트랜스퍼 트랜지스터(nM0S 트랜지스터) 및 커패시터로 구성되어 있다. 메모리 셀[MCi,j(MCi+1,j)]을 구성하는 트랜스퍼 트랜지스터의 게이트는 대응하는 워드선[WLi,j(WLi+1,j)]에 접속되어 있다.
워드선[WLi,j(WLi+1,j)]은 워드 코더[WDi(WDi+1)]에 의해 워드선[WLi,j(WLi+1,j)]에 대응하는 로우 디코드 신호(RAD)의 활성화 기간에, 워드선 제어 신호(WLON)의 활성화에 응답하여 활성화된다. 워드선[WLi,j(WLi+1,j)]은 워드 코더[WDi(WDi+1)]에 의해 워드선 제어 신호(WLON)의 비활성화에 응답하여 비활성화된다. 또한, 워드선[WLi,j(WLi+1,j)]의 고 레벨 전압으로서 메모리 셀[MCi,j(MCi+1,j)]을 구성하는 트랜스퍼 트랜지스터의 온 저항을 낮추기 위해 승압 전압이 사용된다.
주변 회로(PCi+1)는 복수의 이퀄라이즈 회로(EQCLi+1), 복수의 이퀄라이즈 회로(EQCRi+1), 복수의 비트선 트랜스퍼 스위치(BTLi+1), 복수의 비트선 트랜스퍼 스위치(BTRi+1), 복수의 칼럼 스위치(CSWi+1) 및 복수의 검출 증폭기(SAi+1)를 가지고 있다. 이퀄라이즈 회로(EQCLi+1)(EQCRi+1)는 비트선 쌍[BLi, /BLi(BLi+1, /BLi+1)]을 프리차지 전압선(VPR)에 각각 접속하기 위한 2 개의 nMOS 트랜지스터와 비트선 쌍[BLi, /BLi(BLi+1, /BLi+1)]을 상호 접속하기 위한 1 개의 nMOS 트랜지스터로 구성되어 있다. 이퀄라이즈 회로(EQCLi+1)(EQCRi+1)를 구성하는 3 개의 트랜지스터의 게이트는 이퀄라이즈 제어 신호[EQLLi+1(EQLRi+1)]를 받고 있다.
이퀄라이즈 제어 신호[EQLLi+1(EQLRi+1)]는 제어 회로(CCi+1)에 의해 로우 블록[RBLKi(RBLKi+1)]에 대응하는 로우 디코드 신호(RAD) 중 어느 하나의 활성화 기간에 로우 블록 제어 신호(BLKON)의 활성화에 응답하여 비활성화된다. 이퀄라이즈 제어 신호[EQLLi+1(EQLRi+1)]는 제어 회로(CCi+1)에 의해 로우 블록 제어 신호(BLKON)의 비활성화에 응답하여 활성화된다. 또한, 이퀄라이즈 제어 신호[EQLLi+l(EQLRi+1)]의 고 레벨 전압으로서 이퀄라이즈 회로(EQCLi+1)(EQCRi+1)를 구성하는 nMOS 트랜지스터의 온 저항을 낮추기 위해 승압 전압이 사용된다.
비트선 트랜스퍼 스위치[BTLi+1(BTRi+1)]는 비트선 쌍[BLi, /BLi(BLi+1, /BLi+1)]을 검출 증폭기(SAi+1)에 각각 접속하기 위한 2 개의 nMOS 트랜지스터로 구성되어 있다. 비트선 트랜스퍼 스위치[BTLi+1(BTRi+1)]를 구성하는 2 개의 nMOS 트랜지스터의 게이트는 스위치 제어 신호[MUXLi+1(MUXRi+1)]를 받고 있다.
스위치 제어 신호[MUXLi+1(MUXRi+1)]는, 테스트 모드 신호(TMC)가 비활성화 되어 있는 경우, 제어 회로(CCi+1)에 의해 로우 블록[RBLKi+1(RBLKi)]에 대응하는 로우 디코드 신호(RAD) 중 어느 하나의 활성화 기간에, 로우 블록 제어 신호(BLKON)의 활성화에 응답하여 비활성화되고, 테스트 모드 신호(TMC)가 활성화되어 있는 경우, 제어 회로(CCi+1)에 의해 로우 블록[RBLKi+1(RBLKi)]에 대응하는 로우 디코드 신호(RAD) 중 어느 하나의 활성화 기간에, 워드선 제어 신호(WLON)의 활성화에 응답하여 비활성화되며, 제어 회로(CCi+1)에 의해 로우 블록 제어 신호(BLKON)의 비활성화에 응답하여 활성화된다. 또한, 스위치 제어 신호[MUXLi+1(MUXRi+1)]의 고 레벨 전압으로서 비트선 트랜스퍼 스위치[BTLi+1(BTRi+1)]를 구성하는 nMOS 트랜지스터의 온 저항을 낮추기 위해 승압 전압이 사용된다.
칼럼 스위치(CSWi+1)는 비트선 쌍(BLi, /BLi) 또는 비트선 쌍(BLi+1, /BLi) 중 어느 하나를 로컬 데이터 버스(LDB, /LDB)에 접속하기 위한 2 개의 nMOS 트랜지스터로 구성되어 있다. 칼럼 스위치(CSWi+1)를 구성하는 2 개의 nM0S 트랜지스터의 게이트는 칼럼 선택 신호(CL)를 받고 있다. 칼럼 선택 신호(CL)는 칼럼 디코더(CD)에 의해 칼럼 디코드 신호(CAD)에 따라 활성화되어 있다. 로컬 데이터 버스(LDB, /LDB)는 로우 디코드 신호(RAD)에 따라 글로벌 데이터 버스(도시하지 않음)에 접속된다.
검출 증폭기(SAi+1)는 전원 단자가 검출 증폭기 기동 신호선(PCSi+1, NCSi+1)에 접속되는 래치 회로로 구성되어 있다. 검출 증폭기 기동 신호선(PCSi+1)은 래치 회로를 구성하는 2 개의 pMOS 트랜지스터의 소스에 접속되어 있다. 검출 증폭기 기동 신호선(NCSi+1)은 래치 회로를 구성하는 2 개의 nMOS 트랜지스터의 소스에 접속되어 있다. 검출 증폭기 기동 신호선(PCSi+1, NCSi+1)은, 제어 회로(CCi+1)에 의해 로우 블록(RBLKi) 또는 로우 블록(RBLKi+1)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나의 활성화 기간에 검출 증폭기 제어 신호(SAON)에 응답하여 각각 고 레벨 및 저 레벨로 활성화된다. 리드 증폭기(RA)는 리드 증폭기 제어 신호(RAON)의 활성화에 응답하여, 글로벌 데이터 버스의 리드 데이터의 신호량을 증폭시켜 공통 데이터 버스(CDB)에 출력한다. 라이트 증폭기(WA)는 라이트 증폭기 제어 신호(WAON)의 활성화에 응답하여 공통 데이터 버스(CDB) 상의 라이트 데이터의 신호량을 증폭시켜 글로벌 데이터 버스에 출력한다.
도 3은 도 1의 테스트 제어 회로 및 타이밍 제어 회로를 도시하고 있다. 도 4는 도 3의 워드선 제어 회로를 도시하고 있다. 도 3에 있어서, 테스트 제어 회로(15)는 테스트 모드 식별 회로(15a) 및 테스트 신호 생성 회로(15b)를 가지고 있다. 테스트 모드 식별 회로(15a)는 내부 커맨드 신호(ICMD) 및 내부 어드레스 신호(IAD)를 해독하여 제1 테스트 모드 엔트리 커맨드를 검출하였을 때에 4 비트의 테스트 모드 신호(TMA0 내지 TMA3) 중 적어도 어느 하나를 활성화시키고, 내부 커맨드 신호(ICMD) 및 내부 어드레스 신호(IAD)를 해독하여 제2 테스트 모드 엔트리 커맨드를 검출하였을 때에 테스트 모드 신호(TMB)를 활성화시키며, 내부 커맨드 신호(ICMD) 및 내부 어드레스 신호(IAD)를 해독하여 제3 테스트 모드 엔트리 커맨드를 검출하였을 때에 테스트 모드 신호(TMC)를 활성화시킨다. 또한, 내부 커맨드 신호(ICMD) 및 내부 어드레스 신호(IAD)를 해독하여 테스트 모드 엑시트 커맨드를 검출 하였을 때에 테스트 모드 신호(TMA0 내지 TMA3, TMB, TMC) 중 활성화되어 있는 신호를 비활성화시킨다.
테스트 신호 생성 회로(15b)는 테스트 모드 신호(TMB)의 비활성화 기간에 저 레벨을 나타내는 신호를 테스트용 워드선 타이밍 신호(TWT)로서 출력하고, 테스트 모드 신호(TMB)의 활성화 기간에 내부 상위 바이트 신호(IUB)의 활성화에 응답하여 테스트용 워드선 타이밍 신호(TWT)를 활성화시키며, 테스트 모드 신호(TMB)의 활성화 기간에 내부 상위 바이트 신호(IUB)의 비활성화에 응답하여 테스트용 워드선 타이밍 신호(TWT)를 비활성화시킨다.
타이밍 제어 회로(16)는 동작 상태 제어 회로(16a), 로우 블록 제어 회로(16b), 워드선 제어 회로(16c) 및 검출 증폭기 제어 회로(16d)를 갖고 있다. 동작 상태 제어 회로(16a)는, 액티브 신호(ACT)의 활성화에 응답하여 로우 어드레스 스트로브 신호(RAS)를 활성화시키고, 프리차지 신호(PRE)의 활성화에 응답하여 로우 어드레스 스트로브 신호(RAS)를 비활성화시킨다. 로우 블록 제어 회로(16b)는 로우 어드레스 스토브 신호(RAS)의 활성화에 응답하여 로우 블록 제어 신호(BLKON)를 활성화시키고, 검출 증폭기 제어 신호(SAON)의 비활성화에 응답하여 로우 블록 제어 신호(BLKON)를 비활성화시킨다.
워드선 제어 회로(16c)는 도 4에 도시한 바와 같이, 인버터(INV0, INV1), NAND 게이트(NA0 내지 NA3) 및 지연 회로(DLY1, DLY2)를 가지고 있다. 인버터(INV0)는 테스트 모드 신호(TMB)를 반전시켜 출력한다. NAND 게이트(NA0)는, 인버터(INV0)의 출력 신호가 고 레벨을 나타낼 때 로우 블록 제어 신호(BLKON)를 반전 시켜 출력하고, 인버터(INV0)의 출력 신호가 저 레벨을 나타낼 때 고 레벨을 나타내는 신호를 출력한다. 지연 회로(DLY1)는 NAND 게이트(NA1)의 출력 신호를 소정 시간만큼 지연시켜 출력한다. 지연 회로(DLY2)는 지연 회로(DLY1)의 출력 신호를 테스트 모드 신호(TMA)[3:0]에 대응하는 시간만큼 지연시켜 출력한다. 구체적으로는, 지연 회로(DLY2)는 테스트 모드 신호(TMA)[3:0]가 10 진수 "a"(a=0 내지 15)를 나타낼 때 지연 회로(DLY1)의 출력 신호를 단위 시간의 a 배의 시간만큼 지연시켜 출력한다. 따라서, 지연 회로(DLY2)는 테스트 모드 신호(TMA)[3:0]가 10 진수 "0"을 나타낼 때, 즉 테스트 모드 신호(TMA0 내지 TMA3)의 비활성화 기간에 지연 회로(DLY1)의 출력 신호를 지연시키지 않고 출력한다.
NAND 게이트(NA1)는, 테스트 모드 신호(TMB)가 고 레벨을 나타낼 때 테스트용 워드선 타이밍 신호(TWT)를 반전시켜 출력시키고, 테스트 모드 신호(TMB)가 저 레벨을 나타낼 때 고 레벨을 나타내는 신호를 출력한다. NAN 회로(NA2)는 NAND 게이트(NA1)의 출력 신호가 고 레벨을 나타낼 때 지연 회로(DLY2)의 출력 신호를 반전시켜 출력한다. NAN 회로(NA2)는 NAND 게이트(NA1)의 출력 신호가 저 레벨을 나타낼 때 고 레벨을 나타내는 신호를 출력한다. NAND 게이트(NA3)는 로우 어드레스 스트로브 신호(RAS)가 고 레벨을 나타낼 때 NAND 게이트(NA2)의 출력 신호를 반전시켜 출력한다. NAND 게이트(NA3)는 로우 어드레스 스트로브 신호(RAS)가 저 레벨을 나타낼 때 고 레벨을 나타내는 신호를 출력한다. 인버터(INV1)는 NAND 게이트(NA3)의 출력 신호를 반전시켜 워드선 제어 신호(WLON)로서 출력한다.
이러한 구성에 의해, 워드선 제어 회로(16c)는, 테스트 모드 신호(TMA0 내지 TMA3) 및 테스트 모드 신호(TMB)의 비활성화 기간에 로우 블록 제어 신호(BLKON)의 활성화로부터 지연 회로(DLY1)의 지연 시간 경과 후에 워드선 제어 신호(WLON)를 활성화시키고, 테스트 모드 신호(TMA0 내지 TMA3) 중 적어도 어느 하나의 활성화 기간에 로우 블록 제어 신호(BLKON)의 활성화로부터 지연 회로(DLY1)의 지연 시간과 지연 회로(DLY2)의 지연 시간의 합의 시간 경과 후에 워드선 제어 신호(WLON)를 활성화시킨다. 워드선 제어 회로(16c)는 테스트 모드 신호(TMB)의 활성화 기간에 테스트용 워드선 타이밍 신호(TWT)의 활성화에 응답하여 워드선 제어 신호(WLON)를 활성화시킨다. 워드선 제어 회로(16c)는 테스트 모드 신호(TMA0 내지 TMA3) 및 테스트 모드 신호(TMB)에 관계없이 로우 어드레스 스트로브 신호(RAS)의 비활성화에 응답하여 워드선 제어 신호(WLON)를 비활성화시킨다.
도 3에 있어서, 검출 증폭기 제어 회로(16d)는 워드선 제어 신호(WLON)의 활성화로부터 소정 시간 경과 후에 검출 증폭기 제어 신호(SAON)를 활성화시킨다. 검출 증폭기 제어 회로(16d)는 워드선 제어 신호(WLON)의 비활성화로부터 소정 시간 경과 후에 검출 증폭기 제어 신호(SAON)를 비활성화시킨다. 또한, 도시하지 않았지만, 타이밍 제어 회로(16)는 리드 증폭기 제어 회로 및 라이트 증폭기 제어 회로도 가지고 있다. 리드 증폭기 제어 회로는 리드 신호(READ)의 활성화에 응답하여 리드 증폭기 제어 신호(RAON)를 일시적으로 활성화시킨다. 라이트 증폭기 제어 회로는 라이트 신호(WRITE)의 활성화에 응답하여 라이트 증폭기 제어 신호(WAON)를 일시적으로 활성화시킨다.
도 5는 통상 모드 시의 동작을 도시하고 있다. 예컨대, 로우 블록(RBLKi)이 액세스 목적지로서 선택되는 경우에 대해 설명한다. 통상 모드 시에 테스트 모드 신호(TMA0 내지 TMA3)는 저 레벨로 비활성화되어 있다. 즉, 테스트 모드 신호(TMA)[3:0]는 "0000"을 나타내고 있다. 또한, 테스트 모드 신호(TMB, TMC)도, 저 레벨로 비활성화되어 있다. 테스트 모드 신호(TMB)가 비활성화되어 있기 때문에, 테스트용 워드선 타이밍 신호(TWT)도 저 레벨로 비활성화되어 있다.
이 상태에서 액티브 커맨드(ACT)가 입력되면, 로우 어드레스 스트로브 신호(RAS)가 고 레벨로 활성화된다. 로우 어드레스 스트로브 신호(RAS)의 활성화에 응답하여, 로우 블록 제어 신호(BLKON)가 고 레벨로 활성화된다. 로우 블록 제어 신호(BLKON)의 활성화에 응답하여, 스위치 제어 신호(MUXRi+1)가 저 레벨로 비활성화된다. 이에 따라, 비트선 트랜스퍼 스위치(BTRi+1)가 오프로 되고, 비트선 쌍(BLi+1, /BLi+1)이 검출 증폭기(SAi+1)로부터 분리된다. 또한, 로우 블록 제어 신호(BLKON)의 활성화에 응답하여, 이퀄라이즈 제어 신호(EQLLi+1)가 저 레벨로 비활성화시킨다. 이에 따라, 이퀄라이즈 회로(EQCLi+1)가 오프로 되고, 비트선 쌍(BLi, /BLi)의 상호 접속 및 비트선 쌍(BLi, /BLi)과 프리차지 전압선(VPR)의 접속이 해제된다.
테스트 모드 신호(TMA)[3:0]가 "0000"을 나타내고 있고, 또한 테스트 모드 신호(TMB)가 저 레벨로 비활성화되어 있기 때문에, 로우 블록 제어 신호(BLKON)의 활성화로부터 지연 회로(DLY1)의 지연 시간 경과 후에, 워드선 제어 신호(WLON)가 고 레벨로 활성화된다. 워드선 제어 신호(WLON)의 활성화에 응답하여, 예컨대 비트선(BLi)에 접속되는 메모리(MCi, 0)에 대응하는 워드선(WLi, 0)이 활성화된다. 이 에 따라, 비트선(BLi)에 접속되는 메모리(MCi, 0)가 데이터 "1"을 기억하고 있는 경우, 비트선(BLi)의 전압이 메모리 셀(MCi, 0)에 축적되어 있던 전하에 의해 프리차지 전압(VPR)으로부터 상승한다.
그리고, 워드선 제어 신호(WLON)의 활성화로부터 소정 시간 경과 후에, 검출 증폭기 제어 신호(SAON)가 고 레벨로 활성화된다. 검출 증폭기 제어 신호(SAON)의 활성화에 응답하여 검출 증폭기 기동 신호선(PCSi+1)이 고 레벨로 활성화되는 동시에, 검출 증폭기 제어 신호선(NCSi+1)이 저 레벨로 활성화된다. 이에 따라, 비트선(BLi, /BLi)은 각각 비트선 고 레벨 전압 및 접지 전압으로 설정된다. 이 상태에서 리드 커맨드(READ)가 입력되면, 리드 동작이 실시된다.
이 후, 프리차지 커맨드(PRE)가 입력되면, 로우 어드레스 스트로브 신호(RAS)가 저 레벨로 비활성화된다. 로우 어드레스 스트로브 신호(RAS)의 비활성화에 응답하여 워드선 제어 신호(WLON)가 저 레벨로 비활성화된다. 워드선 제어 신호(WLON)의 비활성화에 응답하여 비트선(BLi)에 접속되는 메모리(MCi, 0)에 대응하는 워드선(WLi, 0)이 비활성화된다. 그리고, 로우 어드레스 스트로브 신호(RAS)의 비활성화로부터 소정 시간 경과 후에 검출 증폭기 제어 신호(SAON)가 저 레벨로 비활성화된다.
검출 증폭기 제어 신호(SAON)의 비활성화에 응답하여 검출 증폭기 기동 신호선(PCSi+1)이 저 레벨로 비활성화되는 동시에, 검출 증폭기 제어 신호선(NCSi+1)이 고 레벨로 비활성화된다. 또한, 검출 증폭기 제어 신호(SAON)의 비활성화에 응답하여 로우 블록 제어 신호(BLKON)가 저 레벨로 비활성화된다. 로우 블록 제어 신호 (BLKON)의 비활성화에 응답하여 스위치 제어 신호(MUXRi+1)가 고 레벨로 활성화된다. 이에 따라, 비트선 트랜스퍼 스위치(BTRi+1)가 온으로 되고, 비트선 쌍(BLi+1, /BLi+1)이 검출 증폭기(SAi+1)에 접속된다. 또한, 로우 블록 제어 신호(BLKON)의 비활성화에 응답하여 이퀄라이즈 제어 신호(EQLLi+1)가 고 레벨로 활성화된다. 이에 따라, 이퀄라이즈 회로(EQCLi+1)가 온으로 되고, 비트선 쌍(BLi, /BLi)의 상호 접속 및 비트선 쌍(BLi, /BLi)과 프리차지 전압선(VPR)의 접속이 재개된다.
도 6은 제1 테스트 모드 시의 동작을 도시하고 있다. 제1 테스트 모드 엔트리 커맨드(TEST 1)가 입력되면 예컨대, 테스트 모드 신호(TMA0 내지 TMA3)가 고 레벨로 활성화된다. 즉, 테스트 모드 신호(TMA)[3:0]가 "1111"로 설정된다. 이 상태에서 액티브 커맨드(ACT)가 입력되면, 로우 블록 제어 신호(BLKON)의 활성화로부터 지연 회로(DLY1)의 지연 시간과 지연 회로(DLY2)의 지연 시간의 합의 시간 경과 후에 워드선 제어 신호(WLON)가 고 레벨로 활성화되는 것을 제외하고, 통상 모드 시와 같게 동작한다. 따라서, 로우 블록 제어 신호(BLKON)의 활성화로부터 워드선 제어 신호(WLON)의 활성화까지의 기간이 길어진다. 이 때문에, 로우 블록(RBLKi)의 비트선 쌍(BLi, /BLi)이 플로팅 상태가 되는 기간이 길어진다. 이 결과, 비트선(BLi)에 비트선 리크가 존재하는 경우, 비트선(BLi)의 전압이 충분히 저하한다. 따라서, 리드 동작에 의해 잘못된 데이터가 판독되어, 비트선(BLi)의 비트선 리크가 검출된다.
도 7은 제2 테스트 모드 시의 동작을 도시하고 있다. 제2 테스트 모드 엔트리 커맨드(TEST 2)가 입력되면, 테스트 모드 신호(TMB)가 고 레벨로 활성화된다. 이 상태에서 액티브 커맨드(ACT)가 입력되면, 테스트용 워드선 타이밍 신호(TWT)의 활성화에 응답하여 워드선 제어 신호(WLON)가 고 레벨로 활성화되는 것을 제외하고, 통상 모드 시와 마찬가지로 동작한다. 따라서, 상위 바이트 신호(/UB)에 의해 테스트용 워드선 타이밍 신호(TWT)의 활성화 타이밍을 지연시킴으로써, 제1 테스트 모드 시와 마찬가지로 로우 블록 제어 신호(BLKON)의 활성화로부터 워드선 제어 신호(WLON)의 활성화까지의 기간이 길어진다. 이 때문에, 로우 블록(RBLKi)의 비트선 쌍(BLi,/BLi)이 플로팅 상태가 되는 기간이 길어진다. 이 결과, 비트선(BLi)에 비트선 리크가 존재하는 경우, 비트선(BLi)의 전압이 충분히 저하된다. 따라서, 리드 동작에 의해 잘못된 데이터가 판독되어, 비트선(BLi)의 비트선 리크가 검출된다.
도 8은 제3 테스트 모드 시의 동작을 도시하고 있다. 제3 테스트 모드 엔트리 커맨드(TEST 3)가 입력되면, 테스트 모드 신호(TMC)가 고 레벨로 활성화된다. 이 상태에서 액티브 커맨드(ACT)가 입력되면, 워드선 제어 신호(WLON)의 활성화에 응답하여 스위치 제어 신호(MUXRi+1)가 저 레벨로 비활성화되는 것을 제외하고, 통상 모드 시와 마찬가지로 동작한다. 따라서, 로우 블록(RBLKi+1)의 비트선(BLi+1)은 로우 블록(RBLKi)의 비트선(BLi)에 접속되는 메모리 셀(MCi, 0)에 대응하는 워드선(WLi, 0)의 활성화 직전까지, 검출 증폭기(SAi+1)[즉, 비트선(BLi)]에 접속되어 있다. 이 때문에, 비트선(BLi+1)에 비트선 리크가 존재하는 경우, 비트선 쌍(BLi, /BLi)의 상호 접속의 해제 및 비트선 쌍(BLi, /BLi)과 프리차지 전압선(VPR)의 접속 해제로부터 비트선(BLi)에 접속되는 메모리 셀(MCi, 0)에 대응하는 워드선(WLi, 0)의 활성화까지의 기간에 비트선(BLi)의 전압이 저하한다. 따라서, 리드 동 작에 의해 잘못된 데이터가 판독되어, 비트선(BLi+1)의 비트선 리크가 검출된다.
이상과 같은 실시예에서는 제1 또는 제2 테스트 모드 시에 로우 블록(RBLKi)의 비트선 쌍(BLi, /BLi)의 상호 접속의 해제 및 비트선 쌍(BLi, /BLi)과 프리차지 전압선(VPR)의 접속 해제로부터 로우 블록(RBLKi)의 워드선(WLi,j)의 활성화까지의 기간을 통상 모드 시에 비해 길게 할 수 있다. 비트선 쌍(BLi, /BLi)이 플로팅 상태가 되는 기간이 길어지기 때문에, 예컨대 비트선 쌍(BLi)에 비트선 리크가 존재하는 경우, 비트선(BLi)에 접속되는 메모리 셀(MCi,j)에 대응하는 워드선(WLi,j)의 활성화까지 비트선(BLi)의 전압을 충분히 저하시킬 수 있다. 이 때문에, 리드 동작에 의해 잘못된 데이터가 판독되어, 비트선(BLi)의 미소한 비트선 리크를 검출할 수 있다.
또한, 워드선 제어 신호(WLON)의 활성화 타이밍을 지연시키는 것을 제외하고, 통상 모드 시의 동작과 제1 또는 제2 테스트 모드 시의 동작은 동일하다. 이 때문에, 통상 모드 시의 소비 전류와 제1 또는 제2 테스트 모드 시의 소비 전류는 거의 동일하다. 이 결과, 테스트 모드 시에 전원 회로의 전류 공급 능력을 크게 하는 외부 단자를 통해 고 전압을 공급하거나 또는 내부 전원선을 굵게 하는 등의 대책이 불필요하게 된다. 또한, 제1 및 제2 테스트 모드를 실현하기 위해, 제어 회로(CC0 내지 CC4) 내에 소자를 추가하고, 워드 디코더(WD0 내지 WD3) 내에 새로운 신호선을 배선할 필요도 없다. 따라서, 반도체 기억 장치(10)의 팁 사이즈의 증대를 방지할 수 있다.
또한, 워드선 제어 신호(WLON)의 활성화 타이밍을 지연시키는 것을 제외하 고, 통상 모드 시의 동작과 제1 또는 제2 테스트 모드 시의 동작은 동일하기 때문에, 제1 또는 제2 테스트 모드 고유의 동작이 리드 동작에 부여하는 영향은 거의 없다. 이 때문에, 리드 동작에 의해 잘못된 데이터가 판독된 경우에 비트선 리크가 원인인지의 여부를 판단하는 것이 용이하다. 따라서, 비트선 리크를 용이하게 검출할 수 있다.
제1 테스트 모드 시에, 워드선 제어 회로(16c)는 로우 블록 제어 신호(BLKON)의 활성화 타이밍부터 워드선 제어 신호(WLON)의 활성화 타이밍까지의 시간을 지연 회로(DLY2)의 지연 시간의 추가에 의해 길게 한다. 따라서, 로우 블록(RBLKi)에서의 비트선 쌍(BLi, /BLi)의 상호 접속의 해제 및 비트선 쌍(BLi, /BLi)과 프리차지 전압선(VPR)의 접속의 해제로부터 워드선(WLi,j)의 활성화까지의 기간을 용이하게 조정할 수 있다.
제2 테스트 모드 시에, 워드선 제어 신호(WLON)의 활성화 타이밍을 상위 바이트 신호(/UB)에 의해 조정할 수 있다. 이 때문에, 보다 미소한 비트선 리크를 검출하기 때문에, 로우 블록(RBLKi)의 비트선 쌍(BLi, /BLi)의 상호 접속의 해제 및 비트선 쌍(BLi, /BLi)과 프리차지 전압선(VPR)의 접속 해제로부터 워드선(WLi,j)의 활성화까지의 기간을 매우 길게 하고 싶은 경우(예컨대, 수십 ns 이상으로 하고 싶은 경우)에 유효하다.
제3 테스트 모드 시에, 예컨대 로우 블록(RBLKi)이 선택되는 경우, 로우 블록(RBLKi+1)의 비트선 쌍(BLi+1, /BLi+1)은 로우 블록(RBLKi)의 워드선(WLi,j)이 활성화되기 직전까지, 검출 증폭기(SAi+1)[즉, 비트선 쌍(BLi, /BLi)]에 접속되어 있다. 따라서, 예컨대 비트선(BLi+1)에 비트선 리크가 존재하는 경우, 로우 블록(RBLKi)에서의 비트선 쌍(BLi, /BLi)의 상호 접속의 해제 및 비트선 쌍(BLi, /BLi)과 프리차지 전압선(VPR)의 접속의 해제로부터 비트선(BLi)에 접속되는 메모리 셀(MCi,j)에 대응하는 워드선(WLi,j)의 활성화까지의 기간에 비트선(BLi)의 전압을 저하시킬 수 있다. 이 때문에, 리드 동작에 의해 잘못된 데이터가 판독되고, 비트선(BLi+1)의 비트선 리크를 검출할 수 있다. 또한, 제3 테스트 모드를 제1 또는 제2 테스트 모드 중 어느 하나와 조합함으로써, 비트선(BLi+1)의 비트선 리크가 미소한 경우라도 검출할 수 있다.
또한, 전술의 실시예에서는, DRAM에 본 발명을 적용한 예에 관해서 진술하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, DRAM의 메모리 셀을 갖는 동시에, SRAM(Static Random Access Memory)의 인터페이스를 갖는 의사(SRAM)에 본 발명을 적용하여도 좋다.
이상, 본 발명에 관해서 상세하게 설명해 왔지만, 전술의 실시예 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형할 수 있는 것은 명백하다.
본 발명의 반도체 기억 장치는 팁 사이즈를 증대시키지 않고 미소한 비트선 리크를 용이하게 검출할 수 있다.

Claims (4)

  1. 복수의 워드선과 비트선 쌍의 교차 위치에 각각 설치되는 복수의 메모리 셀과;
    이퀄라이즈 제어 신호의 활성화에 응답하여 상기 비트선 쌍을 상호 접속하는 동시에 상기 비트선 쌍을 프리차지 전압선에 접속시키는 이퀄라이즈 회로와;
    제1 타이밍 신호의 활성화에 응답하여 상기 이퀄라이즈 제어 신호를 비활성화시키는 이퀄라이즈 제어 회로와;
    제2 타이밍 신호의 활성화에 응답하여 상기 워드선 중 어느 하나를 활성화시키는 워드선 구동 회로와;
    상기 제1 타이밍 신호를 생성하는 제1 신호 생성 회로와, 상기 제1 타이밍 신호의 활성화에 따라서 상기 이퀄라이즈 제어 신호의 비활성화 후에 상기 제2 타이밍 신호를 활성화시키는 제2 신호 생성 회로를 가지는 타이밍 제어 회로를 포함하고,
    상기 제2 신호 생성 회로는 테스트 모드 시에 상기 제2 타이밍 신호의 활성화 타이밍을 통상 모드 시보다 지연시키는 지연 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 지연 제어 회로는,
    상기 제1 타이밍 신호를 제1 시간만큼 지연시켜 출력하는 제1 지연 회로와,
    통상 모드 시에 상기 제1 지연 회로의 출력 신호를 상기 제2 타이밍 신호로서 출력하고, 테스트 모드 시에 상기 제1 지연 회로의 출력 신호를 제2 시간만큼 지연시켜 상기 제2 타이밍 신호로서 출력하는 제2 지연 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 지연 제어 회로는,
    상기 제1 타이밍 신호를 지연시켜 출력하는 지연 회로와,
    통상 모드 시에 상기 지연 회로의 출력 신호를 상기 제2 타이밍 신호로서 출력하고, 테스트 모드 시에 외부 단자를 통해서 공급되는 외부 제어 신호를 상기 제2 타이밍 신호로서 출력하는 선택 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 복수의 워드선과 비트선 쌍의 교차 위치에 각각 설치되는 복수의 메모리 셀을 각각 포함하는 제1 및 제2 블록과;
    제1 이퀄라이즈 제어 신호의 활성화에 응답하여 상기 제1 블록의 비트선 쌍을 상호 접속하는 동시에 상기 제1 블록의 비트선 쌍을 프리차지 전압선에 접속하는 제1 이퀄라이즈 회로와;
    제2 이퀄라이즈 제어 신호의 활성화에 응답하여 상기 제2 블록의 비트선 쌍을 상호 접속하는 동시에 상기 제2 블록의 비트선 쌍을 상기 프리차지 전압선에 접 속하는 제2 이퀄라이즈 회로와;
    상기 제1 블록의 선택 시에 제1 타이밍 신호의 활성화에 응답하여 상기 제1 이퀄라이즈 제어 신호를 비활성화시키고, 상기 제2 블록의 선택 시에 상기 제1 타이밍 신호의 활성화에 응답하여 상기 제2 이퀄라이즈 제어 신호를 비활성화시키는 이퀄라이즈 제어 회로와;
    상기 제1 및 제2 블록에 공통으로 설치되어 상기 제1 및 제2 블록 중 어느 하나의 비트선 쌍의 전위 차를 증폭하는 검출 증폭기와;
    제1 스위치 제어 신호의 활성화에 응답하여 상기 제1 블록의 비트선 쌍을 상기 검출 증폭기에 접속하는 제1 스위치 회로와;
    제2 스위치 제어 신호의 활성화에 응답하여 상기 제2 블록의 비트선 쌍을 상기 검출 증폭기에 접속하는 제2 스위치 회로와;
    상기 제2 블록의 선택 시에 상기 제1 스위치 제어 신호를 비활성화시키고, 상기 제1 블록의 선택 시에 상기 제2 스위치 제어 신호를 비활성화시키는 스위치 제어 회로와;
    상기 제1 블록의 선택 시에 제2 타이밍 신호의 활성화에 응답하여 상기 제1 블록의 워드선 중 어느 하나를 활성화시키는 제1 워드선 구동 회로와;
    상기 제2 블록의 선택 시에 상기 제2 타이밍 신호의 활성화에 응답하여 상기 제2 블록의 워드 중 어느 하나를 활성화시키는 제2 워드선 구동 회로와;
    상기 제1 타이밍 신호를 생성하는 제1 신호 생성 회로와, 상기 제1 타이밍 신호의 활성화에 따라서 상기 제1 또는 제2 이퀄라이즈 제어 신호의 비활성화 후에 상기 제2 타이밍 신호를 활성화시키는 제2 신호 생성 회로를 갖는 타이밍 제어 회로를 포함하며,
    상기 스위치 제어 회로는, 통상 모드에서의 상기 제1 블록의 선택 시에 상기 제1 타이밍 신호의 활성화에 응답하여 상기 제2 스위치 제어 신호를 비활성화시키고, 통상 모드에서의 상기 제2 블록의 선택 시에 상기 제1 타이밍 신호의 활성화에 응답하여 상기 제1 스위치 제어 신호를 비활성화시키며, 테스트 모드에서의 상기 제1 블록의 선택 시에 상기 제2 타이밍 신호의 활성화에 응답하여 상기 제2 스위치 제어 신호를 비활성화시키고, 테스트 모드에서의 상기 제2 블록의 선택 시에 상기 제2 타이밍 신호의 활성화에 응답하여 상기 제1 스위치 제어 신호를 비활성화시키는 것을 특징으로 하는 반도체 기억 장치.
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