JP3905999B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特に隣接するビット線間でセンスアンプを共有するシェアードセンスアンプ方式を採用した半導体記憶装置において、リークを有するビット線及びこのビット線とセンスアンプを挟んで隣接する反対側のビット線をスクリーニングする技術、並びにビット線リークによるスタンドバイ電流の削減技術に係る。
【０００２】
【従来の技術】
近年の半導体記憶装置の高集積化に伴い、ビット線とワード線間のショートに代表されるように、ビット線リークが顕著に生じてきている。ビット線リークの主要因であるビット線とワード線のショートは、ダイナミックＲＡＭ（ＤＲＡＭ）を例に取ると次のような問題を生ずる。すなわち、スタンドバイ時には、ビット線対は、所定のビット線プリチャージ電位（ＶＢＬ）に保たれている。通常、このプリチャージ電位は、ビット線のハイレベルの１／２に設定されている。この時、ワード線はロウレベルに保たれている。このため、ビット線とワード線間にショート箇所が存在すると、上記プリチャージ電位（ＶＢＬ）に設定されたビット線からロウレベル（例えば接地電位）のワード線にリーク電流が流れ続けることになる。この結果、ワード線とショートしているビット線の電位が低下する。このビット線電位の低下は、ショートしているビット線とワード線間の抵抗値、及びビット線に設けられたプリチャージ電流制限素子のコンダクタンスに依存する。
【０００３】
ここで、特に問題となるのが、近年主流となっている、隣接するビット線間でセンスアンプを共有するシェアードセンスアンプ方式を採用した半導体記憶装置の場合である。シェアードセンスアンプ方式の半導体記憶装置においては、ワード線とショートした不良ビット線とセンスアンプを挟んで隣接する反対側のビット線も動作マージンがショートの影響を受けて低下するが、ショートを有するビット線側に比べ低下量が少ないため、スクリーニングが非常に難しくなる。この結果、ウェハ状態でのテストをすり抜け、不良ビット線を冗長回路で置き換えることなく後工程に進み、パッケージにアセンブリした後の製品テストで検出されたり、最悪の場合には製品として出荷されてしまうことがある。
【０００４】
上述したビット線リークを有する製品は、経時変化等の影響で、ショートしているビット線とワード線間の抵抗値が低下するなどして、市場不良を起こす大きな要因の１つとなっている。従って、ビット線リークを有するビット線を効果的にスクリーニングする手法が必要不可欠となってきている。
【０００５】
図１５は、従来の半導体記憶装置について説明するためのもので、代表的なシェアードセンスアンプとビット線プリチャージイコライズ回路の一例を示している。この回路は、Ｎチャネルセンスアンプ１０、Ｐチャネルセンスアンプ１１、ビット線プリチャージイコライズ回路２０，２１、及びビットスイッチ４０，４１等を含んで構成されている。
【０００６】
上記ビット線プリチャージイコライズ回路２０は、ビット線対ＢＬＬ，／ＢＬＬに接続されており、これらビット線対ＢＬＬ，／ＢＬＬのプリチャージとイコライズを行ってビット線プリチャージ電位ＶＢＬに設定する。上記ビット線ＢＬＬにはセルトランジスタＴＮ５０の電流通路の一端が接続され、ゲートにはワード線ＷＬＬが接続されている。上記セルトランジスタＴＮ５０の電流通路の他端と接地点間には、セルキャパシタＣ１０が接続されている。上記セルトランジスタＴＮ５０とセルキャパシタＣ１０とでメモリセルが構成される。
【０００７】
上記ビット線プリチャージイコライズ回路２１は、ビット線対ＢＬＲ，／ＢＬＲに接続されており、これらビット線対ＢＬＲ，／ＢＬＲのプリチャージとイコライズを行ってビット線プリチャージ電位ＶＢＬに設定するものである。上記ビット線ＢＬＲにはセルトランジスタＴＮ５１の電流通路の一端が接続され、ゲートにはワード線ＷＬＲ１が接続されている。上記セルトランジスタＴＮ５１の電流通路の他端と接地点間には、セルキャパシタＣ１１が接続されている。上記セルトランジスタＴＮ５１とセルキャパシタＣ１１とでメモリセルが構成される。また、上記ビット線／ＢＬＲにはセルトランジスタＴＮ５２の電流通路の一端が接続され、ゲートにはワード線ＷＬＲ２が接続されている。上記セルトランジスタＴＮ５２の電流通路の他端と接地点間には、セルキャパシタＣ１２が接続されている。上記セルトランジスタＴＮ５２とセルキャパシタＣ１２とでメモリセルが構成される。
【０００８】
上記Ｎチャネルセンスアンプ１０とＰチャネルセンスアンプ１１は隣接して配置されており、これらセンスアンプ１０，１１と上記ビット線プリチャージイコライズ回路２０との間にはビットスイッチ４０が設けられ、センスアンプ１０，１１と上記ビット線プリチャージイコライズ回路２１との間にはビットスイッチ４１が設けられている。更に、上記センスアンプ１０，１１とデータ線対ＤＬ，／ＤＬ間には、カラムセレクトトランジスタＴＮ３０，ＴＮ３１の電流通路が接続されている。これら、カラムセレクトトランジスタＴＮ３０，ＴＮ３１のゲートには、カラムセレクト信号ＣＳＬが供給される。
【０００９】
上記Ｎチャネルセンスアンプ１０は、Ｎチャネル型ＭＯＳトランジスタＴＮ１１，ＴＮ１２で構成され、Ｎチャネルセンスアンプ制御信号φＳＮで動作が制御される。上記Ｐチャネルセンスアンプ１１は、Ｐチャネル型ＭＯＳトランジスタＴＰ１１，ＴＰ１２で構成され、Ｐチャネルセンスアンプ制御信号φＳＰで動作が制御される。
【００１０】
上記ビット線プリチャージイコライズ回路２０は、Ｎチャネル型ＭＯＳトランジスタＴＮ２０〜ＴＮ２２で構成され、ビット線プリチャージイコライズ回路２１は、Ｎチャネル型ＭＯＳトランジスタＴＮ２３〜ＴＮ２５で構成されている。上記ＭＯＳトランジスタＴＮ２０〜ＴＮ２２のゲートには、プリチャージイコライズ回路制御信号φＥＱＬが供給され、ビット線対ＢＬＬ，／ＢＬＬのプリチャージとイコライズを行う。上記ＭＯＳトランジスタＴＮ２３〜ＴＮ２５のゲートには、プリチャージイコライズ回路制御信号φＥＱＲが供給され、ビット線対ＢＬＲ，／ＢＬＲのプリチャージとイコライズを行う。
【００１１】
また、上記ビットスイッチ４０は、Ｎチャネル型ＭＯＳトランジスタＴＮ４０，ＴＮ４１で構成され、ビットスイッチ制御信号φＬで制御される。ビットスイッチ４１は、Ｎチャネル型ＭＯＳトランジスタＴＮ４２，ＴＮ４３で構成され、ビットスイッチ制御信号φＲで制御されている。
【００１２】
なお、図１５では、ビット線／ＢＬＲがワード線ＷＬＲ２にショートした例を示しており、等価的に抵抗Ｒｓｈｏｒｔで表している。
【００１３】
図１６は、イコライズプリチャージ回路制御信号φＥＱＬＣＯＮＴＬ／Ｒから上記図１５に示した回路におけるプリチャージイコライズ回路制御信号φＥＱＬ／Ｒを生成するイコライズ信号生成回路５０のブロック図である。図１７はこのイコライズ信号生成回路５０の詳細な構成例を示している。図示するように、このイコライズ信号生成回路５０は、縦続接続されたインバータＩＮＶ３０，ＩＮＶ３１，ＩＮＶ３２で構成されている。そして、インバータＩＮＶ３０の入力端にイコライズプリチャージ回路制御信号φＥＱＬＣＯＮＴＬ／Ｒが供給され、インバータＩＮＶ３２の出力端からプリチャージイコライズ回路制御信号φＥＱＬ／Ｒが出力されるようになっている。
【００１４】
図１８は、上記図１５に示した回路において、ワード線ＷＬＬが選択された場合の動作波形を示している。内部活性化信号／ＡＣＴＩＶＥがロウレベルになるのを受けて、選択側ビット線対ＢＬＬ，／ＢＬＬのイコライズプリチャージ回路制御信号φＥＱＬＣＯＮＴＬがハイレベルとなり、プリチャージイコライズ回路制御信号φＥＱＬがロウレベルとなり、ビット線プリチャージ回路２０がオフ状態となる。また、非選択側のビットスイッチ４１の制御信号φＲもロウレベルとなり、非選択側ビット線対ＢＬＲ，／ＢＬＲをセンスアンプ１０，１１から切り離す。
【００１５】
次に、ワード線ＷＬＬがハイレベルになり、セルトランジスタＴＮ５０がオンし、セルキャパシタＣ１０のデータがビット線ＢＬＬに読み出される。ビット線ＢＬＬにセルデータが読み出された後、センスアンプ活性化信号φＳＮがロウレベル、φＳＰがハイレベルになり、Ｎチャネル及びＰチャネルセンスアンプ１０，１１が活性化されて読み出し電位が増幅される。
【００１６】
ここで、ワード線ＷＬＲ１とビット線／ＢＬＲがショート抵抗を有してショートした場合を考える。非選択時には、イコライズプリチャージ回路２０，２１がオン状態となっており、全てのビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲがＶＢＬレベルにプリチャージされている。このため、たとえビット線／ＢＬＲの電位がリークにより低下しても、ショート抵抗値が比較的高いとスクリーニングすることが困難である。特に、シェアードセンスアンプ方式では、ビット線リークを有するビット線／ＢＬＲとセンスアンプ１０，１１を挟んで隣接する反対側のビット線／ＢＬＬが、ビットスイッチ４１，４０を介して接続されているので、ビット線プリチャージ電位ＶＢＬが低下する可能性がある。ビット線プリチャージ電位ＶＢＬが低下すると、“０”データをメモリセルから読み出したときの読み出しマージンが低下することになる。
【００１７】
但し、非選択時には、通常、スタンドバイ電流の増加を抑制するための電流制限素子を介した後、ビット線プリチャージイコライズ回路２０，２１を経由してＶＢＬレベルが供給されるので、ビット線リークによるレベル低下をある程度補償してしまう。このため、不良ビット線の検出を更に難しいものにしている。
【００１８】
また、上記ビット線リークは、特に半導体記憶装置のスタンドバイ電流を増大させ、製品歩留まりを低下させる重大な要因となっている。特に、近年は、携帯情報端末やノートブックパソコンに代表されるように、低消費電力化への要求が非常に高まっており、スタンドバイ電流の低減化が急務となっている。
【００１９】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、リークを有するビット線を効果的にスクリーニングできないという問題があった。
【００２０】
また、従来の半導体記憶装置は、ビット線リークによりスタンドバイ電流が増大するという問題があった。
【００２１】
更に、従来の半導体記憶装置は、製品テスト歩留まりが低く、製品出荷後の市場不良が発生するという問題があった。
【００２２】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、リークを有するビット線を効果的にスクリーニングできる半導体記憶装置を提供することにある。
【００２３】
また、この発明の目的は、ビット線リークによるスタンドバイ電流の増大を抑制できる半導体記憶装置を提供することにある。
【００２４】
更に、この発明の目的は、製品テスト歩留まりを改善でき、製品出荷後の市場不良を低減できる半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路とを具備し、テストモード時に、外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にする。
【００２６】
この発明の他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、外部信号をトリガとする内部活性化信号とテストモードエントリ信号が供給され、テストモードにエントリし、且つ内部活性化信号がプリチャージ状態となったことを指示する信号を出力する制御ロジック回路と、前記制御ロジック回路の出力信号が供給され、前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路と、前記遅延タイマ回路の出力信号、イコライズ動作開始を指示する信号及びイコライズプリチャージ回路制御信号が供給され、ビット線プリチャージイコライズ回路を制御するイコライズプリチャージ回路とを具備し、テストモード時に、前記内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にする。
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この発明の更に他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路とを具備し、テストモード時に、外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にし、その後、前記ビット線対の電位変化を検出してスクリーニングを行う。
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この発明の更に他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、前記ビット線プリチャージ電位発生回路で発生したビット線プリチャージ電位を、前記ビット線対に印加してプリチャージ及びイコライズを行うビット線プリチャージイコライズ回路と、前記ビット線プリチャージ電位発生回路と前記ビット線プリチャージイコライズ回路との間に設けられ、前記ビット線対のプリチャージ電流を制限する電流制限回路とを具備し、前記電流制限回路は、複数の電流制限素子を備え、前記複数の電流制限素子のうち少なくとも１つの電流制限素子は常時オン状態を維持し、他の電流制限素子は制御信号によりコンダクタンスが制御され、アクティブ時に前記電流制限回路のコンダクタンスを上げ、スタンドバイ時に前記電流制限回路のコンダクタンスを下げることにより、前記ビット線対のプリチャージ電流を制御する。
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この発明の更に他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置された第１のビット線対と、前記複数のワード線に交差するように配置され、且つ前記第１のビット線対に隣接して配置された第２のビット線対と、前記第１，第２のビット線対に対して共通に使用されるセンスアンプと、前記複数のワード線及び第１，第２のビット線対に接続された複数のメモリセルと、前記第１，第２のビット線対をプリチャージし、且つ前記第１，第２のビット線対の電位をイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、前記ビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位を前記第１のビット線対に印加してプリチャージ及びイコライズを行う第１のビット線プリチャージ／イコライズ回路と、前記ビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位を前記第２のビット線対に印加してプリチャージ及びイコライズを行う第２のビット線プリチャージ／イコライズ回路と、前記第１のビット線対を流れるプリチャージ電流を制限するために、前記ビット線プリチャージ電位発生回路と前記第１のビット線プリチャージ／イコライズ回路の間に配置され、前記第１のビット線対へのプリチャージ電流を制限するために使用される複数の第１の電流制限素子を含む第１の電流制限回路と、前記第２のビット線対を流れるプリチャージ電流を制限するために、前記ビット線プリチャージ電位発生回路と前記第２のビット線プリチャージ／イコライズ回路の間に配置され、前記第２のビット線対へのプリチャージ電流を制限するために使用される複数の第２の電流制限素子を含む第２の電流制限回路とを具備し、前記複数の第１の電流制限素子の少なくとも１つが常時オン状態を維持し、他の第１の電流制限素子のコンダクタンスは制御信号により制御され、且つ前記複数の第２の電流制限素子の少なくとも１つが常時オン状態 を維持し、他の第２の電流制限素子のコンダクタンスは制御信号によって制御され、前記第１，第２のビット線対に対するプリチャージ電流は、アクティブ時において前記第１，第２の電流制限回路のコンダクタンスが増加することにより制御され、且つスタンバイ時において前記第１，第２の電流制限回路のコンダクタンスが減少することにより制御される。
この発明の一態様に係るシェアードセンスアンプ方式を使用する半導体記憶装置のスタンバイ電流を減少させる方法は、外部からの活性化信号に同期して変動する内部活性化信号によりアクティブ状態が得られた時、プリチャージ／イコライズ動作を実行させるために第１，第２の電流制限素子を介してビット線対に第１のプリチャージ電流を供給し、センスアンプが活性化する前にプリチャージ／イコライズ動作を開放し、第２の電流制限素子をオフにし、且つ次のサイクルのアクティブ動作までプリチャージ／イコライズ動作を実行させるために前記第１の電流制限素子を介して前記ビット線対に前記第１のプリチャージ電流より小さい第２のプリチャージ電流を供給する。
【００３３】
上記のような構成によれば、リークの原因がビット線とワード線のショートである場合、ビット線リークを有するビット線とセンスアンプを挟んで隣接する反対側のビット線はプリチャージレベルから接地レベルへと低下するため、次の読み出しサイクルでのマージン低下により、リークを有するビット線を容易にスクリーニングできる。従って、ウェハ状態でのテスト時に不良を検出し、この不良個所を冗長回路に置き換えることにより、製品歩留まりの向上並びに市場不良の低減化が図れる。
【００３４】
一定期間の遅延は、ビット線対が同電位になり、充分にプリチャージ及びイコライズ動作が完了するまでの期間以上であることが望ましい。
【００３５】
ビット線プリチャージイコライズ回路をオフ状態にした後、前記ビット線対の電位の変化を検出すれば、容易にスクリーニングを行うことができる。
【００３６】
また、スタンドバイ時の電流制限素子のコンダクタンスを下げてスタンドバイ電流を低減し、アクティブ時には電流制限素子のコンダクタンスを上げて動作マージンを確保することができる。これにより、動作マージンを確保し、且つリーク電流によるスタンドバイ電流の増大を効果的に削減できる。
【００３７】
冗長回路によって不良の救済を行ったときには、不良ビット線対の電流制限素子のコンダクタンスを下げることにより、リーク電流を更に低減できる。
【００３８】
複数の電流制限素子を設け、少なくとも１つの電流制限素子を常時オン状態にし、他の電流制限素子のコンダクタンスを制御信号により制御しても良い。
【００３９】
電流制限素子をスタンドバイ状態の時にオフすれば、リーク電流を遮断できる。
【００４０】
電流制限素子は、例えばＭＯＳトランジスタで構成すれば、小さなパターン占有面積で効果的にリーク電流を低減できる。
【００４１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１乃至図８はそれぞれ、この発明の第１の実施の形態に係る半導体記憶装置について説明するためのものである。図１及び図２はワード線ＷＬＬが選択された場合の動作波形を示しており、図１はテストモード時、図２は通常動作モード時である。図３は、半導体記憶装置のパターンレイアウトを示す平面図である。図４は、上記図３に示したパターンの一部を拡大して回路構成を示している。図５は、上記図４に示した回路におけるプリチャージ及びイコライズに関係する回路部を抽出して示すブロック図である。図６は上記図５に示した回路における制御ロジック回路の構成例を示す回路図、図７は上記図５に示した回路における遅延タイマ回路の構成例を示す回路図、図６は上記図５に示した回路におけるイコライズプリチャージ回路の構成例を示す回路図である。
【００４２】
まず、この発明が適用される半導体記憶装置の概略構成について説明する。
【００４３】
図３に示すパターンレイアウトは、ＤＲＡＭを例にとって示している。チップ１００には、４つのメモリセルブロック１０１〜１０４が配置されており、メモリセルブロック１０１，１０２間の領域、及びメモリセルブロック１０３，１０４間の領域にそれぞれ、制御信号やデータを入出力するためのパッド１０５が配置されている。また、メモリセルブロック１０１，１０３間の領域、及びメモリセルブロック１０２，１０４間の領域にはそれぞれ、各種の制御回路１０６が配置されている。
【００４４】
図４は、上記図３に示したパターンレイアウトにおける斜線を付した領域を拡大して示すブロック図である。センスアンプ（Ｓ／Ａ）１２０の両側をメモリセルアレイ１３０，１３０が挟むように配置されており、センスアンプ（Ｓ／Ａ）１２０とメモリセルアレイ１３０とが交互に配置された領域の端部に、カラムデコーダ、ＤＱバッファ、リダンダンシー回路１４０が配置されている。
【００４５】
上記メモリセルアレイ１３０，１３０間の領域には、ワード線ドライバ及びロウデコーダ１５０が配置され、センスアンプ１２０，１２０間の領域には、ＥＱＬ，Ｓ／Ａドライバ回路１６０が配置されている。遅延タイマ回路及び制御ロジック回路１７０には、パッドＰＡＤを介して外部から制御信号が供給されるとともに、内部活性化信号／ＡＣＴＩＶＥ，テストモードエントリ信号φＥＱＬＯＦＦが供給され、タイマ出力信号φＥＱＬＯＦＦｂを出力する。
【００４６】
なお、破線２００で囲んで示す領域、すなわちセンスアンプとこのセンスアンプを挟むように配置されたメモリセルアレイは、図１５に示した回路と同様な構成になっている。
【００４７】
上記遅延タイマ回路及び制御ロジック回路１７０は、図５に示すように上記内部活性化信号／ＡＣＴＩＶＥとテストモードエントリ信号φＥＱＬＯＦＦが供給され、信号φｄｅｌａｙを出力する制御ロジック回路１７１と、この制御ロジック回路１７１から出力された遅延タイマ回路入力φｄｅｌａｙが供給され、タイマ出力信号φＥＱＬＯＦＦｂを出力する遅延タイマ回路１７２とで構成されている。上記タイマ出力信号φＥＱＬＯＦＦｂは、イコライズプリチャージ回路１８０に供給される。このイコライズプリチャージ回路１８０には、信号φＥＱＯＮ及び制御信号φＥＱＬＣＯＮＴＬ／Ｒが供給され、φＥＱＬ／Ｒを出力する。
【００４８】
上記制御ロジック回路１７１は、図６に示すように、ナンドゲートＮＡＮＤ２０で構成されている。このナンドゲートＮＡＮＤ２０の一方の入力端には内部活性化信号／ＡＣＴＩＶＥが供給され、他方の入力端にはテストモードエントリ信号φＥＱＬＯＦＦが供給され、信号φｄｅｌａｙを出力するようになっている。
【００４９】
上記遅延タイマ回路１７２は、図７に示すように、Ｐチャネル型ＭＯＳトランジスタＴＰ６０，ＴＰ６１、Ｎチャネル型ＭＯＳトランジスタＴＮ６０，ＴＮ６１、抵抗Ｒ１０，Ｒ１１、キャパシタＣＰ１０，ＣＮ１０、ナンドゲートＮＡＮＤ１０、ノアゲートＮＯＲ１０、及びインバータＩＮＶ１０〜ＩＮＶ２１等から構成されている。遅延タイマ回路入力φｄｅｌａｙは、上記ＭＯＳトランジスタＴＰ６１，ＴＮ６１のゲートに供給される。上記ＭＯＳトランジスタＴＰ６１の電流通路、抵抗Ｒ１０，Ｒ１１及びＭＯＳトランジスタＴＮ６１の電流通路は、電源ＶＤＤと接地点間に直列接続されている。上記抵抗Ｒ１０，Ｒ１１の接続点と電源ＶＤＤ間には、キャパシタＣＰ１０が接続され、上記抵抗Ｒ１０，Ｒ１１の接続点と接地点間には、キャパシタＣＮ１０が接続される。上記キャパシタＣＰ１０はソース，ドレインが接続されたＰチャネル型ＭＯＳトランジスタで構成され、上記キャパシタＣＮ１０はソース，ドレイン間接続されたＮチャネル型ＭＯＳトランジスタで構成されている。
【００５０】
また、上記抵抗Ｒ１０，Ｒ１１の接続点と電源ＶＤＤ間には、Ｐチャネル型ＭＯＳトランジスタＴＰ６０の電流通路が接続され、上記抵抗Ｒ１０，Ｒ１１の接続点と接地点間には、Ｎチャネル型ＭＯＳトランジスタＴＮ６０の電流通路が接続される。上記ＭＯＳトランジスタＴＰ６０のゲートにはナンドゲートＮＡＮＤ１０の出力端が接続され、上記ＭＯＳトランジスタＴＮ６０のゲートにはノアゲートＮＯＲ１０の出力端が接続されている。上記ナンドゲートＮＡＮＤ１０の一方の入力端には、上記抵抗Ｒ１０，Ｒ１１の接続点の電位がインバータＩＮＶ１０〜ＩＮＶ１８を介して供給され、他方の入力端には、上記抵抗Ｒ１０，Ｒ１１の接続点の電位がインバータＩＮＶ１０，ＩＮＶ１１を介して供給される。上記ノアゲートＮＯＲ１０の一方の入力端には、上記抵抗Ｒ１０，Ｒ１１の接続点の電位がインバータＩＮＶ１０〜ＩＮＶ１５，ＩＮＶ１９〜ＩＮＶ２１を介して供給され、他方の入力端には、上記抵抗Ｒ１０，Ｒ１１の接続点の電位がインバータＩＮＶ１０，ＩＮＶ１１を介して供給される。そして、インバータＩＮＶ１５の出力端からタイマ出力信号φＥＱＬＯＦＦｂを出力するようになっている。
【００５１】
上記イコライズプリチャージ回路１８０は、オアゲートとナンドゲートＯＲ−ＮＡＮＤ１０、及びインバータＩＮＶ４０，ＩＮＶ４１で構成されている。オアゲートの入力端には、上記タイマ出力信号φＥＱＬＯＦＦｂとイコライズプリチャージ回路制御信号φＥＱＬＣＯＮＴＬ／Ｒが供給され、このオアゲートの出力信号及び信号φＥＱＯＮがナンドゲートに供給される。そして、オアゲートとナンドゲートＯＲ−ＮＡＮＤ１０の出力信号が、インバータＩＮＶ４０，ＩＮＶ４１を介してプリチャージイコライズ回路制御信号φＥＱＬ／Ｒとして出力される。
【００５２】
次に、上記のような構成において図１、図２及び図１５により動作を説明する。図１では、図１５に示した回路におけるセルトランジスタＴＮ５０とセルキャパシタＣ１０とからなるメモリセルからビット線ＢＬＬに０データが読み出された場合に、ビット線／ＢＬＲとワード線ＷＬＲ２にショートがある場合とない場合の例をそれぞれ示している。
【００５３】
外部信号をトリガとするチップ内部活性化信号／ＡＣＴＩＶＥがハイレベルからロウレベルになることにより、イコライズプリチャージ制御信号φＥＱＬＣＯＮＴＬがハイレベルになる。通常の動作では、これにより選択されているビット線側と反対側のビットスイッチ制御信号φＲがロウレベルとなり、非選択側ビット線をセンスアンプから切り離すとともに、選択されているビット線対側のイコライズプリチャージ回路１８０はオフし、イコライズ動作を停止させ、セルデータの読み出しに備える。
【００５４】
本実施の形態におけるテストモード時に、テストモードエントリ信号φＥＱＬＯＦＦがハイレベルの時は、全てのイコライズプリチャージ回路１８０はオフになっており、チップ内部活性化信号／ＡＣＴＩＶＥがハイレベルからロウレベルになることにより、遅延タイマ回路入力φｄｅｌａｙがハイレベルになり、一定期間ｔ１後にタイマ出力信号φＥＱＬＯＦＦｂがロウレベルとなる。これにより、非選択側イコライズプリチャージ回路制御信号φＥＱＲはハイレベルとなり、イコライズ動作を開始する。
【００５５】
但し、選択側ビット線のイコライズプリチャージ回路制御信号φＥＱＬは、既にイコライズプリチャージ制御信号φＥＱＬＣＯＮＴＬがハイレベルになっているためロウレベルを維持し、選択側ビット線のイコライズプリチャージ回路１８０は活性化されない。上記期間ｔ１は、選択ビット線をイコライズしないようにするため、制御信号φＥＱＬＣＯＮＴＬがオフ状態、本実施の形態では、ハイレベルになった後にタイマ出力信号φＥＱＬＯＦＦｂをロウレベルとし、選択ビット線の読み出し前のイコライズ動作を抑制する。
【００５６】
ビット線とワード線にショートがない場合には、ワード線ＷＬＬが選択されてセルトランジスタＴＮ５０がオンし、セルトランジスタＴＮ５０とセルキャパシタＣ１０とからなるメモリセルからビット線ＢＬＬに０データが読み出されると、このデータがセンスアンプ１０，１１により正常に増幅され、ビット線ＢＬＬはロウレベルに、ビット線／ＢＬＬはハイレベルになる。
【００５７】
これに対し、読み出しが行われたメモリセルとセンスアンプ１０，１１を挟んで反対側のビット線／ＢＬＲとワード線ＷＬＲ２間がショートしている場合には、次のような動作になる。テストモードエントリ時には、プリチャージ期間中、イコライズプリチャージ回路１８０はオフとなり、ビット線はイコライズされない。プリチャージ期間中ビット線プリチャージイコライズ回路２１がオフしているため、ワード線ＷＬＲ２とショートしているビット線／ＢＬＲのレベルが接地電位へと低下して行く。これに伴い、ビット線／ＢＬＬのレベルも低下する。一方、ビット線ＢＬＲ及びＢＬＬにはリークがないので、ビット線プリチャージ電位ＶＢＬが維持されている。ここで、ワード線ＷＬＬが選択され、ビット線ＢＬＬに接続されたメモリセルＣ１０から０データが読み出された場合の読み出し電位をＶｒ、読み出し直前のビット線ＢＬＬの電位をＶ（ＢＬＬ）、同様にビット線／ＢＬＬの電位をＶ（／ＢＬＬ）とすれば、Ｖ（ＢＬＬ）−Ｖｒ＞Ｖ（／ＢＬＬ）となった場合、Ｖ（ＢＬＬ）はプリチャージイコライズ電位ＶＢＬに等しいが、Ｖ（／ＢＬＬ）はリークを有するためにレベルが低下している。このレベル低下量が前記のようにメモリセルの読み出し電位差Ｖｒよりも大きい場合は、ビット線ＢＬＬに０データが読み出されているにもかかわらず、Ｖ（／ＢＬＬ）よりもレベルが依然として高いためハイレベルとしてセンスされるため、不良の検出が可能となる。
【００５８】
つまり、メモリセルの読み出し電位差Ｖｒよりも、ビット線リークによるビット線の電位降下の方が大きい場合は、必ずビット線リークによる不良を検出することが可能になる。よって、不良のスクリーニングを加速でき、ビット線−ワード線ショートを有するビット線とセンスアンプを挟んで反対側のビット線をもスクリーニングすることが可能になる。
【００５９】
ここで、プリチャージ時間を可変させれば、つまりビット線プリチャージイコライズ回路をオフしている時間を可変させれば自由にスクリーニングの強度を可変することが可能となる。
【００６０】
なお、通常動作モード時には、テストモードエントリ信号φＥＱＬＯＦＦ、遅延タイマ回路入力φｄｅｌａｙ及びタイマ出力信号φＥＱＬＯＦＦｂは全てロウレベルとなり、信号φＥＱＯＮがハイレベルとなって、実質的に従来と同様な動作を行う。
【００６１】
［第２の実施の形態］
図９は、この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、ワード線ＷＬ、ビット線対ＢＬ，／ＢＬ、ビット線プリチャージイコライズ回路３００、及びビット線プリチャージ電流を制限する電流制限素子を抽出して示している。この図９では、ビット線ＢＬがワード線ＷＬにショートした場合を示している。
【００６２】
図において、ＴＮ１，ＴＮ２，ＴＮ３はＮチャネル型のビット線プリチャージイコライズトランジスタ、ＴＮ４，ＴＮ５はビット線プリチャージ電流制限トランジスタ、ＥＱＬはビット線プリチャージイコライズトランジスタを制御するプリチャージイコライズ信号、ＰＲ１，ＰＲ２はそれぞれ電流制限トランジスタＴＮ４，ＴＮ５のゲート入力信号（制御信号）である。
【００６３】
図９に示したように、本実施の形態では、ビット線プリチャージトランジスタＴＮ２，ＴＮ３のソースとビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位ＶＢＬを供給する配線との間に、２つの電流制限トランジスタ（電流制限素子）ＴＮ４，ＴＮ５を設けている。
【００６４】
図１０の動作波形図に示すように、チップがスタンドバイ状態の時、イコライズ信号ＥＱＬがハイレベルになり、トランジスタＴＮ１，ＴＮ２，ＴＮ３がオンすることによりビット線対ＢＬ，／ＢＬには電流制限トランジスタＴＮ４を介してプリチャージ電位ＶＢＬが供給される。ここで、トランジスタＴＮ４の電流供給能力は、従来の電流制限素子に比較して低くしている。一方、電流制限トランジスタＴＮ５のゲート信号ＰＲ２は、スタンドバイ時にはロウレベルとしているため、スタンドバイ時のビット線対ＢＬ，／ＢＬへのプリチャージ電流は、コンダクタンスの低い電流制限トランジスタＴＮ４を介してのみ供給される。このため、たとえビット線ＢＬとワード線ＷＬ間にショートが存在してもリーク電流は微少である。
【００６５】
なお、図１０の動作波形図における信号ｓＴＥＳＴは、ビット線とワード線にショートを持つビット線のスクリーニングを加速する際のテストに使用するテスト制御信号である。
【００６６】
しかし、前記電流制限トランジスタＴＮ４は、前述したようにコンダクタンスを従来のものに比べて小さくしているため、ビット線対ＢＬ，／ＢＬが所望のプリチャージレベルまで充電できない場合が生ずる。実際のリード動作で、プリチャージ電位が所望のレベル（通常はビット線のハイレベルの１／２の電圧に設定）に達せずに、低いレベルでセルデータをビット線ＢＬまたは／ＢＬに読み出した場合、０読み出し時のシグナルマージン（セル読み出し時の初期ビット線間電位差）が小さくなり、誤センスを引き起こす恐れがある。これに対し、ビット線のプリチャージ電圧が、所望の電圧より高くなった場合には、１読み出しのシグナルマージンが小さくなり、前記同様誤センスを引き起こす恐れがある。
【００６７】
そこで、このような問題を解決し、且つスタンドバイ電流を低減するために、新たに電流制限トランジスタＴＮ５を設け、外部からの活性化信号に同期して動作する内部活性化信号／ＡＣＴＩＶＥがアクティブ（ロウレベル）になった時だけオンさせ、ビット線ＢＬ，／ＢＬへのプリチャージ電流の供給量を増やしている。
【００６８】
例えば、図１１に示すような、インバータＩＮＶ１，ＩＮＶ２とナンドゲートＮＡＮＤ１とで構成された、電流制限トランジスタＴＮ５への制御信号ＰＲ２の発生回路を使用すれば、内部活性化信号／ＡＣＴＩＶＥがアクティブ（ロウレベル）になるとトランジスタＴＮ４，ＴＮ５の両方がオンするため、スタンドバイ時に比べ実質的にコンダクタンスが上昇し、各ビット線を所望のプリチャージレベルにすることが可能になる。
【００６９】
また、上記図１１に示した回路によれば、テスト制御信号ｓＴＥＳＴを、スクリーニング時のみハイレベルとし、ビット線ＢＬ，／ＢＬへのプリチャージ電流を減少させることにより、リークが存在するビット線を効果的にスクリーニングすることが可能となるという長所も兼ね備える。
【００７０】
テストモード時の制御信号波形を図１２に示す。前述の通り、テストモード時に信号ｓＴＥＳＴがハイレベルとなり、電流制限トランジスタＴＮ５は常時オフとなり、制御信号ＰＲ１は常時ハイレベルを保持するため、ビット線へのプリチャージ電流は非常に小さくなる。このため、ビット線リークによるビット線のプリチャージ電圧低下によるシグナルマージンの不足に起因する不良を効果的にスクリーニングし、効果的に冗長回路に置き換えることができる。
【００７１】
図１３は、上記制御信号ＰＲ２の発生回路の別の構成例を示している。この回路は、インバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５とノアゲートＮＯＲ１とで構成されている。
【００７２】
図１４は、上記図１３に示した回路から出力される制御信号を利用した場合の動作波形図を示している。この回路構成例では、内部活性化信号／ＡＣＴＩＶＥがロウレベルになると、制御信号ＰＲ２がハイレベルとなり、電流制限トランジスタＴＮ５がオンし、プリチャージ電流を増加させ、ビット線対ＢＬ，／ＢＬを所望のプリチャージ電位になるようにし、０及び１読み出しマージンが同一になるようにする。
【００７３】
次に、センスアンプを活性化する直前に、イコライズ信号ＥＱＬをロウレベルにし、プリチャージイコライズ動作を解除するとともに、上記イコライズ信号ＥＱＬがロウレベルになるのを受けて制御信号ＰＲ２をロウレベルにリセットし、アクティブ動作時用の電流制限トランジスタＴＮ５をオフさせ、次のサイクルのアクティブ動作まで電流制限トランジスタＴＮ４のみオンさせる。これによって、スタンドバイ電流を低減するとともに、安定したセンス動作の実現が可能となる。
【００７４】
従って、上記第２の実施の形態によれば、スタンドバイ時のリーク電流の大幅な低減と、充分な読み出しマージン確保を両立することが可能になる。
【００７５】
【発明の効果】
以上説明したように、この発明によれば、リークを有するビット線を効果的にスクリーニングできる半導体記憶装置が得られる。
【００７６】
また、ビット線リークによるスタンドバイ電流の増大を抑制できる半導体記憶装置が得られる。
【００７７】
更に、製品テスト歩留まりを改善でき、製品出荷後の市場不良を低減できる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、１本のワード線が選択された場合のテストモード時の動作波形を示す図。
【図２】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、１本のワード線が選択された場合の通常動作モード時の動作波形を示す図。
【図３】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、半導体記憶装置のパターンレイアウトを示す平面図。
【図４】図３に示したパターンの一部を拡大して回路構成を示す図。
【図５】図４に示した回路におけるプリチャージ及びイコライズに関係する回路部を抽出して示すブロック図。
【図６】図５に示した回路における制御ロジック回路の構成例を示す回路図。
【図７】図５に示した回路における遅延タイマ回路の構成例を示す回路図。
【図８】図５に示した回路におけるイコライズプリチャージ回路の構成例を示す回路図。
【図９】この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、ワード線、ビット線対、ビット線プリチャージイコライズ回路、及びビット線プリチャージ電流を制限する電流制限素子を抽出して示す図。
【図１０】図９に示した回路の動作について説明するための動作波形図。
【図１１】電流制限トランジスタへの制御信号の発生回路の構成例を示す回路図。
【図１２】図１１に示した回路から出力される制御信号を利用した場合の動作波形図。
【図１３】電流制限トランジスタへの制御信号の発生回路の他の構成例を示す回路図。
【図１４】図１３に示した回路から出力される制御信号を利用した場合の動作波形図。
【図１５】従来の半導体記憶装置について説明するためのもので、代表的なシェアードセンスアンプとビット線プリチャージイコライズ回路の一例を示す回路図。
【図１６】イコライズプリチャージ回路制御信号からプリチャージイコライズ回路制御信号を生成する回路のブロック図。
【図１７】図１６に示したイコライズ信号生成の詳細な構成例を示す回路図。
【図１８】図１５に示した回路において、１本のワード線が選択された場合の動作波形を示す図。
【符号の説明】
１０…Ｎチャネルセンスアンプ、
１１…Ｐチャネルセンスアンプ、
２０，２１…ビット線プリチャージイコライズ回路、
４０，４１…ビットスイッチ、
ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ…ビット線、
ＶＢＬ…ビット線プリチャージ電位、
ＴＮ５０，ＴＮ５１，ＴＮ５２…セルトランジスタ、
Ｃ１０，Ｃ１１，Ｃ１２…セルキャパシタ、
ＴＮ３０，ＴＮ３１…カラムセレクトトランジスタ、
ＣＳＬ…カラム選択信号、
φＳＮ…Ｎチャネルセンスアンプ制御信号、
φＳＰ…Ｐチャネルセンスアンプ制御信号、
ＴＮ２３〜ＴＮ２５…Ｎチャネル型ＭＯＳトランジスタ、
φＥＱＬ，φＥＱＲ…プリチャージイコライズ回路制御信号、
φＬ，φＲ…ビットスイッチ制御信号、
ＷＬ，ＷＬＬ，ＷＬＲ１，ＷＬＲ２…ワード線、
／ＡＣＴＩＶＥ…内部活性化信号、
ＴＮ１，ＴＮ２，ＴＮ３…ビット線プリチャージイコライズトランジスタ、
ＴＮ４，ＴＮ５…電流制限トランジスタ、
ＥＱＬ…プリチャージイコライズ信号、
ｓＴＥＳＴ…テスト制御信号。
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特に隣接するビット線間でセンスアンプを共有するシェアードセンスアンプ方式を採用した半導体記憶装置において、リークを有するビット線及びこのビット線とセンスアンプを挟んで隣接する反対側のビット線をスクリーニングする技術、並びにビット線リークによるスタンドバイ電流の削減技術に係る。
【０００２】
【従来の技術】
近年の半導体記憶装置の高集積化に伴い、ビット線とワード線間のショートに代表されるように、ビット線リークが顕著に生じてきている。ビット線リークの主要因であるビット線とワード線のショートは、ダイナミックＲＡＭ（ＤＲＡＭ）を例に取ると次のような問題を生ずる。すなわち、スタンドバイ時には、ビット線対は、所定のビット線プリチャージ電位（ＶＢＬ）に保たれている。通常、このプリチャージ電位は、ビット線のハイレベルの１／２に設定されている。この時、ワード線はロウレベルに保たれている。このため、ビット線とワード線間にショート箇所が存在すると、上記プリチャージ電位（ＶＢＬ）に設定されたビット線からロウレベル（例えば接地電位）のワード線にリーク電流が流れ続けることになる。この結果、ワード線とショートしているビット線の電位が低下する。このビット線電位の低下は、ショートしているビット線とワード線間の抵抗値、及びビット線に設けられたプリチャージ電流制限素子のコンダクタンスに依存する。
【０００３】
ここで、特に問題となるのが、近年主流となっている、隣接するビット線間でセンスアンプを共有するシェアードセンスアンプ方式を採用した半導体記憶装置の場合である。シェアードセンスアンプ方式の半導体記憶装置においては、ワード線とショートした不良ビット線とセンスアンプを挟んで隣接する反対側のビット線も動作マージンがショートの影響を受けて低下するが、ショートを有するビット線側に比べ低下量が少ないため、スクリーニングが非常に難しくなる。この結果、ウェハ状態でのテストをすり抜け、不良ビット線を冗長回路で置き換えることなく後工程に進み、パッケージにアセンブリした後の製品テストで検出されたり、最悪の場合には製品として出荷されてしまうことがある。
【０００４】
上述したビット線リークを有する製品は、経時変化等の影響で、ショートしているビット線とワード線間の抵抗値が低下するなどして、市場不良を起こす大きな要因の１つとなっている。従って、ビット線リークを有するビット線を効果的にスクリーニングする手法が必要不可欠となってきている。
【０００５】
図１５は、従来の半導体記憶装置について説明するためのもので、代表的なシェアードセンスアンプとビット線プリチャージイコライズ回路の一例を示している。この回路は、Ｎチャネルセンスアンプ１０、Ｐチャネルセンスアンプ１１、ビット線プリチャージイコライズ回路２０，２１、及びビットスイッチ４０，４１等を含んで構成されている。
【０００６】
上記ビット線プリチャージイコライズ回路２０は、ビット線対ＢＬＬ，／ＢＬＬに接続されており、これらビット線対ＢＬＬ，／ＢＬＬのプリチャージとイコライズを行ってビット線プリチャージ電位ＶＢＬに設定する。上記ビット線ＢＬＬにはセルトランジスタＴＮ５０の電流通路の一端が接続され、ゲートにはワード線ＷＬＬが接続されている。上記セルトランジスタＴＮ５０の電流通路の他端と接地点間には、セルキャパシタＣ１０が接続されている。上記セルトランジスタＴＮ５０とセルキャパシタＣ１０とでメモリセルが構成される。
【０００７】
上記ビット線プリチャージイコライズ回路２１は、ビット線対ＢＬＲ，／ＢＬＲに接続されており、これらビット線対ＢＬＲ，／ＢＬＲのプリチャージとイコライズを行ってビット線プリチャージ電位ＶＢＬに設定するものである。上記ビット線ＢＬＲにはセルトランジスタＴＮ５１の電流通路の一端が接続され、ゲートにはワード線ＷＬＲ１が接続されている。上記セルトランジスタＴＮ５１の電流通路の他端と接地点間には、セルキャパシタＣ１１が接続されている。上記セルトランジスタＴＮ５１とセルキャパシタＣ１１とでメモリセルが構成される。また、上記ビット線／ＢＬＲにはセルトランジスタＴＮ５２の電流通路の一端が接続され、ゲートにはワード線ＷＬＲ２が接続されている。上記セルトランジスタＴＮ５２の電流通路の他端と接地点間には、セルキャパシタＣ１２が接続されている。上記セルトランジスタＴＮ５２とセルキャパシタＣ１２とでメモリセルが構成される。
【０００８】
上記Ｎチャネルセンスアンプ１０とＰチャネルセンスアンプ１１は隣接して配置されており、これらセンスアンプ１０，１１と上記ビット線プリチャージイコライズ回路２０との間にはビットスイッチ４０が設けられ、センスアンプ１０，１１と上記ビット線プリチャージイコライズ回路２１との間にはビットスイッチ４１が設けられている。更に、上記センスアンプ１０，１１とデータ線対ＤＬ，／ＤＬ間には、カラムセレクトトランジスタＴＮ３０，ＴＮ３１の電流通路が接続されている。これら、カラムセレクトトランジスタＴＮ３０，ＴＮ３１のゲートには、カラムセレクト信号ＣＳＬが供給される。
【０００９】
上記Ｎチャネルセンスアンプ１０は、Ｎチャネル型ＭＯＳトランジスタＴＮ１１，ＴＮ１２で構成され、Ｎチャネルセンスアンプ制御信号φＳＮで動作が制御される。上記Ｐチャネルセンスアンプ１１は、Ｐチャネル型ＭＯＳトランジスタＴＰ１１，ＴＰ１２で構成され、Ｐチャネルセンスアンプ制御信号φＳＰで動作が制御される。
【００１０】
上記ビット線プリチャージイコライズ回路２０は、Ｎチャネル型ＭＯＳトランジスタＴＮ２０〜ＴＮ２２で構成され、ビット線プリチャージイコライズ回路２１は、Ｎチャネル型ＭＯＳトランジスタＴＮ２３〜ＴＮ２５で構成されている。上記ＭＯＳトランジスタＴＮ２０〜ＴＮ２２のゲートには、プリチャージイコライズ回路制御信号φＥＱＬが供給され、ビット線対ＢＬＬ，／ＢＬＬのプリチャージとイコライズを行う。上記ＭＯＳトランジスタＴＮ２３〜ＴＮ２５のゲートには、プリチャージイコライズ回路制御信号φＥＱＲが供給され、ビット線対ＢＬＲ，／ＢＬＲのプリチャージとイコライズを行う。
【００１１】
また、上記ビットスイッチ４０は、Ｎチャネル型ＭＯＳトランジスタＴＮ４０，ＴＮ４１で構成され、ビットスイッチ制御信号φＬで制御される。ビットスイッチ４１は、Ｎチャネル型ＭＯＳトランジスタＴＮ４２，ＴＮ４３で構成され、ビットスイッチ制御信号φＲで制御されている。
【００１２】
なお、図１５では、ビット線／ＢＬＲがワード線ＷＬＲ２にショートした例を示しており、等価的に抵抗Ｒｓｈｏｒｔで表している。
【００１３】
図１６は、イコライズプリチャージ回路制御信号φＥＱＬＣＯＮＴＬ／Ｒから上記図１５に示した回路におけるプリチャージイコライズ回路制御信号φＥＱＬ／Ｒを生成するイコライズ信号生成回路５０のブロック図である。図１７はこのイコライズ信号生成回路５０の詳細な構成例を示している。図示するように、このイコライズ信号生成回路５０は、縦続接続されたインバータＩＮＶ３０，ＩＮＶ３１，ＩＮＶ３２で構成されている。そして、インバータＩＮＶ３０の入力端にイコライズプリチャージ回路制御信号φＥＱＬＣＯＮＴＬ／Ｒが供給され、インバータＩＮＶ３２の出力端からプリチャージイコライズ回路制御信号φＥＱＬ／Ｒが出力されるようになっている。
【００１４】
図１８は、上記図１５に示した回路において、ワード線ＷＬＬが選択された場合の動作波形を示している。内部活性化信号／ＡＣＴＩＶＥがロウレベルになるのを受けて、選択側ビット線対ＢＬＬ，／ＢＬＬのイコライズプリチャージ回路制御信号φＥＱＬＣＯＮＴＬがハイレベルとなり、プリチャージイコライズ回路制御信号φＥＱＬがロウレベルとなり、ビット線プリチャージ回路２０がオフ状態となる。また、非選択側のビットスイッチ４１の制御信号φＲもロウレベルとなり、非選択側ビット線対ＢＬＲ，／ＢＬＲをセンスアンプ１０，１１から切り離す。
【００１５】
次に、ワード線ＷＬＬがハイレベルになり、セルトランジスタＴＮ５０がオンし、セルキャパシタＣ１０のデータがビット線ＢＬＬに読み出される。ビット線ＢＬＬにセルデータが読み出された後、センスアンプ活性化信号φＳＮがロウレベル、φＳＰがハイレベルになり、Ｎチャネル及びＰチャネルセンスアンプ１０，１１が活性化されて読み出し電位が増幅される。
【００１６】
ここで、ワード線ＷＬＲ１とビット線／ＢＬＲがショート抵抗を有してショートした場合を考える。非選択時には、イコライズプリチャージ回路２０，２１がオン状態となっており、全てのビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲがＶＢＬレベルにプリチャージされている。このため、たとえビット線／ＢＬＲの電位がリークにより低下しても、ショート抵抗値が比較的高いとスクリーニングすることが困難である。特に、シェアードセンスアンプ方式では、ビット線リークを有するビット線／ＢＬＲとセンスアンプ１０，１１を挟んで隣接する反対側のビット線／ＢＬＬが、ビットスイッチ４１，４０を介して接続されているので、ビット線プリチャージ電位ＶＢＬが低下する可能性がある。ビット線プリチャージ電位ＶＢＬが低下すると、“０”データをメモリセルから読み出したときの読み出しマージンが低下することになる。
【００１７】
但し、非選択時には、通常、スタンドバイ電流の増加を抑制するための電流制限素子を介した後、ビット線プリチャージイコライズ回路２０，２１を経由してＶＢＬレベルが供給されるので、ビット線リークによるレベル低下をある程度補償してしまう。このため、不良ビット線の検出を更に難しいものにしている。
【００１８】
また、上記ビット線リークは、特に半導体記憶装置のスタンドバイ電流を増大させ、製品歩留まりを低下させる重大な要因となっている。特に、近年は、携帯情報端末やノートブックパソコンに代表されるように、低消費電力化への要求が非常に高まっており、スタンドバイ電流の低減化が急務となっている。
【００１９】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、リークを有するビット線を効果的にスクリーニングできないという問題があった。
【００２０】
また、従来の半導体記憶装置は、ビット線リークによりスタンドバイ電流が増大するという問題があった。
【００２１】
更に、従来の半導体記憶装置は、製品テスト歩留まりが低く、製品出荷後の市場不良が発生するという問題があった。
【００２２】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、リークを有するビット線を効果的にスクリーニングできる半導体記憶装置を提供することにある。
【００２３】
また、この発明の目的は、ビット線リークによるスタンドバイ電流の増大を抑制できる半導体記憶装置を提供することにある。
【００２４】
更に、この発明の目的は、製品テスト歩留まりを改善でき、製品出荷後の市場不良を低減できる半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路とを具備し、テストモード時に、外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にする。
【００２６】
この発明の他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、外部信号をトリガとする内部活性化信号とテストモードエントリ信号が供給され、テストモードにエントリし、且つ内部活性化信号がプリチャージ状態となったことを指示する信号を出力する制御ロジック回路と、前記制御ロジック回路の出力信号が供給され、前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路と、前記遅延タイマ回路の出力信号、イコライズ動作開始を指示する信号及びイコライズプリチャージ回路制御信号が供給され、ビット線プリチャージイコライズ回路を制御するイコライズプリチャージ回路とを具備し、テストモード時に、前記内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にする。
【００２７】
この発明の更に他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路とを具備し、テストモード時に、外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にし、その後、前記ビット線対の電位変化を検出してスクリーニングを行う。
【００２８】
この発明の更に他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、前記ビット線プリチャージ電位発生回路で発生したビット線プリチャージ電位を、前記ビット線対に印加してプリチャージ及びイコライズを行うビット線プリチャージイコライズ回路と、前記ビット線プリチャージ電位発生回路と前記ビット線プリチャージイコライズ回路との間に設けられ、前記ビット線対のプリチャージ電流を制限する電流制限回路とを具備し、前記電流制限回路は、複数の電流制限素子を備え、前記複数の電流制限素子のうち少なくとも１つの電流制限素子は常時オン状態を維持し、他の電流制限素子は制御信号によりコンダクタンスが制御され、アクティブ時に前記電流制限回路のコンダクタンスを上げ、スタンドバイ時に前記電流制限回路のコンダクタンスを下げることにより、前記ビット線対のプリチャージ電流を制御する。
【００３０】
この発明の更に他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置されたビット線対と、前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、前記ビット線対をプリチャージ及びイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、前記ビット線プリチャージ電位発生回路で発生したビット線プリチャージ電位を、前記ビット線対に印加してプリチャージ及びイコライズを行うビット線プリチャージイコライズ回路と、前記ビット線プリチャージ電位発生回路と前記ビット線プリチャージイコライズ回路との間に設けられ、スタンドバイ状態の時にはオンし、アクティブ状態の時にはオフする電流制限素子を含み、前記ビット線対のプリチャージ電流を制限する電流制限回路とを具備し、アクティブ時に前記電流制限回路のコンダクタンスを上げ、スタンドバイ時に前記電流制限回路のコンダクタンスを下げることにより、前記ビット線対のプリチャージ電流を制御する。
この発明の更に他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置された第１のビット線対と、前記複数のワード線に交差するように配置され、且つ前記第１のビット線対に隣接して配置された第２のビット線対と、前記第１，第２のビット線対に共通に使用されるセンスアンプと、前記複数のワード線及び第１，第２のビット線対に接続された複数のメモリセルと、前記第１のビット線対をプリチャージし、且つ前記第１のビット線対の電位をイコライズするための第１のビット線プリチャージ／イコライズ回路と、前記第２のビット線対をプリチャージし、且つ前記第２のビット線対の電位をイコライズするための第２のビット線プリチャージ／イコライズ回路と、前記第１，第２のビット線プリチャージイコライズ回路で前記第１，第２のビット線対をプリチャージ及びイコライズする時に、前記第１，第２のビット線対が同電位になり、プリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路とを具備し、テストモードにおいて外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、前記第１，第２のビット線プリチャージ／イコライズ回路で前記第１，第２のビット線対をプリチャージし、且つ前記第１，第２のビット線対の電位をイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記第１，第２のビット線プリチャージ／イコライズ回路をオフ状態にする。
この発明の更に他の一態様に係る半導体記憶装置は、複数のワード線と、前記複数のワード線に交差するように配置された第１のビット線対と、前記複数のワード線に交差するように配置され、且つ前記第１のビット線対に隣接して配置された第２のビット線対と、前記第１，第２のビット線対に対して共通に使用されるセンスアンプと、前記複数のワード線及び第１，第２のビット線対に接続された複数のメモリセルと、前記第１，第２のビット線対をプリチャージし、且つ前記第１，第２のビット線対の電位をイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、前記ビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位を前記第１のビット線対に印加してプリチャージ及びイコライズを行う第１のビット線プリチャージ／イコライズ回路と、前記ビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位を前記第２のビット線対に印加してプリチャージ及びイコライズを行う第２のビット線プリチャージ／イコライズ回路と、前記第１のビット線対を流れるプリチャージ電流を制限するために、前記ビット線プリチャージ電位発生回路と前記第１のビット線プリチャージ／イコライズ回路の間に配置され、前記第１のビット線対へのプリチャージ電流を制限するために使用される複数の第１の電流制限素子を含む第１の電流制限回路と、前記第２のビット線対を流れるプリチャージ電流を制限するために、前記ビット線プリチャージ電位発生回路と前記第２のビット線プリチャージ／イコライズ回路の間に配置され、前記第２のビット線対へのプリチャージ電流を制限するために使用される複数の第２の電流制限素子を含む第２の電流制限回路とを具備し、前記複数の第１の電流制限素子の少なくとも１つが常時オン状態を維持し、他の第１の電流制限素子のコンダクタンスは制御信号により制御され、且つ前記複数の第２の電流制限素子の少なくとも１つが常時オン状態 を維持し、他の第２の電流制限素子のコンダクタンスは制御信号によって制御され、前記第１，第２のビット線対に対するプリチャージ電流は、アクティブ時において前記第１，第２の電流制限回路のコンダクタンスが増加することにより制御され、且つスタンバイ時において前記第１，第２の電流制限回路のコンダクタンスが減少することにより制御される。
この発明の一態様に係るシェアードセンスアンプ方式を使用する半導体記憶装置のスタンバイ電流を減少させる方法は、外部からの活性化信号に同期して変動する内部活性化信号によりアクティブ状態が得られた時、プリチャージ／イコライズ動作を実行させるために第１，第２の電流制限素子を介してビット線対に第１のプリチャージ電流を供給し、センスアンプが活性化する前にプリチャージ／イコライズ動作を開放し、第２の電流制限素子をオフにし、且つ次のサイクルのアクティブ動作までプリチャージ／イコライズ動作を実行させるために前記第１の電流制限素子を介して前記ビット線対に前記第１のプリチャージ電流より小さい第２のプリチャージ電流を供給する。
【００３３】
上記のような構成によれば、リークの原因がビット線とワード線のショートである場合、ビット線リークを有するビット線とセンスアンプを挟んで隣接する反対側のビット線はプリチャージレベルから接地レベルへと低下するため、次の読み出しサイクルでのマージン低下により、リークを有するビット線を容易にスクリーニングできる。従って、ウェハ状態でのテスト時に不良を検出し、この不良個所を冗長回路に置き換えることにより、製品歩留まりの向上並びに市場不良の低減化が図れる。
【００３４】
一定期間の遅延は、ビット線対が同電位になり、充分にプリチャージ及びイコライズ動作が完了するまでの期間以上であることが望ましい。
【００３５】
ビット線プリチャージイコライズ回路をオフ状態にした後、前記ビット線対の電位の変化を検出すれば、容易にスクリーニングを行うことができる。
【００３６】
また、スタンドバイ時の電流制限素子のコンダクタンスを下げてスタンドバイ電流を低減し、アクティブ時には電流制限素子のコンダクタンスを上げて動作マージンを確保することができる。これにより、動作マージンを確保し、且つリーク電流によるスタンドバイ電流の増大を効果的に削減できる。
【００３７】
冗長回路によって不良の救済を行ったときには、不良ビット線対の電流制限素子のコンダクタンスを下げることにより、リーク電流を更に低減できる。
【００３８】
複数の電流制限素子を設け、少なくとも１つの電流制限素子を常時オン状態にし、他の電流制限素子のコンダクタンスを制御信号により制御しても良い。
【００３９】
電流制限素子をスタンドバイ状態の時にオフすれば、リーク電流を遮断できる。
【００４０】
電流制限素子は、例えばＭＯＳトランジスタで構成すれば、小さなパターン占有面積で効果的にリーク電流を低減できる。
【００４１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１乃至図８はそれぞれ、この発明の第１の実施の形態に係る半導体記憶装置について説明するためのものである。図１及び図２はワード線ＷＬＬが選択された場合の動作波形を示しており、図１はテストモード時、図２は通常動作モード時である。図３は、半導体記憶装置のパターンレイアウトを示す平面図である。図４は、上記図３に示したパターンの一部を拡大して回路構成を示している。図５は、上記図４に示した回路におけるプリチャージ及びイコライズに関係する回路部を抽出して示すブロック図である。図６は上記図５に示した回路における制御ロジック回路の構成例を示す回路図、図７は上記図５に示した回路における遅延タイマ回路の構成例を示す回路図、図６は上記図５に示した回路におけるイコライズプリチャージ回路の構成例を示す回路図である。
【００４２】
まず、この発明が適用される半導体記憶装置の概略構成について説明する。
【００４３】
図３に示すパターンレイアウトは、ＤＲＡＭを例にとって示している。チップ１００には、４つのメモリセルブロック１０１〜１０４が配置されており、メモリセルブロック１０１，１０２間の領域、及びメモリセルブロック１０３，１０４間の領域にそれぞれ、制御信号やデータを入出力するためのパッド１０５が配置されている。また、メモリセルブロック１０１，１０３間の領域、及びメモリセルブロック１０２，１０４間の領域にはそれぞれ、各種の制御回路１０６が配置されている。
【００４４】
図４は、上記図３に示したパターンレイアウトにおける斜線を付した領域を拡大して示すブロック図である。センスアンプ（Ｓ／Ａ）１２０の両側をメモリセルアレイ１３０，１３０が挟むように配置されており、センスアンプ（Ｓ／Ａ）１２０とメモリセルアレイ１３０とが交互に配置された領域の端部に、カラムデコーダ、ＤＱバッファ、リダンダンシー回路１４０が配置されている。
【００４５】
上記メモリセルアレイ１３０，１３０間の領域には、ワード線ドライバ及びロウデコーダ１５０が配置され、センスアンプ１２０，１２０間の領域には、ＥＱＬ，Ｓ／Ａドライバ回路１６０が配置されている。遅延タイマ回路及び制御ロジック回路１７０には、パッドＰＡＤを介して外部から制御信号が供給されるとともに、内部活性化信号／ＡＣＴＩＶＥ，テストモードエントリ信号φＥＱＬＯＦＦが供給され、タイマ出力信号φＥＱＬＯＦＦｂを出力する。
【００４６】
なお、破線２００で囲んで示す領域、すなわちセンスアンプとこのセンスアンプを挟むように配置されたメモリセルアレイは、図１５に示した回路と同様な構成になっている。
【００４７】
上記遅延タイマ回路及び制御ロジック回路１７０は、図５に示すように上記内部活性化信号／ＡＣＴＩＶＥとテストモードエントリ信号φＥＱＬＯＦＦが供給され、信号φｄｅｌａｙを出力する制御ロジック回路１７１と、この制御ロジック回路１７１から出力された遅延タイマ回路入力φｄｅｌａｙが供給され、タイマ出力信号φＥＱＬＯＦＦｂを出力する遅延タイマ回路１７２とで構成されている。上記タイマ出力信号φＥＱＬＯＦＦｂは、イコライズプリチャージ回路１８０に供給される。このイコライズプリチャージ回路１８０には、信号φＥＱＯＮ及び制御信号φＥＱＬＣＯＮＴＬ／Ｒが供給され、φＥＱＬ／Ｒを出力する。
【００４８】
上記制御ロジック回路１７１は、図６に示すように、ナンドゲートＮＡＮＤ２０で構成されている。このナンドゲートＮＡＮＤ２０の一方の入力端には内部活性化信号／ＡＣＴＩＶＥが供給され、他方の入力端にはテストモードエントリ信号φＥＱＬＯＦＦが供給され、信号φｄｅｌａｙを出力するようになっている。
【００４９】
上記遅延タイマ回路１７２は、図７に示すように、Ｐチャネル型ＭＯＳトランジスタＴＰ６０，ＴＰ６１、Ｎチャネル型ＭＯＳトランジスタＴＮ６０，ＴＮ６１、抵抗Ｒ１０，Ｒ１１、キャパシタＣＰ１０，ＣＮ１０、ナンドゲートＮＡＮＤ１０、ノアゲートＮＯＲ１０、及びインバータＩＮＶ１０〜ＩＮＶ２１等から構成されている。遅延タイマ回路入力φｄｅｌａｙは、上記ＭＯＳトランジスタＴＰ６１，ＴＮ６１のゲートに供給される。上記ＭＯＳトランジスタＴＰ６１の電流通路、抵抗Ｒ１０，Ｒ１１及びＭＯＳトランジスタＴＮ６１の電流通路は、電源ＶＤＤと接地点間に直列接続されている。上記抵抗Ｒ１０，Ｒ１１の接続点と電源ＶＤＤ間には、キャパシタＣＰ１０が接続され、上記抵抗Ｒ１０，Ｒ１１の接続点と接地点間には、キャパシタＣＮ１０が接続される。上記キャパシタＣＰ１０はソース，ドレインが接続されたＰチャネル型ＭＯＳトランジスタで構成され、上記キャパシタＣＮ１０はソース，ドレイン間接続されたＮチャネル型ＭＯＳトランジスタで構成されている。
【００５０】
また、上記抵抗Ｒ１０，Ｒ１１の接続点と電源ＶＤＤ間には、Ｐチャネル型ＭＯＳトランジスタＴＰ６０の電流通路が接続され、上記抵抗Ｒ１０，Ｒ１１の接続点と接地点間には、Ｎチャネル型ＭＯＳトランジスタＴＮ６０の電流通路が接続される。上記ＭＯＳトランジスタＴＰ６０のゲートにはナンドゲートＮＡＮＤ１０の出力端が接続され、上記ＭＯＳトランジスタＴＮ６０のゲートにはノアゲートＮＯＲ１０の出力端が接続されている。上記ナンドゲートＮＡＮＤ１０の一方の入力端には、上記抵抗Ｒ１０，Ｒ１１の接続点の電位がインバータＩＮＶ１０〜ＩＮＶ１８を介して供給され、他方の入力端には、上記抵抗Ｒ１０，Ｒ１１の接続点の電位がインバータＩＮＶ１０，ＩＮＶ１１を介して供給される。上記ノアゲートＮＯＲ１０の一方の入力端には、上記抵抗Ｒ１０，Ｒ１１の接続点の電位がインバータＩＮＶ１０〜ＩＮＶ１５，ＩＮＶ１９〜ＩＮＶ２１を介して供給され、他方の入力端には、上記抵抗Ｒ１０，Ｒ１１の接続点の電位がインバータＩＮＶ１０，ＩＮＶ１１を介して供給される。そして、インバータＩＮＶ１５の出力端からタイマ出力信号φＥＱＬＯＦＦｂを出力するようになっている。
【００５１】
上記イコライズプリチャージ回路１８０は、オアゲートとナンドゲートＯＲ−ＮＡＮＤ１０、及びインバータＩＮＶ４０，ＩＮＶ４１で構成されている。オアゲートの入力端には、上記タイマ出力信号φＥＱＬＯＦＦｂとイコライズプリチャージ回路制御信号φＥＱＬＣＯＮＴＬ／Ｒが供給され、このオアゲートの出力信号及び信号φＥＱＯＮがナンドゲートに供給される。そして、オアゲートとナンドゲートＯＲ−ＮＡＮＤ１０の出力信号が、インバータＩＮＶ４０，ＩＮＶ４１を介してプリチャージイコライズ回路制御信号φＥＱＬ／Ｒとして出力される。
【００５２】
次に、上記のような構成において図１、図２及び図１５により動作を説明する。図１では、図１５に示した回路におけるセルトランジスタＴＮ５０とセルキャパシタＣ１０とからなるメモリセルからビット線ＢＬＬに０データが読み出された場合に、ビット線／ＢＬＲとワード線ＷＬＲ２にショートがある場合とない場合の例をそれぞれ示している。
【００５３】
外部信号をトリガとするチップ内部活性化信号／ＡＣＴＩＶＥがハイレベルからロウレベルになることにより、イコライズプリチャージ制御信号φＥＱＬＣＯＮＴＬがハイレベルになる。通常の動作では、これにより選択されているビット線側と反対側のビットスイッチ制御信号φＲがロウレベルとなり、非選択側ビット線をセンスアンプから切り離すとともに、選択されているビット線対側のイコライズプリチャージ回路１８０はオフし、イコライズ動作を停止させ、セルデータの読み出しに備える。
【００５４】
本実施の形態におけるテストモード時に、テストモードエントリ信号φＥＱＬＯＦＦがハイレベルの時は、全てのイコライズプリチャージ回路１８０はオフになっており、チップ内部活性化信号／ＡＣＴＩＶＥがハイレベルからロウレベルになることにより、遅延タイマ回路入力φｄｅｌａｙがハイレベルになり、一定期間ｔ１後にタイマ出力信号φＥＱＬＯＦＦｂがロウレベルとなる。これにより、非選択側イコライズプリチャージ回路制御信号φＥＱＲはハイレベルとなり、イコライズ動作を開始する。
【００５５】
但し、選択側ビット線のイコライズプリチャージ回路制御信号φＥＱＬは、既にイコライズプリチャージ制御信号φＥＱＬＣＯＮＴＬがハイレベルになっているためロウレベルを維持し、選択側ビット線のイコライズプリチャージ回路１８０は活性化されない。上記期間ｔ１は、選択ビット線をイコライズしないようにするため、制御信号φＥＱＬＣＯＮＴＬがオフ状態、本実施の形態では、ハイレベルになった後にタイマ出力信号φＥＱＬＯＦＦｂをロウレベルとし、選択ビット線の読み出し前のイコライズ動作を抑制する。
【００５６】
ビット線とワード線にショートがない場合には、ワード線ＷＬＬが選択されてセルトランジスタＴＮ５０がオンし、セルトランジスタＴＮ５０とセルキャパシタＣ１０とからなるメモリセルからビット線ＢＬＬに０データが読み出されると、このデータがセンスアンプ１０，１１により正常に増幅され、ビット線ＢＬＬはロウレベルに、ビット線／ＢＬＬはハイレベルになる。
【００５７】
これに対し、読み出しが行われたメモリセルとセンスアンプ１０，１１を挟んで反対側のビット線／ＢＬＲとワード線ＷＬＲ２間がショートしている場合には、次のような動作になる。テストモードエントリ時には、プリチャージ期間中、イコライズプリチャージ回路１８０はオフとなり、ビット線はイコライズされない。プリチャージ期間中ビット線プリチャージイコライズ回路２１がオフしているため、ワード線ＷＬＲ２とショートしているビット線／ＢＬＲのレベルが接地電位へと低下して行く。これに伴い、ビット線／ＢＬＬのレベルも低下する。一方、ビット線ＢＬＲ及びＢＬＬにはリークがないので、ビット線プリチャージ電位ＶＢＬが維持されている。ここで、ワード線ＷＬＬが選択され、ビット線ＢＬＬに接続されたメモリセルＣ１０から０データが読み出された場合の読み出し電位をＶｒ、読み出し直前のビット線ＢＬＬの電位をＶ（ＢＬＬ）、同様にビット線／ＢＬＬの電位をＶ（／ＢＬＬ）とすれば、Ｖ（ＢＬＬ）−Ｖｒ＞Ｖ（／ＢＬＬ）となった場合、Ｖ（ＢＬＬ）はプリチャージイコライズ電位ＶＢＬに等しいが、Ｖ（／ＢＬＬ）はリークを有するためにレベルが低下している。このレベル低下量が前記のようにメモリセルの読み出し電位差Ｖｒよりも大きい場合は、ビット線ＢＬＬに０データが読み出されているにもかかわらず、Ｖ（／ＢＬＬ）よりもレベルが依然として高いためハイレベルとしてセンスされるため、不良の検出が可能となる。
【００５８】
つまり、メモリセルの読み出し電位差Ｖｒよりも、ビット線リークによるビット線の電位降下の方が大きい場合は、必ずビット線リークによる不良を検出することが可能になる。よって、不良のスクリーニングを加速でき、ビット線−ワード線ショートを有するビット線とセンスアンプを挟んで反対側のビット線をもスクリーニングすることが可能になる。
【００５９】
ここで、プリチャージ時間を可変させれば、つまりビット線プリチャージイコライズ回路をオフしている時間を可変させれば自由にスクリーニングの強度を可変することが可能となる。
【００６０】
なお、通常動作モード時には、テストモードエントリ信号φＥＱＬＯＦＦ、遅延タイマ回路入力φｄｅｌａｙ及びタイマ出力信号φＥＱＬＯＦＦｂは全てロウレベルとなり、信号φＥＱＯＮがハイレベルとなって、実質的に従来と同様な動作を行う。
【００６１】
［第２の実施の形態］
図９は、この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、ワード線ＷＬ、ビット線対ＢＬ，／ＢＬ、ビット線プリチャージイコライズ回路３００、及びビット線プリチャージ電流を制限する電流制限素子を抽出して示している。この図９では、ビット線ＢＬがワード線ＷＬにショートした場合を示している。
【００６２】
図において、ＴＮ１，ＴＮ２，ＴＮ３はＮチャネル型のビット線プリチャージイコライズトランジスタ、ＴＮ４，ＴＮ５はビット線プリチャージ電流制限トランジスタ、ＥＱＬはビット線プリチャージイコライズトランジスタを制御するプリチャージイコライズ信号、ＰＲ１，ＰＲ２はそれぞれ電流制限トランジスタＴＮ４，ＴＮ５のゲート入力信号（制御信号）である。
【００６３】
図９に示したように、本実施の形態では、ビット線プリチャージトランジスタＴＮ２，ＴＮ３のソースとビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位ＶＢＬを供給する配線との間に、２つの電流制限トランジスタ（電流制限素子）ＴＮ４，ＴＮ５を設けている。
【００６４】
図１０の動作波形図に示すように、チップがスタンドバイ状態の時、イコライズ信号ＥＱＬがハイレベルになり、トランジスタＴＮ１，ＴＮ２，ＴＮ３がオンすることによりビット線対ＢＬ，／ＢＬには電流制限トランジスタＴＮ４を介してプリチャージ電位ＶＢＬが供給される。ここで、トランジスタＴＮ４の電流供給能力は、従来の電流制限素子に比較して低くしている。一方、電流制限トランジスタＴＮ５のゲート信号ＰＲ２は、スタンドバイ時にはロウレベルとしているため、スタンドバイ時のビット線対ＢＬ，／ＢＬへのプリチャージ電流は、コンダクタンスの低い電流制限トランジスタＴＮ４を介してのみ供給される。このため、たとえビット線ＢＬとワード線ＷＬ間にショートが存在してもリーク電流は微少である。
【００６５】
なお、図１０の動作波形図における信号ｓＴＥＳＴは、ビット線とワード線にショートを持つビット線のスクリーニングを加速する際のテストに使用するテスト制御信号である。
【００６６】
しかし、前記電流制限トランジスタＴＮ４は、前述したようにコンダクタンスを従来のものに比べて小さくしているため、ビット線対ＢＬ，／ＢＬが所望のプリチャージレベルまで充電できない場合が生ずる。実際のリード動作で、プリチャージ電位が所望のレベル（通常はビット線のハイレベルの１／２の電圧に設定）に達せずに、低いレベルでセルデータをビット線ＢＬまたは／ＢＬに読み出した場合、０読み出し時のシグナルマージン（セル読み出し時の初期ビット線間電位差）が小さくなり、誤センスを引き起こす恐れがある。これに対し、ビット線のプリチャージ電圧が、所望の電圧より高くなった場合には、１読み出しのシグナルマージンが小さくなり、前記同様誤センスを引き起こす恐れがある。
【００６７】
そこで、このような問題を解決し、且つスタンドバイ電流を低減するために、新たに電流制限トランジスタＴＮ５を設け、外部からの活性化信号に同期して動作する内部活性化信号／ＡＣＴＩＶＥがアクティブ（ロウレベル）になった時だけオンさせ、ビット線ＢＬ，／ＢＬへのプリチャージ電流の供給量を増やしている。
【００６８】
例えば、図１１に示すような、インバータＩＮＶ１，ＩＮＶ２とナンドゲートＮＡＮＤ１とで構成された、電流制限トランジスタＴＮ５への制御信号ＰＲ２の発生回路を使用すれば、内部活性化信号／ＡＣＴＩＶＥがアクティブ（ロウレベル）になるとトランジスタＴＮ４，ＴＮ５の両方がオンするため、スタンドバイ時に比べ実質的にコンダクタンスが上昇し、各ビット線を所望のプリチャージレベルにすることが可能になる。
【００６９】
また、上記図１１に示した回路によれば、テスト制御信号ｓＴＥＳＴを、スクリーニング時のみハイレベルとし、ビット線ＢＬ，／ＢＬへのプリチャージ電流を減少させることにより、リークが存在するビット線を効果的にスクリーニングすることが可能となるという長所も兼ね備える。
【００７０】
テストモード時の制御信号波形を図１２に示す。前述の通り、テストモード時に信号ｓＴＥＳＴがハイレベルとなり、電流制限トランジスタＴＮ５は常時オフとなり、制御信号ＰＲ１は常時ハイレベルを保持するため、ビット線へのプリチャージ電流は非常に小さくなる。このため、ビット線リークによるビット線のプリチャージ電圧低下によるシグナルマージンの不足に起因する不良を効果的にスクリーニングし、効果的に冗長回路に置き換えることができる。
【００７１】
図１３は、上記制御信号ＰＲ２の発生回路の別の構成例を示している。この回路は、インバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５とノアゲートＮＯＲ１とで構成されている。
【００７２】
図１４は、上記図１３に示した回路から出力される制御信号を利用した場合の動作波形図を示している。この回路構成例では、内部活性化信号／ＡＣＴＩＶＥがロウレベルになると、制御信号ＰＲ２がハイレベルとなり、電流制限トランジスタＴＮ５がオンし、プリチャージ電流を増加させ、ビット線対ＢＬ，／ＢＬを所望のプリチャージ電位になるようにし、０及び１読み出しマージンが同一になるようにする。
【００７３】
次に、センスアンプを活性化する直前に、イコライズ信号ＥＱＬをロウレベルにし、プリチャージイコライズ動作を解除するとともに、上記イコライズ信号ＥＱＬがロウレベルになるのを受けて制御信号ＰＲ２をロウレベルにリセットし、アクティブ動作時用の電流制限トランジスタＴＮ５をオフさせ、次のサイクルのアクティブ動作まで電流制限トランジスタＴＮ４のみオンさせる。これによって、スタンドバイ電流を低減するとともに、安定したセンス動作の実現が可能となる。
【００７４】
従って、上記第２の実施の形態によれば、スタンドバイ時のリーク電流の大幅な低減と、充分な読み出しマージン確保を両立することが可能になる。
【００７５】
【発明の効果】
以上説明したように、この発明によれば、リークを有するビット線を効果的にスクリーニングできる半導体記憶装置が得られる。
【００７６】
また、ビット線リークによるスタンドバイ電流の増大を抑制できる半導体記憶装置が得られる。
【００７７】
更に、製品テスト歩留まりを改善でき、製品出荷後の市場不良を低減できる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、１本のワード線が選択された場合のテストモード時の動作波形を示す図。
【図２】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、１本のワード線が選択された場合の通常動作モード時の動作波形を示す図。
【図３】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、半導体記憶装置のパターンレイアウトを示す平面図。
【図４】図３に示したパターンの一部を拡大して回路構成を示す図。
【図５】図４に示した回路におけるプリチャージ及びイコライズに関係する回路部を抽出して示すブロック図。
【図６】図５に示した回路における制御ロジック回路の構成例を示す回路図。
【図７】図５に示した回路における遅延タイマ回路の構成例を示す回路図。
【図８】図５に示した回路におけるイコライズプリチャージ回路の構成例を示す回路図。
【図９】この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、ワード線、ビット線対、ビット線プリチャージイコライズ回路、及びビット線プリチャージ電流を制限する電流制限素子を抽出して示す図。
【図１０】図９に示した回路の動作について説明するための動作波形図。
【図１１】電流制限トランジスタへの制御信号の発生回路の構成例を示す回路図。
【図１２】図１１に示した回路から出力される制御信号を利用した場合の動作波形図。
【図１３】電流制限トランジスタへの制御信号の発生回路の他の構成例を示す回路図。
【図１４】図１３に示した回路から出力される制御信号を利用した場合の動作波形図。
【図１５】従来の半導体記憶装置について説明するためのもので、代表的なシェアードセンスアンプとビット線プリチャージイコライズ回路の一例を示す回路図。
【図１６】イコライズプリチャージ回路制御信号からプリチャージイコライズ回路制御信号を生成する回路のブロック図。
【図１７】図１６に示したイコライズ信号生成の詳細な構成例を示す回路図。
【図１８】図１５に示した回路において、１本のワード線が選択された場合の動作波形を示す図。
【符号の説明】
１０…Ｎチャネルセンスアンプ、
１１…Ｐチャネルセンスアンプ、
２０，２１…ビット線プリチャージイコライズ回路、
４０，４１…ビットスイッチ、
ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ…ビット線、
ＶＢＬ…ビット線プリチャージ電位、
ＴＮ５０，ＴＮ５１，ＴＮ５２…セルトランジスタ、
Ｃ１０，Ｃ１１，Ｃ１２…セルキャパシタ、
ＴＮ３０，ＴＮ３１…カラムセレクトトランジスタ、
ＣＳＬ…カラム選択信号、
φＳＮ…Ｎチャネルセンスアンプ制御信号、
φＳＰ…Ｐチャネルセンスアンプ制御信号、
ＴＮ２３〜ＴＮ２５…Ｎチャネル型ＭＯＳトランジスタ、
φＥＱＬ，φＥＱＲ…プリチャージイコライズ回路制御信号、
φＬ，φＲ…ビットスイッチ制御信号、
ＷＬ，ＷＬＬ，ＷＬＲ１，ＷＬＲ２…ワード線、
／ＡＣＴＩＶＥ…内部活性化信号、
ＴＮ１，ＴＮ２，ＴＮ３…ビット線プリチャージイコライズトランジスタ、
ＴＮ４，ＴＮ５…電流制限トランジスタ、
ＥＱＬ…プリチャージイコライズ信号、
ｓＴＥＳＴ…テスト制御信号。
Claims (16)
- 複数のワード線と、
前記複数のワード線に交差するように配置されたビット線対と、
前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、
前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、
前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路とを具備し、
テストモード時に、外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にすることを特徴とする半導体記憶装置。 - 複数のワード線と、
前記複数のワード線に交差するように配置されたビット線対と、
前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、
前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、
外部信号をトリガとする内部活性化信号とテストモードエントリ信号が供給され、テストモードにエントリし、且つ内部活性化信号がプリチャージ状態となったことを指示する信号を出力する制御ロジック回路と、
前記制御ロジック回路の出力信号が供給され、前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路と、
前記遅延タイマ回路の出力信号、イコライズ動作開始を指示する信号及びイコライズプリチャージ回路制御信号が供給され、ビット線プリチャージイコライズ回路を制御するイコライズプリチャージ回路とを具備し、
テストモード時に、前記内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にすることを特徴とする半導体記憶装置。 - 複数のワード線と、
前記複数のワード線に交差するように配置されたビット線対と、
前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、
前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路と、
前記ビット線プリチャージイコライズ回路で前記ビット線対をプリチャージ及びイコライズする時に、前記ビット線対が同電位になりプリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路とを具備し、
テストモード時に、外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にし、その後、前記ビット線対の電位変化を検出してスクリーニングを行うことを特徴とする半導体記憶装置。 - 複数のワード線と、
前記複数のワード線に交差するように配置されたビット線対と、
前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、
前記ビット線対をプリチャージ及びイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、
前記ビット線プリチャージ電位発生回路で発生したビット線プリチャージ電位を、前記ビット線対に印加してプリチャージ及びイコライズを行うビット線プリチャージイコライズ回路と、
前記ビット線プリチャージ電位発生回路と前記ビット線プリチャージイコライズ回路との間に設けられ、前記ビット線対のプリチャージ電流を制限する電流制限回路とを具備し、
前記電流制限回路は、複数の電流制限素子を備え、前記複数の電流制限素子のうち少なくとも１つの電流制限素子は常時オン状態を維持し、他の電流制限素子は制御信号によりコンダクタンスが制御され、アクティブ時に前記電流制限回路のコンダクタンスを上げ、スタンドバイ時に前記電流制限回路のコンダクタンスを下げることにより、前記ビット線対のプリチャージ電流を制御することを特徴とする半導体記憶装置。 - 冗長用のビット線対と、前記冗長用ビット線対に接続された冗長用のメモリセルと、前記ビット線対または前記メモリセルに不良が発生したときに、前記冗長用のビット線対と前記冗長用のメモリセルに置換する冗長回路とを更に具備し、
前記ビット線対または前記メモリセルに不良が発生したときに、前記冗長回路によって置き換えられたビット線対に接続されている電流制限回路のコンダクタンスを下げることを特徴とする請求項４に記載の半導体記憶装置。 - 複数のワード線と、
前記複数のワード線に交差するように配置されたビット線対と、
前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、
前記ビット線対をプリチャージ及びイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、
前記ビット線プリチャージ電位発生回路で発生したビット線プリチャージ電位を、前記ビット線対に印加してプリチャージ及びイコライズを行うビット線プリチャージイコライズ回路と、
前記ビット線プリチャージ電位発生回路と前記ビット線プリチャージイコライズ回路との間に設けられ、スタンドバイ状態の時にはオンし、アクティブ状態の時にはオフする電流制限素子を含み、前記ビット線対のプリチャージ電流を制限する電流制限回路とを具備し、
アクティブ時に前記電流制限回路のコンダクタンスを上げ、スタンドバイ時に前記電流制限回路のコンダクタンスを下げることにより、前記ビット線対のプリチャージ電流を制御することを特徴とする半導体記憶装置。 - 前記電流制限回路は、スタンドバイ状態の時にはオンし、アクティブ状態の時にはオフする電流制限素子を含むことを特徴とする請求項４または５に記載の半導体記憶装置。
- 前記電流制限素子は、ゲート電圧が制御されることによりコンダクタンスが変化するＭＯＳトランジスタであることを特徴とする請求項５に記載の半導体記憶装置。
- 複数のワード線と、
前記複数のワード線に交差するように配置された第１のビット線対と、
前記複数のワード線に交差するように配置され、且つ前記第１のビット線対に隣接して配置された第２のビット線対と、
前記第１，第２のビット線対に共通に使用されるセンスアンプと、
前記複数のワード線及び第１，第２のビット線対に接続された複数のメモリセルと、
前記第１のビット線対をプリチャージし、且つ前記第１のビット線対の電位をイコライズするための第１のビット線プリチャージ／イコライズ回路と、
前記第２のビット線対をプリチャージし、且つ前記第２のビット線対の電位をイコライズするための第２のビット線プリチャージ／イコライズ回路と、
前記第１，第２のビット線プリチャージイコライズ回路で前記第１，第２のビット線対 をプリチャージ及びイコライズする時に、前記第１，第２のビット線対が同電位になり、プリチャージ及びイコライズ動作が終了するまでの期間を設定する遅延タイマ回路とを具備し、
テストモードにおいて外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、前記第１，第２のビット線プリチャージ／イコライズ回路で前記第１，第２のビット線対をプリチャージし、且つ前記第１，第２のビット線対の電位をイコライズし、前記遅延タイマ回路で設定された期間の遅延の後、前記第１，第２のビット線プリチャージ／イコライズ回路をオフ状態にする
ことを特徴とするシェアードセンスアンプ方式の半導体記憶装置。 - 前記第１，第２のビット線プリチャージ／イコライズ回路がオフ状態に設定された後、前記第１，第２のビット線対の電位変動を検知してスクリーニング動作が実行されることを特徴とする請求項９に記載の半導体記憶装置。
- 複数のワード線と、
前記複数のワード線に交差するように配置された第１のビット線対と、
前記複数のワード線に交差するように配置され、且つ前記第１のビット線対に隣接して配置された第２のビット線対と、
前記第１，第２のビット線対に対して共通に使用されるセンスアンプと、
前記複数のワード線及び第１，第２のビット線対に接続された複数のメモリセルと、
前記第１，第２のビット線対をプリチャージし、且つ前記第１，第２のビット線対の電位をイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、
前記ビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位を前記第１のビット線対に印加してプリチャージ及びイコライズを行う第１のビット線プリチャージ／イコライズ回路と、
前記ビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位を前記第２のビット線対に印加してプリチャージ及びイコライズを行う第２のビット線プリチャージ／イコライズ回路と、
前記第１のビット線対を流れるプリチャージ電流を制限するために、前記ビット線プリチャージ電位発生回路と前記第１のビット線プリチャージ／イコライズ回路の間に配置され、前記第１のビット線対へのプリチャージ電流を制限するために使用される複数の第１の電流制限素子を含む第１の電流制限回路と、
前記第２のビット線対を流れるプリチャージ電流を制限するために、前記ビット線プリチャージ電位発生回路と前記第２のビット線プリチャージ／イコライズ回路の間に配置され、前記第２のビット線対へのプリチャージ電流を制限するために使用される複数の第２の電流制限素子を含む第２の電流制限回路とを具備し、
前記複数の第１の電流制限素子の少なくとも１つが常時オン状態を維持し、他の第１の電流制限素子のコンダクタンスは第１の制御信号により制御され、
且つ前記複数の第２の電流制限素子の少なくとも１つが常時オン状態を維持し、他の第２の電流制限素子のコンダクタンスは第２の制御信号によって制御され、
前記第１，第２のビット線対に対するプリチャージ電流は、アクティブ時において前記第１，第２の電流制限回路のコンダクタンスが増加することにより制御され、且つスタンバイ時において前記第１，第２の電流制限回路のコンダクタンスが減少することにより制御される
ことを特徴とするシェアードセンスアンプ方式の半導体記憶装置。 - 冗長ビット線対と、前記冗長ビット線対に接続された冗長メモリセルと、前記第１，第２のビット線対及びメモリセルの少なくともいずれか１つに欠陥が生じたときに、前記冗長ビット線対及び冗長メモリセルに置換するための冗長回路とを更に具備し、
前記第１，第２のビット線対及びメモリセルの少なくともいずれか１つに欠陥が生じたときに、前記冗長回路によって置き換えられた対応する前記第１，第２のビット線対の１つに接続された前記第１，第２の電流制限回路の１つのコンダクタンスを下げることを特徴とする請求項１１に記載の半導体記憶装置。 - 前記第１，第２の電流制限回路はそれぞれ、スタンバイ状態においてオフ状態に設定され、アクティブ状態においてオン状態に設定される電流制限素子を含むことを特徴とする請求項１１に記載の半導体記憶装置。
- 前記第１，第２の電流制限回路はそれぞれ、ゲート電圧が制御されることによりコンダクタンスが変化するＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の半導体記憶装置。
- 外部からの活性化信号に同期して変動する内部活性化信号によりアクティブ状態が得られた時、プリチャージ／イコライズ動作を実行させるために第１，第２の電流制限素子を介してビット線対に第１のプリチャージ電流を供給し、
センスアンプが活性化する前にプリチャージ／イコライズ動作を開放し、第２の電流制限素子をオフにし、且つ次のサイクルのアクティブ動作までプリチャージ／イコライズ動作を実行させるために前記第１の電流制限素子を介して前記ビット線対に前記第１のプリチャージ電流より小さい第２のプリチャージ電流を供給する
ことを特徴とするシェアードセンスアンプ方式を使用する半導体記憶装置のスタンバイ電流を減少させる方法。 - テストモードにおいてテスト制御信号により特定されるスクリーニング動作の時に、前記第２の電流制限素子をオフにし、プリチャージ／イコライズ動作を実行させるために前記ビット線対に前記第２のプリチャージ電流を供給することを特徴とする請求項１５に記載の半導体記憶装置のスタンバイ電流を減少させる方法。
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