KR101343557B1

KR101343557B1 - 반도체 장치 및 그 테스트 방법

Info

Publication number: KR101343557B1
Application number: KR1020100025341A
Authority: KR
Inventors: 이원희
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-03-22
Filing date: 2010-03-22
Publication date: 2013-12-20
Also published as: US8274853B2; KR20110106108A; US20110228621A1

Abstract

본 발명은 반도체 장치 및 그 테스트 방법에 관한 것으로서, 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)에 의한 오프 누설전류 패일을 동시에 스크린할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 데이터의 리드 및 라이트가 이루어지는 셀 매트, 비트라인 쌍을 통해 셀 매트로부터 인가되는 셀 데이터를 센싱 및 증폭하는 센스앰프, 비트라인 균등화 신호에 따라 비트라인 쌍을 접지전압의 레벨로 균등화시키는 비트라인 프리차지부, 테스트 모드시 비트라인 프리차지부에 접지전압을 공급하는 프리차지 전압 발생부, 및 테스트 모드시 테스트 모드 구간 동안 비트라인 균등화 신호를 활성화 상태로 유지시키고 센스앰프의 동작을 비활성화 상태로 제어하는 테스트 제어부를 포함한다.

Description

반도체 장치 및 그 테스트 방법{Semiconductor device and method for test the same}

본 발명은 반도체 장치 및 그 테스트 방법에 관한 것으로서, 특히 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)에 의한 오프 누설전류 패일을 동시에 스크린할 수 있도록 하는 기술이다.

근래에 들어 테크놀로지 쉬링크(Technology Shrink)에 따라 버티컬 타입(Vertical Type)의 셀 트랜지스터가 도입되고 있다. 그런데, 이러한 버티컬 타입의 셀 트랜지스터를 사용하게 될 경우 워드라인 간의 커패시턴스 값이 증가하게 되어 셀 동작에서 불량을 유발하게 된다. 이러한 셀 불량 현상은 테크놀로지 쉬링크에 따라 더욱 심각하게 진행되고 있다.

셀 트랜지스터를 평면 게이트(Planar Gate)로 사용하던 100nm 이상 급의 제품에서는 인접한 게이트 동작에 의한 패일이 이슈(Issue)가 되지 않았다. 하지만, 리세스 게이트(Recess Gate)를 사용하는 100nm 이하의 테크놀로지에서는 인접한 게이트 동작에 의한 패일이 발생하고 있다.

특히, 리세스 게이트를 사용하고 있는 100nm 이하의 테크놀로지 기술에서 인접한 게이트 동작에 의한 패일 현상은 실제 웨이퍼 레벨 테스트에서 감지되고 있다. 그리고, 이러한 현상은 테크놀로지 쉬링크가 일어날수록 더욱 심각해지고 있는 실정이다.

즉, 80㎚ 테크놀로지 이후에 액티브에 리세스(Recess), 벌브(Bulb) 형태의 게이트를 형성하게 되었다. 그러면서, 정션(Junction) 보다 채널(Channel)이 아래에 위치함에 따라 인접한 패싱 게이트(Passing Gate) 또는 인접 게이트(Neighbor Gate)에 의한 필드(Field) 영향성으로 자기 셀의 로우 마진(Low Margin)이 강하(Drop) 되는 현상이 발생하게 되었다.

이러한 로우 마진의 열화는 곧 오프 누설전류의 패일을 유발하게 된다. 이는 패키지 단계뿐만 아니라 모듈(Module) 단계에서도 마치 캐시 오프(March Cache Off) 등의 심각한 품질 문제를 야기할 수 있다.

도 1a 및 도 1b는 종래의 셀 트랜지스터에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 설명하기 위한 도면이다.

여기서, 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)는 액티브 명령에 의해 선택된 워드라인이 펌핑전압(VPP)레벨로 인에이블 될 때, 턴-오프 되어 있는 인접한 워드라인과 대응하는 셀 트랜지스터의 문턱전압이 내려가는 현상이다.

도 1a는 패싱 게이트 효과(Passing Gate Effect)를 나타내는 것이다. 패싱 게이트 효과(Passing Gate Effect)는 워드라인 WL1이 인에이블 될 때 인접한 다른 액티브 영역에 해당하는 워드라인 WL0의 셀 트랜지스터의 문턱전압이 감소하게 되는 현상을 나타낸다.

도 1b는 인접 게이트 효과(Neighbor Gate Effect)를 나타내는 것이다. 인접 게이트 효과(Neighbor Gate Effect)는 워드라인 WL1이 인에이블 될 때 동일한 액티브 영역에 해당하는 워드라인 WL2의 셀 트랜지스터의 문턱전압이 감소하게 되는 현상을 나타낸다.

이렇게 인접한 워드라인과 대응하는 셀 트랜지스터의 문턱전압이 떨어지게 될 경우 오프 누설전류의 양이 증가하게 되어 셀의 불량으로 이어지게 된다.

즉, 인접한 게이트 동작에 의한 패일은 셀 트랜지스터의 문턱전압 언더 마진(Under Margin)을 없애도록 하여 오프 누설 전류를 유발하는 패일이 발생하게 된다. 이러한 패일의 특징은 액티브 동작의 티라스(tRAS) 시간을 길게 가져갈수록 패일 발생이 커지게 된다.

여기서, 티라스(tRAS)는 액티브 동작 후 프리차지 수행 전까지의 시간을 의미한다. 즉, 티라스(tRAS)는 액티브 동작으로 메모리 셀에 충분한 전하가 리스토어(restore) 되는데 까지 걸리는 시간이다.

메모리 제품에서 일반적인 액티브 명령은 하나의 워드라인만 인에이블시키는 역할을 수행한다. 셀 문턱전압의 로우 마진(Low Margin)에 의존하는 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)는 워드라인이 인에이블 되는 시간에 발생하게 된다.

이 때문에 테스트 측면에서 볼때 티라스(tRAS) 시간을 늘려주어야 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린 할 수 있는 시간을 충분히 확보할 수 있게 된다.

그런데, 티라스(tRAS) 시간을 무작정 길게 제어할 경우 테스트 시간에 지장을 주게 된다. 즉, 하나의 액티브 명령에 따라 하나의 워드라인만 인에이블 되는 기존의 메모리 제품에서 모든 셀을 스크린하고자 할 경우 테스트 시간이 많이 걸리게 되는 문제점이 있다.

이에 따라, 리세스 게이트(Recess gate)에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린(Screen) 하는 테스트 시간을 감소하기 위한 방법이 필요하다.

한편, 도 2는 종래의 모듈(Module) 장치에서 마치 캐시 오프(March cache off) 불량을 설명하기 위한 도면이다.

일반적으로 비스트(BIST : Built In Self Test) 회로에서 램(RAM) 등의 메모리(3)를 테스트하는 방법 중 하나로, " 마치(March) C 알고리즘" 을 사용할 수 있다.

이러한 "마치 C 알고리즘"은 메모리(3)의 번지를 증가시키면서 전 번지에 걸쳐서 "0" 을 쓰고 다시 번지를 증가시키면서 이것을 읽어보고 또 번지를 감소시키면서 앞의 동작을 반복한다. 그리고, 값을 "1"로 바꾸어서 앞의 동작들을 다시 반복하는 형식으로 진행된다. 이때, 데이터의 크기가 2비트 이상일 경우에는 입력 데이터를 "0" 과 "1"의 조합된 정해진 패턴으로 만들어서 같은 번지의 데이터 상호 간의 간섭 여부도 테스트를 하게 된다. 이것을 데이터 백 그라운드(Data Back Ground)라고 한다.

종래에는 보드(Board) 상의 메모리(3)를 테스트하기 위해 메모리(3) 자체에 내장된 BIST 로직(Logic)을 이용하거나, 중앙처리장치(CPU : Central Processing Unit)(1)의 구조(Instruction)를 이용하여 메모리(3)를 테스트하였다. 칩 셋(Chip-Set)(2)은 중앙처리장치(1)와 메모리(3) 사이에 연결되어 어드레스를 매핑(Mapping)하게 된다.

메모리(3)는 시스템 영역과, 프로그램 영역, 테스트 영역을 포함하고 있다. 여기서, 프로그램 영역은 캐시 오프(Cache off) 테스트를 실행하기 위한 정보를 메모리에 저장하는 영역이다. 프로그램의 실행시 프로그램 저장 영역을 지속적으로 액세스하게 된다. 프로그램 영역의 인접 워드라인(WL)은 디스트 타임(Dist time)의 증가에 따라 특정 어드레스의 패일이 발생하게 된다.

이러한 종래의 장치는 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)에 의한 로우 마진 열화를 스크린 하기 위해 1/4 워드라인(WL)을 이용하여 패싱 게이트 스크린 아이템(Item)과 인접 게이트 스크린 아이템(Item)을 각각 개별적으로 테스트하게 된다.

이러한 경우 패턴(Pattern)이 길어지게 되고 테스트 시간이 오래 걸리게 된다. 또한, 패턴의 검출 능력이 떨어지면서 모듈(Module) 쪽에서 로우 마진 열화에 직접적인 불량이 생기게 되어 마치 캐시 오프 불량이 발생하게 된다.

한편, 도 3은 일반적인 반도체 장치의 액티브 및 프리차지 동작을 설명하기 위한 타이밍도이다.

먼저, 프리차지 명령(PCG)에 의해 워드라인(WL)이 로우 레벨로 비활성화되고 센스앰프(SA)가 오프 상태가 된다. 그리고, 비트라인 프리차지부가 노말 활성화 시간 동안 하이 레벨로 활성화된다. 그러면, 데이터 '1'인 경우 비트라인 균등화 신호(BLEQ)에 따라 비트라인(BL)이 비트라인 프리차지 전압(VBLP) 레벨로 균등화된다. 여기서, 비트라인 프리차지 전압(VBLP) 레벨은 접지전압(VSS) 레벨보다 높은 0.7V 정도의 레벨이다.

다음에, 비트라인 프리차지부가 비활성화되면 비트라인 균등화 신호(BLEQ)가 로우 레벨로 비활성화 상태가 된다. 그리고, 액티브 명령(ACT)에 의해 워드라인(WL)이 하이 레벨로 활성화되면, 비트라인 간에 전하분배가 발생하게 된다. 이후에, 센스앰프(SA)가 온 상태가 되어 동작하게 된다.

그러면, 셀에 저장된 데이터가 '1'인 경우 비트라인(BL)이 코아전압(VCORE) 레벨로 상승하게 된다. 여기서, 코아전압(VCORE) 레벨은 비트라인 프리차지 전압(VBLP) 레벨보다 높은 1.4V 정도의 레벨이다.

본 발명은 다음과 같은 특징을 갖는다.

첫째, 본 발명은 테스트 모드 구간 동안 비트라인 쌍을 접지전압 레벨로 균등화시켜, 테스트 모드시 하나의 셀에 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)에 따른 스트레스가 동시에 인가되는 상태로 만들어 스크린 효과를 증대시키도록 한다.

둘째, 본 발명은 테스트 모드 구간 동안 짝수 및 홀수 워드라인을 동시에 인에이블시켜, 한번에 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 테스트할 수 있도록 한다.

셋째, 본 발명은 테스트 모드 구간 동안 센스앰프의 동작을 중지시켜 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)의 스크린 효과를 증대시킬 수 있도록 한다.

넷째, 본 발명은 1RB 방식으로 데이터를 저장하고, 짝수 워드라인을 모두 인에이블 시켜 테스트를 수행하고, 데이터를 반전한 후 홀수 워드라인을 모두 인에이블시켜 테스트를 수행함으로써 테스트 시간을 줄일 수 있도록 한다.

본 발명의 반도체 장치는, 데이터의 리드 및 라이트가 이루어지는 셀 매트; 비트라인 쌍을 통해 셀 매트로부터 인가되는 셀 데이터를 센싱 및 증폭하는 센스앰프; 비트라인 균등화 신호에 따라 비트라인 쌍을 접지전압의 레벨로 균등화시키는 비트라인 프리차지부; 테스트 모드시 비트라인 프리차지부에 접지전압을 공급하는 프리차지 전압 발생부; 및 테스트 모드시 테스트 모드 구간 동안 비트라인 균등화 신호를 활성화 상태로 유지시키고 센스앰프의 동작을 비활성화 상태로 제어하는 테스트 제어부를 포함하는 것을 특징으로 한다.

본 발명의 반도체 장치의 테스트 방법은, 셀에 데이터를 라이트 하는 단계; 테스트 모드 구간 동안 비트라인 균등화 신호가 활성화되어 비트라인 쌍이 접지전압 레벨로 프리차지 되는 단계; 테스트 모드 구간 동안 워드라인을 활성화시켜 액티브 동작 및 프리차지 동작을 수행하는 단계; 및 테스트 모드 구간 이후에 리드 동작시 비트라인 쌍의 누설 전류 패일을 검출하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 반도체 장치의 테스트 방법은, 홀수 워드라인과 연결된 홀수 셀 들에 제 1데이터를 라이트 하는 단계; 제 1테스트 모드 구간 동안 비트라인 균등화 신호가 활성화되어 비트라인 쌍이 접지전압 레벨로 프리차지 되는 단계; 제 1테스트 모드 구간 동안 모든 짝수 워드라인을 활성화시켜 액티브 동작 및 프리차지 동작을 수행하는 단계; 제 1테스트 모드 구간 이후에 리드 동작시 홀수 워드라인을 활성화시킨 상태에서 비트라인 쌍의 전위를 검출하여 홀수 셀 들에 대한 누설 전류 패일을 검출하는 단계; 짝수 워드라인과 연결된 짝수 셀 들에 제 2데이터를 라이트 하는 단계; 제 2테스트 모드 구간 동안 비트라인 균등화 신호가 활성화되어 비트라인 쌍이 접지전압 레벨로 프리차지 되는 단계; 제 2테스트 모드 구간 동안 모든 홀수 워드라인을 활성화시켜 액티브 동작 및 프리차지 동작을 수행하는 단계; 및 제 2테스트 모드 구간 이후에 리드 동작시 짝수 워드라인을 활성화시킨 상태에서 비트라인 쌍의 전위를 검출하여 짝수 셀 들에 대한 누설 전류 패일을 검출하는 단계를 포함하는 것을 특징으로 한다.

본 발명은 다음과 같은 효과를 갖는다.

다섯째, 본 발명은 웨이퍼 이후의 패키지 단계에서 발생할 수 있는 잠재적인 불량을 프로브 테스트(Probe test) 단계에서 미리 스크린할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 구성 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 및 도 1b는 종래의 셀 트랜지스터에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 설명하기 위한 도면.
도 2는 종래의 모듈(Module) 장치에서 마치 캐시 오프(March cache off) 불량을 설명하기 위한 도면.
도 3은 일반적인 반도체 장치의 액티브 및 프리차지 동작을 설명하기 위한 타이밍도.
도 4는 본 발명에 따른 반도체 장치의 구성도.
도 5 및 도 6은 본 발명의 셀 트랜지스터에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 설명하기 위한 도면.
도 7은 본 발명에 따른 반도체 장치의 테스트 모드시 액티브 및 프리차지 동작을 설명하기 위한 타이밍도.
도 8은 본 발명에 따른 반도체 장치의 리드 동작을 설명하기 위한 타이밍도.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4는 본 발명에 따른 반도체 장치의 구성도이다.

본 발명은 셀 매트(101,102), 비트라인 프리차지부(103), 스위칭부(104,105), 프리차지 전압 발생부(106), 센스앰프 SA, 출력부(107) 및 테스트 제어부(108)를 포함한다. 도 4의 실시예에서는 두 개의 셀 매트(101,102)가 하나의 센스앰프 SA를 공유하는 구조를 갖는다.

메모리 장치 예컨대, 디램(DRAM)의 셀 매트(101,102)는 다수의 비트라인과 워드라인이 수직으로 교차하며, 워드라인과 비트라인 사이에는 데이터를 저장할 수 있는 셀 트랜지스터가 배치된다. 여기서, 셀 트랜지스터의 게이트는 워드라인과 연결되며, 소스는 비트라인과 연결되고 드레인은 커패시터와 연결된다.

비트라인 프리차지부(103)는 비트라인 균등화 신호(BLEQ)에 따라 비트라인 쌍(BL,BLB)을 접지전압(VSS) 레벨로 균등화시킨다. 본 발명의 실시예에서는 프리차지 동작시 비트라인 쌍(BL,BLB)을 비트라인 프리차지 전압(VBLP) 레벨로 프리차지시키는 것이 아니라 접지전압(VSS) 레벨로 균등화시키게 된다.

프리차지 전압 발생부(106)는 테스트 모드 신호(TM)에 따라 비트라인 프리차지부(103)에 접지전압(VSS)을 공급하게 된다.

이에 따라, 본 발명은 테스트 모드시 하나의 셀에 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)에 따른 스트레스가 동시에 인가되는 상태로 만들어 스크린 효과를 증대시키도록 한다.

스위칭부(104,105)는 제어신호(BISH,BISL)에 따라 비트라인 쌍(BL,BLB)과 셀 매트(101,102) 간의 연결을 선택적으로 제어한다.

센스앰프(SA)는 셀 매트(101,102)로부터 인가되는 데이터의 센싱전압을 센싱 및 증폭한다. 출력부(107)는 리드 동작시 컬럼 선택신호(Yi)에 따라 비트라인 쌍(BL,BLB)의 데이터를 센싱하여 출력한다.

그리고, 테스트 제어부(108)는 테스트 모드시 테스트 모드 신호(TM)가 활성화되면 비트라인 균등화 신호(BLEQ)를 일정시간 지연시켜 출력한다. 이러한 테스트 제어부(108)는 지연 회로 등을 포함하여 구현할 수 있다. 그리고, 테스트 제어부(108)는 테스트 모드시 테스트 코드의 조합에 따라 테스트 동작을 제어하는 비트라인 균등화 신호(BLEQ), 센스앰프 제어신호(SAC)를 출력하게 된다.

또한, 테스트 제어부(108)는 테스트 모드시 테스트 모드 신호(TM)가 활성화되면 센스앰프 제어신호(SAC)에 따라 센스앰프(SA)의 동작을 중지시킨다. 이에 따라, 테스트 모드 신호(TM)의 활성화 구간 동안 코어전압(VCORE)이 센스앰프(SA)에 인가되지 않도록 하여 디벨롭(Develop) 동작이 이루어지지 않게 된다.

도 5 및 도 6은 본 발명의 셀 트랜지스터에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 설명하기 위한 도면이다.

도 5는 모든 짝수 워드라인(WL0,WL2,WL4)이 활성화되었을 경우에 데이터 저장 방법을 설명하기 위한 도면이다.

본 발명은 복수개의 워드라인(WL0~WL5)과, 비트라인 쌍(BL,BLB), 및 활성영역(A,B)을 포함한다. 본 발명에서는 1RB(1 Row Bar) 방식으로 2개의 데이터를 활성영역(A,B)에 번갈아가며 반복적으로 라이트 하게 된다. 즉, 모든 셀에 체크 보드(Check Board) 방식으로 각각의 워드라인(WL) 따라 데이터 '0', 데이터 '1'을 번갈아가며 라이트 하게 된다.

본 발명에서는 동일한 활성영역(A)에 서로 다른 데이터를 라이트하고, 다른 활성영역(A,B)에 서로 다른 데이터를 라이트한다.

예를 들어, 동일한 활성영역(A) 내에서는 데이터 '1'과 데이터 '0'을 각 셀에 저장하게 된다. 그리고, 동일한 활성영역(B) 내에서는 데이터 '1'과 데이터 '0'을 각 셀에 저장하게 된다. 반면에, 워드라인 WL2과 워드라인 WL3 사이의 영역을 기준으로 할 때 서로 다른 활성영역(A)과 활성영역(B)는 서로 다른 데이터 '0'과 데이터 '1'을 저장한다.

도 6은 데이터의 반전 이후에 모든 홀수 워드라인(WL1,WL3,WL5)이 활성화되었을 경우에 데이터 저장 방법을 설명하기 위한 도면이다.

본 발명은 복수개의 워드라인(WL0~WL5)과, 비트라인 쌍(BL,BLB), 및 활성영역(A)을 포함한다. 본 발명에서는 1RB(1 Row Bar) 방식으로 2개의 데이터를 활성영역(A)에 번갈아가며 반복적으로 라이트 하게 된다.

즉, 본 발명에서는 동일한 활성영역(A)에 서로 다른 데이터를 라이트하고, 다른 활성영역(A,B)에 서로 다른 데이터를 라이트한다.

예를 들어, 동일한 활성영역(A) 내에서는 데이터 '0'과 데이터 '1'을 각 셀에 저장하게 된다. 그리고, 동일한 활성영역(B) 내에서는 데이터 '0'과 데이터 '1'을 각 셀에 저장하게 된다. 반면에, 워드라인 WL2과 워드라인 WL3 사이의 영역을 기준으로 할 때 서로 다른 활성영역(A)과 활성영역(B)는 서로 다른 데이터 '1'과 데이터 '0'을 저장한다.

본 발명에서는 도 5에서와 같이 홀수 워드라인(WL1,WL3,WL5)과 연결된 홀수 셀(C1,C3,C5)에 데이터 '1'을 라이트 하게 된다. 그리고, 테스트 모드시 모든 짝수 워드라인(WL0,WL2,WL4)을 활성화시켜 액티브 동작(ACT), 프리차지 동작(PCG) 동작을 반복하여 수행하게 된다. 즉, 로오 어드레스가 짝수인 짝수 워드라인(WL0,WL2,WL4)을 모두 인에이블 시키게 된다.

이에 따라, 데이터 '1'이 라이트 된 홀수 셀(C1,C3,C5)에 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)에 따른 스트레스를 동시에 인가시키도록 한다.

이어서, 테스트 모드가 리셋(Reset) 된 이후에 홀수 셀(C1,C3,C5)의 데이터를 리드하게 된다. 즉, 짝수 워드라인에 의해 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)가 가해진 홀수 셀(C1,C3,C5)의 데이터만 리드하여 오프 누설전류가 발생 된 셀 들을 스크린하게 된다.

이후에, 도 6에서와 같이, 모든 셀에 데이터를 반전시켜 저장하게 된다. 즉, 도 6에서와 같이 짝수 워드라인(WL0,WL2,WL4)과 연결된 짝수 셀(C0,C2,C4)에 데이터 '1'을 라이트 하게 된다. 그리고, 테스트 모드시 모든 홀수 워드라인(WL1,WL3,WL5)을 활성화시켜 액티브 동작(ACT), 프리차지 동작(PCG) 동작을 반복하여 수행하게 된다. 즉, 로오 어드레스가 홀수인 홀수 워드라인(WL0,WL2,WL4)을 모두 인에이블 시키게 된다.

이에 따라, 데이터 '1'이 라이트 된 짝수 셀(C0,C2,C4)에 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)에 따른 스트레스를 동시에 인가시키도록 한다.

이어서, 테스트 모드가 리셋(Reset) 된 이후에 짝수 셀(C0,C2,C4)의 데이터를 리드하게 된다. 즉, 홀수 워드라인에 의해 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)가 가해진 짝수 셀(C0,C2,C4)의 데이터만 리드하여 오프 누설전류가 발생 된 셀 들을 스크린하게 된다.

도 5 및 도 6에서는 테스트 모드시 비트라인 균등화 신호(BLEQ)가 활성화되어 비트라인 프리차지부(103)가 균등화된 상태를 유지하게 된다. 그리고, 테스트 모드시 프리차지 전압 발생부(106)에 따라 비트라인 쌍(BL,BLB)이 접지전압(VSS) 레벨로 균등화되어 오프 누설 전류가 발생되는 상태를 나타낸다.

여기서, 도 5 및 도 6에서 'PG'는 패싱 게이트 효과(Passing Gate Effect)에 따른 누설 전류가 발생하는 상태를 나타내고, 'NG'는 인접 게이트 효과(Neighbor Gate Effect)에 따른 누설 전류가 발생하는 상태를 나타낸다.

도 7은 본 발명에 따른 반도체 장치의 테스트 모드시 액티브 및 프리차지 동작을 설명하기 위한 타이밍도이다.

먼저, 프리차지 명령(PCG)에 의해 셀 매트(101)의 워드라인(WL)이 로우 레벨로 비활성화되고 센스앰프(SA)가 오프 상태가 된다. 그리고, 비트라인 프리차지부(103)가 노말 활성화 시간 동안 하이 레벨로 활성화된다.

그러면, 셀에 저장된 데이터가 '1'인 경우 비트라인 균등화 신호(BLEQ)에 따라 비트라인 쌍(BL,BLB)이 접지전압(VSS) 레벨로 균등화된다. 여기서, 접지전압(VSS) 레벨은 비트라인 프리차지 전압(VBLP) 레벨보다 낮은 0V 정도의 레벨이다.

다음에, 액티브 명령(ACT)에 의해 워드라인(WL)이 하이 레벨로 활성화된다. 이때, 테스트 모드 신호(TM)가 활성화되면, 테스트 제어부(108)는 비트라인 균등화 신호(BLEQ)의 레벨을 일정시간 그대로 유지시키게 된다. 즉, 테스트 모드의 진입시 액티브 명령(ACT)과 무관하게 프리차지 상태가 유지되도록 한다. 이에 따라, 다음 프리차지 명령(PCG)이 인가되기 이전까지 비트라인 균등화 신호(BLEQ)가 그대로 하이 레벨을 유지하게 된다.

여기서, (D) 구간은 테스트 모드 신호(TM)가 활성화되는 구간을 나타내며, 도 5에서와 같이 짝수 워드라인이 활성화되는 구간과, 도 6에서와 같이 홀수 워드라인이 활성화되는 구간을 모두 포함한다.

그리고, (D) 구간 동안에는 테스트 제어부(108)의 센스앰프 제어신호(SAC)에 따라 센스앰프(SA)의 동작이 중지된다. 그리고, 프리차지 전압 발생부(106)에 따라 비트라인 프리차지부(103)에 접지전압(VSS)이 공급된다. 이에 따라, 비트라인 균등화 신호(BLEQ)가 하이 레벨로 활성화되는 구간에서는 비트라인 쌍(BL,BLB)이 접지전압(VSS) 레벨로 균등화된다. 따라서, 데이터 '1'이 저장된 셀에 오프 누설 전류가 발생하는 환경을 만들어주게 된다.

도 8은 본 발명에 따른 반도체 장치의 리드 동작을 설명하기 위한 타이밍도이다. 도 8에서는 도 5에서와 같이 데이터 '1'이 라이트 된 홀수 셀(C1,C3,C5)에 스트레스를 동시에 인가하고, 홀수 셀(C1,C3,C5)의 데이터를 리드하는 경우를 그 실시예로 설명하기로 한다.

먼저, 액티브 명령(ACT)에 의해 비트라인 프리차지부(103)가 비활성화되면 비트라인 균등화 신호(BLEQ)가 로우 레벨로 비활성화 상태가 된다. 그리고, 워드라인(WL)이 하이 레벨로 활성화되면, 비트라인 쌍(BL,BLB) 간에 전하분배가 발생하게 된다. 이후에, 센스앰프(SA)가 온 상태가 되어 동작하게 된다.

이후에, 리드 명령(RD)이 인가되면, 데이터 '1'이 라이트 된 홀수 셀(C1,C3,C5)에 저장된 데이터가 비트라인(BL)에 인가된다. 즉, 리드 동작 시에는 홀수 셀(C1,C3,C5)과 연결된 홀수 워드라인(WL1,WL3,WL5)만 인에이블 시켜 리드 동작을 수행하게 된다.

오프 누설 전류가 발생하지 않은 정상 동작의 경우에는 셀에 데이터 '1'이 저장된 상태이므로 비트라인(BL)이 코아전압(VCORE) 레벨로 상승하게 된다. 여기서, 코아전압(VCORE) 레벨은 비트라인 프리차지 전압(VBLP) 레벨보다 높은 1.4V 정도의 레벨이다.

하지만, 본원발명에서는 도 7에서와 같은 테스트 방법에 의해 데이터 '1'이 저장된 홀수 셀(C1,C3,C5)에 스트레스가 인가된 상태가 된다. 이에 따라, 데이터 '1'에 대한 누설 전류가 발생하여 (F)와 같이 패일이 유발된다. 즉, 홀수 셀(C1,C3,C5)에 누설 전류가 발생하게 되어 (E)와 같이 비트라인(BL)의 전압이 낮아지는 센싱 불량이 발생하거나 데이터가 역전되는 현상이 발생하게 된다.

따라서, 짝수 워드라인(WL0,WL2,WL4)의 인에이블에 의해 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)가 가해진 홀수 셀(C1,C3,C5)의 데이터만 리드하여 오프 누설전류가 발생 된 셀 들을 스크린하게 된다.

이후에, 프리차지 명령(PCG)에 의해 워드라인(WL)이 로우 레벨로 비활성화되고 센스앰프(SA)가 오프 상태가 된다. 그리고, 비트라인 프리차지부(103)가 하이 레벨로 활성화된다. 그러면, 데이터 '1'인 경우 비트라인 균등화 신호(BLEQ)에 따라 비트라인(BL)이 비트라인 프리차지 전압(VBLP) 레벨로 균등화된다. 여기서, 비트라인 프리차지 전압(VBLP) 레벨은 접지전압(VSS) 레벨보다 높은 0.7V 정도의 레벨이다.

Claims

데이터의 리드 및 라이트가 이루어지는 셀 매트;
비트라인 쌍을 통해 상기 셀 매트로부터 인가되는 셀 데이터를 센싱 및 증폭하는 센스앰프;
비트라인 균등화 신호에 따라 상기 비트라인 쌍을 접지전압의 레벨로 균등화시키는 비트라인 프리차지부;
테스트 모드시 상기 비트라인 프리차지부에 상기 접지전압을 공급하는 프리차지 전압 발생부; 및
상기 테스트 모드시 테스트 모드 구간 동안 상기 비트라인 균등화 신호를 활성화 상태로 유지시키고 상기 센스앰프의 동작을 비활성화 상태로 제어하는 테스트 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1항에 있어서, 상기 테스트 모드시 패싱 게이트 효과 및 인접 게이트 효과에 따른 누설 전류를 스크린 하는 것을 특징으로 하는 반도체 장치.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 1항에 있어서, 상기 테스트 제어부는 상기 테스트 모드시 테스트 모드 신호가 활성화되면 액티브 명령, 프리차지 명령을 포함하는 상기 테스트 모드 구간 동안 상기 비트라인 균등화 신호를 하이 레벨로 유지시키는 것을 특징으로 하는 반도체 장치.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 1항에 있어서, 상기 셀 매트는 홀수 워드라인과 연결되는 홀수 셀 들에 데이터 '1'을 저장하고 상기 테스트 모드시 모든 짝수 워드라인을 활성화시키는 것을 특징으로 하는 반도체 장치.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 4항에 있어서, 상기 셀 매트는 동일한 활성영역에 다른 데이터가 저장되는 것을 특징으로 하는 반도체 장치.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제 4항에 있어서, 상기 셀 매트는 서로 다른 활성영역에 서로 다른 데이터가 저장되는 것을 특징으로 하는 반도체 장치.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제 4항에 있어서, 상기 테스트 모드의 수행 이후에 리드 동작시 상기 홀수 워드라인을 인에이블시켜 상기 홀수 셀 들에 대한 스크린을 수행하는 것을 특징으로 하는 반도체 장치.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제 1항에 있어서, 상기 셀 매트는 짝수 워드라인과 연결되는 짝수 셀 들에 데이터 '1'을 저장하고 상기 테스트 모드시 모든 홀수 워드라인을 활성화시키는 것을 특징으로 하는 반도체 장치.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

제 8항에 있어서, 상기 셀 매트는 동일한 활성영역에 다른 데이터가 저장되는 것을 특징으로 하는 반도체 장치.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

제 8항에 있어서, 상기 셀 매트는 서로 다른 활성영역에 서로 다른 데이터가 저장되는 것을 특징으로 하는 반도체 장치.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 8항에 있어서, 상기 테스트 모드의 수행 이후에 리드 동작시 상기 짝수 워드라인을 인에이블시켜 상기 짝수 셀 들에 대한 스크린을 수행하는 것을 특징으로 하는 반도체 장치.
셀에 데이터를 라이트 하는 단계;
테스트 모드 구간 동안 비트라인 균등화 신호가 활성화되어 비트라인 쌍이 접지전압 레벨로 프리차지 되는 단계;
상기 테스트 모드 구간 동안 워드라인을 활성화시켜 액티브 동작 및 프리차지 동작을 수행하는 단계; 및
상기 테스트 모드 구간 이후에 리드 동작시 상기 비트라인 쌍의 누설 전류 패일을 검출하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

제 12항에 있어서, 상기 테스트 모드 구간 동안 센스앰프의 동작이 중지되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제 12항에 있어서, 상기 액티브 동작 및 프리차지 동작을 수행하는 단계는
홀수 워드라인과 연결되는 홀수 셀 들에 데이터 '1'이 저장된 상태에서 모든 짝수 워드라인을 활성화시키는 단계; 및
짝수 워드라인과 연결되는 짝수 셀 들에 데이터 '1'이 저장된 상태에서 모든 홀수 워드라인을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제 14항에 있어서, 상기 리드 동작시
상기 홀수 워드라인을 인에이블시켜 상기 홀수 셀 들에 대한 스크린을 수행하는 단계; 및
상기 짝수 워드라인을 인에이블시켜 상기 짝수 셀 들에 대한 스크린을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제 12항에 있어서, 상기 누설 전류 패일을 검출하는 단계는 패싱 게이트 효과 및 인접 게이트 효과에 따른 누설 전류를 검출하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

제 12항에 있어서, 상기 데이터를 라이트 하는 단계는 동일한 활성영역에 다른 데이터가 저장되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
청구항 18은(는) 설정등록료 납부시 포기되었습니다.

제 12항에 있어서, 상기 데이터를 라이트 하는 단계는 서로 다른 활성영역에 서로 다른 데이터가 저장되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
홀수 워드라인과 연결된 홀수 셀 들에 제 1데이터를 라이트 하는 단계;
제 1테스트 모드 구간 동안 비트라인 균등화 신호가 활성화되어 비트라인 쌍이 접지전압 레벨로 프리차지 되는 단계;
상기 제 1테스트 모드 구간 동안 모든 짝수 워드라인을 활성화시켜 액티브 동작 및 프리차지 동작을 수행하는 단계;
상기 제 1테스트 모드 구간 이후에 리드 동작시 홀수 워드라인을 활성화시킨 상태에서 상기 비트라인 쌍의 전위를 검출하여 상기 홀수 셀 들에 대한 누설 전류 패일을 검출하는 단계;
짝수 워드라인과 연결된 짝수 셀 들에 제 2데이터를 라이트 하는 단계;
제 2테스트 모드 구간 동안 상기 비트라인 균등화 신호가 활성화되어 상기 비트라인 쌍이 상기 접지전압 레벨로 프리차지 되는 단계;
상기 제 2테스트 모드 구간 동안 모든 홀수 워드라인을 활성화시켜 상기 액티브 동작 및 상기 프리차지 동작을 수행하는 단계; 및
상기 제 2테스트 모드 구간 이후에 리드 동작시 상기 짝수 워드라인을 활성화시킨 상태에서 상기 비트라인 쌍의 전위를 검출하여 상기 짝수 셀 들에 대한 누설 전류 패일을 검출하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
청구항 20은(는) 설정등록료 납부시 포기되었습니다.

제 19항에 있어서, 상기 제 1 및 제 2테스트 모드 구간 동안 센스앰프의 동작이 중지되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
청구항 21은(는) 설정등록료 납부시 포기되었습니다.

제 19항에 있어서, 상기 누설 전류 패일을 검출하는 단계는 패싱 게이트 효과 및 인접 게이트 효과에 따른 누설 전류를 검출하는 것을 특징으로 하는 반도체 장치의 테스트 방법.