JP2804190B2

JP2804190B2 - 半導体集積回路

Info

Publication number: JP2804190B2
Application number: JP3304335A
Authority: JP
Inventors: 夏樹串山; 透古山; 健二沼田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-11-20
Filing date: 1991-11-20
Publication date: 1998-09-24
Anticipated expiration: 2013-09-24
Also published as: JPH05144294A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）に係り、特にメモリセルアレイおよびメモリセルの
読み出し情報をセンス増幅するセンスアンプを有するＩ
Ｃにおけるセルの読み出しマージンを制御する手段に関
する。

【０００２】

【従来の技術】メモリセルアレイおよびメモリセルの読
み出し情報をセンス増幅するビット線センスアンプを有
するＩＣ（例えばメモリＩＣ）は、ウェハープロセスを
終了した後の最初の検査工程（いわゆるダイソート工
程）で良品・不良品の選別検査を行なっている。ダイソ
ート工程では、ウェハー上に形成されているチップのパ
ッドにプローブカードの針を当て、チップの動作に必要
な電源、アドレス、入力データ、制御信号等を与え、各
針に流れ込む電流や、出力データ等を測定し、期待値と
比較することで良品・不良品の判定を行なっている。ダ
イソート工程は多くの項目に分かれているが、一般的に
は、(1) 電流試験、(2) 動作試験に大別することができ
る。

【０００３】まず、最初に電流試験が行なわれる。この
試験では待機時電源電流や動作時電源電流、入力ピン漏
洩電流等の測定が行なわれる。測定電流値がある規定範
囲内に納まっていれば良品と判断され次の項目の試験が
行なわれるが、測定電流値が規定範囲内に納まっていな
かった場合には不良品と判断され、それ以降の項目の試
験は行なわれない。

【０００４】電流試験に合格したチップには次の動作試
験が行なわれる。この試験の目的はメモリセルの書込み
・読み出し動作が正しく行なわれるか否かを検査するこ
とである。動作試験は幾つもの項目に分けて行なわれ
る。電源電圧、入力データの電圧・タイミング、アドレ
スの電圧・タイミング、メモリセルに書き込むデータパ
ターン（メモリセル平面に書き込まれる“０”、“１”
の組合せ）等を幾通りも組合せて書込み・読み出しを行
い、書き込まれたデータパターンが正しく読み出される
かを試験する。

【０００５】メモリＩＣを製造する工程は厳しく管理さ
れているが、それでもある程度のばらつきは避けられな
い。各々の工程での僅かなばらつきが全てのウェハープ
ロセス工程を終了するまでに累積され、このばらつきの
累積はウェハープロセス後のメモリＩＣ内に含まれるメ
モリセルの特性ばらつきとして現われる。メモリセルの
特性分布はおおよそ図２３に示すように３群に分かれて
いると考えられる。

【０００６】図２３中、分布(1) は健全なメモリセル
群、分布(2)は読み出しあるいは書込みが全くできない
完全な不良セル群、分布(3) は読み出し書込みはできる
がその動作が不完全なメモリセル群である。

【０００７】ところで、従来のダイソート工程におい
て、前記(2) 群のメモリセルは簡単に除去できる。これ
に対して、前記(3) 群のメモリセルは、読み出した時の
情報量（電圧読み出しの場合はビット線対の電位差、電
流読み出しの場合はビット線対の電流差）が少ないの
で、その除去は容易ではない。

【０００８】そこで、通常は、ダイソート工程で、(3)
群のメモリセルを除去すべく様々なスクリーニングテス
トが行なわれている。例えば仕様書で規定されている電
源電圧範囲よりも低い（あるいは高い）電源電圧で動作
させるテスト、あるいは仕様書で規定されているタイミ
ングよりも厳しいタイミングで制御信号、アドレス、デ
ータ等を与えて動作させるテスト、あるいはメモリセル
平面内に様々なデータパターン（隣り合わせたメモリセ
ルの“０”、“１”の組合せ）でデータを与えて動作さ
せるテスト等である。

【０００９】しかし、このような従来のスクリーニング
テストでは、必ずしも(3) 群の全てのメモリセルを除去
しきれてはいない。また、(3) 群のメモリセルは一般的
に不安定であり、同じテストを数回行なってもある時は
不良として検出されるが、ある時には不良として検出さ
れないこともある。ダイソート工程でたまたま不良とし
て検出されなかった(3) 群のメモリセルは、パッケージ
に納められた後の最終検査工程で不良として検出された
り、また、最終検査工程でも運悪く不良として検出され
なかった場合は市場に出荷され、ユーザーの手元で不良
になる場合もある。上記したようなウェハー状態でのス
クリーニングテストで不良として検出されずにパッケー
ジング後の最終検査工程で不良として検出された場合
は、パッケージ材料やテストコストが無駄になる。ま
た、最終検査工程でも不良として検出されずにユーザー
の手元で不良になった場合は深刻な信用問題になる。

【００１０】特に、ダイナミック型メモリ（ＤＲＡＭ）
においては、大容量化に伴い、スタック型セルやトレン
チ型セルなどの三次元的構造を持つようになると、スタ
ック型セルのストレージノードのコンタクト不良やトレ
ンチ型セルのトレンチ穴不良により十分なセル容量を確
保することが困難になり、前記したように不良となり易
いセルがある確率で発生するので、前記したような(3)
群の全てのメモリセルを除去しきれないという問題は一
層重要になる。ここで、従来のＤＲＡＭのメモリセルア
レイおよびビット線センスアンプについて、構成の一例
および動作例を簡単に説明する。

【００１１】図２４は、メモリセルアレイＭＣＡの構成
およびセンスアンプＳＡ1 〜ＳＡｎとの接続関係を示し
ている。メモリセルアレイＭＣＡにおいて、ＭＣ…は行
列状に配列されたＤＲＡＭセル、ＷＬ1 〜ＷＬｍは同一
行のセルＭＣ…に共通接続されたワード線、ＢＬ1 、／
ＢＬ1 、…ＢＬｎ、／ＢＬｎは同一列のセルＭＣ…に接
続されたビット線である。ＤＣＡはダミーセル部であ
り、上記メモリセルアレイＭＣＡの各ビット線ＢＬ1 、
／ＢＬ1 、…ＢＬｎ、／ＢＬｎに１個づつダミーセルＤ
Ｃが接続されている。このダミーセル部ＤＣＡにおい
て、ＤＷＬおよび／ＤＷＬはダミーワード線、ＶPLはダ
ミーセルキャパシタプレート電位、ＶDCはダミーセル書
込み電位である。

【００１２】センスアンプＳＡ1 〜ＳＡｎは、上記メモ
リセルアレイＭＣＡの相補的なビット線対（ＢＬ1 、／
ＢＬ1 ）〜（ＢＬｎ、／ＢＬｎ）にそれぞれ対応して接
続され、選択された行のメモリセルからビット線に読み
出された情報をセンス増幅するものである。

【００１３】図２５は、図２４中のメモリセルＭＣの１
個分の回路構成を示している。Ｑはトランスファゲート
用ＭＯＳトランジスタであり、ドレインがビット線ＢＬ
ｉあるいは／ＢＬｉに接続され、ゲートがワード線ＷＬ
ｉに接続されている。Ｃは情報記憶用の容量であり、一
端が上記トランジスタＱのソースに接続され、他端がキ
ャパシタプレート電位ＶPLに接続されている。

【００１４】図２６は、図２４中のセンスアンプＳＡ1
〜ＳＡｎの１個分の回路構成を代表的に示している。Ｅ
Ｑはビット線プリチャージ・イコライズ回路であり、Ｖ
PRはビット線プリチャージ電位、／φEQはプリチャージ
・イコライズ信号である。ＳＮはビット線電位センス用
のＮチャネルセンスアンプ、ＳＰはビット線電位リスト
ア用のＰチャネルセンスアンプ、／φｎはＮチャネルセ
ンスアンプ活性化信号、φｐはＰチャネルセンスアンプ
活性化信号である。

【００１５】図２７は、図２４のＤＲＡＭの読み出し動
作における各部の電圧波形を示している。Ｖccは電源電
位、Ｖcc／２はビット線のプリチャージ電位、ＷＬは選
択された行のワード線、ＤＷＬは選択された一方のダミ
ーワード線、／ＤＷＬは選択されなかった他方のダミー
ワード線、ＢＬは選択行のセルに接続されている一方の
ビット線、／ＢＬは上記ビット線ＢＬに対して相補対を
なす他方のビット線（前記ダミーワード線ＤＷＬにより
選択されるダミーセルＤＣが接続されているビット線）
である。ｖｎは選択行のワード線ＷＬの電位が立上がっ
た時に選択行のセルＭＣのゲート・ドレイン間容量を通
して前記一方のビット線ＢＬに発生するカップリングノ
イズによる電位、ｖｄは前記ダミーワード線ＤＷＬの電
位を立上げることにより選択されるダミーセルＤＣが接
続されている他方のビット線／ＢＬに発生するカップリ
ングノイズによる電位、ｖ1 は選択されたセルＭＣの
“１”データが前記ビット線ＢＬに読み出された時に現
れる信号電位の変化量、ｖ0は選択されたセルＭＣの
“０”データが前記ビット線ＢＬに読み出された時に現
れる信号電位の変化量である。

【００１６】前記ダミーセル部ＤＣＡを設けた理由の１
つ目は、選択行のワード線ＷＬの電位が立上がった時に
一方のビット線ＢＬに発生するカップリングノイズによ
る電位ｖｎと相殺するように、他方のビット線／ＢＬに
接続されているダミーワード線ＤＷＬの電位を立上げて
他方のビット線／ＢＬにもカップリングノイズによる電
位ｖｄを発生させるためである。２つ目の理由は、選択
されるメモリセルＭＣの容量によるビット線対（ＢＬ、
／ＢＬ）内のビット線同士の容量のアンバランスを軽減
するためである。

【００１７】このようにダミーセル部ＤＣＡを設ける
と、メモリセルから一方のビット線に読み出された電位
の比較基準となる他方のビット線の電位の最適化を行う
ことにより、セルの“１”データの読み出し時にビット
線に現れる信号電位の変化量Δｖ1 と“０”データの読
み出し時にビット線に現れる信号電位の変化量Δｖ0 と
を等しくし、セルの動作マージンを最適化することが可
能になる。

【００１８】ところで、ＤＲＡＭの大容量化に伴うセル
パターン面積の縮小化により、セルトランジスタの基板
バイアス効果による閾値電圧の上昇および“１”データ
に対するセル容量の低下が生じ、セルに十分なレベルの
“１”データを書込むことが困難になってきている。こ
れにより、“１”データ読み出し時のビット線信号電位
の変化量Δｖ1 が“０”データの読み出し時のビット線
信号電位の変化量Δｖ0 より小さくなる傾向が強まり、
ソフトエラー率が悪化するという問題がある。

【００１９】そこで、前記ダミーセル書込み電位ＶDCを
変えることにより、“１”データの読み出しマージン
（ビット線センスアンプのセンスマージン）を大きくし
て“０”データの読み出しマージンと同等にする、つま
り、“１”、“０”データの読み出しマージンのアンバ
ランスを補正することが考えられる。また、前記したよ
うなウェハー状態でのスクリーニングテストに際して、
ダミーセル書込み電位ＶDCを変えることによりセルの読
み出しマージンを厳しくすることが考えられる。

【００２０】しかし、ダミーセル書込み電位ＶDCは、本
来はビット線電位と同等の電位を与えるものであって僅
かな電位の補正には適しているが、セルの読み出しマー
ジンを制御するためにダミーセル書込み電位ＶDCを大き
く補正しようとすると、多大なプリチャージ時間を必要
とする。従って、通常のリード／ライト動作と同様の最
小サイクルでの試験に際しては、ダミーセル書込み電位
ＶDCの補正は不適である。また、従来のＤＲＡＭは、セ
ルの読み出しマージンを任意に変えて最適化することが
容易にはできないという問題があった。

【００２１】

【発明が解決しようとする課題】上記したように従来の
ＩＣは、ウェハー状態でのスクリーニングテストに際し
て、動作が不完全なメモリセル群に対して必ずしも全て
のメモリセルを不良として検出することができないとい
う問題があった。

【００２２】また、メモリセルを高集積化、微細化した
ＩＣにおいては、“１”、“０”データの読み出しマー
ジンのアンバランスを補正することが容易にはできない
という問題があった。

【００２３】本発明は上記の問題点を解決すべくなされ
たもので、ウェハー状態でのスクリーニングテストに際
して、動作が不完全なメモリセル群に対して全てのメモ
リセルを不良として検出することが可能になる半導体集
積回路を提供することを目的とする。

【００２４】また、本発明は、メモリセルを高集積化、
微細化した場合でも、“１”、“０”データの読み出し
マージンのアンバランスを補正することが容易に可能に
なる半導体集積回路を提供することにある。

【００２５】

【課題を解決するための手段】本発明は、メモリセルア
レイおよびメモリセルの読み出し情報をセンス増幅する
センスアンプを有する半導体集積回路において、上記メ
モリセルアレイの相補的なビット線対にそれぞれ対応し
て容量を介してダミーワード線が接続されたダミーセル
部と、上記メモリセルアレイの選択されたワード線が活
性化される際にダミーワード線駆動方式制御電位に基づ
いてダミーワード線の電位を変化させるか否かを制御す
るダミーワード線電位制御回路を具備することを特徴と
する。

【００２６】

【作用】ダミーワード線電位制御回路による制御によっ
て、メモリセルの“１”、“０”データの読み出しマー
ジンのアンバランスを補正したり、ウェハー状態におけ
るスクリーニングテストに際して、メモリセルの“１”
データの読み出しマージンまたは“０”データの読み出
しマージンを厳しくする（メモリセルに蓄えられている
データを読み出した時にビット線対に現れる電位差また
は電流差が小さくなって読み出し難くする）ことが可能
になる。

【００２７】従って、ＩＣの製造過程においてロット中
のサンプルとなるＩＣに対してソフトエラーテストを行
った際の結果に応じて、必要があれば、“１”、“０”
データの読み出しマージンのアンバランスを補正するこ
とが可能になる。この場合、上記ロットの各ＩＣチップ
上の所定のパッドを所定の電位ノードに接続し、このパ
ッドの電位によってダミーワード線の駆動方式を決定す
るようにしておけば、上記ロットのＩＣに対して補正を
行うためのダミーワード線駆動方式を半永久的に固定す
ることが可能になり、信頼性、歩留りの向上を図ること
ができる。

【００２８】また、ＩＣのウェハー状態でのスクリーニ
ングテストに際して、最小サイクルでのテストが可能に
なり、読み出しマージンの少ない（つまり、動作が不完
全な）メモリセル群に対して全てのメモリセルを不良と
して検出することができる。これにより、スクリーニン
グテストの効率の向上を図ることができると共に、パッ
ケージング後の不良発生率を低減できる。従って、パッ
ケージ材料や検査コストを節約することができ、ユーザ
ーの手元で不良になるような信頼性不良の問題が起きる
心配が減る。また、読み出しマージンの少ないセルを不
良として除去し、そのメモリセルを冗長ビットで置き換
えるようにすれば、総合的に見た場合の歩留まりが向上
する。

【００２９】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍの一部を示している。

【００３０】図１において、メモリセルアレイ１０は、
行列状に配列されたＤＲＡＭセルＭＣ…と、同一行のセ
ルＭＣ…に共通に接続されたワード線ＷＬ1 〜ＷＬｍ
と、同一列のセルＭＣ…に共通に接続されたビット線Ｂ
Ｌ1 、／ＢＬ1 、〜ＢＬｎ、／ＢＬｎを有する。１１は
カップリング容量型のダミーセル部であり、上記メモリ
セルアレイＭＣＡの各ビット線ＢＬ1 〜ＢＬｎに１個づ
つ容量Ｃを介してダミーワード線ＤＷＬが接続され、各
ビット線／ＢＬ1 〜／ＢＬｎに１個づつ容量Ｃを介して
ダミーワード線／ＤＷＬが接続されている。これらの容
量Ｃは、ＭＯＳ型容量あるいはプレートポリシリコンと
ゲート電極材料との間の層間容量が用いられる。１２は
上記ダミーワード線ＤＷＬ、／ＤＷＬに接続されている
ダミーワード線駆動回路、１３はこのダミーワード線駆
動回路１２によるダミーワード線駆動方式を決定するた
めのダミーワード線駆動方式決定回路、１４はチップ上
のパッドであり、前記ダミーワード線駆動方式決定回路
１３にダミーワード線駆動方式制御電位を与えるための
ものである。これらのダミーワード線駆動回路１２、ダ
ミーワード線駆動方式決定回路１３およびパッド１４
は、ダミーワード線電位制御回路（ＤＷＬ電位制御回
路）１５を形成している。センスアンプＳＡ1 〜ＳＡｎ
は、上記メモリセルアレイ１０の相補的なビット線対
（ＢＬ1 、／ＢＬ1 ）〜（ＢＬｎ、／ＢＬｎ）にそれぞ
れ対応して接続され、選択された行のメモリセルからビ
ット線に読み出された情報をセンス増幅するものであ
り、それぞれ例えば図２６に示したように構成されてい
る。なお、複数組のビット線対に対して１個のセンスア
ンプが切り換え接続されるように構成される場合もあ
る。

【００３１】図２乃至図６は、上記ダミーワード線駆動
方式の各種の態様における動作波形（各部の電圧波形）
を示しており、これらの駆動方式を実現するためのＤＷ
Ｌ電位制御回路１５の相異なる回路例を図７乃至図１０
に示している。

【００３２】図２乃至図６において、Ｖccは電源電位、
Ｖcc／２はビット線のプリチャージ電位、ＷＬは選択さ
れた行のワード線、ＤＷＬは一方のダミーワード線、／
ＤＷＬは他方のダミーワード線、ＢＬは選択行のセルに
接続されている一方のビット線、／ＢＬは上記ビット線
ＢＬに対して相補対をなす他方のビット線（前記ダミー
ワード線ＤＷＬにより選択される容量Ｃが接続されてい
るビット線）である。ｖｎは選択行のワード線ＷＬの電
位が立上がった時に選択行のセルＭＣのゲート・ドレイ
ン間容量を通して前記一方のビット線ＢＬに発生するカ
ップリングノイズによる電位、ｖｄは前記ダミーワード
線ＤＷＬの電位を立上げることにより前記他方のビット
線／ＢＬに発生するカップリングノイズによる電位、ｖ
1 は選択されたセルＭＣの“１”データが前記ビット線
ＢＬに読み出された時に現れる信号電位の変化量、ｖ0
は選択されたセルＭＣの“０”データが前記ビット線Ｂ
Ｌに読み出された時に現れる信号電位の変化量である。

【００３３】図２に示す駆動方式は、選択ワード線ＷＬ
の活性化時に、ダミーワード線ＤＷＬ、／ＤＷＬを共に
非活性状態に保つ方式である。即ち、ビット線対（Ｂ
Ｌ、／ＢＬ）の電位がプリチャージ・イコライズされた
状態が解除された後、選択された行のワード線ＷＬが昇
圧電位まで立上がる。このワード線ＷＬの電位が立上が
った時に選択行のセルのゲート・ドレイン間容量を通し
て一方のビット線ＢＬにカップリングノイズによる電位
ｖｎが発生する。そして、選択行のセルから一方のビッ
ト線ＢＬにデータが読み出され、ビット線対（ＢＬ、／
ＢＬ）に電位差が発生した時、センスアンプが動作し、
ビット線対（ＢＬ、／ＢＬ）の一方の電位をプルダウン
し、他方の電位をプルアップする。

【００３４】この駆動方式では、ワード線電位の立上り
時に発生するワード線ＷＬからのカップリングノイズに
よる電位ｖｎ分だけ一方のビット線ＢＬの電位が高くな
るが、他方のビット線／ＢＬにはダミーワード線ＤＷＬ
からのカップリングノイズによる電位ｖｄが現れないの
で、ｖ1 ＞ｖ0 になる。

【００３５】図３に示す駆動方式は、図２に示した駆動
方式と比べて、選択ワード線ＷＬの活性化時に、ダミー
ワード線／ＤＷＬの電位を“Ｈ”レベルに保ち、ダミー
ワード線ＤＷＬの電位を“Ｈ”から“Ｌ”に変化させる
点が異なり、その他は同じである。

【００３６】この駆動方式では、ワード線電位の立上り
時に発生するワード線ＷＬからのカップリングノイズに
よる電位ｖｎ分だけ一方のビット線ＢＬの電位が高くな
ると同時に、ダミーワード線ＤＷＬの電位が立下がった
時に発生するダミーワード線ＤＷＬからのカップリング
ノイズによる電位ｖｄ（＝−ｖｎ）だけ他方のビット線
／ＢＬの電位が低くなるので、ｖ1 》ｖ0 になる。

【００３７】図４に示す駆動方式は、図２に示した駆動
方式と比べて、選択ワード線ＷＬの活性化時に、ダミー
ワード線ＤＷＬの電位を“Ｌ”レベルに保ち、ダミーワ
ード線／ＤＷＬの電位を“Ｌ”から“Ｈ”に変化させる
点が異なり、その他は同じである。

【００３８】この駆動方式では、ワード線電位の立上り
時に発生するワード線ＷＬからのカップリングノイズに
よる電位ｖｎ分だけ一方のビット線ＢＬの電位が高くな
ると同時に、ダミーワード線／ＤＷＬの電位が立上った
時に発生するダミーワード線／ＤＷＬからのカップリン
グノイズによる電位ｖｄ（＝ｖｎ）だけ一方のビット線
ＢＬの電位が高くなるので、ｖ1 》ｖ0 になる。

【００３９】図５に示す駆動方式は、図２に示した駆動
方式と比べて、選択ワード線ＷＬの活性化時に、ダミー
ワード線ＤＷＬの電位を“Ｈ”レベルに保ち、ダミーワ
ード線／ＤＷＬの電位を“Ｈ”から“Ｌ”に変化させる
点が異なり、その他は同じである。

【００４０】この駆動方式では、ワード線電位の立上り
時に発生するワード線ＷＬからのカップリングノイズに
よる電位ｖｎ分を、ダミーワード線／ＤＷＬの電位が立
下がった時に発生するダミーワード線／ＤＷＬからのカ
ップリングノイズによる電位ｖｄ（＝−ｖｎ）により相
殺するので、ｖ1 ＝ｖ0 になる。

【００４１】図６に示す駆動方式は、図２に示した駆動
方式と比べて、選択ワード線ＷＬの活性化時に、ダミー
ワード線ＤＷＬの電位を“Ｈ”から“Ｌ”に変化させる
と共にダミーワード線／ＤＷＬの電位を“Ｌ”から
“Ｈ”に変化させる点が異なり、その他は同じである。

【００４２】この駆動方式では、ワード線電位の立上り
時に発生するワード線ＷＬからのカップリングノイズに
よる電位ｖｎ分だけ一方のビット線ＢＬの電位が高くな
ると共にダミーワード線／ＤＷＬの電位が立上った時に
発生するダミーワード線／ＤＷＬからのカップリングノ
イズによる電位ｖｄ（＝ｖｎ）だけ一方のビット線ＢＬ
の電位が高くなると同時に、ダミーワード線ＤＷＬの電
位が立下がった時に発生するダミーワード線ＤＷＬから
のカップリングノイズによる電位ｖｄ（＝−ｖｎ）だけ
他方のビット線／ＢＬの電位が低くなるので、ｖ1 》ｖ
0 になる。

【００４３】図７に示すＤＷＬ電位制御回路において、
１４はパッド、２０はパッド１４と接地電位ノードとの
間に接続された高抵抗、２１は上記パッド１４に入力ノ
ードが接続されたインバータ、２２は上記インバータ２
１の出力およびワード線駆動タイミング信号φWLが入力
する二入力のアンドゲート、２３はビット線ＢＬ１〜Ｂ
Ｌｎ系を選択するためのロウ系のアドレス信号Ａ0Rおよ
び上記アンドゲート２２の出力が入力する二入力のナン
ドゲート、２４は上記ナンドゲート２３の出力を反転し
て前記ダミーワード線ＤＷＬに供給するインバータ、２
５はビット線／ＢＬ１〜／ＢＬｎ系を選択するためのロ
ウ系のアドレス信号／Ａ0Rおよび前記アンドゲート２２
の出力が入力する二入力のナンドゲート、２６は上記ナ
ンドゲート２５の出力を反転して前記ダミーワード線／
ＤＷＬに供給するインバータである。

【００４４】この回路において、パッド１４が接地電位
の状態では、インバータ２１の出力が“Ｈ”レベルであ
り、ワード線駆動タイミング信号φWLが活性化した（本
例では“Ｈ”レベルになる）時、アドレス信号Ａ0Rある
いは／Ａ0Rに応じてダミーワード線ＤＷＬあるいは／Ｄ
ＷＬを活性化する。この動作は、図２７に示した従来例
の動作と同様である。

【００４５】これに対して、外部からパッド１４に
“Ｈ”レベルの信号を印加してインバータ２１の出力を
“Ｌ”レベルにしておくと、ワード線駆動タイミング信
号φWLが活性化しても、ダミーワード線ＤＷＬ、／ＤＷ
Ｌを共に非活性状態（本例では“Ｌ”レベル）に保つの
で、図２に示したような動作が得られる。

【００４６】図８に示すＤＷＬ電位制御回路において、
１４はパッド、３０はパッド１４と接地電位ノードとの
間に接続された高抵抗、３１は上記パッド１４に入力ノ
ードが接続されたインバータ、３２は上記インバータ３
１の出力およびワード線駆動タイミング信号φWLおよび
ビット線ＢＬ１〜ＢＬｎ系を選択するためのロウ系のア
ドレス信号Ａ0Rが入力し、その出力を前記ダミーワード
線ＤＷＬに供給する三入力のナンドゲート、３３は前記
インバータ３１の出力およびワード線駆動タイミング信
号φWLおよびビット線／ＢＬ１〜／ＢＬｎ系を選択する
ためのロウ系のアドレス信号／Ａ0Rが入力し、その出力
を前記ダミーワード線／ＤＷＬに供給する三入力のナン
ドゲートである。

【００４７】この回路において、パッド１４が接地電位
の状態では、インバータ３１の出力が“Ｈ”レベルであ
り、ワード線駆動タイミング信号φWLが活性化した時、
アドレス信号Ａ0Rあるいは／Ａ0Rに応じてダミーワード
線ＤＷＬあるいは／ＤＷＬを活性化するので、図３に示
したような動作が得られる。

【００４８】これに対して、外部からパッド１４に
“Ｈ”レベルの信号を印加してインバータ３１の出力を
“Ｌ”レベルにしておくと、ワード線駆動タイミング信
号φWLが活性化しても、ダミーワード線ＤＷＬ、／ＤＷ
Ｌを共に非活性状態に保つので、図２に示したような動
作が得られる。

【００４９】図９に示すＤＷＬ電位制御回路において、
１４はパッド、４０はパッド１４と接地電位ノードとの
間に接続された高抵抗、４１ａは上記パッド１４に入力
ノードが接続されたインバータ、４１ｂは上記インバー
タ４１ａの出力（制御信号φA ）を反転して反転制御信
号φB を生成するインバータ、４２はビット線ＢＬ１〜
ＢＬｎ系を選択するためのロウ系のアドレス信号Ａ0Rお
よびワード線駆動タイミング信号φWLが入力する二入力
のナンドゲート、４３は上記ナンドゲート４２の出力が
入力し、前記相補的な制御信号φB およびφA により動
作が制御されるクロックドインバータ、４４は前記ナン
ドゲート４２の出力が入力するインバータ、４５は上記
インバータ４４の出力が入力し、前記相補的な制御信号
φA およびφB により動作の可否が制御されるクロック
ドインバータであり、このクロックドインバータ４５お
よび前記クロックドインバータ４３の出力はワイヤード
オア接続されて前記ダミーワード線ＤＷＬに供給され
る。４６はビット線／ＢＬ１〜／ＢＬｎ系を選択するた
めのロウ系のアドレス信号／Ａ0Rおよびワード線駆動タ
イミング信号φWLが入力する二入力のナンドゲート、４
７は上記ナンドゲート４６の出力が入力し、前記相補的
な制御信号φB およびφA により動作が制御されるクロ
ックドインバータ、４８は前記ナンドゲート４６の出力
が入力するインバータ、４９は上記インバータ４８の出
力が入力し、前記相補的な制御信号φAおよびφB によ
り動作の可否が制御されるクロックドインバータであ
り、このクロックドインバータ４９および前記クロック
ドインバータ４７の出力はワイヤードオア接続されて前
記ダミーワード線／ＤＷＬに供給される。

【００５０】この回路において、パッド１４が接地電位
の状態では、制御信号φA およびφB は対応して“Ｈ”
／“Ｌ”レベルになっている。これにより、ワード線駆
動タイミング信号φWLが活性化した時、アドレス信号Ａ
0Rあるいは／Ａ0Rに応じてダミーワード線ＤＷＬあるい
は／ＤＷＬを活性化する。この動作は、図２７に示した
従来例の動作と同様である。

【００５１】これに対して、外部からパッド１４に
“Ｈ”レベルの信号を印加して制御信号φA およびφB
を対応して“Ｌ”／“Ｈ”レベルにしておくと、ワード
線駆動タイミング信号φWLが活性化した時に、図３に示
したような動作が得られる。

【００５２】図１０に示すＤＷＬ電位制御回路におい
て、１４はパッド、５０はパッド１４と接地電位ノード
との間に接続された高抵抗、５１ａは上記パッド１４に
入力ノードが接続されたインバータ、５１ｂは上記イン
バータ５１ａの出力（制御信号φA ）を反転して反転制
御信号φB を生成するインバータ、５２はビット線ＢＬ
１〜ＢＬｎ系を選択するためのロウ系のアドレス信号Ａ
0Rが一端に入力し、前記相補的な制御信号φB およびφ
A により動作が制御されるＣＭＯＳトランスファゲー
ト、５３はビット線／ＢＬ１〜／ＢＬｎ系を選択するた
めのロウ系のアドレス信号／Ａ0Rが一端に入力し、前記
相補的な制御信号φA およびφB により動作が制御され
るＣＭＯＳトランスファゲートであり、これらのＣＭＯ
Ｓトランスファゲート５２および５３の出力はワイヤー
ドオア接続されている。５４はこのワイヤードオア出力
およびワード線駆動タイミング信号φWLが入力し、その
出力を前記ダミーワード線ＤＷＬに供給する二入力のア
ンドゲートである。５５は前記アドレス信号Ａ0Rが一端
に入力し、前記相補的な制御信号φA およびφBにより
動作が制御されるＣＭＯＳトランスファゲート、５６は
前記アドレス信号／Ａ0Rが一端に入力し、前記相補的な
制御信号φB およびφAにより動作が制御されるＣＭＯ
Ｓトランスファゲートであり、これらのＣＭＯＳトラン
スファゲート５５および５６の出力はワイヤードオア接
続されている。５７はこのワイヤードオア出力およびワ
ード線駆動タイミング信号φWLが入力し、その出力を前
記ダミーワード線／ＤＷＬに供給する二入力のアンドゲ
ートである。

【００５３】この回路において、パッド１４が接地電位
の状態では、制御信号φA およびφB は対応して“Ｈ”
／“Ｌ”レベルになっている。これにより、ワード線駆
動タイミング信号φWLが活性化した時、アドレス信号Ａ
0Rあるいは／Ａ0Rに応じてダミーワード線ＤＷＬあるい
は／ＤＷＬを活性化する。この動作は、図２７に示した
従来例の動作と同様である。

【００５４】これに対して、外部からパッド１４に
“Ｈ”レベルの信号を印加して制御信号φA およびφB
を対応して“Ｌ”／“Ｈ”レベルにしておくと、ワード
線駆動タイミング信号φWLが活性化した時に、図４に示
したような動作が得られる。

【００５５】上記第１実施例のＤＲＡＭによれば、例え
ば図２乃至図４、図６の駆動方式のいずれかを選択し得
るＤＷＬ電位制御回路１５を使用しておけば、メモリセ
ルの“１”データの読み出しマージンが小さくて“１”
データ読み出し信号ｖ1 が小さい場合でも、“１”デー
タの読み出しマージンを大きくするように駆動方式を選
択制御し、“１”、“０”データの読み出しマージンの
アンバランスを補正することが可能になる。

【００５６】従って、ＤＲＡＭの製造過程においてロッ
ト中のサンプルとなるＤＲＡＭに対してソフトエラーテ
ストを行った際の結果に応じて、必要があれば、
“１”、“０”データの読み出しマージンのアンバラン
スを補正することが可能になる。そして、上記ロットの
ＤＲＡＭに対して、上記したようなＤＷＬ電位制御回路
１５による駆動方式を半永久的に固定するように、前記
パッド１４を“Ｈ”レベルの電位に固定する（例えば電
源パッドにワイヤーボンディングする）ことも可能であ
る。

【００５７】なお、駆動方式を半永久的に固定する手段
としては、パッド１４の電位を固定することに限らず、
フューズ回路あるいは不揮発性のプログラム回路を用い
たり、プロセス中の配線層の接続を変更するなどが考え
られる。

【００５８】また、例えば図６の駆動方式を選択し得る
ＤＷＬ電位制御回路１５を使用しておけば、ウェハープ
ロセスを終了したＤＲＡＭのスクリーニングテストに際
して、“０”データの読み出しマージンを厳しくするこ
とが可能になり、“０”データの読み出しマージンの少
ないメモリセルを不良と判定することができる。

【００５９】上記とは逆に、“１”データの読み出しマ
ージンを厳しくし得るような駆動方式を選択し得るＤＷ
Ｌ電位制御回路１５を使用しておくことにより、“１”
データの読み出しマージンの少ないメモリセルを不良と
判定することができる。図１１は、本発明を適用したＤ
ＲＡＭの製造工程における良品チップの選別手順の一例
を示すフローチャートである。

【００６０】図１２は、図１中の容量Ｃとして、ダミー
用ＤＲＡＭセルＤＣの容量Ｃを用いた例を示しており、
この容量Ｃの一端はトランスファゲート用ＭＯＳトラン
ジスタＱを介してビット線に接続されており、このＭＯ
ＳトランジスタＱのゲートが前記したようなダミーワー
ド線ＤＷＬ、／ＤＷＬに接続されており、上記容量Ｃの
他端（キャパシタプレート電極）はダミーセルキャパシ
タプレート線ＤＷＬ´、／ＤＷＬ´に接続されている。
図１３は、図１２のＤＲＡＭにおけるダミーワード線駆
動方式の一例における各部の電圧波形を示している。

【００６１】この駆動方式は、図２に示した駆動方式と
比べて、選択ワード線ＷＬの活性化時に、ダミーワード
線／ＤＷＬの電位を“Ｌ”レベルに保ち、ダミーワード
線ＤＷＬの電位を“Ｌ”から“Ｈ”に変化させ、前記キ
ャパシタプレート線ＤＷＬ´、／ＤＷＬ´の電位を
“Ｈ”から“Ｌ”に変化させるようにＤＷＬ駆動回路１
２が構成されている点が異なり、その他は同じである。

【００６２】このＤＲＡＭの駆動方式では、キャパシタ
プレート線ＤＷＬ´、／ＤＷＬ´の電位を制御すること
により、セルＭＣの読み出しマージンを任意に変えるこ
とができる。

【００６３】また、ワード線のカップリングノイズｖｎ
がダミー用セルＤＣの選択時の容量によるカップリング
ノイズｖｄにより相殺されるので、選択セルＭＣの容量
によるカップリングのみでビット線のレベルを決めるこ
とが可能になり、ビット線対内のビット線同士の容量の
アンバランスがなくなる。なお、前記キャパシタプレー
ト線ＤＷＬ´、／ＤＷＬ´に同じ信号を供給するように
してもよい。図１４は、本発明の第２実施例に係るＤＲ
ＡＭの一部を示している。

【００６４】このＤＲＡＭは、図１のＤＲＡＭと比べ
て、複数個のパッド（本例では２個のパッド１４１、１
４２）を使用することにより３種類以上のダミーワード
線駆動方式を選択的に実現し得るように変更されてお
り、かつ、ダミーワード線ＤＷＬ、／ＤＷＬを任意のレ
ベルで駆動し得るようにダミーワード線レベル決定回路
１６が付加されたものであり、図１中と同一部分には同
一符号を付している。図中、ダミーワード線駆動回路１
２、ダミーワード線駆動方式決定回路１３、パッド１４
１、１４２およびダミーワード線レベル決定回路１６は
ＤＷＬ電位制御回路１７を形成している。

【００６５】図１５は、図１４中のＤＷＬ電位制御回路
１７の一例を示している。１４１は第１のパッド、６０
１はこのパッド１４１と接地電位ノードとの間に接続さ
れた高抵抗、６１ａは上記パッド１４１に入力ノードが
接続されたインバータ、６１ｂは上記インバータ６１ａ
の出力（制御信号φA ）を反転して反転制御信号φBを
生成するインバータである。１４２は第２のパッド、６
０２はこのパッド１４２と接地電位ノードとの間に接続
された高抵抗、６１ｃは上記パッド１４２に入力ノード
が接続されたインバータ、６２は上記インバータ６１ｃ
の出力およびワード線駆動タイミング信号φWLおよびビ
ット線ＢＬ１〜ＢＬｎ系を選択するためのロウ系のアド
レス信号Ａ0Rが入力する三入力のナンドゲート、６３は
上記ナンドゲート６２の出力が入力し、前記相補的な制
御信号φB およびφA により動作が制御されるクロック
ドインバータ、６４は前記ナンドゲート６２の出力が入
力するインバータ、６５は上記インバータ６４の出力が
入力し、前記相補的な制御信号φA およびφB により動
作の可否が制御されるクロックドインバータであり、こ
のクロックドインバータ６５および前記クロックドイン
バータ６３の出力はワイヤードオア接続されて前記ダミ
ーワード線ＤＷＬに供給される。６６は前記インバータ
６１ｃの出力およびワード線駆動タイミング信号φWLお
よびビット線／ＢＬ１〜／ＢＬｎ系を選択するためのロ
ウ系のアドレス信号／Ａ0Rが入力する三入力のナンドゲ
ート、６７は上記ナンドゲート６６の出力が入力し、前
記相補的な制御信号φB およびφA により動作が制御さ
れるクロックドインバータ、６８は前記ナンドゲート６
６の出力が入力するインバータ、６９は上記インバータ
６８の出力が入力し、前記相補的な制御信号φA および
φB により動作の可否が制御されるクロックドインバー
タであり、このクロックドインバータ６９および前記ク
ロックドインバータ６７の出力はワイヤードオア接続さ
れて前記ダミーワード線／ＤＷＬに供給される。なお、
本例は、ダミーワード線駆動回路１２の動作電源とし
て、ダミーワード線レベル決定回路（図示せず）から電
源電位Ｖccが与えられる場合を示している。

【００６６】この回路において、第１のパッド１４１が
接地電位の状態では、制御信号φAおよびφB は対応し
て“Ｈ”／“Ｌ”レベルになっている。第２のパッド１
４２が接地電位の状態では、インバータ６１ｃの出力が
“Ｈ”レベルである。これにより、ワード線駆動タイミ
ング信号φWLが活性化した時、アドレス信号Ａ0Rあるい
は／Ａ0Rに応じてダミーワード線ＤＷＬあるいは／ＤＷ
Ｌを活性化する。この動作は、図２７に示した従来例の
動作と同様である。

【００６７】これに対して、第１のパッド１４１は接地
電位のままで、外部から第２のパッド１４２に“Ｈ”レ
ベルの信号を印加してインバータ６１ｃの出力を“Ｌ”
レベルにすると、図２に示したような動作が得られる。

【００６８】これとは逆に、第２のパッド１４２は接地
電位のままで、外部から第１のパッド１４１に“Ｈ”レ
ベルの信号を印加して制御信号φA およびφB を対応し
て“Ｌ”／“Ｈ”レベルにしておくと、ワード線駆動タ
イミング信号φWLが活性化した時に、図３に示したよう
な動作が得られる。

【００６９】図１６は、図１４中のＤＷＬ電位制御回路
１７の他の例を示しておいる。１４３は第３のパッド、
７０１はこのパッド１４３と電源電位ノードとの間に接
続された高抵抗、７１は上記パッド１４３に一方の入力
ノードが接続されたカレントミラー負荷型のＣＭＯＳ差
動増幅回路、７２は電源電位ノードと上記差動増幅回路
７１の他方の入力ノードとの間にソース・ドレイン間が
接続され、ゲートが上記差動増幅回路７１の一方の出力
ノードに接続されたＰチャネルＭＯＳトランジスタ、７
３は上記差動増幅回路７１の他方の入力ノードと接地電
位ノードとの間に接続された抵抗である。これにより、
上記差動増幅回路７１の他方の入力ノードに電源電位Ｖ
ccを降圧した電位Ｖout が出力する。１４４は第４のパ
ッド、７０２はこのパッド１４４と接地電位ノードとの
間に接続された高抵抗、７４は上記パッド１４４に入力
ノードが接続されたインバータ、７５は上記インバータ
７４の出力およびワード線駆動タイミング信号φWLが入
力する二入力のアンドゲート、７６は上記アンドゲート
７５の出力およびビット線ＢＬ１〜ＢＬｎ系を選択する
ためのロウ系のアドレス信号Ａ0Rが入力する二入力のナ
ンドゲート、７７は上記ナンドゲート７６の出力が入力
し、高電位側電源として前記降圧電位Ｖoutが与えら
れ、その出力が前記ダミーワード線ＤＷＬに供給される
ＣＭＯＳインバータである。７８は前記アンドゲート７
５の出力およびビット線／ＢＬ１〜／ＢＬｎ系を選択す
るためのロウ系のアドレス信号／Ａ0Rが入力する二入力
のナンドゲート、７９は上記ナンドゲート７８の出力が
入力し、高電位側電源として前記降圧電位Ｖout が与え
られ、その出力が前記ダミーワード線／ＤＷＬに供給さ
れるＣＭＯＳインバータである。なお、本例は、前記ダ
ミーワード線駆動方式決定用のパッドが１個の場合を示
している。

【００７０】この回路において、第３のパッド１４３が
電源電位Ｖccの状態では、差動増幅回路７１の他方の入
力ノードに電源電位Ｖccが現れる。そして、第４のパッ
ド１４４が接地電位の状態では、インバータ７４の出力
が“Ｈ”レベルである。これにより、ワード線駆動タイ
ミング信号φWLが活性化した時、アドレス信号Ａ0Rある
いは／Ａ0Rに応じてダミーワード線ＤＷＬあるいは／Ｄ
ＷＬを活性化する。この動作は、図２７に示した従来例
の動作と同様である。

【００７１】これに対して、外部から第４のパッド１４
４に“Ｈ”レベルの信号を印加してインバータ７４の出
力を“Ｌ”レベルにすると、図２に示したような動作が
得られる。

【００７２】一方、外部から第３のパッド１４３に電源
電位以下の任意の電位を与えると、この与えられた電位
に対応した降圧電位Ｖout が差動増幅回路７１の他方の
入力ノードに現れる。これにより、セルの読み出しマー
ジンを最適化したり、スクリーニングテストに際してセ
ルの読み出しマージンを厳しくすることが可能になる。

【００７３】図１７は、本発明の第３実施例に係るＤＲ
ＡＭのセルアレイにおける１カラム分を代表的に取り出
して示している。このＤＲＡＭは、前記したようなカッ
プリング容量型のダミーセルを持っている。

【００７４】図１７において、（ＢＬ、／ＢＬ）は相補
的なビット線対、ＳＡはビット線センスアンプ、ＭＣは
ビット線対（ＢＬ、／ＢＬ）に複数個づつ接続されてい
るメモリセル（代表的に１個のみ示す）、ＷＬはワード
線、ＶPLはメモリセルキャパシタプレート電位、ＶBLは
ビット線プリチャージ電位、８０はビット線プリチャー
ジ・イコライズ回路、／ＥＱＬはイコライズ信号であ
る。上記メモリセルＭＣの容量はＣS であり、各ビット
線（ＢＬ、／ＢＬ）の容量はＣBLであると仮定する。Ｃ
1 はビット線対ＢＬに１個接続されているカップリング
容量（ダミーセル）、Ｃ0 はビット線対／ＢＬに１個接
続されているカップリング容量（ダミーセル）、ＤＷＬ
1 はビット線ＢＬ側の容量Ｃ1 に接続されているダミー
ワード線、ＤＷＬ0 はビット線／ＢＬ側の容量Ｃ0 に接
続されているダミーワード線、８１はＤＷＬ駆動回路で
ある。

【００７５】さらに、本実施例では、ＤＷＬスイッチパ
ッド８２、データ入力パッド８３、ＤＷＬ電位制御回路
８４が設けられている。このＤＷＬ電位制御回路８４
は、２個のナンドゲート８５、８６と、３個のＣＭＯＳ
インバータ８７〜８９と、１個の高抵抗９０とからな
る。

【００７６】このＤＷＬ電位制御回路８４は、前記ワー
ド線ＷＬが活性化される際に、２本のダミーワード線Ｄ
ＷＬ1 、ＤＷＬ0 のどちらか一方を活性化するか、その
両方を非活性状態にしておくかを選択し得る第１の選択
機能、および、この第１の選択機能により上記２本のダ
ミーワード線ＤＷＬ1 、ＤＷＬ0 のどちらか一方を選択
して活性化する際に、任意の一方を選択し得る第２の選
択機能を有する。

【００７７】上記ＤＷＬスイッチパッド８２は、ＤＷＬ
駆動回路８１からの出力をＤＷＬ電位制御回路８４を介
して前記ダミーワード線ＤＷＬ1 またはダミーワード線
ＤＷＬ0 に供給するか否かを切り換えるためのスイッチ
信号を入力するためのものであり、高抵抗９０を介して
接地電位に接続されている。

【００７８】また、前記データ入力パッド８３は、ＤＷ
Ｌ駆動回路８１からの出力をダミーワード線ＤＷＬ1 ま
たはダミーワード線ＤＷＬ0 のどちらに供給するかを決
定するためのデータを入力するためのものである。

【００７９】上記ＤＲＡＭにおいて、ＤＷＬスイッチパ
ッド８２およびデータ入力パッド８３がボンディング接
続されない状態でパッケージングされるものとすれば、
パッケージに封入された状態では上記パッド８３が接地
電位であり、ＤＷＬ電位制御回路８４の出力電位によ
り、ダミーワード線ＤＷＬ1 の電位およびダミーワード
線ＤＷＬ0 の電位がそれぞれ“Ｌ”レベルになり、２個
の容量Ｃ1 、Ｃ0 はビット線対（ＢＬ、／ＢＬ）に対し
て同様の容量結合を有する。

【００８０】これに対して、スクリーニングテストに際
してＤＷＬスイッチパッド８２に“Ｈ”レベルを与える
と、データ入力パッド８３の入力レベルに応じてＤＷＬ
電位制御回路８４の出力電位により２個の容量Ｃ1 、Ｃ
0 がビット線対（ＢＬ、／ＢＬ）に対して相異なる容量
結合を有する。

【００８１】図１８は、図１７の回路の読み出し動作に
おける各部の動作波形を示す。スタンドバイ状態では、
イコライズ信号／ＥＱＬは“Ｈ”レベルであるから、ビ
ット線対（ＢＬ、／ＢＬ）はビット線プリチャージ電位
ＶBLに接続されている。メモリセルＭＣには、前のサイ
クルでデータ“０”か“１”が書き込まれているとす
る。／ＲＡＳ（ローアドレスストローブ）信号が“Ｌ”
レベル（活性化レベル）になって読み出し動作が始まる
と、ワード線ＷＬが“Ｈ”レベルになり、メモリセルＭ
Ｃに書き込まれているデータがビット線ＢＬに読み出さ
れる。この場合、メモリセルＭＣに前のサイクルでデー
タ“０”が書き込まれている場合には、そのデータを読
み出す際にＤＷＬスイッチパッド８２を“Ｈ”レベル
に、データ入力パッド８３を“Ｌ”レベルにする。する
と、一方のダミーワード線ＤＷＬ0 のみ電位が立上り、
このダミーワード線ＤＷＬ0 に接続されている容量Ｃ0
による容量結合でビット線／ＢＬの電位が少し上がり、
ビット線対（ＢＬ、／ＢＬ）の電位差が狭くなり、セン
スマージンが狭くなる。

【００８２】上記とは逆に、メモリセルＭＣにデータ
“１”が書かれている場合には、そのデータを読み出す
際にＤＷＬスイッチパッド８２を“Ｈ”レベルに、デー
タ入力パッド８３を“Ｈ”レベルにする。すると、一方
のダミーワード線ＤＷＬ1 のみ電位が立上り、このダミ
ーワード線ＤＷＬ1 に接続されている容量Ｃ1 による容
量結合でビット線ＢＬの電位が少し上がり、ビット線対
（ＢＬ、／ＢＬ）の電位差が狭まり、センスマージンが
狭くなる。

【００８３】上記したような第３実施例のＤＲＡＭにお
けるＤＷＬ電位制御回路８４によれば、ワード線が活性
化される際に、第１のダミーワード線と第２のダミーワ
ード線のどちらか一方を活性化するか、その両方を非活
性状態にしておくかを選択し得る第１の選択機能、およ
び、この第１の選択機能により上記第１のダミーワード
線と第２のダミーワード線のどちらか一方を選択して活
性化する際に、任意の一方を選択し得る第２の選択機能
を有する。

【００８４】従って、ウェハープロセスを終了したＤＲ
ＡＭのスクリーニングテストに際して、第１のダミーワ
ード線と第２のダミーワード線のどちらか一方を活性化
させることが可能になる。これにより、メモリセルに蓄
えられているデータを読み出した時にビット線対に現れ
る電位差または電流差が小さくなって読み出し難くなる
ように強制的に変化させ、書込み・読み出しマージンの
少ないメモリセルを不良と判定することができる。図１
９は、本発明の第４実施例に係るＤＲＡＭの一部を示し
ている。

【００８５】このＤＲＡＭは、前記第３実施例と比べ
て、ＤＷＬ電位制御回路９１の構成およびＤＷＬスイッ
チパッド８２、データ入力パッド８３の機能が異なり、
その他は同じであるので図１中と同一符号を付してい
る。

【００８６】上記ＤＷＬ電位制御回路９１は、排他的論
理和回路９２と、２個のＣＭＯＳトランスファゲート９
３、９４と、２個のＣＭＯＳインバータ９５、９６と、
２個のＮチャネルトランジスタ９７、９８と、１個の高
抵抗９０とからなる。

【００８７】このＤＷＬ電位制御回路９１は、前記ワー
ド線ＷＬが活性化される際に、２本のダミーワード線Ｄ
ＷＬ1 、ＤＷＬ0 を逆相で活性化するか、あるいは、そ
の両方を非活性状態にしておくかを選択し得る選択機
能、および、この選択機能により上記２本のダミーワー
ド線ＤＷＬ1 、ＤＷＬ0 を逆相で活性化するように選択
する際に、２本のダミーワード線ＤＷＬ1 、ＤＷＬ0 の
相関係を反転させる機能を有する。

【００８８】ＤＷＬスイッチパッド８２は、ＤＷＬ駆動
回路８１とデータ入力パッド８３からの出力をダミーワ
ード線ＤＷＬ1 、ダミーワード線ＤＷＬ0 の両方に伝え
るか、または、ダミーワード線ＤＷＬ1 、ＤＷＬ0の両
方を接地電位に落とすかを切り換えるためのものであ
り、高抵抗９０を介して接地電位に接続されている。ま
た、前記データ入力パッド８３は、２本のダミーワード
線ＤＷＬ1 、ＤＷＬ0 の相関係を反転させるためのデー
タを入力するためのものである。

【００８９】上記ＤＲＡＭにおいて、ＤＷＬスイッチパ
ッド８２およびデータ入力パッド８３がボンディング接
続されない状態でパッケージングされるものとすれば、
パッケージに封入された状態では上記パッド８２が接地
電位であり、２個のトランジスタ９７、９８が共にオン
になり、ダミーワード線ＤＷＬ1 の電位およびダミーワ
ード線ＤＷＬ0 の電位は共に立上らない。

【００９０】これに対して、スクリーニングテストに際
してＤＷＬスイッチパッド８２に“Ｈ”レベルを与える
と、２個のＣＭＯＳトランスファゲート９３、９４が共
にオンになり、ＤＷＬ駆動回路８１の出力がデータ入力
パッド８３の入力レベルに応じて排他的論理和回路９２
を経た後にダミーワード線ＤＷＬ1 およびダミーワード
線ＤＷＬ0 に逆相で伝わる。

【００９１】図２０は、図１９の回路の読み出し動作に
おける各部の動作波形を示す。スタンドバイ状態では、
イコライズ信号／ＥＱＬは“Ｈ”レベルであるから、ビ
ット線対（ＢＬ、／ＢＬ）はビット線プリチャージ電位
ＶBLに接続されている。メモリセルＭＣには、前のサイ
クルで例えば“０”データが書き込まれており、ＤＷＬ
スイッチパッド８２には“Ｈ”レベル、データ入力パッ
ド８３には“Ｌ”レベルを与えているものとする。この
状態では、ダミーワード線ＤＷＬ0 が“Ｈ”レベル、ダ
ミーワード線ＤＷＬ1 が“Ｌ”レベルになっている。

【００９２】読み出し動作が始まると、ワード線ＷＬが
“Ｈ”レベルになり、メモリセルＭＣに書き込まれてい
る“０”データがビット線ＢＬに読み出され、このビッ
ト線ＢＬの電位は下がる。この時、ダミーワード線ＤＷ
Ｌ1 が“Ｌ”レベルから“Ｈ”レベルへ遷移し、ダミー
ワード線ＤＷＬ0 が“Ｈ”レベルから“Ｌ”レベルへ遷
移する。すると、容量Ｃ1 、Ｃ0 による結合でビット線
ＢＬの電位が少し上がり、ビット線／ＢＬの電位が少し
下がり、ビット線対（ＢＬ、／ＢＬ）の電位差が狭くな
り、センスマージンが狭くなる。

【００９３】上記とは逆に、メモリセルＭＣにデータ
“１”が書かれている場合には、そのデータを読み出す
際にＤＷＬスイッチパッド８２を“Ｈ”レベルに、デー
タ入力パッド８３を“Ｈ”レベルにする。すると、ダミ
ーワード線ＤＷＬ1 の電位とダミーワード線ＤＷＬ0 の
電位との関係が逆になり、やはり、ビット線対（ＢＬ、
／ＢＬ）の電位差が狭くなり、センスマージンが狭くな
る。

【００９４】上記したような第４実施例のＤＲＡＭにお
けるＤＷＬ電位制御回路９１によれば、ワード線が活性
化される際に、第１のダミーワード線と第２のダミーワ
ード線とを逆相で活性化するか、その両方を非活性状態
にしておくかを選択し得る選択機能、および、この第１
の選択機能により上記第１のダミーワード線と第２のダ
ミーワード線とを逆相で活性化するように選択する際
に、第１のダミーワード線と第２のダミーワード線の相
関係を反転させる機能を有する。

【００９５】従って、ウェハープロセスを終了したＤＲ
ＡＭのスクリーニングテストに際して、第１のダミーワ
ード線と第２のダミーワード線の相関係を反転させるこ
とが可能になる。これにより、メモリセルに蓄えられて
いるデータを読み出した時にビット線対に現れる電位差
または電流差が小さくなって読み出し難くなるように強
制的に変化させ、書込み・読み出しマージンの少ないメ
モリセルを不良と判定することができる。

【００９６】図２１は、本発明の第５実施例に係るＤＲ
ＡＭの一部を示している。このＤＲＡＭは、ダミーセル
を持たず、メモリセルからの読み出し電位をビット線プ
リチャージ電位と比較するセンス方式を採用している。

【００９７】図２１において、（ＢＬ、／ＢＬ）は相補
的なビット線対、ＳＡはビット線センスアンプ、ＭＣは
ビット線（ＢＬ、／ＢＬ）に複数個づつ接続されている
メモリセル（代表的に１個のみ示す）、ＷＬはワード
線、ＶPLはメモリセルキャパシタプレート電位、１００
はビット線プリチャージ回路、／ＢＰＣはビット線プリ
チャージ信号、１０１はビット線ＢＬ側のビット線プリ
チャージ電位線、１０２はビット線／ＢＬ側のビット線
プリチャージ電位線、１０３は内部ＶBL発生回路であ
る。メモリセルの容量はＣS であり、ビット線ＢＬの容
量はＣBLであると仮定する。

【００９８】本実施例では、さらに、ＶBLスイッチパッ
ド１０４、外部ＶBL入力パッド１０５、外部／ＶBL入力
パッド１０６、内部ＶBL・外部ＶBLスイッチ回路１０７
を有している。この内部ＶBL・外部ＶBLスイッチ回路１
０７は、４個のＮチャネルトランジスタ１０８〜１１１
と、１個のＣＭＯＳインバータ１１２と、１個の高抵抗
９０とからなる。

【００９９】上記内部ＶBL・外部ＶBLスイッチ回路１０
７は、内部ＶBL発生回路１０３からの出力（内部ＶBL）
と外部ＶBL入力パッド１０５および外部／ＶBL入力パッ
ド１０６からの入力とを切り換えてビット線プリチャー
ジ電位線１０１および１０２に供給するためのものであ
る。

【０１００】上記ＶBLスイッチパッド１０４は、高抵抗
９０を介して接地電位Ｖssに接続されている。このＶBL
スイッチパッド１０４が“Ｌ”レベルであると、Ｎチャ
ネルトランジスタ１０８および１０９がオン、Ｎチャネ
ルトランジスタ１１０および１１１がオフになり、内部
ＶBL発生回路１０３の出力がＮチャネルトランジスタ１
０８および１０９を介してビット線プリチャージ電位線
１０１および１０２に接続される。これに対して、上記
ＶBLスイッチパッド１０４に“Ｈ”レベルを与えると、
Ｎチャネルトランジスタ１０８および１０９がオフ、Ｎ
チャネルトランジスタ１１０および１１１がオンにな
り、外部ＶBL入力パッド１０５および外部／ＶBL入力パ
ッド１０６からの入力がＮチャネルトランジスタ１１０
および１１１を介してビット線プリチャージ電位線１０
１および１０２に接続される。

【０１０１】上記ＤＲＡＭにおいて、ＶBLスイッチパッ
ド１０４、外部ＶBL入力パッド１０５および外部／ＶBL
入力パッド１０６がボンディング接続されない状態でパ
ッケージングされるものとすれば、パッケージに封入さ
れた状態では上記パッド１０４は接地電位であり、内部
ＶBL発生回路１０３の出力がビット線プリチャージ電位
線１０１および１０２に接続される。

【０１０２】これに対して、スクリーニングテストに際
してＶBLスイッチパッド１０４に“Ｈ”レベルを与える
と、外部ＶBL入力パッド１０５および外部／ＶBL入力パ
ッド１０６からの入力がビット線プリチャージ電位線１
０１および１０２に接続される。

【０１０３】図２２は、図２１の回路の読み出し動作に
おける各部の動作波形を示す。スタンドバイ状態では、
ビット線プリチャージ信号／ＢＰＣは“Ｈ”レベルであ
るから、ビット線プリチャージ回路１００がオンにな
る。この場合、ＶBLスイッチパッド１０４に例えば
“Ｈ”レベルが与えられているとすると、ビット線ＢＬ
には外部ＶBL入力パッド１０５が接続され、ビット線／
ＢＬには外部／ＶBL入力パッド１０６が接続されてい
る。メモリセルＭＣに“０”データが書かれている場合
は、外部ＶBL入力パッド１０５の入力電位ＶBL＞外部／
ＶBL入力パッド１０６の入力電位／ＶBLなる関係にして
おく。

【０１０４】読み出し動作が始まると、ワード線ＷＬが
“Ｈ”レベルになり、メモリセルＭＣに書き込まれてい
る“０”データがビット線ＢＬに読み出され、このビッ
ト線ＢＬの電位は下がる。しかし、外部から入力するプ
リチャージ電位（ＶBL、／ＶBL）の差があるため、ビッ
ト線対（ＢＬ、／ＢＬ）の電位差は両ビット線（ＢＬ、
／ＢＬ）が等しい電位にプリチャージされている場合と
比較して狭くなり、センスマージンが狭くなる。

【０１０５】これに対して、メモリセルＭＣに“１”デ
ータが書かれている場合は、外部ＶBL入力パッド１０５
の入力電位ＶBL＜外部／ＶBL入力パッド１０６の入力電
位／ＶBLなる関係にしておけば、ビット線対（ＢＬ、／
ＢＬ）の電位差は両ビット線（ＢＬ、／ＢＬ）が等しい
電位にプリチャージされている場合と比較して狭くな
り、センスマージンが狭くなる。

【０１０６】なお、上記例では、ビット線対（ＢＬ、／
ＢＬ）に異なった電位を設定するためのプリチャージ電
位（ＶBL、／ＶBL）を外部ＶBL入力パッド１０５および
外部／ＶBL入力パッド１０６から入力しているが、これ
らのプリチャージ電位（ＶBL、／ＶBL）をチップ内部で
発生させるようにしても何等問題はない。

【０１０７】上記したような第５実施例のＤＲＡＭによ
れば、ビット線対（ＢＬ、／ＢＬ）に異なった電位をプ
リチャージするプリチャージ回路１００を具備してい
る。これにより、ウェハープロセスを終了したＤＲＡＭ
のスクリーニングテストに際して、ビット線対（ＢＬ、
／ＢＬ）に異なった電位をプリチャージすることによ
り、メモリセルＭＣに蓄えられているデータを読み出し
た時にビット線対（ＢＬ、／ＢＬ）に現れる電位差また
は電流差が小さくなって読み出し難くなるように強制的
に変化させ、書込み・読み出しマージンの少ないメモリ
セルを不良と判定することができる。

【０１０８】

【発明の効果】上述したように本発明のＩＣによれば、
メモリセルを高集積化、微細化した場合でも、“１”、
“０”データの読み出しマージンのアンバランスを補正
することが容易に可能になり、この補正を行うためのダ
ミーワード線駆動方式を半永久的に固定することによ
り、信頼性、歩留りの向上を図ることができる。

【０１０９】また、本発明のＩＣによれば、ウェハー状
態でのスクリーニングテストに際して、最小サイクルで
のテストが可能になり、読み出しマージンの少ない（つ
まり、動作が不完全な）メモリセル群に対して全てのメ
モリセルを不良として検出することができる。

【０１１０】これにより、テストの効率の向上を図るこ
とができると共にパッケージング後の不良発生率を低減
でき、パッケージ材料や検査コストを節約することがで
き、ユーザーの手元で不良になるような信頼性不良の問
題が起きる心配が減る。また、読み出しマージンの少な
いセルを不良として除去し、そのメモリセルを冗長ビッ
トで置き換えるようにすれば、総合的に見た場合の歩留
まりが向上する。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図。

【図２】図１のＤＲＡＭにおけるダミーワード線駆動方
式の一例を用いた読み出し動作を示す電圧波形図。

【図３】図１のＤＲＡＭにおけるダミーワード線駆動方
式の他の例を用いた読み出し動作を示す電圧波形図。

【図４】図１のＤＲＡＭにおけるダミーワード線駆動方
式の他の例を用いた読み出し動作を示す電圧波形図。

【図５】図１ＤＲＡＭにおけるダミーワード線駆動方式
の他の例を用いた読み出し動作を示す電圧波形図。

【図６】図１のＤＲＡＭにおけるダミーワード線駆動方
式の他の例を用いた読み出し動作を示す電圧波形図。

【図７】図１中のＤＷＬ電位制御回路の一例を示す回路
図。

【図８】図１中のＤＷＬ電位制御回路の他の例を示す回
路図。

【図９】図１中のＤＷＬ電位制御回路の他の例を示す回
路図。

【図１０】図１中のＤＷＬ電位制御回路の他の例を示す
回路図。

【図１１】本発明を適用したＤＲＡＭの製造工程におけ
る良品チップの選別手順の一例を示すフローチャート。

【図１２】図１中の容量としてＤＲＡＭセルの容量を用
いた例を示す回路図。

【図１３】図１２のＤＲＡＭの読み出し動作例を示す電
圧波形図。

【図１４】本発明の第２実施例に係るＤＲＡＭの一部を
示す回路図。

【図１５】図１４中のＤＷＬ電位制御回路の一例を示す
回路図。

【図１６】図１４中のＤＷＬ電位制御回路の他の例を示
す回路図。

【図１７】本発明の第３実施例に係るＤＲＡＭの一部を
示す回路図。

【図１８】図１７のＤＲＡＭの読み出し動作例を示す電
圧波形図。

【図１９】本発明の第４実施例に係るＤＲＡＭの一部を
示す回路図。

【図２０】図１９のＤＲＡＭの読み出し動作例を示す電
圧波形図。

【図２１】本発明の第５実施例に係るＤＲＡＭの一部を
示す回路図。

【図２２】図２１のＤＲＡＭの読み出し動作例を示す電
圧波形図。

【図２３】ウェハープロセス後のＤＲＡＭに含まれるメ
モリセルの特性ばらつきの分布状況を示す図。

【図２４】従来のＤＲＡＭの一部を示す回路図。

【図２５】図２４中のメモリセルの１個分を示す回路
図。

【図２６】図２４中のセンスアンプの１個分を示す回路
図。

【図２７】図２４のＤＲＡＭの読み出し動作例を示す電
圧波形図。

【符号の説明】

１０…メモリセルアレイ、１１…ダミーセル部、１２、
８１…ＤＷＬ駆動回路、１１…ＤＷＬ駆動方式決定回
路、１４、１４１〜１４４…パッド、１５、１７、８
４、９１…ＤＷＬ電位制御回路、８２…ＤＷＬスイッチ
パッド、８３…データ入力パッド、１００…ビット線プ
リチャージ回路、１０１、１０２…ビット線プリチャー
ジ電位線、１０３…内部ＶBL発生回路、１０４…ＶBLス
イッチパッド、１０５…外部ＶBL入力パッド、１０６…
外部／ＶBL入力パッド、１０７…内部ＶBL・外部ＶBLス
イッチ回路、ＭＣ…メモリセル、ＷＬ、ＷＬ１〜ＷＬｍ
…ワード線、（ＢＬ、／ＢＬ）、（ＢＬ１、／ＢＬ１）
〜（ＢＬｎ、／ＢＬｎ）…ビット線対、Ｃ、Ｃ0 、Ｃ1
…ダミーセル容量、ＤＷＬ、／ＤＷＬ、ＤＷＬ0 、ＤＷ
Ｌ1 …ダミーワード線、ＳＡ、ＳＡ１〜ＳＡｎ…ビット
線センスアンプ、ＶBL、／ＶBL…ビット線プリチャージ
電位、／ＢＰＣ…ビット線プリチャージ信号。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 11/34 G01R 31/28

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルが行列状に配列され、同一行
のメモリセルに共通接続されたワード線および同一列の
メモリセルに接続されたビット線を有するメモリセルア
レイと、上記メモリセルアレイの相補的なビット線対の一方のビ
ット線に第１の容量を介して第１のダミーワード線が接
続され、上記ビット線対の他方のビット線に第２の容量
を介して第２のダミーワード線が接続されたダミーセル
部と、前記メモリセルアレイの選択されたワード線が活性化さ
れる際にダミーワード線駆動方式制御電位に基づいてダ
ミーワード線の電位を変化させるか否かを制御するダミ
ーワード線電位制御回路と、前記メモリセルアレイの相補的なビット線対に接続さ
れ、選択されたメモリセルからビット線に読み出された
情報をセンス増幅するセンスアンプを具備することを特
徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、前記ダミーワード線電位制御回路は、ダミーワード
線駆動方式制御電位に基づいてダミーワード線の電位の
変化方向を制御することを特徴とする半導体集積回路。
【請求項３】請求項１または２に記載の半導体集積回
路において、前記ダミーワード線電位制御回路は、メモ
リセルの“１”、“０”データの読み出しマージンのア
ンバランスを補正するように制御することを特徴とする
半導体集積回路。
【請求項４】請求項１または２に記載の半導体集積回
路において、前記ダミーワード線電位制御回路は、ウェ
ハー状態におけるスクリーニングテストに際して前記ダ
ミーワード線駆動方式制御電位が与えられ、メモリセル
の“１”データの読み出しマージンまたは“０”データ
の読み出しマージンを厳しくするように制御することを
特徴とする半導体集積回路。
【請求項５】請求項３記載の半導体集積回路におい
て、前記ダミーワード線電位制御回路は、集積回路チッ
プ上に設けられ、所定の電位ノードに接続されたパッド
を有し、このパッドに与えられるダミーワード線駆動方
式制御電位に基づいて前記ダミーワード線の駆動方式を
決定することを特徴とする半導体集積回路。
【請求項６】請求項１乃至５のいずれか１項に記載の
半導体集積回路において、前記容量は、ダイナミック型
メモリセルの容量であり、この容量の一端はトランスフ
ァゲート用ＭＯＳトランジスタを介してビット線に接続
されていることを特徴とする半導体集積回路。
【請求項７】請求項１記載の半導体集積回路におい
て、前記ダミーワード線電位制御回路は、選択されたワ
ード線が活性化される際に、前記第１のダミーワード線
と第２のダミーワード線のどちらか一方を活性化する
か、その両方を非活性状態にしておくかを選択し得る第
１の選択機能、および、この第１の選択機能により上記
第１のダミーワード線と第２のダミーワード線のどちら
か一方を選択して活性化する際に、任意の一方を選択し
得る第２の選択機能を有することを特徴とする半導体集
積回路。
【請求項８】請求項１記載の半導体集積回路におい
て、前記ダミーワード線電位制御回路は、選択されたワード線が活性化される際に、上前記第１の
ダミーワード線と第２のダミーワード線とを逆相で活性
化するか、その両方を非活性状態にしておくかを選択し
得る選択機能、および、この選択機能により上記第１の
ダミーワード線と第２のダミーワード線とを逆相で活性
化するように選択する際に、第１のダミーワード線と第
２のダミーワード線の相関係を反転させる機能を有する
ことを特徴とする半導体集積回路。
【請求項９】メモリセルが行列状に配列され、同一行
のメモリセルに共通接続されたワード線および同一列の
メモリセルに接続されたビット線を有するメモリセルア
レイと、このメモリセルアレイのビット線対をプリチャージする
期間にビット線対に異なった電位をプリチャージするプ
リチャージ回路と、前記メモリセルアレイの相補的なビット線対に接続さ
れ、選択されたメモリセルからビット線に読み出された
情報をセンス増幅するセンスアンプを具備することを特
徴とする半導体集積回路。