JPH10233100A - 半導体メモリ装置及びその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体メモリのアクセストランジスタにお
けるディスターブ現象の影響の評価又は検査を効率よく
行なえるようにする。 【解決手段】 ビット線ＢＬ０にドレイン電極が接続さ
れ、ソース電極が電源線Ｖccに接続され、ゲート電極が
制御信号φＡにより制御されるビット線電位供給トラン
ジスタ３１等からなるビット線電位供給回路３０と、ワ
ード線ＷＬ０にドレイン電極が接続され、ソース電極が
電源線Ｖccに接続され、ゲート電極が制御信号φＢによ
り制御されるワード線電位供給トランジスタ４１等から
なるワード線電位供給回路４０と、互いに並列に接続さ
れ、一方の共通電極がセルプレート線ＣＰ０に接続さ
れ、他方の共通電極が駆動信号φＤにより制御され、ゲ
ート電極が制御信号φＣにより制御されるセルプレート
線電位供給トランジスタ５１，５２等からなるセルプレ
ート線電位供給回路５０とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する半導体メモリ装置に関し、特に、メモリセル
の検査を効率よく行なえる半導体メモリ装置及びその検
査方法に関する。

【０００２】

【従来の技術】半導体メモリ装置においては、主に、半
導体装置内に形成されるメモリセルキャパシタに電荷を
蓄積し、その電荷の有無によりデータを記憶する方式が
用いられている。これを、一般にダイナミックランダム
アクセス方式メモリ、略してＤＲＡＭと呼んでいる。こ
のメモリセルキャパシタは、一般的には、シリコン酸化
膜を容量絶縁膜として用いている。

【０００３】近年、このメモリセルキャパシタの容量絶
縁膜に強誘電体材料を用い、記憶データの不揮発性を実
現しようとする半導体メモリ装置が開発されている。

【０００４】以下、メモリセルキャパシタの容量絶縁膜
に強誘電体薄膜を用いた従来の半導体メモリ装置を図面
を参照しながら説明する。

【０００５】図１３は従来の半導体メモリ装置を示す回
路図である。図１３において、１０は複数のメモリセル
ＭＣ１，ＭＣ２，…，ＭＣ８が行列状に配置されてなる
メモリセルアレイである。メモリセルＭＣ１は、ＭＩＳ
ＦＥＴよりなるアクセストランジスタ１１と、該アクセ
ストランジスタ１１のソース電極と一方の電極とが接続
され強誘電体よりなるメモリセルキャパシタ１２とから
構成されており、その接続点がメモリセル１１の電荷を
データとして蓄積するストレージノード１３となる。他
の７つのメモリセルＭＣ２〜ＭＣ８も同様の構成であ
る。

【０００６】メモリセルＭＣ１におけるアクセストラン
ジスタ１１のゲート電極は、行方向に位置するメモリセ
ルを選択するワード線ＷＬ０に接続されている。同様
に、メモリセルＭＣ３のアクセストランジスタ１１のゲ
ート電極はワード線ＷＬ０に接続され、メモリセルＭＣ
２，ＭＣ４のアクセストランジスタ１１の各ゲート電極
はワード線ＷＬ１にそれぞれ接続され、メモリセルＭＣ
５，ＭＣ７のアクセストランジスタ１１の各ゲート電極
はワード線ＷＬ２にそれぞれ接続され、メモリセルＭＣ
６，ＭＣ８のアクセストランジスタ１１の各ゲート電極
はワード線ＷＬ３にそれぞれ接続され、ワード線ＷＬ０
〜ＷＬ３はワード線選択回路９１にそれぞれ接続されて
いる。

【０００７】メモリセルＭＣ１におけるアクセストラン
ジスタ１１のドレイン電極は、列方向に位置するメモリ
セルを選択するビット線ＢＬ０に接続されている。同様
に、メモリセルＭＣ５のアクセストランジスタ１１のド
レイン電極はビット線ＢＬ０に接続され、メモリセルＭ
Ｃ２，ＭＣ６のアクセストランジスタ１１の各ドレイン
電極はビット線ＢＬ１にそれぞれ接続され、メモリセル
ＭＣ３，ＭＣ７のアクセストランジスタ１１の各ドレイ
ン電極はビット線ＢＬ２にそれぞれ接続され、メモリセ
ルＭＣ４，ＭＣ８のアクセストランジスタ１１の各ドレ
イン電極はビット線ＢＬ３にそれぞれ接続されている。

【０００８】メモリセルＭＣ１におけるメモリセルキャ
パシタ１２の反ストレージノード側の電極は、列方向に
位置するメモリセルを選択するセルプレート線ＣＰ０に
接続されている。同様に、メモリセルＭＣ２，ＭＣ５，
ＭＣ６のメモリセルキャパシタ１２の反ストレージノー
ド側の電極はセルプレート線ＣＰ０にそれぞれ接続さ
れ、メモリセルＭＣ３，ＭＣ４，ＭＣ７，ＭＣ８のメモ
リセルキャパシタ１２の反ストレージノード側の電極は
セルプレート線ＣＰ１にそれぞれ接続され、セルプレー
ト線ＣＰ０，ＣＰ１はセルプレート線選択回路９２にそ
れぞれ接続されている。

【０００９】ダミーセル回路２０における、メモリセル
ＭＣ２の読み出しデータのリファレンスデータを保持す
るダミーセルＤＣ１は、ＭＩＳＦＥＴよりなるアクセス
トランジスタ２１と、該アクセストランジスタ２１のソ
ース電極と一方の電極とが接続され強誘電体よりなるダ
ミーセルキャパシタ２２と、ＭＩＳＦＥＴよりなり、ア
クセストランジスタ２１のソース電極とそのドレイン電
極とが接続され、そのソース電極が接地されたリセット
トランジスタ２３とから構成されており、アクセストラ
ンジスタ２１のソース電極とダミーセルキャパシタ２２
との接続点がダミーセルＤＣ１のリファレンスデータを
蓄積するストレージノード２４となる。ダミーセル回路
２０における、メモリセルＭＣ１の読み出しデータのリ
ファレンスデータを保持するダミーセルＤＣ２は、ＭＩ
ＳＦＥＴよりなるアクセストランジスタ２５と、該アク
セストランジスタ２５のソース電極と一方の電極が接続
され強誘電体よりなるダミーセルキャパシタ２６と、Ｍ
ＩＳＦＥＴよりなり、アクセストランジスタ２５のソー
ス電極とそのドレイン電極とが接続され、そのソース電
極が接地されたリセットトランジスタ２７とから構成さ
れており、アクセストランジスタ２５のソース電極とダ
ミーセルキャパシタ２６との接続点がダミーセルＤＣ２
のリファレンスデータを蓄積するストレージノード２８
となる。他の２つのダミーセルＤＣ３，ＤＣ４も同様の
構成である。

【００１０】ダミーセルＤＣ１におけるアクセストラン
ジスタ２１のゲート電極は、ダミーワード線ＤＷＬ１に
接続されている。同様に、ダミーセルＤＣ３のアクセス
トランジスタのゲート電極はダミーワード線ＤＷＬ１に
接続され、ダミーセルＤＣ２，ＤＣ４のアクセストラン
ジスタの各ゲート電極はダミーワード線ＤＷＬ０にそれ
ぞれ接続され、ダミーワード線ＤＷＬ０，ＤＷＬ１はダ
ミーワード線選択回路９３にそれぞれ接続されている。

【００１１】ダミーセルＤＣ１におけるアクセストラン
ジスタ２１のドレイン電極はビット線ＢＬ０に接続され
ている。なお、ダミーセルは１本のビット線に１つの割
合で接続されている。同様に、ダミーセルＤＣ２のアク
セストランジスタ２５のドレイン電極はビット線ＢＬ１
に接続され、ダミーセルＤＣ３のアクセストランジスタ
のドレイン電極はビット線ＢＬ２に接続され、ダミーセ
ルＤＣ４のアクセストランジスタのドレイン電極はビッ
ト線ＢＬ３に接続されている。

【００１２】ダミーセルＤＣ１におけるダミーセルキャ
パシタ２２の反ストレージノード側の電極は、セルプレ
ート線ＣＰ０に接続されている。同様に、ダミーセルＤ
Ｃ２のダミーセルキャパシタ２６の反ストレージノード
側の電極はセルプレート線ＣＰ０に接続され、ダミーセ
ルＤＣ３，ＤＣ４のダミーセルキャパシタの反ストレー
ジノード側の電極はセルプレート線ＣＰ１にそれぞれ接
続されている。

【００１３】ダミーセルＤＣ１におけるリセットトラン
ジスタ２２のゲート電極はダミーセルリセット制御信号
φＱにより制御される。ダミーセルＤＣ２〜ＤＣ４のア
クセストランジスタのゲート電極も同様である。

【００１４】互いに対をなすビット線ＢＬ０，ＢＬ１
は、ＭＩＳＦＥＴよりなりビット線プリチャージ制御信
号φＰがゲート電極に入力されるスイッチトランジスタ
６１，６２を介して接地され、また、ビット線ＢＬ０，
ＢＬ１には、読み出し動作時にビット線ＢＬ０，ＢＬ１
に生じる電位差を検知して増幅するセンスアンプ７１が
接続されている。同様に、互いに対をなすビット線ＢＬ
２，ＢＬ３は、ＭＩＳＦＥＴよりなりビット線プリチャ
ージ制御信号φＰがゲート電極に入力されるスイッチト
ランジスタ６３，６４を介して接地され、また、ビット
線ＢＬ２，ＢＬ３には、読み出し動作時にビット線ＢＬ
２，ＢＬ３に生じる電位差を検知して増幅するセンスア
ンプ７２が接続されている。

【００１５】センスアンプ７１には該センスアンプ７１
を制御するセンスアンプ制御信号φＳ１が入力され、セ
ンスアンプ７２には該センスアンプ７２を制御するセン
スアンプ制御信号φＳ２が入力される。

【００１６】ここで、従来の半導体メモリ装置の動作の
概略を説明する。例えば、ワード線ＷＬ０を論理電圧”
Ｈ”に遷移させると、メモリセルＭＣ１のアクセストラ
ンジスタ１１がＯＮ状態となり、メモリセルキャパシタ
１２が保持するデータがビット線ＢＬ０に流入する。こ
の流入した電流を読み出すには、ダミーワード線ＤＷＬ
０を論理電圧”Ｈ”に遷移させてダミーセルＤＣ２のア
クセストランジスタ２５をＯＮ状態とし、ダミーセルキ
ャパシタ２６が保持するデータをビット線ＢＬ１に取り
出す。このときのビット線ＢＬ０とビット線ＢＬ１との
ビット線間の電位差をセンスアンプ７１で増幅すること
により出力データを得る。

【００１７】逆に、メモリセルＭＣ２が選択された場合
には、ダミーセルＤＣ１が選択され、ビット線ＢＬ０と
ビット線ＢＬ１との間で増幅処理を行なう。ダミーセル
ＤＣ１のリセットトランジスタ２３はダミーセルＤＣ１
が選択された後に、次の読み出し動作に備えてダミーセ
ルＤＣ１の電荷の状態を初期化する働きをする。

【００１８】以下、前記のように構成された強誘電体メ
モリ装置の詳細な動作を図面を参照しながら説明する。
図１４は従来の半導体メモリ装置のメモリセルのデータ
の読み出し動作を説明するための強誘電体のヒステリシ
ス曲線を表わしている。図１５は従来の半導体メモリ装
置の動作タイミングを示すタイミングチャートである。
図１４に示すように、容量絶縁膜に強誘電体材料を用い
たキャパシタは、該キャパシタの両端子間の電位差が０
の時でも点Ｂ又は点Ｅのように残留電荷（＝分極）を有
している。このように、電源をオフにした後にも強誘電
体キャパシタに残る残留電荷（＝分極）を不揮発性のデ
ータとして利用することにより、不揮発性の半導体メモ
リ装置を実現している。

【００１９】図１４に示すように、例えば、メモリセル
ＭＣ１が保持するデータが”１”の場合には、メモリセ
ルキャパシタ１２の電荷は点Ｂの状態にある。逆に、メ
モリセルＭＣ１のデータが”０”の場合には、メモリセ
ルキャパシタ１２の電荷は点Ｅの状態にある。一方、ダ
ミーセルＤＣ２のダミーセルキャパシタ２６の電荷は、
後述する初期化動作により点Ｆの状態にある。

【００２０】初期状態では、ビット線ＢＬ０〜ＢＬ３、
ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＤＷＬ０，Ｄ
ＷＬ１、セルプレート線ＣＰ０，ＣＰ１、ダミーセルリ
セット制御信号φＱ及びセンスアンプ制御信号φＳ１，
φＳ２はそれぞれ論理電圧”Ｌ”に設定され、ビット線
プリチャージ制御信号φＰは論理電圧”Ｈ”に設定され
ている。

【００２１】読み出し動作を説明する。

【００２２】図１５に示すように、まず、ビット線プリ
チャージ制御信号φＰを論理電圧”Ｌ”に遷移させて、
ビット線ＢＬ０〜ＢＬ３をそれぞれフローティング状態
とする。次に、ワード線選択回路９１がワード線ＷＬ０
を論理電圧”Ｈ”に、ダミーワード線選択回路９３がダ
ミーワード線ＤＷＬ０を論理電圧”Ｈ”に、セルプレー
ト線選択回路９２がセルプレート線ＣＰ０を論理電圧”
Ｈ”にそれぞれ遷移させると共に、その他の、ワード
線、ダミーワード線及びセルプレート線を論理電圧”
Ｌ”に遷移させてメモリセルＭＣ１のアクセストランジ
スタ１１とダミーセルＤＣ２のアクセストランジスタ２
５とをＯＮ状態とする。これにより、メモリセルＭＣ１
のメモリセルキャパシタ１２とダミーセルＤＣ２のダミ
ーセルキャパシタ２６とに電圧が印加され、メモリセル
ＭＣ１からビット線ＢＬ０に、ダミーセルＤＣ２からビ
ット線ＢＬ１にそれぞれデータが読み出される。このと
き、ビット線ＢＬ０とビット線ＢＬ１とに生じる電位差
について図１４を用いて説明する。図１４に示す線Ｌ
１，Ｌ２，Ｌ３はビット線ＢＬ０，ＢＬ１の寄生容量値
で決まる傾きを持つ線である。容量値が小さくなると傾
きの絶対値は小さくなる。

【００２３】メモリセルＭＣ１から読み出されるデータ
が”１”の場合には、ビット線ＢＬ０にはメモリセルキ
ャパシタ１２からデータが読み出され、点Ｂの状態から
点Ｇに遷移する。点Ｇはメモリセルキャパシタ１２に電
圧が印加されたときの点Ｂから点Ｄに向かうヒステリシ
ス曲線と、ワード線ＷＬ０及びセルプレート線ＣＰ０の
論理電圧を”Ｈ”に印加したときのビット線ＢＬ０及び
セルプレート線ＣＰ０間に生じる電位差分だけ点Ｂから
横軸上を移動した点Ｈを通る線Ｌ１との交点である。同
様に、ビット線ＢＬ１にはダミーセルキャパシタ２６か
らデータが読み出され、点Ｆの状態から点Ｊの状態とな
る。点Ｊはダミーセルキャパシタ２６に電圧が印加され
たときの点Ｆから点Ｄに向かうヒステリシス曲線と、ダ
ミーワード線ＤＷＬ０及びセルプレート線ＣＰ０の論理
電圧を”Ｈ”に印加したときのビット線ＢＬ１及びセル
プレート線ＣＰ０間に生じる電位差分だけ点Ｆから横軸
上を移動した点Ｋを通る線Ｌ２との交点である。このと
き、ビット線ＢＬ０とビット線ＢＬ１とに生じる電位差
は点Ｇと点Ｊの電圧の差ΔＶＨとなる。

【００２４】また、メモリセルＭＣ１から読み出される
データが”０”の場合には、ビット線ＢＬ０は点Ｅの状
態から点Ｌの状態となる。点Ｌはメモリセルキャパシタ
１２に電圧が印加されたときの点Ｅから点Ｄに向かうヒ
ステリシス曲線と、ワード線ＷＬ０及びセルプレート線
ＣＰ０の論理電圧を”Ｈ”に印加したときのビット線Ｂ
Ｌ０及びセルプレート線ＣＰ０間に生じる電位差分だけ
点Ｅから横軸上を移動した点Ｍを通る線Ｌ３との交点で
ある。ビット線ＢＬ１の状態は、データ”１”を読み出
す場合と同様に点Ｊとなる。このとき、ビット線ＢＬ０
とビット線ＢＬ１とに生じる電位差は点Ｌと点Ｊとの電
圧の差ΔＶＬとなる。

【００２５】その後、センスアンプ制御信号φＳ１を論
理電圧”Ｈ”に設定して、ビット線ＢＬ０とビット線Ｂ
Ｌ１とに現われた電位差をセンスアンプ７１を用いて増
幅し増幅された信号を読み出しデータとして出力回路に
送出する。データ”１”を読み出したときのビット線対
の電位差をセンスアンプ７１で増幅すると、ビット線Ｂ
Ｌ０の状態は点Ｇから点Ｎに遷移し、ビット線ＢＬ１の
状態は点Ｊから点Ｄに遷移する。

【００２６】次に、ダミーセルＤＣ２の初期化動作とデ
ータの再書き込み動作とを説明する。まず、ダミーワー
ド線選択回路９３がダミーワード線ＤＷＬ０を論理電
圧”Ｌ”に遷移させ、ダミーセルリセット制御信号φＱ
が論理電圧”Ｈ”に設定される。このときのビット線Ｂ
Ｌ１の電位は変化せず、ダミーセルＤＣ１のダミーセル
キャパシタ２６のストレージノード２８も点Ｄの状態の
ままである。

【００２７】次に、セルプレート線選択回路９２がセル
プレート線ＣＰ０を論理電圧”Ｌ”に遷移させると、ビ
ット線ＢＬ０は点Ｎから点Ａの状態となり、ダミーセル
キャパシタ２６のストレージノード２８は点Ｄから点Ｆ
に遷移する。

【００２８】次に、ダミーセルリセット制御信号φＱと
センスアンプ制御信号φＳ１とを論理電圧”Ｌ”に設定
し、ビット線プリチャージ制御信号φＰを論理電圧”
Ｈ”に設定すると、ビット線ＢＬ０の電位は接地電位と
なり、ビット線ＢＬ０は点Ａから点Ｂに遷移する。続い
て、ワード線選択回路９１がワード線ＷＬ０を論理電
圧”Ｌ”に印加すると、メモリセルＭＣ１のメモリセル
キャパシタ１２とダミーセルＤＣ２のダミーセルキャパ
シタ２６とが初期状態に戻る。

【００２９】一方、データ”０”が読み出されたときの
ビット線対ＢＬ０，ＢＬ１の電位差をセンスアンプ７１
を用いて増幅すると、ビット線ＢＬ０の状態は点Ｌから
点Ｄに遷移し、ビット線ＢＬ１の状態は点Ｊから点Ｆに
なる。

【００３０】次に、ダミーセルＤＣ２の初期化動作とデ
ータの再書き込み動作を説明する。まず、ダミーワード
線選択回路９３がダミーワード線ＤＷＬ０を論理電圧”
Ｌ”に遷移させ、ダミーセルリセット制御信号φＱを論
理電圧”Ｈ”に設定すると、ビット線ＢＬ１の電位は変
化しないが、ダミーセルキャパシタ２６のストレージノ
ード２８は点Ｄの状態に遷移する。次に、セルプレート
線選択回路９２がセルプレート線ＣＰ０を論理電圧”
Ｌ”に遷移させると、ビット線ＢＬ０は点Ｄから点Ｅの
状態に遷移し、ダミーセルキャパシタ２６のストレージ
ノード２８は点Ｄから点Ｆの状態に遷移する。次に、ダ
ミーセルリセット制御信号φＱとセンスアンプ制御信号
φＳ１とを論理電圧”Ｌ”に設定し、ビット線プリチャ
ージ制御信号φＰを論理電圧”Ｈ”に設定すると、ビッ
ト線ＢＬ０は接地電位のままであり、続いて、ワード線
選択回路９１がワード線ＷＬ０を論理電圧”Ｌ”に遷移
させると、メモリセルＭＣ１のメモリセルキャパシタ１
２とダミーセルＭＣ２のダミーセルキャパシタ２６とが
初期状態に戻る。

【００３１】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体メモリ装置は、例えば、メモリセルキャパシ
タ１２のストレージノード１３と接続されているアクセ
ストランジスタ１１の拡散層のジャンクションリーク電
流やアクセストランジスタ１１のサブスレッショルド電
流が大きい場合に、メモリセルキャパシタ１２の残留電
荷がセルプレート線ＣＰ０を共有する他のメモリセルの
読み出し動作又は書き込み動作を繰り返すうちに次第に
減少していく現象であるディスターブ現象の影響を短時
間に精度よく測定することができないという問題を有し
ている。

【００３２】図１６を用いてディスターブ現象が発生し
た後のデータの読み出し動作を説明する。いま、メモリ
セルＭＣ１とダミーセルＤＣ２が選択状態にあるとする
と、セルプレート線ＣＰ０は論理電圧”Ｈ”となる。こ
のとき、セルプレート線ＣＰ０を共有する他のメモリセ
ルＭＣ２，ＭＣ５，ＭＣ６は、そのワード線ＷＬ１、Ｗ
Ｌ２及びＷＬ３が論理電圧”Ｌ”を印加されているた
め、非選択状態であり、各アクセストランジスタ１１は
ＯＦＦ状態であるが、セルプレート線ＣＰ０が論理電
圧”Ｈ”に印加されているため、各メモリセルキャパシ
タ１２のストレージノード１３は論理電圧”Ｈ”とな
る。このとき、図１６に示すように、拡散層に大きなジ
ャンクションリーク電流やアクセストランジスタ１１に
サブスレッショルド電流が存在すると、拡散層の電位は
リーク電流によって次第に低下し、データ”１”の初期
の記憶状態である点Ｂからセルプレート線ＣＰ０が論理
電圧”Ｈ”に印加されている間に拡散層の電位が降下す
る点である点Ｂ１に遷移する。その後、セルプレート線
ＣＰ０が論理電圧”Ｌ”に降圧されるとメモリセルセル
キャパシタ１１の状態は点Ｂ１から点Ｂ２に遷移する。
この動作が繰り返され、さらに、点Ｂ３、点Ｂ４、点Ｂ
５、・・・、点Ｂｎと変化していく。

【００３３】この後の読み出し動作では、点Ｂｎから点
Ｄに向かうヒステリシス曲線とビット線の容量を傾きに
持つ線とからビット線の電位が決定されるため、ディス
ターブ現象の影響の大小は読み出し時のビット線電圧の
高低となって現われ、極端な場合にはデータが消滅して
しまう。ランダムアクセスメモリの場合には、セルプレ
ート線を共有する他のメモリセルからの読み出しや、他
のメモリセルへの書き込みの回数に制限はなく、製品と
してデータの保持を保証する期間内においてはデータの
消滅があってはならない。

【００３４】さらに、アクセストランジスタ１１のジャ
ンクションリーク電流やサブスレッショルド電流が大き
な製品を検査又は選別するときに長時間の検査を必要と
するため、検査コストの増大を招くという問題を有して
いる。すなわち、通常、セルプレート線ＣＰ０，ＣＰ１
はセルプレート線選択回路９２により、１セルプレート
ずつ選択されるため、セルプレート線ＣＰ０，ＣＰ１が
駆動されることによるディスターブ現象の影響の検査は
１セルプレート線ずつしか行なえない。また、ワード線
ＷＬ０等についても、ワード線選択回路９１により、読
み出し動作又は書き込み動作では多数のうちのいずれか
１本のワード線が選択状態となるため、ディスターブ現
象の影響の検査は、選択状態にあるワード線を代え最低
でも２回は行なわれなければならない。従って、検査中
にストレスを付与する時間Ｌは、ストレスのサイクルタ
イムをｔ（ｓ）、付与するディスターブの回数をｋ回、
セルプレート線の数をｎ本とすると、 Ｌ（ｓ）＝ｔ・ｋ・ｎ・２ となる。

【００３５】ここで、ｔ＝１００ｎｓ、ｋ＝１×１０¹⁰
回、ｎ＝１０２４の場合について計算してみると、Ｌ＝
２．０４８×１０⁶ ｓ＝約５６９時間もの長時間となっ
てしまう。

【００３６】本発明は、前記の問題に鑑み、ディスター
ブ現象の影響の評価又は検査を効率よく行なえるように
することを目的とする。

【００３７】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、複数のビット線を同時に選択して活性化
する第１の手段、複数のワード線を同時に選択して活性
化する第２の手段及び複数のセルプレート線を同時に選
択して活性化する第３の手段を備える構成とするもので
ある。

【００３８】具体的に請求項１の発明が講じた解決手段
は、半導体メモリ装置を、半導体基板上に形成されてお
り、それぞれがアクセストランジスタ及び強誘電体キャ
パシタよりなる複数のメモリセルが行列状に設けられて
なるメモリセルアレイと、前記メモリセルアレイの列方
向に延びており、前記複数のメモリセルにおける前記ア
クセストランジスタのドレイン電極にそれぞれ接続され
たビット線と、前記メモリセルアレイの行方向に延びて
おり、前記複数のメモリセルにおける前記アクセストラ
ンジスタのゲート電極にそれぞれ接続されたワード線
と、前記メモリセルアレイの列方向に延びており、前記
複数のメモリセルにおける前記強誘電体キャパシタの反
アクセストランジスタ側の電極にそれぞれ接続されたセ
ルプレート線と、前記ビット線に接続され、複数のビッ
ト線の電位を所定電位に昇圧するビット線電位昇圧手段
と、前記ワード線に接続され、複数のワード線の電位を
所定電位に昇圧するワード線電位昇圧手段と、前記セル
プレート線に接続され、複数のセルプレート線の電位を
所定電位に昇圧するセルプレート線電位昇圧手段と、前
記複数のメモリセルのうち選択されたメモリセルに接続
されているビット線の電位を検知するビット線電位検知
手段とを備えている構成とするものである。

【００３９】請求項１の構成により、ビット線に接続さ
れ、複数のビット線の電位を所定電位に昇圧するビット
線電位昇圧手段と、ワード線に接続され、複数のワード
線の電位を所定電位に昇圧するワード線電位昇圧手段
と、セルプレート線に接続され、複数のセルプレート線
の電位を所定電位に昇圧するセルプレート線電位昇圧手
段とを備えているため、通常の読み出し動作又は書き込
み動作において選択される数よりも多いメモリセルを一
度に選択状態としてデータの書き込みを行ない、さら
に、通常の読み出し動作又は書き込み動作において選択
される数よりも多いセルプレート線を適当な時間にわた
って所定電圧に固定することができるので、複数のセル
プレート線にわたる複数のメモリセルに一度にディスタ
ーブ現象を生じさせるストレスを付与することができ
る。

【００４０】請求項２の発明は、請求項１の構成に、前
記セルプレート線電位昇圧手段には、該セルプレート線
電位昇圧手段が前記セルプレート線を昇圧する昇圧時間
を変更する外部信号が入力される外部信号入力端子が設
けられている構成を付加するものである。

【００４１】請求項３の発明は、請求項１の構成に、前
記外部信号は前記所定電位と接地電位との間を交互に変
化するパルス信号である構成を付加するものである。

【００４２】請求項４の発明は、請求項３の構成に、前
記半導体基板上に形成され、前記パルス信号を出力する
発振回路をさらに備えている構成を付加するものであ
る。

【００４３】請求項５の発明が講じた解決手段は、半導
体メモリ装置を、それぞれがアクセストランジスタ及び
強誘電体キャパシタよりなる複数のメモリセルが行列状
に設けられてなるメモリセルアレイと、前記メモリセル
アレイの列方向に延びており、前記複数のメモリセルに
おける前記アクセストランジスタのドレイン電極にそれ
ぞれ接続されたビット線と、前記メモリセルアレイの行
方向に延びており、前記複数のメモリセルにおける前記
アクセストランジスタのゲート電極にそれぞれ接続され
たワード線と、前記メモリセルアレイの列方向に延びて
おり、前記複数のメモリセルにおける前記強誘電体キャ
パシタの反アクセストランジスタ側の電極にそれぞれ接
続されたセルプレート線と、前記ビット線に接続され、
複数のビット線の電位を所定電位に昇圧するビット線電
位昇圧手段と、前記ワード線に接続され、複数のワード
線の電位を所定電位に昇圧するワード線電位昇圧手段
と、前記セルプレート線に接続され、複数のセルプレー
ト線の電位を所定電位に昇圧するセルプレート線電位昇
圧手段と、前記ビット線及びセルプレート線にそれぞれ
接続されており、通常の読み出し動作時にのみ活性化さ
れる第１のダミーセルと、前記ビット線及びセルプレー
ト線にそれぞれ接続されており、スクリーニングの読み
出し動作時にのみ活性化される第２のダミーセルと、前
記複数のメモリセルのうちの選択されたメモリセルに接
続されているビット線の電位と、前記第２のダミーセル
に接続され、選択された前記メモリセルに接続されてい
る前記ビット線と互いに対をなすビット線の電位との電
位差を検知するビット線電位検知手段とを備えている構
成とするものである。

【００４４】請求項５の構成により、ビット線に接続さ
れ、複数のビット線の電位を所定電位に昇圧するビット
線電位昇圧手段と、ワード線に接続され、複数のワード
線の電位を所定電位に昇圧するワード線電位昇圧手段
と、セルプレート線に接続され、複数のセルプレート線
の電位を所定電位に昇圧するセルプレート線電位昇圧手
段と、ビット線及びセルプレート線にそれぞれ接続され
ており、スクリーニングの読み出し動作時にのみ活性化
される複数の第２のダミーセルとを備えているため、通
常の読み出し動作又は書き込み動作において選択される
数よりも多いメモリセルを一度に選択状態としてデータ
の書き込みを行ない、その後、通常の読み出し動作又は
書き込み動作において選択される数よりも多いセルプレ
ート線を適当な時間にわたって所定電圧に固定すること
ができるので、複数のセルプレート線にわたる複数のメ
モリセルに一度にディスターブ現象を生じさせるストレ
スを印加することができる。さらに、スクリーニングの
読み出し動作時にのみ活性化される第２のダミーセルを
備えているため、ストレス付与後の読み出し動作時に動
作マージンを考慮した検査が可能となる。

【００４５】請求項６の発明は、請求項５の構成に、前
記第１のダミーセル及び第２のダミーセルはそれぞれダ
ミーセルキャパシタを有しており、前記第２のダミーセ
ルが有するダミーセルキャパシタの容量は前記第１のダ
ミーセルが有するダミーセルキャパシタの容量よりも大
きい構成を付加するものである。

【００４６】請求項７の発明が講じた解決手段は、半導
体メモリ装置の検査方法を、半導体基板上に形成されて
おり、それぞれがアクセストランジスタ及び強誘電体キ
ャパシタよりなる複数のメモリセルが行列状に設けられ
てなるメモリセルアレイと、前記メモリセルアレイの列
方向に延びており、前記複数のメモリセルにおける前記
アクセストランジスタのドレイン電極にそれぞれ接続さ
れたビット線と、前記メモリセルアレイの行方向に延び
ており、前記複数のメモリセルにおける前記アクセスト
ランジスタのゲート電極にそれぞれ接続されたワード線
と、前記メモリセルアレイの列方向に延びており、前記
複数のメモリセルにおける前記強誘電体キャパシタの反
アクセストランジスタ側の電極にそれぞれ接続されたセ
ルプレート線とを備えた半導体メモリ装置の検査方法を
対象とし、複数の前記ビット線と複数の前記ワード線と
をそれぞれ所定電位に昇圧した後、昇圧した複数のビッ
ト線と複数のワード線とをそれぞれ接地電位に降圧する
工程と、複数の前記セルプレート線を所定電位に昇圧
し、所定時間経過後に昇圧した複数のセルプレート線を
接地電位に降圧する工程と、前記複数のメモリセルのう
ちの所定数のメモリセルを選択し、該メモリセルに接続
されたビット線の電位を検知して該メモリセルを流れる
電流を測定することにより該メモリセルの良否を判定す
る工程とを備えている構成とするものである。

【００４７】請求項７の構成により、複数のビット線と
複数のワード線とをそれぞれ所定電位に昇圧した後、該
複数のビット線と該複数のワード線とを接地電位に降圧
する工程と、複数のセルプレート線を所定電位に昇圧
し、所定時間経過後に昇圧した複数のセルプレート線を
接地電位に降圧する工程とを備えているため、複数のセ
ルプレート線にわたる複数のメモリセルに一度にディス
ターブ現象の加速的なストレスを印加し、その影響を短
時間に評価することができる。

【００４８】請求項８の発明が講じた解決手段は、半導
体メモリ装置の検査方法を、半導体基板上に形成されて
おり、それぞれがアクセストランジスタ及び強誘電体キ
ャパシタよりなる複数のメモリセルが行列状に設けられ
てなるメモリセルアレイと、前記メモリセルアレイの列
方向に延びており、前記複数のメモリセルにおける前記
アクセストランジスタのドレイン電極にそれぞれ接続さ
れたビット線と、前記メモリセルアレイの行方向に延び
ており、前記複数のメモリセルにおける前記アクセスト
ランジスタのゲート電極にそれぞれ接続されたワード線
と、前記メモリセルアレイの列方向に延びており、前記
複数のメモリセルにおける前記強誘電体キャパシタの反
アクセストランジスタ側の電極にそれぞれ接続されたセ
ルプレート線とを備えた半導体メモリ装置の検査方法を
対象とし、複数の前記ビット線と複数の前記ワード線と
をそれぞれ所定電位に昇圧した後、昇圧した複数のビッ
ト線と複数のワード線とをそれぞれ接地電位に降圧する
工程と、複数の前記セルプレート線に対して接地電位と
所定電位との間を往復するパルス信号を所定時間印加し
た後、前記複数のセルプレート線を接地電位とする工程
と、前記複数のメモリセルのうちの所定数のメモリセル
を選択し、該メモリセルに接続されたビット線の電位を
検知して該メモリセルを流れる電流を測定することによ
り該メモリセルの良否を判定する工程とを備えている構
成とするものである。

【００４９】請求項８の構成により、複数のビット線と
複数のワード線とをそれぞれ所定電位に昇圧した後、該
複数のビット線と該複数のワード線とを接地電位に降圧
する工程と、複数のセルプレート線に対して接地電位と
所定電位との間を往復するパルス信号を所定時間印加し
た後、複数のセルプレート線を接地電位とする工程とを
備えているため、通常の読み出し動作又は書き込み動作
において選択される数よりも多いセルプレート線に適当
な回数だけ、所定電圧をパルスとして印加し、複数のセ
ルプレート線にわたる複数のメモリセルに一度にディス
ターブ現象と等価なストレスを付与することができる。

【００５０】請求項９の発明が講じた解決手段は、半導
体メモリ装置の検査方法を、半導体基板上に形成されて
おり、それぞれがアクセストランジスタ及び強誘電体キ
ャパシタよりなる複数のメモリセルが行列状に設けられ
てなるメモリセルアレイと、前記メモリセルアレイの列
方向に延びており、前記複数のメモリセルにおける前記
アクセストランジスタのドレイン電極にそれぞれ接続さ
れたビット線と、前記メモリセルアレイの行方向に延び
ており、前記複数のメモリセルにおける前記アクセスト
ランジスタのゲート電極にそれぞれ接続されたワード線
と、前記メモリセルアレイの列方向に延びており、前記
複数のメモリセルにおける前記強誘電体キャパシタの反
アクセストランジスタ側の電極にそれぞれ接続されたセ
ルプレート線と、前記ビット線に接続され、複数のビッ
ト線の電位を所定電位に昇圧するビット線電位昇圧手段
と、前記ワード線に接続され、複数のワード線の電位を
所定電位に昇圧するワード線電位昇圧手段と、前記セル
プレート線に接続され、複数のセルプレート線の電位を
所定電位に昇圧するセルプレート線電位昇圧手段と、前
記ビット線及びセルプレート線にそれぞれ接続されてお
り、通常の読み出し動作時にのみ活性化される第１のダ
ミーセルと、前記ビット線及びセルプレート線にそれぞ
れ接続されており、スクリーニングの読み出し動作時に
のみ活性化され、前記第１のダミーセルに比べて容量が
大きなキャパシタを有する第２のダミーセルとを備えた
半導体メモリ装置の検査方法を対象とし、前記複数のメ
モリセルのうちの所定数のメモリセルを選択し、該メモ
リセルに接続されたビット線の電位と、前記第２のダミ
ーセルに接続され、選択された前記メモリセルに接続さ
れている前記ビット線と互いに対をなすビット線の電位
との電位差を検知する工程と、検知された電位差に基づ
いて前記メモリセルの良否を判定する工程とを備えてい
る構成とするものである。

【００５１】請求項９の構成により、複数のメモリセル
のうちの所定数のメモリセルを選択し、該メモリセルに
接続されたビット線の電位と、スクリーニング専用の第
２のダミーセルに接続され、選択された前記メモリセル
に接続されているビット線と互いに対をなすビット線の
電位との電位差を検知する工程と、この検知された電位
差に基づいてメモリセルの良否を判定する工程とを備え
ているため、複数のセルプレート線にわたる複数のメモ
リセルに一度にディスターブ現象の加速的なストレスを
印加し、その影響を短時間に評価することができる。さ
らに、第２のダミーセルのセル容量を大きくすることに
より、動作マージンを大きくすることができる。

【００５２】

【発明の実施の形態】本発明の第１の実施形態を図面を
参照しながら説明する。

【００５３】図１は本発明の第１の実施形態に係る強誘
電体キャパシタを有する半導体メモリ装置の回路図であ
る。図１において、図１３に示した従来の半導体メモリ
装置の回路図における構成要素と同一の構成要素には同
一の符号を付すことにより説明を省略する。３０はビッ
ト線電位昇圧手段としてのビット線電位供給回路であっ
て、Ｐ型ＭＩＳＦＥＴよりなり、ビット線ＢＬ０にドレ
イン電極が接続され、そのソース電極が電源線Ｖccに接
続され、ゲート電極がビット線電位供給トランジスタ制
御信号φＡにより制御されるビット線電位供給トランジ
スタ３１と、ビット線ＢＬ１にドレイン電極が接続さ
れ、ソース電極が電源線Ｖccに接続され、ゲート電極が
ビット線電位供給トランジスタ制御信号φＡにより制御
されるビット線電位供給トランジスタ３２と、ビット線
ＢＬ２にドレイン電極が接続され、ソース電極が電源線
Ｖccに接続され、ゲート電極がビット線電位供給トラン
ジスタ制御信号φＡにより制御されるビット線電位供給
トランジスタ３３と、ビット線ＢＬ３にドレイン電極が
接続され、ソース電極が電源線Ｖccに接続され、ゲート
電極がビット線電位供給トランジスタ制御信号φＡによ
り制御されるビット線電位供給トランジスタ３４とから
構成されている。

【００５４】４０はワード線電位昇圧手段としてのワー
ド線電位供給回路であって、Ｐ型ＭＩＳＦＥＴよりな
り、ワード線ＷＬ０にドレイン電極が接続され、ソース
電極が電源線Ｖccに接続され、ゲート電極がワード線電
位供給トランジスタ制御信号φＢにより制御されるワー
ド線電位供給トランジスタ４１と、ワード線ＷＬ１にド
レイン電極が接続され、ソース電極が電源線Ｖccに接続
され、ゲート電極がワード線電位供給トランジスタ制御
信号φＢにより制御されるワード線電位供給トランジス
タ４２と、ワード線ＷＬ２にドレイン電極が接続され、
ソース電極が電源線Ｖccに接続され、ゲート電極がワー
ド線電位供給トランジスタ制御信号φＢにより制御され
るワード線電位供給トランジスタ４３と、ワード線ＷＬ
３にドレイン電極が接続され、ソース電極が電源線Ｖcc
に接続され、ゲート電極がワード線電位供給トランジス
タ制御信号φＢにより制御されるワード線電位供給トラ
ンジスタ４４とから構成されている。

【００５５】５０はセルプレート線電位昇圧手段として
のセルプレート線電位供給回路であって、Ｐ型ＭＩＳＦ
ＥＴとＮ型ＭＩＳＦＥＴとが互いに並列に接続され、一
方の共通電極がセルプレート線ＣＰ０に接続され、他方
の共通電極が外部信号としてのセルプレート線駆動信号
φＤにより制御され、ゲート電極がセルプレート線電位
供給トランジスタ制御信号φＣにより制御されるセルプ
レート線電位供給トランジスタ５１，５２と、Ｐ型ＭＩ
ＳＦＥＴとＮ型ＭＩＳＦＥＴが互いに並列に接続され、
一方の共通電極がセルプレート線ＣＰ１に接続され、他
方の共通電極がセルプレート線駆動信号φＤにより制御
され、ゲート電極がセルプレート線電位供給トランジス
タ制御信号φＣにより制御されるセルプレート線電位供
給トランジスタ５３，５４と、セルプレート線電位供給
トランジスタ制御信号φＣを反転するインバータ５５と
から構成されている。

【００５６】なお、各制御信号φＡ、φＢ、φＣ、φ
Ｄ、φＰ、φＳ１、φＳ２及びφＱは、通常は半導体メ
モリ装置の内部で別の基準信号から発生させるが、ボン
ディングパッドを通して半導体メモリ装置の外部から印
加することも可能である。

【００５７】以下、前記のように構成された半導体メモ
リ装置の動作を図面を参照しながら説明する。

【００５８】図２は、本発明の第１の実施形態に係る半
導体メモリ装置の読み出し動作を表わすタイミングチャ
ートである。通常の読み出し動作は、前述の従来例の読
み出し動作とほぼ同様の動作であるので、簡単な説明に
留める。図２に示すように、まず、読み出し動作時に定
常的に印加する信号として、検査用にのみ使用される、
ビット線電位供給トランジスタ制御信号φＡ、ワード線
電位供給トランジスタ制御信号φＢ及びセルプレート線
電位供給トランジスタ制御信号φＣをそれぞれ論理電
圧”Ｈ”に設定しておく。また、初期状態においては、
ビット線ＢＬ０〜ＢＬ３、ワード線ＷＬ０〜ＷＬ３、ダ
ミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート線ＣＰ
０，ＣＰ１、ダミーセルリセット制御信号φＱ及びセン
スアンプ制御信号φＳ１，φＳ２はいずれも論理電圧”
Ｌ”に設定され、ビット線プリチャージ制御信号φＰは
論理電圧”Ｈ”に設定されている。

【００５９】次に、初期状態からメモリセルＭＣ０のデ
ータを読み出す場合を例にとると、ビット線プリチャー
ジ制御信号φＰを論理電圧”Ｌ”に設定してビット線Ｂ
Ｌ０〜ＢＬ３をフローティング状態とする。次に、ワー
ド線選択回路９１がワード線ＷＬ０を論理電圧”Ｈ”に
設定し、セルプレート線選択回路９２がセルプレート線
ＣＰ０を論理電圧”Ｈ”に設定し、ダミーワード線選択
回路９３がダミーワード線ＤＷＬ０を論理電圧”Ｈ”に
設定して、メモリセルＭＣ１のアクセストランジスタ１
１とダミーセルＤＣ２のアクセストランジスタ２５とを
ＯＮ状態とする。このときメモリセルＭＣ１のメモリセ
ルキャパシタ１２とダミーセルＤＣ２のダミーセルキャ
パシタ２６とにそれぞれ電圧が印加されて、メモリセル
ＭＣ１からビット線ＢＬ０に、また、ダミーセルＤＣ２
からビット線ＢＬ１にデータがそれぞれ読み出される。
このときのビット線対ＢＬ０，ＢＬ１とに生じる電位差
は、メモリセルＭＣ１に記憶されているデータがデー
タ”１”の場合は、図１４に示す点Ｇと点Ｊとの電位差
ΔＶＨとなり、メモリセルＭＣ１に記憶されているデー
タがデータ”０”の場合は、図１４に示す点Ｌと点Ｊと
の電位差ΔＶＬとなる。

【００６０】その後、センスアンプ制御信号φＳ１を論
理電圧”Ｈ”に設定して、ビット線対ＢＬ０，ＢＬ１に
読み出されたデータをビット線電位検知手段としてのセ
ンスアンプ７１を用いて増幅し読み出しデータとして出
力回路に送出する。

【００６１】次に、ダミーセルの初期化動作とデータの
再書き込み動作とを説明する。図２に示すように、ダミ
ーワード線選択回路９３がダミーワード線ＤＷＬ０を論
理電圧”Ｌ”に遷移させ、ダミーセルリセット制御信号
φＱが論理電圧”Ｈ”に設定される。次に、セルプレー
ト線選択回路９２がセルプレート線ＣＰ０を論理電圧”
Ｌ”に遷移させ、さらに、ダミーセルリセット制御信号
φＱとセンスアンプ制御信号φＳ１とが論理電圧”Ｌ”
に設定され、ビット線プリチャージ制御信号φＰが論理
電圧”Ｈ”に設定され、続いて、ワード線選択回路９１
がワード線ＷＬ０を論理電圧”Ｌ”に遷移させることに
より、メモリセルＭＣ１のメモリセルキャパシタ１２と
ダミーセルＤＣ２のダミーセルキャパシタ２６とが初期
状態に戻る。

【００６２】以下、本発明の第１の実施形態に係る半導
体メモリ装置の第１の検査方法を図面を参照しながら説
明する。

【００６３】第１の検査方法は、次の３工程から構成さ
れる。第１はストレス準備工程であって、通常の読み出
し動作よりも多くの数のメモリセルを選択状態にして、
データ”１”の書き込みを行なう。第２は、ストレス付
与工程であって、通常の読み出し動作よりも多くの数の
セルプレート線を所定電位に固定して、メモリセルキャ
パシタにストレスを付与する。第３は判定工程であっ
て、各メモリセルに対して通常の読み出し動作を行なっ
て、検査対象のメモリ装置の良否判定を行なう。以上の
検査方法によって、メモリセルに蓄積されたデータが破
壊される程の大きさのジャンクションリーク電流又はサ
ブスレッショルド電流がメモリセルのアクセストランジ
スタに生じたか否かの評価及び判定を行なう。

【００６４】図３はストレス準備工程とストレス付与工
程との動作を表わすタイミングチャートであり、図４は
判定工程の動作を表わすタイミングチャートである。図
３に示すように、初期状態においては、ビット線電位供
給トランジスタ制御信号φＡ、ワード線電位供給トラン
ジスタ制御信号φＢ及びビット線プリチャージ制御信号
φＰは論理電圧”Ｈ”に設定され、セルプレート線電位
供給トランジスタ制御信号φＣ及びセルプレート線駆動
信号φＤは論理電圧”Ｌ”に設定され、ビット線ＢＬ０
〜ＢＬ３、ワード線ＷＬ０〜ＷＬ３、ダミーワード線Ｄ
ＷＬ０，ＤＷＬ１、セルプレート線ＣＰ０，ＣＰ１、ダ
ミーセルリセット制御信号φＱ及びセンスアンプ制御信
号φＳ１，φＳ２はそれぞれ論理電圧”Ｌ”に設定され
ている。

【００６５】この初期状態から、まず、ストレス準備工
程を説明する。

【００６６】図３に示すように、ビット線プリチャージ
制御信号φＰを論理電圧”Ｌ”に設定してビット線ＢＬ
０〜ＢＬ３をフローティングとする。次に、ビット線電
位供給トランジスタ制御信号φＡとワード線電位供給ト
ランジスタ制御信号φＢとを論理電圧”Ｌ”に設定する
ことにより、全ビット線ＢＬ０〜ＢＬ３及び全ワード線
ＷＬ０〜ＷＬ３を共に所定電位としての論理電圧”Ｈ”
に遷移させる。このとき、メモリセルアレイ１０の全メ
モリセルＭＣ１〜ＭＣ８に対してデータ”１”の書き込
みが行われる。すなわち、各メモリセル内のメモリセル
キャパシタ１２が、図１４に示すヒステリシス曲線の点
Ａの状態になる。次に、ビット線電位供給トランジスタ
制御信号φＡを論理電圧”Ｈ”とし、且つ、ビット線プ
リチャージ制御信号φＰを論理電圧”Ｈ”に設定するこ
とにより、全ビット線ＢＬ０〜ＢＬ３は論理電圧”Ｌ”
に遷移してメモリセルキャパシタ１２に印加される電圧
がなくなるので、メモリセルキャパシタ１２の状態は図
１４に示すヒステリシス曲線の点Ａから点Ｂの状態に遷
移する。その後、ワード線電位供給トランジスタ制御信
号φＢを論理電圧”Ｈ”に設定し、該ワード線電位供給
トランジスタ制御信号φＢを受けてワード線選択回路９
１が全ワード線ＷＬ０〜ＷＬ３を論理電圧”Ｌ”に遷移
させることにより書き込み動作が完了する。

【００６７】次に、ストレス付与工程を説明する。

【００６８】図３に示すように、セルプレート線駆動信
号φＤを適当な時間ｔ１だけ論理電圧”Ｈ”に遷移させ
る。このときに、メモリセルＭＣ１〜ＭＣ８のアクセス
トランジスタ１１に大きなジャンクションリーク電流や
サブスレッショルド電流が存在する場合には、時間ｔ１
が経つに連れて、図１４に示すヒステリシス曲線の点Ｂ
から点Ｄに至る曲線に沿ってメモリセルＭＣ１等のスト
レージノード１３の電荷量が変化していく。この現象を
図５を用いて詳細に説明する。

【００６９】リーク電流が小さなメモリセルの場合は、
セルプレート線ＣＰ０，ＣＰ１が論理電圧”Ｈ”に印加
されている時間ｔ１に点Ｂから点Ｐ１に変化する。一
方、リーク電流が大きなメモリセルでは、同じ時間ｔ１
の間に点Ｂから点Ｐ２にまで変化する。この後、セルプ
レート線ＣＰ０，ＣＰ１が論理電圧”Ｌ”に遷移する
と、メモリセルキャパシタ１２には電圧が印加されなく
なり、該メモリセルキャパシタ１２の状態は、リーク電
流が小さなメモリセルでは点Ｐ１から点Ｑ１に、また、
リーク電流が大きなメモリセルでは点Ｐ２から点Ｑ２に
それぞれ遷移する。

【００７０】次に、図４に示すストレス付与後の判定工
程を説明する。

【００７１】例えば、ビット線対ＢＬ０，ＢＬ１にはメ
モリセルキャパシタ１２からのデータが読み出され、図
５に示すように、リーク電流が小さなメモリセルの場合
は点Ｑ１の状態から点Ｓ１の状態に遷移する。点Ｓ１は
メモリセルキャパシタ１２に電圧を印加したときに点Ｑ
１から点Ｄに向かうヒステリシス曲線と、ワード線ＷＬ
０及びセルプレート線ＣＰ０の論理電圧を”Ｈ”に印加
したときにビット線ＢＬ０及びセルプレート線ＣＰ０間
に生じる電位差分だけ点Ｑ１から横軸上を移動した点Ｒ
１を通る線Ｌ４との交点である。一方、リーク電流が大
きなメモリセルの場合は点Ｑ２の状態から点Ｓ２の状態
に遷移する。点Ｓ２はメモリセルキャパシタ１２に電圧
を印加したときに点Ｑ２から点Ｄに向かうヒステリシス
曲線と、ワード線ＷＬ０及びセルプレート線ＣＰ０の論
理電圧を”Ｈ”に印加したときにビット線ＢＬ０及びセ
ルプレート線ＣＰ０間に生じる電位差分だけ点Ｑ２から
横軸上を移動した点Ｒ２を通る線Ｌ５との交点である。
ここで、線Ｌ４と線Ｌ５とはいずれもビット線ＢＬ０の
容量値で決まる傾きを持つ線である。このときには同時
に、選択されたビット線対ＢＬ０，ＢＬ１のうち選択さ
れたメモリセルが接続されているビット線ＢＬ０と異な
る側のビット線ＢＬ１にはダミーセルキャパシタ２６か
ら該メモリセルと同様にデータが読み出され、点Ｆの状
態から点Ｊの状態に遷移する。点Ｊはダミーセルキャパ
シタ２６に電圧が印加されたときに点Ｆから点Ｄに向か
うヒステリシス曲線と、ダミーワード線ＤＷＬ０及びセ
ルプレート線ＣＰ０の論理電圧を”Ｈ”に印加したとき
にビット線ＢＬ１及びセルプレート線ＣＰ０間に生じる
電位差分だけ点Ｆから横軸上を移動した点Ｋを通る線Ｌ
２との交点である。

【００７２】このときのビット線対ＢＬ０，ＢＬ１に読
み出される電位差は、リーク電流が小さなメモリセルの
場合は点Ｓ１と点Ｊとの電位差ΔＶ１となり、リーク電
流が大きなメモリセルの場合は点Ｓ２と点Ｊとの電位差
ΔＶ２となる。このビット線対の電位差がセンスアンプ
の電圧感度以下になると、センスアンプによる増幅は不
可能となり、記憶データが消滅したことになる。つま
り、メモリセルのリーク電流が大きい程一定時間におけ
るストレージノードの電圧変化が大きく、その結果デー
タ消滅が速くなる。

【００７３】従って、セルプレート線ＣＰ０，ＣＰ１を
論理電圧”Ｈ”に設定しておく時間ｔ１を調節し、セン
スアンプにおける読み出しが不可能となる時間を測定す
ることにより、ジャンクションリーク電流やサブスレッ
ショルド電流の大きさを評価できる。また、この時間ｔ
１を所定時間としての適当な時間に固定すればジャンク
ションリーク電流やサブスレッショルド電流の大きな製
品を判定できるのでそれらを不良品として選別すること
ができる。

【００７４】以上説明したように、本実施形態による
と、全ビット線ＢＬ０〜ＢＬ３を一度に活性化できるビ
ット線電位供給回路３０と、全ワード線ＷＬ０〜ＷＬ３
を一度に活性化できるワード線電位供給回路４０と、全
セルプレート線ＣＰ０，ＣＰ１を一度に活性化できるセ
ルプレート電位供給回路５０とを備えているため、全メ
モリセルＭＣ１〜ＭＣ８に一括してディスターブストレ
スを与えることができ、その後、センスアンプ７１，７
２を用いて読み出し動作を行なうことにより、メモリセ
ルキャパシタ１２が接続されているアクセストランジス
タ１１のジャンクションリーク電流やサブスレッショル
ド電流を測定することができる。また、製品検査に適用
することにより、短時間に検査を終えられるので、検査
コストを上昇させることなく、アクセストランジスタ１
１の大きなジャンクションリーク電流又は大きなサブス
レッショルド電流が生じる製品を選別することができ
る。

【００７５】以下、本発明の第１の実施形態に係る半導
体メモリ装置の第２の検査方法を図面を参照しながら説
明する。

【００７６】第２の検査方法は、前記の第１の検査方法
と同様に、次の３工程から構成される。第１はストレス
準備工程であって、通常の読み出し動作よりも多くの数
のメモリセルを選択状態にして、データ”１”の書き込
みを行なう。第２は、ストレス付与工程であって、通常
の読み出し動作よりも多くの数のセルプレート線にパル
ス信号を印加して、メモリセルキャパシタにストレスを
付与する。これは、実動作においてはメモリセルのキャ
パシタが受けるストレスがパルス電圧だからである。第
３は判定工程であって、各メモリセルに対して通常の読
み出し動作を行なって、検査対象のメモリ装置の破壊の
有無の判定を行なう。

【００７７】図６はストレス準備工程とストレス付与工
程との動作を表わすタイミングチャートであり、図４は
判定工程の動作を表わすタイミングチャートである。

【００７８】まず、図６に示すストレス準備工程におい
ては、第１の検査方法と同様に、全メモリセルに対して
データ”１”の書き込みを行なうと、各メモリセルのメ
モリセルキャパシタの状態は図７に示すヒステリシス曲
線の点Ｂに位置する。

【００７９】次に、図６に示すストレス付与工程におい
て、セルプレート線ＣＰ０，ＣＰ１に対して、適当なパ
ルス周期ｔ２、適当なパルス幅ｔ３及び適当な回数で、
且つ、論理電圧”Ｈ”，”Ｌ”間を往復するパルス電圧
を印加する。これにより、メモリセルキャパシタ１２の
残留電荷量は、印加されるパルス信号の数に従ってアク
セストランジスタ１１に生じるジャンクションリーク電
流又はサブスレッショルド電流となって流出していく。
つまり、図７に示す点Ｂの状態にあったメモリセルが次
第に点Ｄに向かうヒステリシス曲線と電圧”０”の縦軸
との間を往復しながら点Ｅの状態に遷移していく。ここ
で、リーク電流が小さなメモリセルの場合は、１パルス
ごとの電荷量の減少が小さく、所定のパルス数が印加さ
れた後では点Ｂから点Ｔ１に遷移する。一方、リーク電
流が大きなメモリセルの場合は、所定のパルス数を印加
した後に点Ｂから点Ｔ２に遷移する。

【００８０】次に、図４に示すストレス付与後の判定工
程を説明する。

【００８１】例えば、ビット線ＢＬ０，ＢＬ１にはメモ
リセルキャパシタ１２からのデータが読み出され、図７
に示すように、リーク電流が小さなメモリセルの場合は
点Ｔ１の状態から点Ｗ１の状態に遷移する。点Ｗ１はメ
モリセルキャパシタ１２に電圧を印加したときに点Ｔ１
から点Ｄに向かうヒステリシス曲線と、ワード線ＷＬ０
及びセルプレート線ＣＰ０に論理電圧”Ｈ”を印加した
ときにビット線ＢＬ０及びセルプレート線ＣＰ０間に生
じる電位差分だけ点Ｔ１から横軸上を移動した点Ｕ１を
通る線Ｌ６との交点である。一方、リーク電流が大きな
メモリセルの場合は点Ｔ２の状態から点Ｗ２の状態に遷
移する。点Ｗ２はメモリセルキャパシタ１２に電圧を印
加したときに点Ｔ２から点Ｄに向かうヒステリシス曲線
と、ワード線ＷＬ０及びセルプレート線ＣＰ０に論理電
圧”Ｈ”を印加したときにビット線ＢＬ０及びセルプレ
ート線ＣＰ０間に生じる電位差分だけ点Ｔ２から横軸上
を移動した点Ｕ２を通る線Ｌ７との交点である。ここ
で、線Ｌ６と線Ｌ７とはいずれもビット線ＢＬ０の容量
値で決まる傾きを持つ線である。このときには、選択さ
れたビット線対ＢＬ０，ＢＬ１のうち選択されたメモリ
セルが接続されているビット線ＢＬ０と異なる側のビッ
ト線ＢＬ１にはダミーセルキャパシタ２６から該メモリ
セルと同様にデータが読み出され、点Ｆの状態から点Ｊ
の状態に遷移する。点Ｊはダミーセルキャパシタ２６に
電圧が印加されたときに点Ｆから点Ｄに向かうヒステリ
シス曲線と、ダミーワード線ＤＷＬ０及びセルプレート
線ＣＰ０に論理電圧”Ｈ”を印加したときにビット線Ｂ
Ｌ１及びセルプレート線ＣＰ０間に生じる電位差分だけ
点Ｆから横軸上を移動した点Ｋを通る線Ｌ２との交点で
ある。

【００８２】このときのビット線対に読み出される電位
差は、リーク電流が小さなメモリセルの場合は点Ｗ１と
点Ｊとの電位差ΔＶ３となり、リーク電流が大きなメモ
リセルの場合は点Ｗ２と点Ｊとの電位差ΔＶ４となる。
このビット線対の電位差がセンスアンプの電圧感度以下
になると、センスアンプ７１，７２による増幅は不可能
となり、記憶データが消滅したことになる。つまり、メ
モリセルのリーク電流が大きい程ディスターブ現象の影
響を強く受け、所定数のパルスを印加した後の残留電荷
量の減少量が大きく、その結果データ消滅が速くなる。

【００８３】従って、セルプレート線ＣＰ０，ＣＰ１に
印加するパルスのパルス幅とパルス数とを調節し、セン
スアンプにおける読み出しが不可能となる時間を測定す
ることにより、ジャンクションリーク電流やサブスレッ
ショルド電流の大きさを評価することができる。また、
パルス周期ｔ２、パルス幅ｔ３又はパルス数を実動作に
一致させることにより、製品として保証しなければなら
ないセルプレートディスターブ現象への耐性を評価する
ことができる。

【００８４】以上のように、本実施形態に係る第２の検
査方法によると、全メモリセルＭＣ１〜ＭＣ８に対して
一括して各メモリセルのメモリセルキャパシタ１２が実
動作で受けるのと同様のストレスを付与した後、センス
アンプ７１，７２を用いて読み出し動作を行なうことに
より、セルプレートディスターブに対する製品寿命の評
価を精度よく短期間に実施することができる。また、製
品検査に適用することにより、高信頼性の製品を短時間
に検査し判定することができる。

【００８５】なお、該パルス信号（＝φＤ）を出力する
発振回路（図示せず）は、半導体メモリ装置の高集積
化、１チップ化を図るため、該半導体メモリ装置が形成
されている半導体基板と同一の基板上に形成されてい
る。

【００８６】また、本実施形態においては、メモリセル
アレイ１０を８つのメモリセルＭＣ１〜ＭＣ８で構成し
たがこれに限るものではない。従って、メモリセルセル
アレイ１０に多数のメモリセルを含む場合には、各ビッ
ト線電位供給回路３０、ワード線電位供給回路４０及び
セルプレート線電位供給回路５０を、ビット線等の各制
御線を制御するのに適当な本数となるように分割しても
よい。

【００８７】以下、本発明の第２の実施形態を図面参照
しながら説明する。

【００８８】図８は本発明に係る第２の実施形態に係る
半導体メモリ装置の回路図である。図８において、図１
に示した回路図における構成要素と同一の構成要素には
同一の符号を付すことにより説明を省略する。８０は検
査モード用ダミーセル回路であって、スクリーニング時
のメモリセルＭＣ２の読み出しデータのリファレンスデ
ータを保持する第２のダミーセルとしてのダミーセルＤ
Ｃ５は、ＭＩＳＦＥＴよりなるアクセストランジスタ８
１と、強誘電体よりなりアクセストランジスタ８１のソ
ース電極とその一方の電極が接続され、第１のダミーセ
ルとしてのダミーセルＤＣ１〜ＤＣ４が有するいずれの
キャパシタよりもその容量が大きなダミーセルキャパシ
タ８２と、ＭＩＳＦＥＴよりなり、アクセストランジス
タ８１のソース電極とそのドレイン電極とが接続され、
そのソース電極が接地され、そのゲート電極がダミーセ
ルリセット制御信号φＲにより制御されるリセットトラ
ンジスタ８３とから構成されており、アクセストランジ
スタ８１のソース電極とダミーセルキャパシタ８２との
接続点がダミーセルＤＣ５のリファレンスデータを蓄積
するストレージノード８４となる。アクセストランジス
タ８１のゲート電極はダミーワード線ＤＷＬ３を介して
ダミーワード線選択回路９３に接続されている。スクリ
ーニング時のメモリセルＭＣ１の読み出しデータのリフ
ァレンスデータを保持するダミーセルＤＣ６は、ＭＩＳ
ＦＥＴよりなるアクセストランジスタ８５と、強誘電体
よりなりアクセストランジスタ８５のソース電極とその
一方の電極が接続され、ダミーセルＤＣ１〜ＤＣ４が有
するいずれのキャパシタよりもその容量が大きなダミー
セルキャパシタ８６と、ＭＩＳＦＥＴよりなり、アクセ
ストランジスタ８５のソース電極とそのドレイン電極と
が接続され、そのソース電極が接地され、そのゲート電
極がダミーセルリセット制御信号φＲにより制御される
リセットトランジスタ８７とから構成されており、アク
セストランジスタ８５のソース電極とダミーセルキャパ
シタ８６との接続点がダミーセルＤＣ５のリファレンス
データを蓄積するストレージノード８８となる。アクセ
ストランジスタ８５のゲート電極はダミーワード線ＤＷ
Ｌ２を介してダミーワード線選択回路９３に接続されて
いる。他の２つの検査モード用ダミーセルＤＣ７，ＤＣ
８も同様の構成である。

【００８９】また、各種の制御信号φＡ、φＢ、φＣ、
φＤ、φＰ、φＱ、φＳ１、φＳ２及びφＲは、通常は
半導体メモリ装置の内部で別の基準信号から発生させる
が、ボンディングパッドを通して半導体メモリ装置の外
部から印加することも可能である。

【００９０】以下、前記のように構成された半導体メモ
リ装置の動作を説明する。

【００９１】図９は本発明の第２の実施形態に係る半導
体メモリ装置の読み出し動作を表わすタイミングチャー
トである。第１の実施形態において述べた通常の読み出
し動作と同様の動作であるため簡単な説明に留める。

【００９２】図９に示すように、通常の読み出し動作時
に定常的に印加する信号として、ビット線電位供給トラ
ンジスタ制御信号φＡ、ワード線電位供給トランジスタ
制御信号φＢ、セルプレート線電位供給トランジスタ制
御信号φＣを論理電圧”Ｈ”に設定する。また、通常の
読み出し動作時には検査モード用のダミーセルＤＣ５〜
ＤＣ８を動作させる必要がないため、ダミーワード線Ｄ
ＷＬ２，ＤＷＬ３及びダミーセルリセット制御信号φＲ
を論理電圧”Ｌ”に設定しておく。さらに、初期状態と
して、ビット線ＢＬ０〜ＢＬ３、ワード線ＷＬ０，ＷＬ
１、ダミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート
線ＣＰ０，ＣＰ１、ダミーセルリセット制御信号φＱ及
びセンスアンプ制御信号φＳ１，φＳ２をそれぞれ論理
電圧”Ｌ”に設定し、ビット線プリチャージ制御信号φ
Ｐを論理電圧”Ｈ”に設定する。

【００９３】この初期状態から、メモリセルＭＣ１のデ
ータを読み出す場合を例にとると、図９に示すように、
まず、ビット線プリチャージ制御信号φＰを論理電圧”
Ｌ”に設定してビット線ＢＬ０〜ＢＬ３をそれぞれフロ
ーティング状態とする。次に、ワード線選択回路９１、
セルプレート線選択回路９２及びダミーワード線選択回
路９が、ワード線ＷＬ０、セルプレート線ＣＰ０及びダ
ミーワード線ＤＷＬ０をそれぞれ論理電圧”Ｈ”に遷移
させてメモリセルＤＣ１のアクセストランジスタ１１と
ダミーセルＤＣ２のアクセストランジスタ２５とをＯＮ
状態とする。このときメモリセルＭＣ１のメモリセルキ
ャパシタ１２とダミーセルＤＣ２のダミーセルキャパシ
タ２６とに電圧が印加され、メモリセルＭＣ１からビッ
ト線ＢＬ０に、ダミーセルＤＣ２からビット線ＢＬ１に
それぞれデータが読み出される。このときのビット線対
ＢＬ０，ＢＬ１に読み出される電位差は、ＭＣ１に記憶
されているデータがデータ”１”の場合は、図１４に示
す点Ｇと点Ｊとの電位差ΔＶＨとなり、ＭＣ１に記憶さ
れているデータがデータ”０”の場合は、図１４に示す
点Ｌと点Ｊとの電位差ΔＶＬとなる。ここで、センスア
ンプ制御信号φＳ１を論理電圧”Ｈ”に遷移させ、ビッ
ト線対ＢＬ０，ＢＬ１に読み出されるデータをセンスア
ンプ７１によって増幅し、該増幅された信号を読み出し
データとして出力回路に送出する。

【００９４】次に、ダミーセルの初期化とデータの再書
き込みとを説明する。まず、図９に示すように、ダミー
ワード線選択回路９３がダミーワード線ＤＷＬ０を論理
電圧”Ｌ”に遷移させると共に、ダミーセルリセット制
御信号φＱを論理電圧”Ｈ”に遷移させる。

【００９５】次に、セルプレート線選択回路９２がセル
プレート線ＣＰ０を論理電圧”Ｌ”に遷移させ、さら
に、ダミーセルリセット制御信号φＱとセンスアンプ制
御信号φＳ１とを論理電圧”Ｌ”に設定し、ビット線プ
リチャージ制御信号φＰを論理電圧”Ｈ”に設定し、続
いて、ワード線選択回路９１がワード線ＷＬ０を論理電
圧”Ｌ”に遷移させることにより、メモリセルＭＣ１の
メモリセルキャパシタ１２とダミーセルＤＣ２のダミー
セルキャパシタ２６とを初期状態に戻す。

【００９６】以下、本発明の第２の実施形態に係る半導
体メモリ装置の検査方法を図面を参照しながら説明す
る。

【００９７】本検査方法は次の３工程から構成される。
第１はストレス準備工程であって、通常の読み出し動作
よりも多くの数のメモリセルを選択状態にして、デー
タ”１”の書き込みを行なう。第２は、ストレス付与工
程であって、通常の読み出し動作よりも多くの数のセル
プレート線を所定電位としての論理電圧”Ｈ”に固定す
ることにより、複数のメモリセルキャパシタ１２に対し
て一度にストレスを付与する。第３は判定工程であっ
て、各メモリセルに対して通常の読み出し動作を行なっ
て、検査対象のメモリ装置の良否判定を行なう。

【００９８】以上の検査方法によって、メモリセルに蓄
積されたデータが破壊される大きさのジャンクションリ
ーク電流又はサブスレッショルド電流が各メモリセルの
アクセストランジスタ１１に生じたか否かの評価及び判
定を行なう。

【００９９】図１０はストレス準備工程とストレス付与
工程との動作を表わすタイミングチャートであり、図１
１は判定工程の動作を表わすタイミングチャートであ
る。ストレス準備工程及びストレス付与工程において
は、検査モード用のダミーセルＤＣ５〜ＤＣ８を動作さ
せる必要がないので、ダミーワード線ＤＷＬ２，ＤＷＬ
３及びダミーセルリセット制御信号φＲを論理電圧”
Ｌ”に設定しておく。

【０１００】図１０に示すように、ストレス準備工程の
初期状態においては、ビット線電位供給トランジスタ制
御信号φＡ、ワード線電位供給トランジスタ制御信号φ
Ｂ及びビット線プリチャージ制御信号φＰを論理電圧”
Ｈ”に設定し、セルプレート線電位供給トランジスタ制
御信号φＣ及びセルプレート線駆動信号φＤを論理電
圧”Ｌ”に設定し、ビット線ＢＬ０〜ＢＬ３、ワード線
ＷＬ０，ＷＬ１、ダミーワード線ＤＷＬ０，ＤＷＬ１、
セルプレート線ＣＰ０，ＣＰ１、ダミーセルリセット制
御信号φＱ及びセンスアンプ制御信号φＳ１，φＳ２は
それぞれ論理電圧”Ｌ”に設定する。

【０１０１】この初期状態から、まず、ビット線プリチ
ャージ制御信号φＰを論理電圧”Ｌ”に設定してビット
線ＢＬ０〜ＢＬ３をそれぞれフローティング状態とす
る。

【０１０２】次に、ビット線電位供給トランジスタ制御
信号φＡとワード線電位供給トランジスタ制御信号φＢ
とを論理電圧”Ｌ”に設定してビット線ＢＬ０〜ＢＬ３
及びワード線ＷＬ０，ＷＬ１を論理電圧”Ｈ”に遷移さ
せる。このときに、全メモリセルＭＣ１〜ＭＣ８に対し
てデータ”１”の書き込みが行なわれる。すなわち、全
メモリセルＭＣ１〜ＭＣ８内のメモリセルキャパシタ１
２が図１４のヒステリシス曲線に示す点Ａの状態に遷移
する。次に、ビット線電位供給トランジスタ制御信号φ
Ａを論理電圧”Ｈ”に設定すると共に、ビット線プリチ
ャージ制御信号φＰを論理電圧”Ｈ”に設定することに
より、ビット線ＢＬ０〜ＢＬ３は論理電圧”Ｌ”に遷移
し、メモリセルキャパシタ１２に印加される電圧がなく
なる。この結果、メモリセルキャパシタ１２の状態は、
図１４に示す点Ａから点Ｂに移動する。その後、ワード
線電位供給トランジスタ制御信号φＢを論理電圧”Ｈ”
に設定し、ワード線選択回路９１がワード線ＷＬ０，Ｗ
Ｌ１を論理電圧”Ｌ”に遷移させて書き込みが完了す
る。

【０１０３】次に、図１０に示すストレス付与工程にお
いて、セルプレート線駆動信号φＤを適当な時間ｔ４だ
け論理電圧”Ｈ”に設定する。このときに、メモリセル
ＭＣ１〜ＭＣ８のアクセストランジスタ１１に大きなジ
ャンクションリーク電流やサブスレッショルド電流が存
在すると、このセルプレート線駆動信号φＤが論理電
圧”Ｈ”の期間に、図１４に示す点Ｂから点Ｄに至るヒ
ステリシス曲線に沿ってストレージノードの電荷量が変
化していく。従って、このセルプレート線を活性化する
時間ｔ４を最適化することにより、不良となる電流量か
否かを判定することができる。その後、セルプレート線
駆動信号φＤを論理電圧”Ｌ”に遷移させることによ
り、メモリセルキャパシタ１２に印加される電圧がなく
なり、全メモリセルＭＣ１〜ＭＣ８のメモリセルキャパ
シタ１２にデータの再書き込みが行われる。

【０１０４】次に、図１１に示す判定工程におけるセル
プレート線によるストレス付与後の読み出し動作を説明
する。図１１に示すように、通常の読み出し動作用のダ
ミーセルＤＣ１〜ＤＣ４は、ダミーワード線ＤＷＬ０，
ＤＷＬ１が論理電圧”Ｌ”に設定され、ダミーセルリセ
ットトランジスタ制御信号φＱも論理電圧”Ｌ”に設定
されているため動作しない。検査モード用ダミーセルＤ
Ｃ５〜ＤＣ８の各ダミーセルキャパシタの容量を通常動
作用のダミーセルＤＣ１〜ＤＣ４の各ダミーセルキャパ
シタの容量よりも大きい構成とした場合の読み出し動作
を図１２に示すヒステリシス曲線を用いて説明する。

【０１０５】前述したように、ストレス準備工程におい
て、各メモリセルＭＣ１〜ＭＣ８に対してそれぞれデー
タ”１”の書き込みを行なうと各メモリセルキャパシタ
１２の状態はそれぞれ点Ｂに遷移する。次に、ストレス
付与工程において、セルプレート線ＣＰ０，ＣＰ１を適
当な時間ｔ４だけ論理電圧”Ｈ”に固定する。このと
き、アクセストランジスタ１１にジャンクションリーク
電流やサブスレッショルド電流が存在するとメモリセル
キャパシタ１２のストレージノードの電位が時間が経つ
につれて次第に論理電圧の”Ｌ”に変化していく。すな
わち、図１２に示す点Ｂの状態にあったメモリセルが次
第に点Ｄにヒステリシス曲線上を変化して点Ｘ１まで移
動する。このときに、リーク電流が小さなメモリセルの
方が単位時間における電荷と電圧との変化量が小さいこ
とはこれまでに説明したとおりである。この後、セルプ
レート線ＣＰ０が論理電圧”Ｌ”に遷移すると、メモリ
セルキャパシタ１２には電圧が印加されなくなるため、
メモリセルの状態は点Ｘ１から点Ｙ１に変化する。

【０１０６】次に、判定工程において、ビット線ＢＬ０
にはメモリセルキャパシタ１２からのデータが読み出さ
れ、点Ｙ１の状態から点Ｚ１の状態に遷移する。点Ｚ１
はメモリセルキャパシタ１２に電圧を印加したときに点
Ｙ１から点Ｄに向かうヒステリシス曲線と、ワード線Ｗ
Ｌ０及びセルプレート線ＣＰ０に論理電圧”Ｈ”を印加
したときにビット線ＢＬ０及びセルプレート線ＣＰ０間
に生じる電位差分だけ点Ｙ１から横軸上を移動した点Ｙ
２を通る線Ｌ８との交点である。また、ビット線ＢＬ１
には検査モード用のダミーセルキャパシタ８６からデー
タがメモリセルと同様に読み出され、点Ｆ１の状態から
点Ｊ１の状態に遷移する。点Ｊ１はダミーセルキャパシ
タ８６に電圧を印加したときに点Ｆ１から点Ｄに向かう
ヒステリシス曲線と、ダミーワード線ＤＷＬ２及びセル
プレート線ＣＰ０に論理電圧”Ｈ”を印加したときにビ
ット線ＢＬ１及びセルプレート線ＣＰ０間に生じる電位
差分だけ点Ｆ１から横軸上を移動した点Ｋ１を通る線Ｌ
９との交点である。ここで線Ｌ８はビット線ＢＬ０の容
量値で決まる傾きを持つ線であり、線Ｌ９はビット線Ｂ
Ｌ１の容量値で決まる傾きを持つ線である。このときの
ビット線対ＢＬ０，ＢＬ１に読み出される電位差は、点
Ｚ１と点Ｊ１との電位差ΔＶ５となる。

【０１０７】一方、通常読み出し用のダミーセルＤＣ１
〜ＤＣ４を用いて読み出し動作を行なった場合には、ビ
ット線には点Ｆから点Ｄに向かうヒステリシス曲線上の
点Ｊに電位が現われるので、ビット線対の電位差は図１
２に示すΔＶ６となる。

【０１０８】図１２に示すように、メモリセルの良否判
定にパスするためにはΔＶ５がセンスアンプの感度以上
であることが必要であり、通常動作に比べてメモリセル
キャパシタ１２の残留電荷量はより多く残っている必要
がある。従って、検査モード用ダミーセル回路８０から
ビット線に印加される電圧が大きい分、メモリセルキャ
パシタ１２に対するストレス付与の時間が短くて済むた
め、高効率となり、また、通常の読み出し動作に比べ、
メモリセルの残留電荷量のマージンを持った検査が行な
えるため、高信頼性の製品を確保できる。

【０１０９】以上説明したように、本実施形態による
と、全ビット線ＢＬ０〜ＢＬ３を一度に活性化できるビ
ット線電位供給回路３０と、全ワード線ＷＬ０〜ＷＬ３
を一度に活性化できるワード線電位供給回路４０と、全
セルプレート線ＣＰ０，ＣＰ１を一度に活性化できるセ
ルプレート電位供給回路５０と、通常のダミーセルキャ
パシタ２２等の容量よりも大きな検査モード用のダミー
セルキャパシタ８２等を有する検査モード用ダミーセル
８０とを備えているため、全メモリセルＭＣ１〜ＭＣ８
（ＭＣ５〜ＭＣ８は図示せず）に対して一括してセルプ
レート線ＣＰ０，ＣＰ１を用いたディスターブストレス
を与えた後、センスアンプ７１，７２と検査モード用の
ダミーセルキャパシタ８２等を用いてデータの読み出し
を行なうことにより、メモリセルキャパシタ１２が接続
されているアクセストランジスタ１１のジャンクション
リーク電流やサブスレッショルド電流の大きさを通常動
作よりも動作マージンをもって評価又は検査することが
できる。

【０１１０】なお、本実施形態においては、メモリセル
アレイ１０を８つのメモリセルＭＣ１〜ＭＣ８で構成し
たがこれに限るものではない。従って、メモリセルセル
アレイ１０に多数のメモリセルを含む場合には、各ビッ
ト線電位供給回路３０、ワード線電位供給回路４０及び
セルプレート線電位供給回路５０を、ビット線等の各制
御線を制御するのに適当な本数となるように分割しても
よい。

【０１１１】また、各実施形態におけるメモリセルＭＣ
１〜ＭＣ８及びダミーセルＤＣ１〜ＤＣ８はＮチャネル
トランジスタを用いて構成されているが、Ｐチャネルト
ランジスタを用いても実現できることはいうまでもな
い。

【０１１２】

【発明の効果】請求項１の発明に係る半導体メモリ装置
によると、複数のセルプレート線にわたる複数のメモリ
セルに一度にディスターブ現象を生じさせるストレスを
付与することができるため、短時間に製品の良否の選別
検査を行なえるので、選別検査を効率よく行なえると共
に、ひいてはコストの低減を図ることができる。

【０１１３】請求項２の発明に係る半導体メモリ装置に
よると、セルプレート線電位昇圧手段には、該セルプレ
ート線電位昇圧手段がセルプレート線を昇圧する昇圧時
間を変更する外部信号が入力される外部信号入力端子が
設けられているため、センスアンプにおける読み出しが
不可能となる時間を測定することにより、ジャンクショ
ンリーク電流やサブスレッショルド電流の大きさを評価
できる。また、昇圧する時間を固定すればジャンクショ
ンリーク電流やサブスレッショルド電流の大きな製品を
判定できるのでそれらを不良品として確実に選別するこ
とができる。

【０１１４】請求項３の発明に係る半導体メモリ装置に
よると、請求項２の発明に係る半導体メモリ装置の効果
が得られる上に、外部信号が所定電位と接地電位との間
を交互に変化するパルス信号であるため、パルス周期、
パルス幅又はパルス数を実動作に一致させることによ
り、製品として保証しなければならないセルプレートデ
ィスターブ現象への耐性を評価することができる。

【０１１５】請求項４の発明に係る半導体メモリ装置に
よると、メモリセルアレイが形成されている半導体基板
と同一の基板上に形成されており、パルス信号を出力す
る発振回路をさらに備えているため、セルプレートディ
スターブ現象への耐性を確実に評価できると共に、装置
の高集積化が容易となる。

【０１１６】請求項５の発明に係る半導体メモリ装置に
よると、請求項１の発明に係る半導体メモリ装置の効果
が得られる上に、スクリーニングの読み出し動作時にの
み活性化される第２のダミーセルを備えているため、ス
トレス付与後の読み出し動作時に動作マージンを考慮し
た検査が可能となる。

【０１１７】請求項６の発明に係る半導体メモリ装置に
よると、第２のダミーセルにおけるダミーセルキャパシ
タの容量は第１のダミーセルにおけるダミーセルキャパ
シタの容量よりも大きいため、第２のダミーセルからビ
ット線に印加される電圧が大きい分、強誘電体キャパシ
タに対するストレス付与の時間が短くて済むため、高効
率となる。また、通常の読み出し動作に比べ、メモリセ
ルの残留電荷量のマージンを持った検査が行なえるた
め、高信頼性の製品を確保できる。

【０１１８】請求項７の発明に係る半導体メモリ装置の
検査方法によると、複数のセルプレート線にわたる複数
のメモリセルに一度にディスターブ現象の加速的なスト
レスを印加し、その影響を短時間に評価することができ
る。これにより、選別検査を効率よく行なえると共に、
コストの低減を図ることができる。

【０１１９】請求項８の発明に係る半導体メモリ装置の
検査方法によると、請求項７の発明に係る半導体メモリ
装置の検査方法の効果が得られる上に、セルプレート線
に対してパルス信号を印加するため、複数のメモリセル
に一度にディスターブ現象と等価なストレスを付与する
ことができる。すなわち、強誘電体キャパシタを有する
メモリセルの保持データの劣化が、そのメモリセルが保
証されるべき期間内に受けるセルプレート線からのスト
レスと時間的に等価か、それ以上のストレスを短時間に
加えることができる。これにより、きわめて効率よく検
査を行なえると共に、出荷時の良品の選別に該検査を用
いれば、高信頼性且つ低コストの半導体メモリ装置を確
保できる。

【０１２０】請求項９の発明に係る半導体メモリ装置の
検査方法によると、請求項７の発明に係る半導体メモリ
装置の検査方法の効果が得られる上に、第２のダミーセ
ルのセル容量を大きくすることにより、第２のダミーセ
ルからビット線に印加される電圧が大きい分、強誘電体
キャパシタに対するストレス付与の時間が短くて済むた
め、効率化が図れる。また、通常の読み出し動作に比
べ、メモリセルの残留電荷量のマージンを持った検査が
行なえるため、高信頼性を有する製品を確保できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る強誘電体キャパ
シタを有する半導体メモリ装置の回路図である。

【図２】本発明の第１の実施形態に係る半導体メモリ装
置の読み出し動作を表わすタイミングチャートである。

【図３】本発明の第１の実施形態に係る半導体メモリ装
置の第１の検査方法を表わし、ストレス準備工程とスト
レス付与工程との動作を表わすタイミングチャートであ
る。

【図４】本発明の第１の実施形態に係る半導体メモリ装
置の第１又は第２の検査方法を表わし、判定工程の動作
を表わすタイミングチャートである。

【図５】本発明の第１の実施形態に係る半導体メモリ装
置の第１の検査方法におけるストレス付与後の電圧と電
荷量との関係を示すグラフである。

【図６】本発明の第１の実施形態に係る半導体メモリ装
置の第２の検査方法を表わし、ストレス準備工程とスト
レス付与工程との動作を表わすタイミングチャートであ
る。

【図７】本発明の第１の実施形態に係る半導体メモリ装
置の第２の検査方法におけるストレス付与後の電圧と電
荷量との関係を示すグラフである。

【図８】本発明の第２の実施形態に係る強誘電体キャパ
シタを有する半導体メモリ装置の回路図である。

【図９】本発明の第２の実施形態に係る半導体メモリ装
置の読み出し動作を表わすタイミングチャートである。

【図１０】本発明の第２の実施形態に係る半導体メモリ
装置の検査方法を表わし、ストレス準備工程とストレス
付与工程との動作を表わすタイミングチャートである。

【図１１】本発明の第２の実施形態に係る半導体メモリ
装置の検査方法を表わし、判定工程の動作を表わすタイ
ミングチャートである。

【図１２】本発明の第２の実施形態に係る半導体メモリ
装置の検査方法におけるストレス付与後の電圧と電荷量
との関係を示すグラフである。

【図１３】従来の半導体メモリ装置の回路図である。

【図１４】従来の強誘電体キャパシタを有する半導体メ
モリ装置における読み出し動作時の電圧と電荷量との関
係を表わすグラフである。

【図１５】従来の半導体メモリ装置の読み出し動作を表
わすタイミングチャートである。

【図１６】従来の半導体メモリ装置の読み出し動作時に
おけるディスターブ現象を表わすグラフである。

【符号の説明】

Ｖcc 電源線 ＷＬ０ ワード線 ＷＬ１ ワード線 ＷＬ２ ワード線 ＷＬ３ ワード線 ＢＬ０ ビット線 ＢＬ１ ビット線 ＢＬ２ ビット線 ＢＬ３ ビット線 ＣＰ０ セルプレート線 ＣＰ１ セルプレート線 １０ メモリセルアレイ １１ アクセストランジスタ １２ メモリセルキャパシタ １３ ストレージノード ＭＣ１ メモリセル ＭＣ２ メモリセル ＭＣ３ メモリセル ＭＣ４ メモリセル ＭＣ５ メモリセル ＭＣ６ メモリセル ＭＣ７ メモリセル ＭＣ８ メモリセル ２０ ダミーセル回路 ２１ アクセストランジスタ ２２ ダミーセルキャパシタ ２３ リセットトランジスタ ２４ ストレージノード ２５ アクセストランジスタ ２６ ダミーセルキャパシタ ２７ リセットトランジスタ ２８ ストレージノード ＤＣ１ ダミーセル（第１のダミーセル） ＤＣ２ ダミーセル（第１のダミーセル） ＤＣ３ ダミーセル（第１のダミーセル） ＤＣ４ ダミーセル（第１のダミーセル） ３０ ビット線電位供給回路（ビット線電位昇圧
手段） ３１ ビット線電位供給トランジスタ ３２ ビット線電位供給トランジスタ ３３ ビット線電位供給トランジスタ ３４ ビット線電位供給トランジスタ ４０ ワード線電位供給回路（ワード線電位昇圧
手段） ４１ ワード線電位供給トランジスタ ４２ ワード線電位供給トランジスタ ４３ ワード線電位供給トランジスタ ４４ ワード線電位供給トランジスタ ５０ セルプレート線電位供給回路（セルプレー
ト線電位昇圧手段） ５１ セルプレート線電位供給トランジスタ ５２ セルプレート線電位供給トランジスタ ５３ セルプレート線電位供給トランジスタ ５４ セルプレート線電位供給トランジスタ ５５ インバータ ６１ スイッチトランジスタ ６２ スイッチトランジスタ ６３ スイッチトランジスタ ６４ スイッチトランジスタ ７１ センスアンプ（ビット線電位検知手段） ７２ センスアンプ（ビット線電位検知手段） ８０ 検査モード用ダミーセル回路 ８１ アクセストランジスタ ８２ ダミーセルキャパシタ ８３ リセットトランジスタ ８４ ストレージノード ８５ アクセストランジスタ ８６ ダミーセルキャパシタ ８７ リセットトランジスタ ８８ ストレージノード ＤＣ５ ダミーセル（第２のダミーセル） ＤＣ６ ダミーセル（第２のダミーセル） ＤＣ７ ダミーセル（第２のダミーセル） ＤＣ８ ダミーセル（第２のダミーセル） ９１ ワード線選択回路 ９２ セルプレート線選択回路 ９３ ダミーワード線選択回路 φＡ ビット線電位供給トランジスタ制御信号 φＢ ワード線電位供給トランジスタ制御信号 φＣ セルプレート線電位供給トランジスタ制御
信号 φＤ セルプレート線駆動信号（外部信号） φＰ ビット線プリチャージ制御信号 φＱ ダミーセルリセット制御信号 φＲ ダミーセルリセット制御信号 φＳ１ センスアンプ制御信号 φＳ２ センスアンプ制御信号

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されており、それぞ
   れがアクセストランジスタ及び強誘電体キャパシタより
   なる複数のメモリセルが行列状に設けられてなるメモリ
   セルアレイと、 前記メモリセルアレイの列方向に延びており、前記複数
   のメモリセルにおける前記アクセストランジスタのドレ
   イン電極にそれぞれ接続されたビット線と、 前記メモリセルアレイの行方向に延びており、前記複数
   のメモリセルにおける前記アクセストランジスタのゲー
   ト電極にそれぞれ接続されたワード線と、 前記メモリセルアレイの列方向に延びており、前記複数
   のメモリセルにおける前記強誘電体キャパシタの反アク
   セストランジスタ側の電極にそれぞれ接続されたセルプ
   レート線と、 前記ビット線に接続され、複数のビット線の電位を所定
   電位に昇圧するビット線電位昇圧手段と、 前記ワード線に接続され、複数のワード線の電位を所定
   電位に昇圧するワード線電位昇圧手段と、 前記セルプレート線に接続され、複数のセルプレート線
   の電位を所定電位に昇圧するセルプレート線電位昇圧手
   段と、 前記複数のメモリセルのうち選択されたメモリセルに接
   続されているビット線の電位を検知するビット線電位検
   知手段とを備えていることを特徴とする半導体メモリ装
   置。
2. 【請求項２】 前記セルプレート線電位昇圧手段には、
   該セルプレート線電位昇圧手段が前記セルプレート線を
   昇圧する昇圧時間を変更する外部信号が入力される外部
   信号入力端子が設けられていることを特徴とする請求項
   １に記載の半導体メモリ装置。
3. 【請求項３】 前記外部信号は前記所定電位と接地電位
   との間を交互に変化するパルス信号であることを特徴と
   する請求項２に記載の半導体メモリ装置。
4. 【請求項４】 前記半導体基板上に形成され、前記パル
   ス信号を出力する発振回路をさらに備えていることを特
   徴とする請求項３に記載の半導体メモリ装置。
5. 【請求項５】 半導体基板上に形成されており、それぞ
   れがアクセストランジスタ及び強誘電体キャパシタより
   なる複数のメモリセルが行列状に設けられてなるメモリ
   セルアレイと、 前記メモリセルアレイの列方向に延びており、前記複数
   のメモリセルにおける前記アクセストランジスタのドレ
   イン電極にそれぞれ接続されたビット線と、 前記メモリセルアレイの行方向に延びており、前記複数
   のメモリセルにおける前記アクセストランジスタのゲー
   ト電極にそれぞれ接続されたワード線と、 前記メモリセルアレイの列方向に延びており、前記複数
   のメモリセルにおける前記強誘電体キャパシタの反アク
   セストランジスタ側の電極にそれぞれ接続されたセルプ
   レート線と、 前記ビット線に接続され、複数のビット線の電位を所定
   電位に昇圧するビット線電位昇圧手段と、 前記ワード線に接続され、複数のワード線の電位を所定
   電位に昇圧するワード線電位昇圧手段と、 前記セルプレート線に接続され、複数のセルプレート線
   の電位を所定電位に昇圧するセルプレート線電位昇圧手
   段と、 前記ビット線及びセルプレート線にそれぞれ接続されて
   おり、通常の読み出し動作時にのみ活性化される第１の
   ダミーセルと、 前記ビット線及びセルプレート線にそれぞれ接続されて
   おり、スクリーニングの読み出し動作時にのみ活性化さ
   れる第２のダミーセルと、 前記複数のメモリセルのうちの選択されたメモリセルに
   接続されているビット線の電位と、前記第２のダミーセ
   ルに接続され、選択された前記メモリセルに接続されて
   いる前記ビット線と互いに対をなすビット線の電位との
   電位差を検知するビット線電位検知手段とを備えている
   ことを特徴とする半導体メモリ装置。
6. 【請求項６】 前記第１のダミーセル及び第２のダミー
   セルはそれぞれダミーセルキャパシタを有しており、前
   記第２のダミーセルが有するダミーセルキャパシタの容
   量は前記第１のダミーセルが有するダミーセルキャパシ
   タの容量よりも大きいことを特徴とする請求項５に記載
   の半導体メモリ装置。
7. 【請求項７】 半導体基板上に形成されており、それぞ
   れがアクセストランジスタ及び強誘電体キャパシタより
   なる複数のメモリセルが行列状に設けられてなるメモリ
   セルアレイと、前記メモリセルアレイの列方向に延びて
   おり、前記複数のメモリセルにおける前記アクセストラ
   ンジスタのドレイン電極にそれぞれ接続されたビット線
   と、前記メモリセルアレイの行方向に延びており、前記
   複数のメモリセルにおける前記アクセストランジスタの
   ゲート電極にそれぞれ接続されたワード線と、前記メモ
   リセルアレイの列方向に延びており、前記複数のメモリ
   セルにおける前記強誘電体キャパシタの反アクセストラ
   ンジスタ側の電極にそれぞれ接続されたセルプレート線
   とを備えた半導体メモリ装置の検査方法であって、 複数の前記ビット線と複数の前記ワード線とをそれぞれ
   所定電位に昇圧した後、昇圧した複数のビット線と複数
   のワード線とをそれぞれ接地電位に降圧する工程と、 複数の前記セルプレート線を所定電位に昇圧し、所定時
   間経過後に昇圧した複数のセルプレート線を接地電位に
   降圧する工程と、 前記複数のメモリセルのうちの所定数のメモリセルを選
   択し、該メモリセルに接続されたビット線の電位を検知
   して該メモリセルを流れる電流を測定することにより該
   メモリセルの良否を判定する工程とを備えていることを
   特徴とする半導体メモリ装置の検査方法。
8. 【請求項８】 半導体基板上に形成されており、それぞ
   れがアクセストランジスタ及び強誘電体キャパシタより
   なる複数のメモリセルが行列状に設けられてなるメモリ
   セルアレイと、前記メモリセルアレイの列方向に延びて
   おり、前記複数のメモリセルにおける前記アクセストラ
   ンジスタのドレイン電極にそれぞれ接続されたビット線
   と、前記メモリセルアレイの行方向に延びており、前記
   複数のメモリセルにおける前記アクセストランジスタの
   ゲート電極にそれぞれ接続されたワード線と、前記メモ
   リセルアレイの列方向に延びており、前記複数のメモリ
   セルにおける前記強誘電体キャパシタの反アクセストラ
   ンジスタ側の電極にそれぞれ接続されたセルプレート線
   とを備えた半導体メモリ装置の検査方法であって、 複数の前記ビット線と複数の前記ワード線とをそれぞれ
   所定電位に昇圧した後、昇圧した複数のビット線と複数
   のワード線とをそれぞれ接地電位に降圧する工程と、 複数の前記セルプレート線に対して接地電位と所定電位
   との間を往復するパルス信号を所定時間印加した後、前
   記複数のセルプレート線を接地電位とする工程と、 前記複数のメモリセルのうちの所定数のメモリセルを選
   択し、該メモリセルに接続されたビット線の電位を検知
   して該メモリセルを流れる電流を測定することにより該
   メモリセルの良否を判定する工程とを備えていることを
   特徴とする半導体メモリ装置の検査方法。
9. 【請求項９】 半導体基板上に形成されており、それぞ
   れがアクセストランジスタ及び強誘電体キャパシタより
   なる複数のメモリセルが行列状に設けられてなるメモリ
   セルアレイと、前記メモリセルアレイの列方向に延びて
   おり、前記複数のメモリセルにおける前記アクセストラ
   ンジスタのドレイン電極にそれぞれ接続されたビット線
   と、前記メモリセルアレイの行方向に延びており、前記
   複数のメモリセルにおける前記アクセストランジスタの
   ゲート電極にそれぞれ接続されたワード線と、前記メモ
   リセルアレイの列方向に延びており、前記複数のメモリ
   セルにおける前記強誘電体キャパシタの反アクセストラ
   ンジスタ側の電極にそれぞれ接続されたセルプレート線
   と、前記ビット線に接続され、複数のビット線の電位を
   所定電位に昇圧するビット線電位昇圧手段と、前記ワー
   ド線に接続され、複数のワード線の電位を所定電位に昇
   圧するワード線電位昇圧手段と、前記セルプレート線に
   接続され、複数のセルプレート線の電位を所定電位に昇
   圧するセルプレート線電位昇圧手段と、前記ビット線及
   びセルプレート線にそれぞれ接続されており、通常の読
   み出し動作時にのみ活性化される第１のダミーセルと、
   前記ビット線及びセルプレート線にそれぞれ接続されて
   おり、スクリーニングの読み出し動作時にのみ活性化さ
   れ、前記第１のダミーセルに比べて容量が大きなキャパ
   シタを有する第２のダミーセルとを備えた半導体メモリ
   装置の検査方法であって、 前記複数のメモリセルのうちの所定数のメモリセルを選
   択し、該メモリセルに接続されたビット線の電位と、前
   記第２のダミーセルに接続され、選択された前記メモリ
   セルに接続されている前記ビット線と互いに対をなすビ
   ット線の電位との電位差を検知する工程と、 検知された電位差に基づいて前記メモリセルの良否を判
   定する工程とを備えていることを特徴とする半導体メモ
   リ装置の検査方法。