JP3836985B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型ＲＡＭ（ダイナミック型ランダム・アクセス・メモリ、以下単にＤＲＡＭと略記する）のビット線やメインビット線、ＩＯ線（インプット・アウトプット線、以下単にＩＯ線と略記する）のプリチャージ電圧設定方法に関し、特にワード線昇圧回路を有しないＤＲＡＭの安定動作に有効なプリチャージ電圧を設定するための技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、読み出し動作前に、ビット線対の電圧をビット線の高い電圧（例えばＶＤＤ）と低い電圧（例えば０Ｖ）の中間値（ＶＤＤ／２）に対応した電圧にプリチャージしておく方法が一般的である。
【０００３】
以下に、従来のＤＲＡＭ回路の記録・読み出し動作の方式を詳細に説明する。図１８はＤＲＡＭのメモリセルとセンスアンプの回路図を示したものである。１００は２ビット分で代表したメモリセルアレイ、１０１はビット線プリチャージ回路、１０２はセンスアンプ回路である。
【０００４】
メモリセルアレイ１００は、ワード線ＷＬ１〜ＷＬ２をゲート入力に、ビット線対ＢＬまたはＢＬＢをドレインに接続されたＮチャネルＭＯＳトランジスタＱ１とそのソースＮ１（一般にストレージノードと称す）に接続された電荷蓄積キャパシタＭＣで１ビットが構成され、所望の容量分マトリックス状に配置される。また電荷蓄積キャパシタＭＣの他方の電極は各メモリセルで共通に接続され、セルプレート電圧ＶＣＰ（一般にＶＤＤ／２）が印加されている。
【０００５】
ビット線プリチャージ回路１０１は、プリチャージ信号ＰＲがゲートに接続されたビット線対ＢＬとＢＬＢの電圧をイコライズ制御するＮチャネルＭＯＳトランジスタＱ２と、同じくプリチャージ信号ＰＲがゲートに接続され、ビット線ＢＬとＢＬＢの電圧を各々ビット線プリチャージ電圧ＶＢＰ（一般にＶＤＤ／２）にプリチャージ制御するＮチャネルＭＯＳトランジスタＱ３、Ｑ４との３個のＮチャネルＭＯＳトランジスタで構成される。このビット線プリチャージ回路１０１は、ビット線対毎に１個配置される。また一般的に、電荷蓄積キャパシタＭＣに蓄積される電荷量を多くするために、ワード線の電圧を電源電圧ＶＤＤに対しトランジスタＱ１のしきい値電圧Ｖｔ以上の電圧ＶＤＨ（ＶＤＨ＞ＶＤＤ＋Ｖｔ）に昇圧する。このため、ＤＲＡＭのゲート酸化膜Ｔｏｘは比較的厚いものが用いられている。
【０００６】
図１９ａは、ビット線プリチャージ電圧ＶＢＰを供給する一般的なＶＢＰ電圧発生回路の回路図を示している。Ｑｎ１、Ｑｎ２はＮチャネルＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２はＰチャネルＭＯＳトランジスタ、Ｒ１、Ｒ２は抵抗素子である。抵抗素子Ｒ１は一方を電源電極ＶＤＤに接続され、他方の端子はノードＮ２においてトランジスタＱｎ１のゲートおよびドレインに接続されている。トランジスタＱｎ１のソースはノードＮ４においてトランジスタＱｐ１のソースおよびウェル基板と接続され、ゲートおよびドレインはノードＮ３において抵抗素子Ｒ２と接続され、Ｒ２を介して接地電源ＶＳＳに接続されている。トランジスタＱｎ２のドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタＱｐ２のソースに接続されている。トランジスタＱｐ２のドレインは接地電源ＶＳＳに接続されている。トランジスタＱｎ２のゲート電極はノードＮ２に接続され、トランジスタＱｐ２のゲート電極はノードＮ３に接続されている。図中すべてのトランジスタのしきい値電圧をＶｔとし、抵抗素子Ｒ１、Ｒ２の抵抗値が等しく且つ十分大きい場合、ノードＮ２、Ｎ４、Ｎ３はそれぞれＶＤＤ／２＋Ｖｔ、ＶＤＤ／２、ＶＤＤ／２−Ｖｔの電圧となる。それゆえトランジスタＱｎ２とＱｐ２が接続されるノードＶＢＰにはＶＤＤ／２の電圧が出力される。なお本回路構成の場合、トランジスタＱｎ２とＱｐ２はしきい値電圧Ｖｔ近傍で動作するため電流供給量は小さい。また出力電圧値は抵抗素子Ｒ１とＲ２の比率で決まる。図１９ｂは、ＶＢＰ電圧発生回路の別の構成を示している。基本構成は図１９ａの回路と同じであるが、抵抗素子Ｒ１、Ｒ２の値をヒューズ素子Ｆのトリミングで調整しＶＢＰ電圧を調整できる構成となっている。
【０００７】
以上のように構成された従来のＤＲＡＭについて、その動作を図２０のタイミング図を用いて説明する。図２０は、“Ｈ”レベルの読み出し動作（ｔ０〜ｔ４の期間）とその後のプリチャージ動作（ｔ４〜ｔ０の期間）に関して、ワード線ＷＬ１、プリチャージ信号ＰＲ、ビット線対ＢＬ、ＢＬＢ、ストレージノードＮ１の電圧の変化の様子を示している。
【０００８】
まず、メモリセルの読み出し動作の以前（ｔ０までの期間）は、プリチャージ信号ＰＲは“Ｈ”レベルが設定され、ビット線対ＢＬ、ＢＬＢはプリチャージされている。次に、時間ｔ０でプリチャージ信号ＰＲが“Ｌ”レベルに設定され、プリチャージが終了する。次に、時間ｔ１でワード線ＷＬ１に昇圧された電圧レベルＶＤＨが加えられ、電荷蓄積キャパシタＭＣとビット線ＢＬが電気的に接続され、ＶＤＤ電圧まで充電されていた電荷蓄積キャパシタＭＣの電荷が、ビット線ＢＬの持つ寄生容量のためビット線ＢＬに対して再配分され、ビット線ＢＬの電圧レベルが、当初のプリチャージ電圧に対してΔＶＨ上昇するとともに電荷蓄積キャパシタＭＣの蓄積電荷が失われ、メモリセルに記憶されていた情報は破壊される。この時、もう一方のビット線ＢＬＢの電圧は、プリチャージ電圧ＶＢＰが保持されており、この電圧ＶＢＰがビット線ＢＬのデータが“１”か“０”であるかを識別する為の基準電圧となる。
【０００９】
次に、時間ｔ２でセンスアンプ回路１０２が活性化され、ビット線対ＢＬ、ＢＬＢの電圧差ΔＶＨは、電源電圧レベルまで増幅されるとともに、電荷蓄積キャパシタＭＣには“Ｈ”レベル電圧としてＶＤＤレベルの再書き込みが比較的短時間に行われる。
【００１０】
次に、時間ｔ３でワード線ＷＬ１に“Ｌ”レベルが設定され、ゲートトランジスタＱ１がオフとなり、ビット線ＢＬと電荷蓄積キャパシタＭＣは電気的に遮断される。
【００１１】
次に、時間ｔ４でプリチャージ信号ＰＲが”Ｈ”レベルに設定され、ビット線対ＢＬ、ＢＬＢがプリチャージされる。このプリチャージ動作は、図１８に示すＮチャネルＭＯＳトランジスタＱ２を介してビット線ＢＬとＢＬＢのイコライズと、ＮチャネルＭＯＳトランジスタＱ３、Ｑ４を介して電圧ＶＢＰレベルへのプリチャージを同時に行う。図１９ａに示すＶＢＰ電圧発生回路の出力電圧は、抵抗素子Ｒ１とＲ２の抵抗値の差や、トランジスタ特性の製造ばらつきなどの要因によってＶＤＤ／２とは若干の差異が生じるが、ＶＢＰ電圧発生回路の電流供給能力は小さいため、通常のサイクル時間でＤＲＡＭを動作させた場合にはイコライズ動作が支配的で、ビット線対ＢＬ、ＢＬＢのプリチャージレベルは、ビット線ＢＬとＢＬＢの電圧の中間電圧（即ちＶＤＤ／２）に収束する。
【００１２】
以上のようなＤＲＡＭの読み出し動作において、電荷蓄積キャパシタＭＣの静電容量をＣｓ、ビット線ＢＬの静電容量をＣｄとすると、電荷蓄積キャパシタＭＣに“Ｈ”レベルＶＤＤが蓄積されている場合、電荷蓄積キャパシタＭＣに接続されたビット線ＢＬの電圧の変動分ΔＶＨは、ΔＶＨ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・ＶＤＤ／２だけ当初のプリチャージ電圧から上昇する。一方、電荷蓄積キャパシタＭＣに“Ｌ”レベル（０Ｖ）の電圧が蓄積されている場合、接続されたビット線ＢＬの電圧変動分ΔＶＬは、ΔＶＬ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・ＶＤＤ／２のレベルだけ当初のプリチャージ電圧から下降する。通常この電圧差ΔＶＨ、ΔＶＬは約１００ｍＶと小さい。そこで、センスアンプ回路１０２の安定動作のため、ΔＶＨとΔＶＬを出来るだけ等しくなるように設定することが求められる。この理由から最適なプリチャージ電圧としてＶＤＤ／２が用いられている。
【００１３】
以上が従来のＤＲＡＭ回路におけるビット情報の記録・読み出しの方式の概要である。
【００１４】
【発明が解決しようとする課題】
近年、マイクロプロセッサやＡＳＩＣ（以下ロジックと称す）とＤＲＡＭを混載化して、ＤＲＡＭとロジックとの間のデータ転送速度の向上や、低消費電力化などを実現したＬＳＩが製品化されてきている。一般にマイクロプロセッサやＡＳＩＣ製品は、高速性が重視され、また回路動作として昇圧回路を用いないため比較的薄いゲート酸化膜が用いられている。一方ＤＲＡＭ製品は従来例で説明したように、ワード線の昇圧を前提とするため比較的厚いゲート酸化膜が用いられている。
【００１５】
このようなロジックとＤＲＡＭを混載化したＬＳＩでは、ロジックのトランジスタ性能を落とさないことと、コスト低減のため出来るだけ少ないプロセス工程数による製造を実現することが重要となる。これに対する一つの解決手段は、ＤＲＡＭを構成するトランジスタのゲート酸化膜を、ロジック部の比較的薄いゲート酸化膜と同じ膜厚のもので兼用化することである。このためにはワード線昇圧を必要としないＤＲＡＭの技術が重要となる。
【００１６】
ＤＲＡＭにおいてワード線昇圧を行なわない場合は、メモリセル（ストレージノードＮ１）に書き込まれる“Ｈ”レベル電圧は、電源電圧ＶＤＤに対してしきい値電圧Ｖｔ分だけ降下するので、ビット線の“Ｈ”レベル電圧はＶＤＤ−Ｖｔになる。従来の技術によれば、ＶＢＰ電圧発生回路の出力電圧は（ＶＤＤ−Ｖｔ）／２に設定することになる。
【００１７】
しかしながらワード線昇圧を行なわずに従来のＶＢＰ電圧発生回路を用いると次のような問題がある。
【００１８】
例えば、読み出し動作によりメモリセルの内容は一度破壊された（図２０のｔ１〜ｔ２の期間）後、メモリセルへの再書き込み動作により（図２０のｔ２〜ｔ３の期間）その内容は再度記憶される。しかしながら、ワード線昇圧を行なわないため、ＮチャネルＭＯＳトランジスタＱ１のオン抵抗が大きく、ストレージノードＮ１への“Ｈ”レベルの再書き込み電圧ＶＨは限られた時間内ではＶＤＤ−Ｖｔまで到達することができず、ＶＨ＝ＶＤＤ−Ｖｔ−ｖｓとなる。（ｖｓは通常０．１〜０．３Ｖ）。一方、“Ｌ”レベルの再書き込み電圧ＶＬは、しきい値電圧Ｖｔの影響を殆ど受けないため、比較的短時間にＶＬ＝ＶＳＳとすることができる。プリチャージ電圧を（ＶＤＤ−Ｖｔ）／２とした場合、電荷蓄積キャパシタの静電容量をＣｓ、ビット線の静電容量をＣｄとすると、ビット線の電圧変化ΔＶＨ、ΔＶＬは、ΔＶＨ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・｛（ＶＤＤ−Ｖｔ）／２−ｖｓ｝、ΔＶＬ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・（ＶＤＤ−Ｖｔ）／２となり、ΔＶＨとΔＶＬとの間でバランスが保てない。そのため、センスアンプ読み出し感度の雑音等に対するマージンが上記“Ｈ”レベル読み出し時のビット線電圧変化により制限される問題を有していた。またこの問題を回避するためＶＢＰ電圧発生回路１０２の設定電圧を低く設定しておいても、ＶＢＰ電圧発生回路１０２の電流供給能力は小さいため、通常の動作時間内ではイコライズ動作が支配的であり、ＶＢＰ電圧発生回路の出力電圧はほぼイコライズ電圧である（ＶＤＤ−Ｖｔ）／２になっていた。
【００１９】
また図１９ｂのような構成でＶＢＰ電圧を調整する場合、一般に貫通電流を極力抑える目的で、抵抗素子ｒ１、ｒ２の抵抗値を非常に大きく（例えば数メガオーム）設定されており、ヒューズ素子Ｆをトリミングした後の抵抗値はさらに大きく（例えば数十メガオーム以上）設定する必要があった。これらを大量生産される製造工程において安定的に実現するためにはトリミング装置の精度や、照射エネルギー等の細かな管理を必要としていたため、製造コスト向上、製造工数の増大を招いていた。
【００２０】
本発明の目的は、ワード線昇圧を必要としないＤＲＡＭの安定動作を実現するビット線のプリチャージ電圧発生回路を備えた半導体装置を提供することにあり、ロジック回路のゲート酸化膜と同様の膜厚でＤＲＡＭ素子を形成を実現し、ＬＳＩのコスト低減、製造工程短縮を図ることを目的とする。さらに、本発明の半導体装置の製造段階における検査方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために本発明の半導体装置は、メモリセルと、前記メモリセルが所定個数接続された第１及び第２のビット線と、前記第１のビット線に接続された前記メモリセルを選択する第１のワード線群と、前記第２のビット線に接続された前記メモリセルを選択する第２のワード線群と、前記第１のビット線と前記第２のビット線を制御信号により短絡するイコライズ回路と、前記第１及び前記第２のビット線を前記制御信号により所定の電圧にプリチャージするプリチャージ回路と、前記第１および第２のビット線が接続されその電圧差を増幅するセンスアンプ回路と、基準電圧発生回路と出力回路で構成されたビット線プリチャージ電圧発生回路において、前記基準電圧発生回路の基準電圧値を設定する基準電圧設定信号を出力する基準電圧設定部を備え、前記ビット線プリチャージ電圧発生回路が前記基準電圧設定部の前記基準電圧値の調整により前記第１および第２のビット線のプリチャージ電圧を前記第１および第２のビット線のビット線電圧振幅の中間電圧より低く設定し、前記ビット線プリチャージ電圧発生回路の出力回路が、前記出力端子電圧が前記基準電圧に比較して高い時は下げる方向の降圧電流を供給する部分と前記基準電圧に比較して低い時は上げる方向の昇圧電流を供給する部分を備え、前記降圧電流供給能力が前記昇圧電流供給能力より大きいことを特徴とする。
【００２２】
この構成により、プリチャージ電圧を任意に精度良く設定することができ、センスアンプ活性時の電圧マージンを最適化できる。ＤＲＡＭ回路において昇圧回路を不要とし、ＤＲＡＭ回路のゲート酸化膜厚をロジック回路のゲート酸化膜厚と同様の薄いものとすることができ、ＤＲＡＭ回路とロジック回路を一体化したシステムＬＳＩにおいて高速動作の確保と製造工程の短縮を実現することができる。
【００２３】
また、前記ビット線プリチャージ電圧発生回路の出力回路が、前記出力端子電圧が前記基準電圧に比較して高い時は下げる方向の降圧電流を供給する部分と前記基準電圧に比較して低い時は上げる方向の昇圧電流を供給する部分を備え、前記降圧電流供給能力が前記昇圧電流供給能力より大きいことにより、高速にプリチャージ電圧を形成することができる。
【００２４】
次に、前記設定されたプリチャージ電圧が前記メモリセルのハイレベルのストレージノード電位を等分する値であることが好ましい。
【００２５】
この構成により、センスアンプ活性時の電圧マージンを最適な値とすることができる。
【００２６】
次に、前記ビット線プリチャージ電圧発生回路の出力回路が、前記出力端子電圧が前記基準電圧に比較して高い時は下げる方向の降圧電流を供給し、前記基準電圧に比較して低い時は上げる方向の昇圧電流を供給する第１の出力回路と、前記出力端子電圧が前記基準電圧に比較して高い時のみ下げる方向の降圧電流を供給する第２の出力回路を並列接続で備え、前記第１の出力回路の電流供給能力より前記第２の出力回路の電流供給能力の方が大きくなる手段を備えることが好ましい。
【００２７】
この構成により、前記出力端子電圧が前記基準電圧に比較して高い場合に、第１および第２の出力回路の出力により、高速に所望のプリチャージ電圧を形成することができる。
【００２８】
次に、前記第１の出力回路は、一端が電圧源に接続され他端が出力端子に接続された第１のトランジスタと、一端が接地され他端が前記出力端子に接続された第２のトランジスタとを備え、前記第１のトランジスタのゲートには前記基準電圧より前記第１のトランジスタのしきい値電圧相当分高い電圧が第１のトランジスタ制御信号として前記基準電圧発生回路より供給され、前記第２のトランジスタのゲートには前記基準電圧より前記第２のトランジスタのしきい値電圧相当分低い電圧が第２のトランジスタ制御信号として前記基準電圧発生回路より供給されることが好ましい。
【００２９】
この構成により、前記出力端子電圧を前記基準電圧と比較してトランジスタのしきい値範囲内の値となるように制御する第１の出力回路を得ることができる。
【００３０】
次に、前記第２の出力回路は、前記基準電圧を第１の入力としたトランジスタを負荷とするカレントミラー型差動増幅回路を備えた比較回路と、一端が前記カレントミラー型差動増幅回路の第２の入力に接続され、他端が接地され、ゲートが前記カレントミラー型差動増幅回路の比較結果出力ノードに接続された帰還用トランジスタとを備え、前記帰還用トランジスタの前記カレントミラー型差動増幅回路の第２の入力に接続された端子を前記第２の出力回路の出力端子とすることが好ましい。
【００３１】
この構成により、出力端子電圧が前記基準電圧と比較して高い場合に、より高速かつ精度よく出力端子電圧が基準電圧値となるように制御する第２の出力回路を得ることができる。
【００３２】
次に、前記第２の出力回路は、所定本数の前記第１のワード線群および前記第２のワード線群を駆動し所定の間隔で配置されるロウデコーダブロック内に構成されることが好ましい。
【００３３】
この構成により、差動増幅回路のトランジスタサイズは、ロウデコーダブロックが駆動するメモリアレイおよびセンスアンプブロックに供給できるだけの電流駆動能力を備えておけばよく、メモリ容量の増減においても最適な能力を備えることができる
次に、前記第２の出力回路が、プリチャージ開始時間より所定時間経過の期間のみ活性化することが好ましい。
【００３４】
この構成により、プリチャージ動作期間内の所定時間だけ、差動増幅回路が活性化されて大電流の駆動を実行し、それ以外の期間の電流消費を抑えることができる。
【００３５】
次に、前記基準電圧発生回路が、電圧源と、前記基準電圧設定信号によりその抵抗値が可変となる第１および第２のトランジスタ抵抗素子回路と、第３のトランジスタと、第４のトランジスタと、基準電圧出力端子を備え、前記第１のトランジスタ抵抗素子回路の一端を前記電圧源に接続し、他端を前記第３のトランジスタを介して前記基準電圧出力端子に接続し、前記第２のトランジスタ抵抗素子回路の一端を接地し、他端を第４のトランジスタを介して前記基準電圧出力端子に接続し、前記第１および第２のトランジスタ抵抗素子回路に対して対応する前記基準電圧設定信号を入力して前記第１および第２のトランジスタ抵抗素子回路の抵抗値を設定することにより、第１および第２のトランジスタ抵抗素子回路の抵抗値の比で決まる電圧を基準電圧として前記基準電圧出力端子より出力し、前記第３のトランジスタは前記第１のトランジスタ抵抗素子回路に接続された端子から前記基準電圧よりしきい値電圧相当分高い電圧を、前記第１の出力回路へ前記第１のトランジスタ制御信号として出力し、前記第４のトランジスタは前記第２のトランジスタ抵抗素子回路に接続された端子から前記基準電圧よりしきい値電圧相当分低い信号を、前記第１の出力回路へ前記第２のトランジスタ制御信号として出力することが好ましい。
【００３６】
この構成により、基準電圧発生回路は、第１および第２のトランジスタ抵抗素子回路の抵抗値を制御することにより、抵抗値の比で決まる電圧を基準電圧とすることができる。
【００３７】
次に、前記第２のトランジスタ抵抗素子回路が、基本抵抗素子回路を１以上直列に接続したＮチャネルトランジスタ抵抗素子回路を備え、前記基本抵抗素子回路が、ドレインおよびソース同士を接続して並列接続した第３および第４のＮチャネルトランジスタであって、前記第３のＮチャネルトランジスタのゲートにオン状態となる所定電圧が印加され、前記第４のＮチャネルトランジスタのゲートには前記基準電圧設定信号が接続され、前記第４のＮチャネルトランジスタがオフに設定された場合は前記第３のＮチャネルトランジスタのオン抵抗値を示し、前記第４のＮチャネルトランジスタがオンに設定された場合は前記第４のＮチャネルトランジスタのオン抵抗値が支配的となるよう前記第３のＮチャネルトランジスタと前記第４のＮチャネルトランジスタのサイズを設定した回路であり、前記基準電圧設定信号を前記基本抵抗素子回路毎に個別に設定することでその抵抗値を変更することが好ましい。
【００３８】
この構成により、第２のトランジスタの抵抗値を基準電圧設定信号により所望の値とすることができる。
【００３９】
次に、前記第２のトランジスタ抵抗素子回路のそれぞれの基本抵抗素子回路の第３のＮチャネルトランジスタのオン抵抗値が各基本抵抗素子回路ごとに異なることが好ましい。
【００４０】
この構成により、第２のトランジスタ抵抗素子回路において、それぞれ値の違う抵抗値の組み合わせにより、多様な抵抗値の設定が可能となる。
【００４１】
次に、前記第２のトランジスタ抵抗素子回路のそれぞれの基本抵抗素子回路の第３のＮチャネルトランジスタのオン抵抗値が、最小のものを基準として順に２の倍数になる設定とすることが好ましい。
【００４２】
この構成により、第２のトランジスタ抵抗素子回路において、最小の抵抗値を基準として順に２の倍数になる抵抗値の組み合わせにより、最小の抵抗値をきざみとした多様な抵抗値の設定が可能となる。
【００４３】
次に、前記第１のトランジスタ抵抗素子回路が、基本抵抗素子回路を１以上直列に接続したＰチャネルトランジスタ抵抗素子回路を備え、前記基本抵抗素子回路が、ドレインおよびソース同士を接続して並列接続した第３および第４のＰチャネルトランジスタであって、前記第３のＰチャネルトランジスタのゲートにオン状態となる所定電圧が印加され、前記第４のＰチャネルトランジスタのゲートには前記基準電圧設定信号が接続され、前記第４のＰチャネルトランジスタがオフに設定された場合は前記第３のＰチャネルトランジスタのオン抵抗値を示し、前記第４のＰチャネルトランジスタがオンに設定された場合は前記第４のＰチャネルトランジスタのオン抵抗値が支配的となるよう前記第３のＰチャネルトランジスタと前記第４のＰチャネルトランジスタのサイズを設定した回路であり、前記基準電圧設定信号を前記基本抵抗素子回路毎に個別に設定することでその抵抗値を変更することが好ましい。
【００４４】
この構成により、第１のトランジスタの抵抗値を基準電圧設定信号により所望の値とすることができる。
【００４５】
次に、前記第１のトランジスタ抵抗素子回路のそれぞれの基本抵抗素子回路の第３のＰチャネルトランジスタのオン抵抗値が各基本抵抗素子回路ごとに異なることが好ましい。
【００４６】
この構成により、第１のトランジスタ抵抗素子回路において、それぞれ値の違う抵抗値の組み合わせにより、多様な抵抗値の設定が可能となる。
【００４７】
次に、前記第２のトランジスタ抵抗素子回路のそれぞれの基本抵抗素子回路の第３のＰチャネルトランジスタのオン抵抗値が、最小のものを基準として順に２の倍数になる設定とすることが好ましい。
【００４８】
この構成により、第１のトランジスタ抵抗素子回路において、最小の抵抗値を基準として順に２の倍数になる抵抗値の組み合わせにより、最小の抵抗値をきざみとした多様な抵抗値の設定が可能となる。
【００４９】
【発明の実施の形態】
（実施の形態１）
本発明の半導体装置およびその検査方法について図面を参照しつつ説明する。以下、本発明の半導体装置の全体および各構成部分概要の説明、ビット線プリチャージ電圧ＶＢＰの設定方法の説明、本発明の半導体装置の動作の概要の説明、ビット線プリチャージ電圧ＶＢＰの最適設定値の説明、量産製造過程におけるビット線プリチャージ電圧ＶＢＰの設定方法の説明などについて順を追って説明する。
【００５０】
まず、本発明の半導体装置の全体および各構成部分を説明する。
【００５１】
図１はメモリセルとロジックを混載した半導体装置のレイアウト概略図を示している。１は混載化された半導体装置、２は本発明が適応されたＤＲＡＭマクロセル、３はロジック、４はパッドと入出力インターフェース回路で構成されたＩＯセルであり、ＤＲＡＭマクロセル２、ロジック３、ＩＯセル４は半導体装置１の製品仕様に従って互いに結線されている。また、半導体装置１の製造プロセスにおいて、ＤＲＡＭマクロセル２とロジック３は同一のゲート酸化膜厚で形成されている。なお、上記例ではメモリセルとしてＤＲＡＭとしたが強誘電体記憶素子を用いたＦｅＲＡＭであっても良い。
【００５２】
図２はＤＲＡＭマクロセル２のブロック図を示している。５はメモリセル基本ブロック５ａが所定個数配列されたメモリセルアレイ、６はセンスアンプ基本ブロック６ａが所定個数配列されたセンスアンプブロック、７はロウデコーダ基本ブロック７ａが所定個数配列されたロウデコーダ、８はメインアンプ基本ブロック８ａが所定個数配列されたメインアンプブロック、９はインターフェイスブロック、１０は制御回路ブロック、１１はロウアドレスプリデコーダブロック、１２は電源回路ブロックである。電源回路ブロック１２はＶＢＢ（バックバイアス電圧）発生回路１２ａ、ＶＣＰ（メモリセルプレート電圧）発生回路１２ｂ、ＶＢＰ（ビット線プリチャージ電圧）発生回路１２ｃ、ＶＭＢＰ（メインビット線プリチャージ電圧）発生回路１２ｄで構成されている。ＤＲＡＭマクロセル２は階層ビット線構造で構成されており、各センスアンプブロック６の出力がスイッチ素子およびメインビット線対ＭＢＬ、ＭＢＬＢを介してメインアンプブロック８と接続されている。
【００５３】
図３は、メモリセルアレイ基本ブロック５ａならびにセンスアンプ基本ブロック６ａの詳細な回路図を示している。図１８の従来例と同一のものについては同じ記号が付してあり、ここでは異なるものについてのみ説明する。なお説明を簡潔にするため、メモリセルは４ビット分のみを示している。図３において、１４ａは、シェアードゲート制御信号ＳＳＬをゲート入力としてＮチャネルＭＯＳトランジスタＱ５、Ｑ６で構成されたシェアードゲート回路、同様に１４ｂは、シェアードゲート制御信号ＳＳＲをゲート入力としてＮチャネルＭＯＳトランジスタＱ１３、Ｑ１４で構成されたシェアードゲート回路である。なお、本図には省略されているが、シェアードゲート回路１４ｂを介して右側には隣のメモリセル基本ブロック５ａが配置され、左右のメモリセルアレイ基本ブロック５ａがセンスアンプ基本ブロック６ａを共有するシェアードセンスアンプ構成を採っている。１５はセンスアンプ回路１０２の出力をメインビット線ＭＢＬ、ＭＢＬＢに転送するトランスファゲート制御信号ＭＢＴをゲート入力とするＮチャネルＭＯＳトランジスタＱ７、Ｑ８で構成されたトランスファゲート回路である。センスアンプ回路１０２は、ソースをセンスアンプ共通駆動線信号ＶＳＨに接続されたＰチャネルＭＯＳトランジスタＱ９、Ｑ１０と、ソースをセンスアンプ共通駆動線信号ＶＳＬに接続されたＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２とにより構成される一般的に用いられているクロス型アンプで、２ビット線対に一つのセンスアンプ基本ブロック６ａが配置されている。
【００５４】
図４は、メインアンプブロックの基本ブロック８ａの詳細な回路図を示している。２０はメインビット線プリチャージ回路、２１はメインアンプ回路である
メインビット線プリチャージ回路２０は、メインビット線プリチャージ信号ＭＰＲがゲートに接続されたメインビット線対ＭＢＬとＭＢＬＢの電圧をイコライズ制御するＮチャネルＭＯＳトランジスタＱ２０と、同じくメインビット線プリチャージ信号ＭＰＲがゲートに接続され、メインビット線対ＭＢＬとＭＢＬＢの電圧をメインビット線プリチャージ電圧ＶＭＢＰにプリチャージ制御するＮチャネルＭＯＳトランジスタＱ２１、Ｑ２２との３個のＮチャネルＭＯＳトランジスタで構成される。このメインビット線プリチャージ回路２０は、メインビット線対毎に１個配置される。
【００５５】
メインアンプ回路２１は、ソースをメインアンプ共通駆動線信号ＶＭＨに接続されたＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４と、ソースをメインアンプ共通駆動線信号ＶＭＬに接続されたＮチャネルＭＯＳトランジスタＱ２５、Ｑ２６で構成され、センスアンプ回路１０２と同じクロス型アンプである。このメインアンプ回路２１は、メインビット線対毎に１個配置される。
【００５６】
図５は、図２のＶＢＰ発生回路１２ｃの詳細な回路図を示している。３０はＶＢＰ基準電圧発生回路、３１は後述する第１の出力回路と第２の出力回路を備えたＶＢＰ出力回路、３２はタイミング制御回路、３４はＶＢＰ基準電圧設定回路である。３３はＶＢＰ電圧モニター用のパッドで、図１のＩＯセル４の領域に配置されている。
【００５７】
ＶＢＰ基準電圧発生回路３０はその出力ノードをＶＲＥＦとし、ＮチャネルＭＯＳトランジスタＱｍ１、Ｑｍ２、Ｑｍ４、Ｑｒ６〜Ｑｒ１０、Ｔｍ５〜Ｔｍ８および、ＰチャネルＭＯＳトランジスタＱｒ１〜Ｑｒ５、Ｑｍ３、Ｑｍ５、Ｔｍ１〜Ｔｍ４で構成されている。なお、このうち、Ｑｒ１〜Ｑｒ５とＴｍ１〜Ｔｍ４により第１のトランジスタ抵抗素子回路を形成し、Ｑｒ６〜Ｑｒ１０とＴｍ５〜Ｔｍ８により第２のトランジスタ抵抗素子回路を形成し、Ｑｍ４が第１のトランジスタ、Ｑｍ５が第２のトランジスタＱｍ２が第３のトランジスタ、Ｑｍ３が第４のトランジスタである。
【００５８】
このＶＢＰ基準電圧発生回路３０は、図１９ａにより説明した従来のＶＢＰ電圧発生回路と同様の回路構成を採用しているが以下の点が異なっている。電源電極ＶＤＤより直接供給している代わりに、ドレイン及びゲートを電源電極ＶＤＤに接続されたＮチャネルＭＯＳトランジスタＱｍ１を用いることによりＶＤＤからしきい値電圧Ｖｔ分降下した電圧（ＶＤＤ−Ｖｔ）を供給し、さらには抵抗素子Ｒ１の代わりにゲート電極をＶＲＥＦに接続したＰチャネルＭＯＳトランジスタＱｒ１〜Ｑｒ５で代用し、抵抗素子Ｒ２の代わりにゲート電極をＶＲＥＦに接続したＮチャネルＭＯＳトランジスタＱｒ６〜Ｑｒ１０で代用している。この抵抗素子Ｒ１、Ｒ２の代用トランジスタのうちＱｒ１〜Ｑｒ４、Ｑｒ７〜Ｑｒ１０には各々Ｔｍ１〜Ｔｍ４、Ｔｍ５〜Ｔｍ８が並列に接続され、またトランジスタＴｍ１とＴｍ８のゲートにはＶＢＰ電圧制御信号ＦＢ０が接続され、トランジスタＴｍ２とＴｍ７のゲートにはＶＢＰ電圧制御信号ＦＢ１が接続され、トランジスタＴｍ３とＴｍ６のゲートにはＶＢＰ電圧制御信号ＦＢ２が接続され、トランジスタＴｍ４とＴｍ５のゲートにはＶＢＰ電圧制御信号ＦＢ３が接続されている。
【００５９】
このトランジスタＱｒ１〜Ｑｒ５、Ｑｒ６〜Ｑｒ１０、Ｔｍ１〜Ｔｍ４、Ｔｍ５〜Ｔｍ８は、電圧制御信号ＦＢ０〜ＦＢ３の設定レベルに応じてＶＲＥＦを任意の電圧に設定するために設けられている。このためトランジスタＱｒ１〜Ｑｒ１０は、それぞれゲート長を長くしてオン抵抗を大きくし、またＶＢＰ電圧をバイナリー設定できるようにサイズ設定が行われている。なお、本実施形態ではトランジスタ幅をＷ、トランジスタゲート長をＬとすると、ＰチャネルＭＯＳトランジスタＱｒ１、Ｑｒ２、Ｑｒ３、Ｑｒ４、Ｑｒ５のＷ（μm）／Ｌ（μm）は、それぞれ１／３２、１／１６、１／８、１／４、１／２としてあり、ＮチャネルＭＯＳトランジスタＱｒ６、Ｑｒ７、Ｑｒ８、Ｑｒ９、Ｑｒ１０のＷ（μm）／ Ｌ（μm）は、それぞれ１／６、１／１２、１／２４、１／４８、１／９６とし 、ゲート入力が共通なトランジスタＴｍに並列接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタＱｒのオン抵抗がほぼ等しくなるサイズに設定されているものとする。またＴｍ１〜Ｔｍ８は、トランジスタＱｒ１〜Ｑｒ１０のオン抵抗に比べて十分低くなるようサイズ設定が行われている。なお、本実施形態では、全て１／０．２６とする。
【００６０】
電圧制御信号ＦＢ０〜ＦＢ３の設定値は、ＶＢＰ基準電圧設定回路３４に備えたヒューズ素子を用いてプログラム化することで記憶されており、この記憶情報は半導体装置１のリセット時に取り込む方法を用いて行われる。具体的回路は、特願平１０−２２８８５「半導体装置、その製造方法およびそのアドレス検出回路」に開示されておりここでは説明を省略する。
【００６１】
ＶＢＰ出力回路３１は、ドレイン及びゲートを電源電極ＶＤＤに接続されたＮチャネルＭＯＳトランジスタＱｍ１２を用いることによりＶＤＤからしきい値電圧Ｖｔ分を降下した電圧（ＶＤＤ−Ｖｔ）を供給電源とし、前記ＶＢＰ基準電圧発生回路３０のＮチャネルＭＯＳトランジスタＱｍ４のゲート入力との共通信号をゲート入力とするＮチャネルＭＯＳトランジスタＱｍ１３と、ＰチャネルＭＯＳトランジスタＱｍ５のゲート入力との共通信号をゲート入力とするＰチャネルＭＯＳトランジスタＱｍ１４とにより構成されるＶＢＰ回路の第１の出力回路と、Ｑｍ６〜Ｑｍ１１により構成される差動増幅回路である第２の出力回路との出力とが共通接続された構成となっている。
【００６２】
なお、この差動増幅回路は、カレントミラー型のＮチャネルＭＯＳトランジスタＱｍ９、Ｑｍ１０からなる負荷回路と、差動形態にされたＰチャネルＭＯＳトランジスタＱｍ７、Ｑｍ８と、タイミング制御回路３２より供給されるＶＢＰ制御信号ＣＢＰがゲートに接続された電流制御用ＰチャネルＭＯＳトランジスタＱｍ６、で差動増幅回路を構成し、差動増幅部の基準電圧にはＶＲＥＦが入力され、ビット線プリチャージ電圧ＶＢＰを出力し、さらに駆動用ＮチャネルＭＯＳトランジスタＱｍ１１を帰還用トランジスタとして用い、ビット線プリチャージ電圧ＶＢＰを負帰還するように接続されている。
【００６３】
タイミング制御回路３２は、内部ＲＡＳ（ロウアドレスストローブ信号、以下ＲＡＳと略記する）信号であるＩＲＡＳを入力とした遅延素子Ｄ３０の出力と、同じく内部ＲＡＳ信号ＩＲＡＳを入力としたインバータ素子Ｉ３０の出力との２つの信号を入力信号とするＮＡＮＤ回路Ｎ３０で構成され、ＮＡＮＤ回路Ｎ３０の出力ＣＢＰはＶＢＰ出力回路３１に接続されている。
【００６４】
以上の構成により、ＶＢＰ基準電圧発生回路３０において、電圧制御信号ＦＢ０〜ＦＢ３の設定を通じて、出力基準電圧ＶＲＥＦを（ＶＤＤ−Ｖｔ）から所望の電圧分を降下させた電位とすることができる。
【００６５】
次に、図６は、図２内のＶＭＢＰ発生回路１２ｄの詳細な回路図を示している。図６に示すＶＭＢＰ発生回路１２ｄの回路構成は、電圧制御信号ＦＭ０〜ＦＭ３がＶＭＢＰ発生回路１２ｄ用にそれぞれ独立に設けられている点、またメインビット線プリチャージ電圧出力部４１およびタイミング制御回路４２のトランジスタサイズが異なっている点を除けば、図５に示すＶＢＰ発生回路の回路構成と同様である。本実施形態においてＶＭＢＰの電圧は、ＶＢＰの電圧とは異なり、ほぼＶＤＤ／２になるよう設定されている。
【００６６】
次に、ＤＲＡＭマクロセル２について説明する。ＤＲＡＭマクロセル２は、メモリセルアレイ５、センスアンプブロック６、ロウデコーダ基本ブロック７ａを一組として、この配置個数を変えることで各種容量に展開できる構成としている。一方ＤＲＡＭの動作時は、メモリセルアレイ５、センスアンプブロック６を同時に複数個活性化するのが一般的である。例えば図２に示すＤＲＡＭマクロセル２は、１６組配置されたメモリセルアレイ５の内８組が同時に活性化される。一方最小容量のＤＲＡＭマクロセルの場合は、メモリセルアレイ５、センスアンプブロック６、ロウデコーダ基本ブロック７ａは２組配置され、その内一組が活性化されることとなる。従ってＶＢＰ発生回路１２ｃやＶＭＢＰ発生回路１２ｄの電流供給量は、ＤＲＡＭ容量によって異なることとなる。このため最大容量時を想定して、ＶＢＰ発生回路１２ｃやＶＭＢＰ発生回路１２ｄのトランジスタサイズが設定されている。
【００６７】
次に、以上のように構成されたＤＲＡＭマクロセル２におけるＶＢＰ電圧の設定方法について説明する。例として、図５に示すＶＢＰ発生回路１２ｃのＶＢＰ基準電圧設定回路３４において（ＦＢ３、ＦＢ２、ＦＢ１、ＦＢ０）＝（Ｈ、Ｌ、Ｈ、Ｌ）とプログラムされた場合を説明する。上記設定の場合、ＰチャネルＭＯＳトランジスタＴｍ１およびＴｍ３はオンし、Ｔｍ２およびＴｍ４はオフする。またＮチャネルＭＯＳトランジスタＴｍ５およびＴｍ７はオンし、Ｔｍ６およびＴｍ８はオフする。ここで、並列に接続されているトランジスタＱｒ１〜Ｑｒ８のオン抵抗に比べて、トランジスタＴｍ１〜Ｔｍ８のオン抵抗は十分低くなるようにサイズ設定されているため、ＰチャネルＭＯＳトランジスタで構成される抵抗成分はＱｒ２、Ｑｒ４、Ｑｒ５の直列抵抗分で近似的に表現でき、またＮチャネルＭＯＳトランジスタで構成される抵抗成分はＱｒ６、Ｑｒ８、Ｑｒ１０の直列抵抗分で近似的に表現でき、出力電圧ＶＲＥＦは、これらの抵抗の比で決まることとなる。
【００６８】
本実施形態の構成では、Ｔｍ１〜Ｔｍ４はＰチャネルＭＯＳトランジスタ、Ｔｍ５〜Ｔｍ８はＮチャネルＭＯＳトランジスタという相補的構成であり、ゲートを共通とするトランジスタＴｍ１〜Ｔｍ８に並列接続されるＰチャネルまたはＮチャネルＭＯＳトランジスタＱｒ１〜Ｑｒ８はそれぞれお互いにオン抵抗がほぼ等しくなるようサイズ設定されている。このためＰチャネルＭＯＳトランジスタで構成される直列抵抗分が大きくなると、ＮチャネルＭＯＳトランジスタで構成される直列抵抗分は小さくなり、逆にＰチャネルＭＯＳトランジスタで構成される直列抵抗分が小さくなると、ＮチャネルＭＯＳトランジスタで構成される直列抵抗分は大きくなり、広い範囲でＶＲＥＦの電圧設定ができるとともに、その電圧設定値によって貫通電流が変動しない構成となっている。
【００６９】
図７は、図５に示すＶＢＰ発生回路１２ｃに入力されるＶＢＰ電圧制御信号ＦＢ０〜ＦＢ３の設定値と、その出力電圧ＶＲＥＦの関係を示しており、横軸は（ＦＢ３、ＦＢ２、ＦＢ１、ＦＢ０）＝（Ｌ、Ｌ、Ｌ、Ｌ）〜（Ｈ、Ｈ、Ｈ、Ｈ）の１６通りの組み合わせを１０進数で表現している。図７から明らかなように、ＦＢ３〜ＦＢ０を用いた設定によりＶＲＥＦ電圧を所望の値（本例では０．７５Ｖ〜１．５Ｖ）にすることができる。
【００７０】
図８は、ＶＢＰ電圧制御信号ＦＢ０〜ＦＢ３が特定の設定値の場合におけるＶＢＰ発生回路１２ｃの負荷電流特性を示したものである。図８において正の電流はＶＢＰ端子から接地電極ＶＳＳに流れ出す電流を示し、負の電流は電源電極ＶＤＤからＶＢＰ端子に流れ込む電流を示している。また実線で示したＩｏｎは、ＮチャネルＭＯＳトランジスタＱｍ１１に流れる電流を示し、破線で示したＩｏｆｆは、ＮチャネルＭＯＳトランジスタＱｍ１３またはＰチャネルＭＯＳトランジスタＱｍ１４に流れる電流を示している。図８から明らかなように、ＶＢＰの電圧がＶＲＥＦより高い場合には、図５中のビット線プリチャージ電圧出力部３１の第２の出力回路である差動増幅回路が働くため、Ｉｏｎで示す大きな電流を駆動することができる。このように、ｌｏｆｆで示す第１の出力回路の電流供給能力よりｌｏｎで示す第２の出力回路の電流供給能力の方が大きいことが好ましい。
【００７１】
また、図６に示すＶＭＢＰ基準電圧発生回路４０の出力電圧ＶＭＲＥＦも同様の特性となる。
【００７２】
次にタイミング制御回路３２の動作について説明する。本発明が適用されたＤＲＡＭマクロセル２はクロック同期型のメモリである。図９は、その制御信号の一つであるＲＡＳ信号およびＲＡＳ信号により派生されるＶＢＰ発生回路１２ｃおよびＶＭＢＰ発生回路１２ｄの制御に必要な内部信号のタイミング波形を示している。
【００７３】
図９に示すようにクロックＣＬＫの立ち上がりエッジに同期してＲＡＳ信号が取り込まれ、内部ＲＡＳ信号ＩＲＡＳがセットされる。このＩＲＡＳが“Ｌ”の期間（ｔ１４〜ｔ１０’）はＤＲＡＭのプリチャージ動作が行われ、“Ｈ”の期間（ｔ１０〜ｔ１４またはｔ１０’〜ｔ１４’）はリード動作やライト動作が行われる。タイミング制御回路３２は、信号ＣＢＰおよびＣＭＢＰが内部ＲＡＳ信号ＩＲＡＳの立ち下がりタイミングｔ１４に対応して“Ｌ”に設定され、遅延素子Ｄ３０で決まる所定時間後、“Ｈ”に設定されるようなパルス発生回路を構成している。従ってプリチャージ動作期間内の所定時間だけ、ビット線プリチャージ電圧出力部３１の差動増幅回路が活性化され、図８に示す大電流の駆動が可能となり、それ以外の期間は電流消費を抑えている。
【００７４】
次に、図３に示すメモリセルアレイ基本ブロック５ａならびにセンスアンプ基本ブロック６ａの読み出し動作を、図１０〜図１２のタイミング図を用いて説明する。図１０は、メモリセルアレイ基本ブロック５ａならびにセンスアンプ基本ブロック６ａに入力される信号のタイミング図を示している。図１１はビット線対ＢＬ、ＢＬＢとストレージノードＮ１の動きを示している。図１２はメインビット線対ＭＢＬ、ＭＢＬＢと前記ビット線対ＢＬ、ＢＬＢの動きを示している。
【００７５】
まず、時間ｔ１０において、“Ｈ”レベルにあったプリチャージ信号ＰＲおよびシェアードゲート制御信号ＳＳＲが“Ｌ”に設定され、ビット線のプリチャージ終了とセンスアンプ１０２の右側ブロックが非選択状態に設定される。
【００７６】
次に、時間ｔ１１において、ワード線ＷＬ１が“Ｈ”（ＶＤＤレベル）に設定され、ゲートトランジスタＱ１がオンとなり、電荷蓄積キャパシタＭＣとビット線ＢＬが電気的に接続され、電荷蓄積キャパシタＭＣの電荷がビット線ＢＬの持つ寄生容量により再配分され、ビット線ＢＬの電圧レベルがプリチャージ電圧に対してΔＶＨ上昇する。このときストレージノードＮ１の電圧はビット線ＢＬと同じ電圧となり、電荷蓄積キャパシタＭＣの電荷は放出されてメモリセルの情報は破壊される。またもう一方のビット線ＢＬＢの電圧は、プリチャージ電圧ＶＢＰが保持されている。
【００７７】
次に、時間ｔ１２において、センスアンプ共通駆動線信号ＶＳＨ、ＶＳＬはプリチャージレベルから、各々ＶＤＤおよびＶＳＳが供給されセンスアンプ１０２が活性化され増幅が開始される。ビット線対ＢＬ、ＢＬＢはＮチャネルＭＯＳトランジスタで構成されたシェアードゲート１４ａを介しているため、しきい値電圧Ｖｔ分の降下を生じ、それぞれＶＤＤ−ＶｔおよびＶＳＳに増幅される。この時、ストレージノードＮ１には、ビット線ＢＬの電圧上昇に応じて“Ｈ”レベルが再度書き込まれ、読み出し破壊された電荷蓄積キャパシタＭＣの電荷を再充電する。
【００７８】
次に時間ｔ１３でトランスファゲート制御信号ＭＢＴに“Ｈ”が設定され、トランスファゲートトランジスタがオンとなり、メインビット線対ＭＢＬ、ＭＢＬＢと、ビット線対ＢＬ、ＢＬＢが接続される。この時、ＶＤＤ／２にプリチャージされていたメインビット線対ＭＢＬ、ＭＢＬＢの電荷が増幅動作中のセンスアンプ回路１０２及びシェアードゲート回路１４ａを介してビット線対ＢＬ、ＢＬＢに一瞬流れ込むため、ビット線の“Ｌ”側電位（本説明図ではＢＬＢ）は図１２中にＤＢＬＬで示す程度浮き、またビット線の“Ｈ”側電位（本説明図ではＢＬ）は図１２中にＤＢＬＨで示す程度降下する。
【００７９】
次に、時間ｔ１４において、メインアンプ共通駆動線信号ＶＭＨ、ＶＭＬはプリチャージレベルから、それぞれＶＤＤおよびＶＳＳが供給されメインアンプ２１が活性化され増幅が開始され、メインビット線対ＭＢＬ、ＭＢＬＢはそれぞれＶＤＤレベルおよびＶＳＳレベルに増幅されて読み出しデータが保持される。
【００８０】
次に、時間ｔ１５において、トランスファゲート制御信号ＭＢＴに“Ｌ”が設定され、メインビット線対ＭＢＬ、ＭＢＬＢと、ビット線対ＢＬ、ＢＬＢが遮断される。
【００８１】
次に、時間ｔ１６において、ワード線ＷＬ１は“Ｌ”レベルに設定され、ゲートトランジスタＱ１がオフとなり、電荷蓄積キャパシタＭＣとビット線ＢＬが電気的に遮断され、この時点で再書き込み動作も終了する。
【００８２】
次に、時間ｔ１７において、プリチャージ信号ＰＲは“Ｈ”に設定され、センスアンプ共通駆動線信号ＶＳＨ、ＶＳＬはプリチャージレベルに設定される。この時ビット線対ＢＬ、ＢＬＢのプリチャージは、ＮチャネルＭＯＳトランジスタＱ２を介してビット線ＢＬとＢＬＢとが一旦、（ＶＤＤ−Ｖｔ）／２の電圧にイコライズされた後、ＮチャネルＭＯＳトランジスタＱ３、Ｑ４を介して図５に示すＶＢＰ基準電圧発生回路３０に設定された電圧ＶＲＥＦへのプリチャージが完了する。
【００８３】
一方、メインビット線プリチャージ信号ＭＰＲは“Ｈ”に、メインセンスアンプ共通駆動線信号ＶＭＨ、ＶＭＬはプリチャージレベルに設定され、ＶＤＤ／２へのプリチャージが完了する。
【００８４】
以上のような動作において、メモリセル蓄積データの読み出しに最適なビット線プリチャージ電圧ＶＢＰの設定値について図１３を用いて説明する。
【００８５】
図１３は、メモリセル読み出しに関する電圧レベルの関係を示している。ビット線の“Ｈ”レベルはしきい値電圧Ｖｔ分降下したＶＤＤ−Ｖｔになる。ビット線のイコライズ電圧ＶＥＱは、ａで示した電圧で等分された（ＶＤＤ−Ｖｔ）／２のレベルにある。ストレージノードの“Ｈ”レベルは上記従来技術の課題として説明のように、所定時間内にＶＤＤ−Ｖｔレベルまでは上昇しきらないことや時間経過で発生するリーク電流の影響で、ＶＤＤ−Ｖｔ−ｖｓとなる。ここで、従来技術にようにビット線のプリチャージ電圧が、実質、ビット線のイコライズ電圧ＶＥＱと等しくなってしまう構成であれば、プリチャージ電圧（＝読み出し時の基準電圧）に対してメモリセルＭＣの“Ｈ”レベルの時の電位差は図１３中のｃとなり、“Ｌ”レベルの時の電位差は図１３中のａとなり不均衡が生じることとなる。つまり、メモリセルＭＣに蓄積されている電荷が“Ｈ”レベル（ＶＤＤ−Ｖｔ−ｖｓ）の場合では、メモリセルＭＣの静電容量をＣｓ、ビット線ＢＬの容量をＣｄとするとワード線ＷＬが電源電圧ＶＤＤにされたとき、ビット線に現れる電圧変化ΔＶＨは、
ΔＶＨ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・（ＶＤＤ−Ｖｔ−ｖｓ）／２
となり、メモリセルＭＣに蓄積される電荷が“Ｌ”レベルＶＳＳの場合では、ビット線に現れる電圧変化ΔＶＬは、
ΔＶＬ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・（ＶＤＤ−Ｖｔ）／２
となる。ΔＶＨはΔＶＬに比べて小さい値となり、センスアンプ動作時の感度マージンは“Ｈ”レベル読み出しで制限されることとなる。本発明の半導体装置のＤＲＡＭ回路では、ビット線プリチャージ電圧ＶＢＰをイコライズ電圧ＶＰＲからＶＢＰまで下げ、（ＶＤＤ−Ｖｔ−ｖｓ）を図１３中ｂで示したように等分する電位とすることにより、ビット線に現れる電圧変化はΔＶＨ、ΔＶＬはともに｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・（ＶＤＤ−Ｖｔ−ｖｓ）／２となり、センスアンプ動作時の感度マージンはハイ読み出し、ロー読み出しともに等しく、すなわち最適とすることができる。
【００８６】
次に、量産製造過程におけるビット線プリチャージ電圧ＶＢＰの検査方法およびビット線プリチャージ電圧ＶＢＰの再設定方法について説明する。まず、ＤＲＡＭマクロセル２の最適なＶＢＰ電圧は、試作評価段階で（ＶＤＤ−Ｖｔ−ｖｓ）を等分する値を求めて定値化しておく。次に、量産時の検査は図１４の検査フロー図に従って実施される。まず拡散工程終了後のウエファーは、ステップＳ１で示すウエファー検査工程１において半導体装置１のＩＯセル４のコンタクト検査やリーク検査などのＤＣ検査やファンクション検査、不良チップの冗長救済可否判定と不良情報のデータファイル化等、従来のＤＲＡＭの検査で実施される検査とともに、ＶＢＰ電圧モニター用のパッド３３にプロービングすることで当該チップのＶＢＰ電圧測定とデータファイル化を行う。次に、ステップＳ２のヒューズトリミング工程において、当該チップの不良救済が必要な場合、前記不良情報のデータファイルに従った不良アドレスのプログラミングを行う。さらにＶＢＰ電圧の測定値をもとにＶＢＰ電圧を前記最適値に調整すべく、図７に示すＶＢＰ電圧制御信号ＦＢ０〜ＦＢ３の設定値とＶＲＥＦの関係に従ってＶＢＰ基準電圧設定回路３４をプログラミングする。次にステップＳ３のウエファー検査工程２において前記ウエファー検査工程１（Ｓ１）と同様の検査を行い、前記ヒューズトリミング工程（Ｓ２）の工程が正常に行われたかの確認を行う。次にステップＳ４のパッケージ組み立て工程を行う。以上の工程により量産製造過程におけるビット線プリチャージ電圧ＶＢＰを設定する。
【００８７】
また、ＶＢＰ電圧の設定には上記方法の他、チップ毎の最適なＶＢＰ電圧を設定する方法もある。この場合、ステップＳ１のウエファー検査工程１においてＶＢＰ電圧モニター用のパッド３３にプロービングすることで当該チップのＶＢＰ電圧測定後、幾通りかの電圧をＶＢＰ電圧モニター用のパッド３３に外部印加して、動作限界またはリフレッシュ時間に関するファンクション検査を行い、最も特性の良いＶＢＰ電圧をステップＳ２のヒューズトリミング工程においてプログラミングする。
【００８８】
なお、本実施形態においてＤＲＡＭマクロセル２は階層ビット線構造、かつ、ワード線昇圧を行なっていない構成のものであるが、単層ビット線構成やワード線昇圧を行う従来構成のＤＲＡＭに対しても適用できることはいうまでもない。またＶＢＰ基準電圧発生回路３０において、トランジスタＴｍ１とＴｍ８、Ｔｍ２とＴｍ７、Ｔｍ３とＴｍ６、Ｔｍ４とＴｍ５のゲートはそれぞれ共通とし、ＶＢＰ電圧制御信号ＦＢ０〜ＦＢ３の４本で制御出来る構成としたが、Ｔｍ１〜Ｔｍ８の８個のトランジスタをそれぞれ独立に制御する構成でもよい。
【００８９】
なお、プログラミングの方法は、ヒューズトリミングに限らず、例えば、フローティングゲート構造素子への書き込みまたは消去によってもプログラムすることができ、またＶＢＰ電圧の詳細な設定精度を要しない場合、ＶＢＰ基準電圧設定回路３４へのヒューズトリミング操作に代え、フォトマスク工程でＶＢＰ電圧制御信号ＦＢ０〜ＦＢ３を最初から所定値に固定しておいてもよい。
【００９０】
また、プリチャージによるビット線電圧は、ビット線対のイコライズ動作により中間電圧に設定することができる。従ってＶＢＰ出力回路３１において、ＮチャネルＭＯＳトランジスタＱｍ１２、ＮチャネルＭＯＳトランジスタＱｍ１３、ＰチャネルＭＯＳトランジスタＱｍ１４を省略し、差動増幅回路のみの構成としてもよい。
【００９１】
また、この差動増幅回路は、タイミング制御回路３２により所定期間のみ活性化する構成としたが、消費電流を細かく低減する必要が無い場合等は、常時活性化しておいてもよい。
【００９２】
なお、本発明においてメインビット線のプリチャージ電圧は従来技術と同様にメインビット線対の中間電圧（ＶＤＤ／２）に設定している。これはセンスアンプ１０２の活性化後ビット線対の電圧が十分増幅された後にメインアンプ２１を活性化しているためメインビット線のプリチャージ電圧レベルにメインアンプの特性が特に影響しない点、またメインビット線のプリチャージ電圧をイコライズ電圧レベルに止めておくのが放電電流を抑えられ低消費電流とすることができる点を考慮したためである。しかしながら、高速化のため、メインアンプ２１の活性化タイミングをセンスアンプ１０２の活性化タイミングとほぼ同時にする必要があるような場合では、メインビット線のプリチャージ電圧もビット線と同様の電圧に設定してもよい。
【００９３】
また、図１４の検査フロー図において、ステップＳ２におけるヒューズトリミング歩留りが十分確保できる場合、ステップＳ３のウエファー検査工程２は省略してもよい。
【００９４】
（実施の形態２）
図１５は第２の発明のＤＲＡＭマクロセルのブロック図を示しており、図２のＤＲＡＭマクロセル２と同一のものについては同じ記号が付してある。本実施形態２ではＶＢＰ発生回路１２ｃ’およびロウデコーダ基本ブロック７ｂが、実施形態１と異なっている。図１６は本実施形態２のＶＢＰ（ビット線プリチャージ電圧）発生回路１２ｃ’の詳細回路図を示している。図１７はロウデコーダ基本ブロック７ｂの詳細回路図を示している。図１７において、５０はデコード回路とワード線ドライバー回路で構成されたロウデコーダ回路であり、５１は差動増幅回路である。本実施形態２では、図５のＶＢＰ発生回路１２ｃ内の差動増幅回路を、ロウデコーダ基本ブロック７ｂ内に配置した構成としている。
【００９５】
ＸＰＷ（０〜ｍ）はワード線選択用プリデコード信号、ＸＢＫ（０〜ｎ）はブロック選択プリデコード信号、ＶＲＥＦはＶＢＰ発生回路１２ｃ’で発生される基準電圧、ＣＢＰはタイミング制御信号である。本構成では、ブロック選択信号ＸＢＫ（０〜ｎ）で選択されるロウデコーダ基本ブロック７ｂのみ差動増幅回路５１が活性化され、実施の形態１と同様の動作を行う。この構成では、差動増幅回路５１のトランジスタサイズは、ロウデコーダ基本ブロック７ｂが駆動するメモリアレイ５およびセンスアンプブロック６に供給できるだけの電流駆動能力を備えておけばよく、メモリ容量の増減においても最適な能力を備えることができる。
【００９６】
【発明の効果】
本発明の半導体装置によれば、プリチャージ電圧を任意に精度良く設定することができ、センスアンプ活性時の電圧マージンを最適化できる。特に今後微細化や低電圧化が進んで実効的なメモリセルへの蓄積電荷量の低減化を図る上において、安定動作など信頼性の高い半導体装置を提供できる。
【００９７】
さらに、本発明の半導体装置およびその検査方法によれば、ＤＲＡＭ回路において昇圧回路を不要とし、ＤＲＡＭ回路のゲート酸化膜厚をロジック回路のゲート酸化膜厚と同様の薄いものとすることができ、ＤＲＡＭ回路とロジック回路を一体化したシステムＬＳＩにおいて高速動作の確保と製造工程の短縮を実現することができる。
【００９８】
さらに、本発明の半導体装置によれば、任意のメモリ容量を構成したとき、メモリ容量に応じて最適な電流供給能力を備えたプリチャージ電圧発生回路を提供できる。
【図面の簡単な説明】
【図１】 本発明の実施形態１による半導体装置のレイアウト概略図
【図２】 本発明の実施形態１によるＤＲＡＭマクロセルのブロック図
【図３】 図２に示されたメモリセル基本ブロックおよびセンスアンプ基本ブロックの詳細回路図
【図４】 図２に示されたメインアンプブロックの詳細回路図
【図５】 本発明の実施形態１のＶＢＰ発生回路の詳細回路図
【図６】 本発明の実施形態１のＶＭＢＰ発生回路の詳細回路図
【図７】 図５に示されたＶＢＰ発生回路の電圧設定信号とその出力電圧の関係図
【図８】 図５に示されたＶＢＰ発生回路の負荷電流特性図
【図９】 図５に示されたＶＢＰ発生回路の制御信号のタイミング図
【図１０】 図３に示されたメモリセル基本ブロックおよびセンスアンプ基本ブロックの制御信号のタイミング図
【図１１】 図３に示されたビット線対およびストレージノードのタイミング図
【図１２】 図３および図４に示されたビット線対およびメインビット線対のタイミング図
【図１３】 本発明の実施形態１の主要ノードの電圧の概念図
【図１４】 本発明の実施形態１の検査フロー図
【図１５】 本発明の実施形態２のＤＲＡＭマクロセルのブロック図
【図１６】 本発明の実施形態２のＶＢＰ発生回路の詳細回路図
【図１７】 本発明の実施形態２のロウデコーダ基本ブロックの詳細回路図
【図１８】 従来のＤＲＡＭのメモリセルおよびその周辺回路図
【図１９】 従来のＶＢＰ電圧発生回路の詳細回路図
【図２０】 従来のＤＲＡＭの動作タイミング図
【符号の説明】
１ 混載化された半導体装置
２ ＤＲＡＭマクロセル
３ ロジック
４ ＩＯセル
５ メモリセルアレイ
５ａ メモリセル基本ブロック
６ センスアンプブロック
６ａ センスアンプ基本ブロック
７ ロウデコーダ
７ａ，７ｂ ロウデコーダ基本ブロック
８ メインアンプブロック
８ａ メインアンプ基本ブロック
９ インターフェイスブロック
１０ 制御回路ブロック
１１ ロウアドレスプリデコーダブロック
１２ 電源回路ブロック
１２ａ ＶＢＢ（バックバイアス電圧）発生回路
１２ｂ ＶＣＰ（メモリセルプレート電圧）発生回路
１２ｃ ＶＢＰ（ビット線プリチャージ電圧）発生回路
１２ｄ ＶＭＢＰ（メインビット線プリチャージ電圧）発生回路
１２ｃ’ ＶＢＰ（ビット線プリチャージ電圧）発生回路
１４ａ，１４ｂ シェアードゲート回路
１５ トランスファゲート回路
２０ メインビット線プリチャージ回路
２１ メインアンプ回路
３０ ＶＢＰ基準電圧発生回路
３１ ＶＢＰ出力回路
３１ａ ＶＢＰ出力回路３１内の差動増幅回路
３２ タイミング制御回路
３３ ＶＢＰ電圧モニター用のパッド
３４ ＶＢＰ基準電圧設定回路
４０ ＶＭＢＰ基準電圧発生回路
４１ メインビット線プリチャージ電圧出力部
４２ タイミング制御回路
４３ ＶＭＢＰ電圧モニター用のパッド
４４ ＶＭＢＰ電圧設定回路
５０ ロウデコーダ回路
５１ 差動増幅回路
１００ メモリセルアレイ
１０１ ビット線プリチャージ回路
１０２ センスアンプ回路

Claims (13)

1. メモリセルと、前記メモリセルが所定個数接続された第１及び第２のビット線と、前記第１のビット線に接続された前記メモリセルを選択する第１のワード線群と、前記第２のビット線に接続された前記メモリセルを選択する第２のワード線群と、前記第１のビット線と前記第２のビット線を制御信号により短絡するイコライズ回路と、前記第１及び前記第２のビット線を前記制御信号により所定の電圧にプリチャージするプリチャージ回路と、前記第１および第２のビット線が接続されその電圧差を増幅するセンスアンプ回路と、基準電圧発生回路と出力回路で構成されたビット線プリチャージ電圧発生回路を備えた半導体装置において、前記基準電圧発生回路の基準電圧値を設定する基準電圧設定信号を出力する基準電圧設定部を備え、前記ビット線プリチャージ電圧発生回路が前記基準電圧設定部の前記基準電圧値の調整により前記第１および第２のビット線のプリチャージ電圧を前記第１および第２のビット線のビット線電圧振幅の中間電圧より低く設定し、前記ビット線プリチャージ電圧発生回路の出力回路が、前記出力端子電圧が前記基準電圧に比較して高い時は下げる方向の降圧電流を供給し、前記基準電圧に比較して低い時は上げる方向の昇圧電流を供給する第１の出力回路と、前記出力端子電圧が前記基準電圧に比較して高い時のみ下げる方向の降圧電流を供給する第２の出力回路を並列接続で備え、前記第１の出力回路の電流供給能力より前記第２の出力回路の電流供給能力の方が大きくなることを特徴とした半導体装置。
2. 前記設定されたプリチャージ電圧が前記メモリセルのハイレベルのストレージノード電位とロウレベルのストレージノード電位を等分する値である請求項１に記載の半導体装置。
3. 前記第１の出力回路は、一端が電圧源に接続され他端が出力端子に接続された第１のトランジスタと、一端が接地され他端が前記出力端子に接続された第２のトランジスタとを備え、前記第１のトランジスタのゲートには前記基準電圧より前記第１のトランジスタのしきい値電圧相当分高い電圧が第１のトランジスタ制御信号として前記基準電圧発生回路より供給され、前記第２のトランジスタのゲートには前記基準電圧より前記第２のトランジスタのしきい値電圧相当分低い電圧が第２のトランジスタ制御信号として前記基準電圧発生回路より供給される請求項１に記載の半導体装置。
4. 前記第２の出力回路は、前記基準電圧を第１の入力としたトランジスタを負荷とするカレントミラー型差動増幅回路を備えた比較回路と、
   一端が前記カレントミラー型差動増幅回路の第２の入力に接続され、他端が接地され、ゲートが前記カレントミラー型差動増幅回路の比較結果出力ノードに接続された帰還用トランジスタとを備え、前記帰還用トランジスタの前記カレントミラー型差動増幅回路の第２の入力に接続された端子を前記第２の出力回路の出力端子とする請求項１に記載の半導体装置。
5. 前記第２の出力回路は、所定本数の前記第１のワード線群および前記第２のワード線群を駆動し所定の間隔で配置されるロウデコーダブロック内に構成される請求項１に記載の半導体装置。
6. 前記第２の出力回路が、プリチャージ開始時間より所定時間経過の期間のみ活性化する請求項１、４または５のいずれか１項に記載の半導体装置。
7. 前記基準電圧発生回路が、電圧源と、前記基準電圧設定信号によりその抵抗値が可変となる第１および第２のトランジスタ抵抗素子回路と、第３のトランジスタと、第４のトランジスタと、基準電圧出力端子を備え、
   前記第１のトランジスタ抵抗素子回路の一端を前記電圧源に接続し、他端を前記第３のトランジスタを介して前記基準電圧出力端子に接続し、前記第２のトランジスタ抵抗素子回路の一端を接地し、他端を第４のトランジスタを介して前記基準電圧出力端子に接続し、前記第１および第２のトランジスタ抵抗素子回路に対して対応する前記基準電圧設定信号を入力して前記第１および第２のトランジスタ抵抗素子回路の抵抗値を設定することにより、第１および第２のトランジスタ抵抗素子回路の抵抗値の比で決まる電圧を基準電圧として前記基準電圧出力端子より出力し、
   前記第３のトランジスタは前記第１のトランジスタ抵抗素子回路に接続された端子から前記基準電圧よりしきい値電圧相当分高い電圧を、前記第１の出力回路へ前記第１のトランジスタ制御信号として出力し、
   前記第４のトランジスタは前記第２のトランジスタ抵抗素子回路に接続された端子から前記基準電圧よりしきい値電圧相当分低い信号を、前記第１の出力回路へ前記第２のトランジスタ制御信号として出力する請求項３に記載の半導体装置。
8. 前記第２のトランジスタ抵抗素子回路が、基本抵抗素子回路を１以上直列に接続したＮチャネルトランジスタ抵抗素子回路を備え、前記基本抵抗素子回路が、ドレインおよびソース同士を接続して並列接続した第３および第４のＮチャネルトランジスタであって、前記第３のＮチャネルトランジスタのゲートにオン状態となる所定電圧が印加され、前記第４のＮチャネルトランジスタのゲートには前記基準電圧設定信号が接続され、前記第４のＮチャネルトランジスタがオフに設定された場合は前記第３のＮチャネルトランジスタのオン抵抗値を示し、前記第４のＮチャネルトランジスタがオンに設定された場合は前記第４のＮチャネルトランジスタのオン抵抗値が支配的となるよう前記第３のＮチャネルトランジスタと前記第４のＮチャネルトランジスタのサイズを設定した回路であり、前記基準電圧設定信号を前記基本抵抗素子回路毎に個別に設定することでその抵抗値を変更する請求項７に記載の半導体装置。
9. 前記第２のトランジスタ抵抗素子回路のそれぞれの基本抵抗素子回路の第３のＮチャネルトランジスタのオン抵抗値が各基本抵抗素子回路ごとに異なる請求項８に記載の半導体装置。
10. 前記第２のトランジスタ抵抗素子回路のそれぞれの基本抵抗素子回路の第３のＮチャネルトランジスタのオン抵抗値が、最小のものを基準として順に２の倍数になる設定とした請求項９に記載の半導体装置。
11. 前記第１のトランジスタ抵抗素子回路が、基本抵抗素子回路を１以上直列に接続したＰチャネルトランジスタ抵抗素子回路を備え、前記基本抵抗素子回路が、ドレインおよびソース同士を接続して並列接続した第３および第４のＰチャネルトランジスタであって、前記第３のＰチャネルトランジスタのゲートにオン状態となる所定電圧が印加され、前記第４のＰチャネルトランジスタのゲートには前記基準電圧設定信号が接続され、前記第４のＰチャネルトランジスタがオフに設定された場合は前記第３のＰチャネルトランジスタのオン抵抗値を示し、前記第４のＰチャネルトランジスタがオンに設定された場合は前記第４のＰチャネルトランジスタのオン抵抗値が支配的となるよう前記第３のＰチャネルトランジスタと前記第４のＰチャネルトランジスタのサイズを設定した回路であり、前記基準電圧設定信号を前記基本抵抗素子回路毎に個別に設定することでその抵抗値を変更する請求項７に記載の半導体装置。
12. 前記第１のトランジスタ抵抗素子回路のそれぞれの基本抵抗素子回路の第３のＰチャネルトランジスタのオン抵抗値が各基本抵抗素子回路ごとに異なる請求項１１に記載の半導体装置。
13. 前記第１のトランジスタ抵抗素子回路のそれぞれの基本抵抗素子回路の第３のＰチャネルトランジスタのオン抵抗値が、最小のものを基準として順に２の倍数になる設定とした請求項１１に記載の半導体装置。

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