JPH10268000A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【課題】 高速動作および低消費電流を実現しかつ信頼
性評価を確実に行なうことのできる半導体集積回路装置
を提供する。 【解決手段】 電源パッド（３０ａ，３０ｐ）それぞれ
に対し、互いに電圧レベルの異なる基準電圧を発生する
基準電圧発生回路（３４ａ，３４ｐ）を設け、かつ各基
準電圧発生回路に対応して、対応の外部電源パッドの電
源電圧を対応の基準電圧レベルに降下して対応の内部電
源線（３７ａ，３７ｐ）へ伝達する電圧降下回路（３６
ａ，３８ａ，３８ｐ，３６ｐ）を設ける。さらに、基準
電圧発生回路の出力ノードに、ストレス加速モード時導
通状態となり対応の外部電源パッドを対応の基準電圧発
生回路の出力ノードに接続するスイッチングトランジス
タ（３９ａ，３９ｐ）を設ける。
性評価を確実に行なうことのできる半導体集積回路装置
を提供する。 【解決手段】 電源パッド（３０ａ，３０ｐ）それぞれ
に対し、互いに電圧レベルの異なる基準電圧を発生する
基準電圧発生回路（３４ａ，３４ｐ）を設け、かつ各基
準電圧発生回路に対応して、対応の外部電源パッドの電
源電圧を対応の基準電圧レベルに降下して対応の内部電
源線（３７ａ，３７ｐ）へ伝達する電圧降下回路（３６
ａ，３８ａ，３８ｐ，３６ｐ）を設ける。さらに、基準
電圧発生回路の出力ノードに、ストレス加速モード時導
通状態となり対応の外部電源パッドを対応の基準電圧発
生回路の出力ノードに接続するスイッチングトランジス
タ（３９ａ，３９ｐ）を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に、外部電源電圧を内部で降圧して内部電
源電圧を発生する内部降圧回路を備える半導体集積回路
装置に関する。より特定的には、この発明は内部降圧回
路を有する半導体集積回路装置の信頼性評価試験のため
の構成に関する。
置に関し、特に、外部電源電圧を内部で降圧して内部電
源電圧を発生する内部降圧回路を備える半導体集積回路
装置に関する。より特定的には、この発明は内部降圧回
路を有する半導体集積回路装置の信頼性評価試験のため
の構成に関する。
【０００２】
【従来の技術】半導体記憶装置の記憶容量の増大に伴っ
て、その構成要素であるＭＯＳトランジスタ（絶縁ゲー
ト型電界効果トランジスタ）も微細化されてきている。
このような微細化された素子の信頼性、高速動作および
消費電力の低減などの観点から、動作電源電圧を低くす
るのが望ましい。しかしながら、このような半導体記憶
装置を用いるシステムにおいては、プロセサ等の電源電
圧および前世代の記憶装置との互換性などから、システ
ム電源電圧はこのような半導体記憶装置の動作電源電圧
よりも高い。このような、たとえばシステム電源電圧で
ある外部電源電圧から半導体記憶装置の必要な電圧レベ
ルである内部電源電圧を供給するために、半導体記憶装
置内部で外部電源電圧を降下させてメモリ動作に必要な
内部電源電圧を発生する回路は、電圧降下回路と呼ばれ
る。このような電圧降下回路を用いることにより、半導
体記憶装置の消費電力を低減し、かつ装置の信頼性を保
証する。
て、その構成要素であるＭＯＳトランジスタ（絶縁ゲー
ト型電界効果トランジスタ）も微細化されてきている。
このような微細化された素子の信頼性、高速動作および
消費電力の低減などの観点から、動作電源電圧を低くす
るのが望ましい。しかしながら、このような半導体記憶
装置を用いるシステムにおいては、プロセサ等の電源電
圧および前世代の記憶装置との互換性などから、システ
ム電源電圧はこのような半導体記憶装置の動作電源電圧
よりも高い。このような、たとえばシステム電源電圧で
ある外部電源電圧から半導体記憶装置の必要な電圧レベ
ルである内部電源電圧を供給するために、半導体記憶装
置内部で外部電源電圧を降下させてメモリ動作に必要な
内部電源電圧を発生する回路は、電圧降下回路と呼ばれ
る。このような電圧降下回路を用いることにより、半導
体記憶装置の消費電力を低減し、かつ装置の信頼性を保
証する。
【０００３】図２０は、従来の半導体集積回路装置の全
体の構成を概略的に示す図である。図２０において、半
導体集積回路装置として、半導体記憶装置９００が一例
として示される。この半導体記憶装置９００は、外部電
源端子９０１を介して外部電源線９０２上に与えられた
たとえばシステム電源電圧である外部電源電圧ｅｘｔＶ
ｃｃを所定の電圧レベルに降圧して内部電源線９０４上
に内部電源電圧ｉｎｔＶｃｃを生成する電圧降下回路９
０５と、内部電源線９０４上の内部電源電圧ｉｎｔＶｃ
ｃと接地端子９０６を介して接地線９０７へ与えられる
接地電圧Ｖｓｓを両動作電源電圧として動作するメモリ
回路９０８を含む。このメモリ回路９０８は、各々が情
報を記憶する複数のメモリセルおよび、このメモリセル
へのアクセスを行なう周辺回路を含む。
体の構成を概略的に示す図である。図２０において、半
導体集積回路装置として、半導体記憶装置９００が一例
として示される。この半導体記憶装置９００は、外部電
源端子９０１を介して外部電源線９０２上に与えられた
たとえばシステム電源電圧である外部電源電圧ｅｘｔＶ
ｃｃを所定の電圧レベルに降圧して内部電源線９０４上
に内部電源電圧ｉｎｔＶｃｃを生成する電圧降下回路９
０５と、内部電源線９０４上の内部電源電圧ｉｎｔＶｃ
ｃと接地端子９０６を介して接地線９０７へ与えられる
接地電圧Ｖｓｓを両動作電源電圧として動作するメモリ
回路９０８を含む。このメモリ回路９０８は、各々が情
報を記憶する複数のメモリセルおよび、このメモリセル
へのアクセスを行なう周辺回路を含む。
【０００４】この電圧降下回路９０５により、外部電源
電圧ｅｘｔＶｃｃを降圧して内部電源電圧ｉｎｔＶｃｃ
を生成することにより、メモリ回路９０８を、安定にか
つ低消費電力で動作させることができる。
電圧ｅｘｔＶｃｃを降圧して内部電源電圧ｉｎｔＶｃｃ
を生成することにより、メモリ回路９０８を、安定にか
つ低消費電力で動作させることができる。
【０００５】図２１は、図２０に示す電圧降下回路９０
５の構成を概略的に示す図である。図２１において、電
圧降下回路９０５は、外部電源電圧ｅｘｔＶｃｃに対す
る依存性の小さな基準電圧Ｖｒｅｆを発生する基準電圧
発生回路９０５ａと、外部電源線９０２上の電源電圧ｅ
ｘｔＶｃｃを一方動作電源電圧として動作し、基準電圧
Ｖｒｅｆと内部電源線９０４上の内部電源電圧ｉｎｔＶ
ｃｃとを比較する比較回路９０５ｂと、外部電源線９０
２と内部電源線９０４の間に設けられ、この比較回路９
０５ｂの出力信号に従って外部電源線９０２から内部電
源線９０４へ電流を供給するｐチャネルＭＯＳトランジ
スタ９０５ｃを含む。比較回路９０５ｂは、差動増幅器
で構成され、その正入力に内部電源電圧ｉｎｔＶｃｃを
受け、負入力に基準電圧Ｖｒｅｆを受ける。
５の構成を概略的に示す図である。図２１において、電
圧降下回路９０５は、外部電源電圧ｅｘｔＶｃｃに対す
る依存性の小さな基準電圧Ｖｒｅｆを発生する基準電圧
発生回路９０５ａと、外部電源線９０２上の電源電圧ｅ
ｘｔＶｃｃを一方動作電源電圧として動作し、基準電圧
Ｖｒｅｆと内部電源線９０４上の内部電源電圧ｉｎｔＶ
ｃｃとを比較する比較回路９０５ｂと、外部電源線９０
２と内部電源線９０４の間に設けられ、この比較回路９
０５ｂの出力信号に従って外部電源線９０２から内部電
源線９０４へ電流を供給するｐチャネルＭＯＳトランジ
スタ９０５ｃを含む。比較回路９０５ｂは、差動増幅器
で構成され、その正入力に内部電源電圧ｉｎｔＶｃｃを
受け、負入力に基準電圧Ｖｒｅｆを受ける。
【０００６】電圧降下回路９０５は、さらに、ストレス
加速モード指示信号／ＳＴＲの活性化に応答して外部電
源線９０２と基準電圧発生回路９０５ａの出力ノード９
０５ａｂとを電気的に接続するｐチャネルＭＯＳトラン
ジスタ９０５ｄを含む。このストレス加速モードについ
ては後に説明する。
加速モード指示信号／ＳＴＲの活性化に応答して外部電
源線９０２と基準電圧発生回路９０５ａの出力ノード９
０５ａｂとを電気的に接続するｐチャネルＭＯＳトラン
ジスタ９０５ｄを含む。このストレス加速モードについ
ては後に説明する。
【０００７】外部電源線９０２および内部電源線９０４
には、それぞれ電圧を安定化するための安定化容量９０
９ａおよび９０９ｂが設けられる。次に動作について簡
単に説明する。
には、それぞれ電圧を安定化するための安定化容量９０
９ａおよび９０９ｂが設けられる。次に動作について簡
単に説明する。
【０００８】内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒ
ｅｆよりも高い場合には、比較回路９０５ｂの出力信号
はＨレベルであり、ｐチャネルＭＯＳトランジスタ９０
５ｃは非導通状態にあり、外部電源線９０２から内部電
源線９０４への電流経路は遮断される。
ｅｆよりも高い場合には、比較回路９０５ｂの出力信号
はＨレベルであり、ｐチャネルＭＯＳトランジスタ９０
５ｃは非導通状態にあり、外部電源線９０２から内部電
源線９０４への電流経路は遮断される。
【０００９】一方、内部電源電圧ｉｎｔＶｃｃが基準電
圧Ｖｒｅｆよりも低い場合には、この比較回路９０５ｂ
の出力信号の電圧レベルが低下し、ｐチャネルＭＯＳト
ランジスタ９０５ｃのコンダクタンスが大きくなり、外
部電源線９０２から内部電源線９０４へ電流が供給され
る。このｐチャネルＭＯＳトランジスタ９０５ｃのコン
ダクタンスは、内部電源電圧ｉｎｔＶｃｃと基準電圧Ｖ
ｒｅｆの差が大きくなるほど大きくなる。したがって、
この内部電源電圧ｉｎｔＶｃｃの低下に従って、外部電
源線９０２から内部電源線９０４へ電流が供給され、低
下した内部電源電圧ｉｎｔＶｃｃが高速で所定の電圧レ
ベルに復帰する。
圧Ｖｒｅｆよりも低い場合には、この比較回路９０５ｂ
の出力信号の電圧レベルが低下し、ｐチャネルＭＯＳト
ランジスタ９０５ｃのコンダクタンスが大きくなり、外
部電源線９０２から内部電源線９０４へ電流が供給され
る。このｐチャネルＭＯＳトランジスタ９０５ｃのコン
ダクタンスは、内部電源電圧ｉｎｔＶｃｃと基準電圧Ｖ
ｒｅｆの差が大きくなるほど大きくなる。したがって、
この内部電源電圧ｉｎｔＶｃｃの低下に従って、外部電
源線９０２から内部電源線９０４へ電流が供給され、低
下した内部電源電圧ｉｎｔＶｃｃが高速で所定の電圧レ
ベルに復帰する。
【００１０】したがって、この内部電源線９０４上の内
部電源電圧ｉｎｔＶｃｃは、ほぼ基準電圧Ｖｒｅｆの電
圧レベルに保持される。この基準電圧Ｖｒｅｆは、スト
レス加速モード指示信号／ＳＴＲがＨレベルの非活性状
態にあり、ｐチャネルＭＯＳトランジスタ９０５ｄが非
導通状態のときには、外部電源電圧ｅｘｔＶｃｃに依存
しない一定の電圧レベルである。すなわち、この比較回
路９０５ｂおよびｐチャネルＭＯＳトランジスタ９０５
ｃのフィードバックループにより、内部電源電圧ｉｎｔ
Ｖｃｃも一定の電圧レベルに保持される。
部電源電圧ｉｎｔＶｃｃは、ほぼ基準電圧Ｖｒｅｆの電
圧レベルに保持される。この基準電圧Ｖｒｅｆは、スト
レス加速モード指示信号／ＳＴＲがＨレベルの非活性状
態にあり、ｐチャネルＭＯＳトランジスタ９０５ｄが非
導通状態のときには、外部電源電圧ｅｘｔＶｃｃに依存
しない一定の電圧レベルである。すなわち、この比較回
路９０５ｂおよびｐチャネルＭＯＳトランジスタ９０５
ｃのフィードバックループにより、内部電源電圧ｉｎｔ
Ｖｃｃも一定の電圧レベルに保持される。
【００１１】次に、このストレス加速モード指示信号／
ＳＴＲがＬレベルの活性状態とされる動作モードについ
て説明する。このストレス加速モード指示信号は、たと
えばバーンインテストのときに活性化される。バーンイ
ンテストは、半導体集積回路装置の信頼性評価のために
実行される。一般に、半導体装置の故障は、３つの期
間、すなわち時間の経過につれて初期故障期間、偶発故
障期間、および摩耗故障期間に大別される。初期故障
は、装置の使用直後に発生する故障であり、半導体装置
作製時に存在した欠陥が顕在化したものである。この初
期故障の割合は時間とともに急速に減少していく。その
後は、低い故障率がある一定期間長く続く偶発故障期間
となる。この半導体装置は、耐用寿命に近づくと、摩耗
故障期間となり、急激に故障率が増大する。半導体装置
は、偶発故障期間内で使用することが望ましく、この期
間が耐用期間となる。
ＳＴＲがＬレベルの活性状態とされる動作モードについ
て説明する。このストレス加速モード指示信号は、たと
えばバーンインテストのときに活性化される。バーンイ
ンテストは、半導体集積回路装置の信頼性評価のために
実行される。一般に、半導体装置の故障は、３つの期
間、すなわち時間の経過につれて初期故障期間、偶発故
障期間、および摩耗故障期間に大別される。初期故障
は、装置の使用直後に発生する故障であり、半導体装置
作製時に存在した欠陥が顕在化したものである。この初
期故障の割合は時間とともに急速に減少していく。その
後は、低い故障率がある一定期間長く続く偶発故障期間
となる。この半導体装置は、耐用寿命に近づくと、摩耗
故障期間となり、急激に故障率が増大する。半導体装置
は、偶発故障期間内で使用することが望ましく、この期
間が耐用期間となる。
【００１２】したがって、半導体集積回路装置の信頼性
を高くするためには、偶発故障が低い一定の故障率で発
生しかつこの偶発故障期間が長く続くことが要求され
る。一方において、初期故障を予め除去するために、半
導体装置に一定時間の加速動作エイジングを行ない、初
期故障を生じさせる欠陥を顕在化させ、このような初期
故障原因を有する不良品を除去するスクリーニングを行
なう必要がある。このスクリーニングを短期間で効果的
に行なうために、スクリーニングにより半導体装置の初
期故障率が時間に対して急速に減少し、早く偶発故障期
間に入ることが望ましい。現在、このようなスクリーニ
ングの手法の１つとして、一般に、ストレス加速試験と
しての高温動作試験（バーンイン試験）を行なってい
る。バーンイン試験は、高温環境下で数１０時間から数
日の間連続的に半導体装置を動作させる試験であり、製
品となる半導体装置を用いてその内部に含まれるＭＯＳ
トランジスタのゲート絶縁膜および半導体記憶装置の場
合のメモリセルキャパシタの誘電体膜の信頼性を直接評
価することができまたアルミニウム配線のマイグレーシ
ョン（エレクトロマイグレーションおよびストレスマイ
グレーション）を始めあらゆる不良要因を高温かつ高電
界のストレス（高温／高電圧動作条件）を印加して顕在
化させる試験である。特に、温度加速中に半導体装置を
動作させて、加速性を高めると効果的となる。
を高くするためには、偶発故障が低い一定の故障率で発
生しかつこの偶発故障期間が長く続くことが要求され
る。一方において、初期故障を予め除去するために、半
導体装置に一定時間の加速動作エイジングを行ない、初
期故障を生じさせる欠陥を顕在化させ、このような初期
故障原因を有する不良品を除去するスクリーニングを行
なう必要がある。このスクリーニングを短期間で効果的
に行なうために、スクリーニングにより半導体装置の初
期故障率が時間に対して急速に減少し、早く偶発故障期
間に入ることが望ましい。現在、このようなスクリーニ
ングの手法の１つとして、一般に、ストレス加速試験と
しての高温動作試験（バーンイン試験）を行なってい
る。バーンイン試験は、高温環境下で数１０時間から数
日の間連続的に半導体装置を動作させる試験であり、製
品となる半導体装置を用いてその内部に含まれるＭＯＳ
トランジスタのゲート絶縁膜および半導体記憶装置の場
合のメモリセルキャパシタの誘電体膜の信頼性を直接評
価することができまたアルミニウム配線のマイグレーシ
ョン（エレクトロマイグレーションおよびストレスマイ
グレーション）を始めあらゆる不良要因を高温かつ高電
界のストレス（高温／高電圧動作条件）を印加して顕在
化させる試験である。特に、温度加速中に半導体装置を
動作させて、加速性を高めると効果的となる。
【００１３】このスクリーニングを行なうために、図２
１に示すように、ストレス加速モード指示信号／ＳＴＲ
をこのストレス加速試験時に活性状態としてｐチャネル
ＭＯＳトランジスタ９０５ｄを導通させ、基準電圧Ｖｒ
ｅｆを外部電源電圧ｅｘｔＶｃｃレベルに設定する。こ
の状態においては、比較回路９０５ｂおよびｐチャネル
ＭＯＳトランジスタ９０５ｃにより、内部電源電圧ｉｎ
ｔＶｃｃは、外部電源電圧ｅｘｔＶｃｃレベルとなり、
半導体集積回路装置内部のメモリ回路へ外部電源電圧ｅ
ｘｔＶｃｃを与えることができる。この外部電源電圧ｅ
ｘｔＶｃｃの電圧レベルを高くすることにより、電圧加
速を行ない、効果的にスクリーニングテストを行なうこ
とができる。
１に示すように、ストレス加速モード指示信号／ＳＴＲ
をこのストレス加速試験時に活性状態としてｐチャネル
ＭＯＳトランジスタ９０５ｄを導通させ、基準電圧Ｖｒ
ｅｆを外部電源電圧ｅｘｔＶｃｃレベルに設定する。こ
の状態においては、比較回路９０５ｂおよびｐチャネル
ＭＯＳトランジスタ９０５ｃにより、内部電源電圧ｉｎ
ｔＶｃｃは、外部電源電圧ｅｘｔＶｃｃレベルとなり、
半導体集積回路装置内部のメモリ回路へ外部電源電圧ｅ
ｘｔＶｃｃを与えることができる。この外部電源電圧ｅ
ｘｔＶｃｃの電圧レベルを高くすることにより、電圧加
速を行ない、効果的にスクリーニングテストを行なうこ
とができる。
【００１４】
【発明が解決しようとする課題】図２２は、図２０に示
すメモリ回路９０８の構成を概略的に示す図である。図
２２において、メモリ回路９０８は、行列状に配列され
る複数のメモリセルを有するメモリセルアレイ９０８ａ
と、アドレスバッファ（図示せず）から与えられる内部
行アドレス信号をデコードし、メモリセルアレイ９０８
ａのアドレス指定された行を選択状態へ駆動する行デコ
ーダ９０８ｂと、同様、図示しないアドレスバッファか
らの内部列アドレス信号をデコードし、メモリセルアレ
イ９０８ａの列を指定する列選択信号を発生する列デコ
ーダ９０８ｃと、メモリセルアレイ９０８ａの各列に対
応して設けられ、活性化時対応の列上に読出されたメモ
リセルデータの検知および増幅を行なうセンスアンプ９
０８ｄを含む。メモリセルアレイ９０８ａにおいては、
各行に対応してワード線が配置されており、これらのワ
ード線には対応の行のメモリセルが接続される。行デコ
ーダ９０８ｂは、アドレス指定された行に対応して配置
されたワード線を選択状態へ駆動する。また、メモリセ
ルアレイ９０８ａにおいては、メモリセルの列それぞれ
に対してビット線対が配置されており、このビット線対
に対応の列のメモリセルが接続される。列デコーダ９０
８ｃは、このアドレス指定された列に対応して配置され
たビット線対を選択する信号を発生する。センスアンプ
９０８ｄは、各ビット線対に対応して設けられ、このビ
ット線対上に読出されたメモリセルデータを差動的に増
幅するセンスアンプ回路を含む。
すメモリ回路９０８の構成を概略的に示す図である。図
２２において、メモリ回路９０８は、行列状に配列され
る複数のメモリセルを有するメモリセルアレイ９０８ａ
と、アドレスバッファ（図示せず）から与えられる内部
行アドレス信号をデコードし、メモリセルアレイ９０８
ａのアドレス指定された行を選択状態へ駆動する行デコ
ーダ９０８ｂと、同様、図示しないアドレスバッファか
らの内部列アドレス信号をデコードし、メモリセルアレ
イ９０８ａの列を指定する列選択信号を発生する列デコ
ーダ９０８ｃと、メモリセルアレイ９０８ａの各列に対
応して設けられ、活性化時対応の列上に読出されたメモ
リセルデータの検知および増幅を行なうセンスアンプ９
０８ｄを含む。メモリセルアレイ９０８ａにおいては、
各行に対応してワード線が配置されており、これらのワ
ード線には対応の行のメモリセルが接続される。行デコ
ーダ９０８ｂは、アドレス指定された行に対応して配置
されたワード線を選択状態へ駆動する。また、メモリセ
ルアレイ９０８ａにおいては、メモリセルの列それぞれ
に対してビット線対が配置されており、このビット線対
に対応の列のメモリセルが接続される。列デコーダ９０
８ｃは、このアドレス指定された列に対応して配置され
たビット線対を選択する信号を発生する。センスアンプ
９０８ｄは、各ビット線対に対応して設けられ、このビ
ット線対上に読出されたメモリセルデータを差動的に増
幅するセンスアンプ回路を含む。
【００１５】このメモリ回路は、さらに、外部から与え
られるロウアドレスストローブ信号／ＲＡＳ、コラムア
ドレスストローブ信号／ＣＡＳおよびライトイネーブル
信号／ＷＥに従って、各種内部動作に必要な内部制御信
号を発生する周辺制御回路９０８ｅを含む。ロウアドレ
スストローブ信号／ＲＡＳは、メモリサイクルの開始を
示す信号であり、このロウアドレスストローブ信号／Ｒ
ＡＳの活性化（Ｌレベル）に応答してロウデコード動作
が開始される。コラムアドレスストローブ信号／ＣＡＳ
は、列選択動作開始を指定し、このコラムアドレススト
ローブ信号／ＣＡＳの活性化（Ｌレベル）に従って図示
しないアドレスバッファが内部列アドレス信号を発生し
て列デコーダ９０８ｃへ与える。ライトイネーブル信号
／ＷＥは、データ書込動作を示す信号であり、コラムア
ドレスストローブ信号／ＣＡＳおよびライトイネーブル
信号／ＷＥがともにＬレベルの活性状態となると、内部
で選択メモリセルへのデータ書込が実行される。
られるロウアドレスストローブ信号／ＲＡＳ、コラムア
ドレスストローブ信号／ＣＡＳおよびライトイネーブル
信号／ＷＥに従って、各種内部動作に必要な内部制御信
号を発生する周辺制御回路９０８ｅを含む。ロウアドレ
スストローブ信号／ＲＡＳは、メモリサイクルの開始を
示す信号であり、このロウアドレスストローブ信号／Ｒ
ＡＳの活性化（Ｌレベル）に応答してロウデコード動作
が開始される。コラムアドレスストローブ信号／ＣＡＳ
は、列選択動作開始を指定し、このコラムアドレススト
ローブ信号／ＣＡＳの活性化（Ｌレベル）に従って図示
しないアドレスバッファが内部列アドレス信号を発生し
て列デコーダ９０８ｃへ与える。ライトイネーブル信号
／ＷＥは、データ書込動作を示す信号であり、コラムア
ドレスストローブ信号／ＣＡＳおよびライトイネーブル
信号／ＷＥがともにＬレベルの活性状態となると、内部
で選択メモリセルへのデータ書込が実行される。
【００１６】図２３は、図２０に示すメモリセルアレイ
の１列に関連する部分の構成を概略的に示す図である。
図２３においては、ビット線ＢＬとワード線ＷＬの交差
部に対応して配置されるメモリセルＭＣを代表的に示
す。ワード線ＷＬには、１行のメモリセルが接続され、
ビット線対ＢＬおよび／ＢＬに１列のメモリセルが接続
される。メモリセルＭＣは、情報を記憶するキャパシタ
ＭＱと、ワード線ＷＬ上の信号電位に応答してメモリキ
ャパシタＭＱをビット線ＢＬに接続するｎチャネルＭＯ
Ｓトランジスタで構成されるアクセストランジスタＭＴ
を含む。
の１列に関連する部分の構成を概略的に示す図である。
図２３においては、ビット線ＢＬとワード線ＷＬの交差
部に対応して配置されるメモリセルＭＣを代表的に示
す。ワード線ＷＬには、１行のメモリセルが接続され、
ビット線対ＢＬおよび／ＢＬに１列のメモリセルが接続
される。メモリセルＭＣは、情報を記憶するキャパシタ
ＭＱと、ワード線ＷＬ上の信号電位に応答してメモリキ
ャパシタＭＱをビット線ＢＬに接続するｎチャネルＭＯ
Ｓトランジスタで構成されるアクセストランジスタＭＴ
を含む。
【００１７】センスアンプ９０８ｄに含まれるセンスア
ンプ回路は、ゲートとドレインが交差結合されるｐチャ
ネルＭＯＳトランジスタＰ１およびＰ２と、ゲートおよ
びドレインが交差結合されるｎチャネルＭＯＳトランジ
スタＮ１およびＮ２を含む。すなわち、ｐチャネルＭＯ
ＳトランジスタＰ１は、そのドレインがビット線ＢＬに
接続され、そのゲートがビット線／ＢＬに接続される。
ｐチャネルＭＯＳトランジスタＰ２は、そのドレインが
ビット線／ＢＬに接続され、かつゲートがビット線ＢＬ
に接続される。ｐチャネルＭＯＳトランジスタＰ１およ
びＰ２のソースはともに、センスアンプ活性化信号φＳ
Ｐの活性化（Ｌレベル）に応答して導通するｐチャネル
ＭＯＳトランジスタＰ３を介して内部電源線９０４ａに
結合される。
ンプ回路は、ゲートとドレインが交差結合されるｐチャ
ネルＭＯＳトランジスタＰ１およびＰ２と、ゲートおよ
びドレインが交差結合されるｎチャネルＭＯＳトランジ
スタＮ１およびＮ２を含む。すなわち、ｐチャネルＭＯ
ＳトランジスタＰ１は、そのドレインがビット線ＢＬに
接続され、そのゲートがビット線／ＢＬに接続される。
ｐチャネルＭＯＳトランジスタＰ２は、そのドレインが
ビット線／ＢＬに接続され、かつゲートがビット線ＢＬ
に接続される。ｐチャネルＭＯＳトランジスタＰ１およ
びＰ２のソースはともに、センスアンプ活性化信号φＳ
Ｐの活性化（Ｌレベル）に応答して導通するｐチャネル
ＭＯＳトランジスタＰ３を介して内部電源線９０４ａに
結合される。
【００１８】ｎチャネルＭＯＳトランジスタＮ１はその
ドレインがビット線ＢＬに接続されかつそのゲートがビ
ット線／ＢＬに接続される。ｎチャネルＭＯＳトランジ
スタＮ２は、そのドレインがビット線／ＢＬに接続さ
れ、かつそのゲートがビット線ＢＬに接続される。これ
らのｎチャネルＭＯＳトランジスタＮ１およびＮ２のソ
ースは、センスアンプ活性化信号φＳＮの活性化時（Ｈ
レベル）導通するｎチャネルＭＯＳトランジスタＮ３を
介して接地線９０７ａに結合される。
ドレインがビット線ＢＬに接続されかつそのゲートがビ
ット線／ＢＬに接続される。ｎチャネルＭＯＳトランジ
スタＮ２は、そのドレインがビット線／ＢＬに接続さ
れ、かつそのゲートがビット線ＢＬに接続される。これ
らのｎチャネルＭＯＳトランジスタＮ１およびＮ２のソ
ースは、センスアンプ活性化信号φＳＮの活性化時（Ｈ
レベル）導通するｎチャネルＭＯＳトランジスタＮ３を
介して接地線９０７ａに結合される。
【００１９】ビット線ＢＬおよび／ＢＬに対し、さら
に、ビット線イコライズ指示信号φＥＱに応答してビッ
ト線ＢＬおよび／ＢＬを電気的に短絡するｎチャネルＭ
ＯＳトランジスタＮ４と、このビット線イコライズ指示
信号φＥＱの活性化に応答して導通し、ビット線ＢＬお
よび／ＢＬへ所定の中間電圧レベルのプリチャージ電圧
Ｖｂｌを伝達するｎチャネルＭＯＳトランジスタＮ５お
よびＮ６を含む。このビット線イコライズ指示信号φＥ
Ｑは、半導体集積回路装置としての半導体記憶装置（以
下、単に半導体記憶装置と称す）がスタンバイ状態（ロ
ウアドレスストローブ信号／ＲＡＳがＨレベルの非活性
状態）のとき、活性状態のＨレベルとなる。
に、ビット線イコライズ指示信号φＥＱに応答してビッ
ト線ＢＬおよび／ＢＬを電気的に短絡するｎチャネルＭ
ＯＳトランジスタＮ４と、このビット線イコライズ指示
信号φＥＱの活性化に応答して導通し、ビット線ＢＬお
よび／ＢＬへ所定の中間電圧レベルのプリチャージ電圧
Ｖｂｌを伝達するｎチャネルＭＯＳトランジスタＮ５お
よびＮ６を含む。このビット線イコライズ指示信号φＥ
Ｑは、半導体集積回路装置としての半導体記憶装置（以
下、単に半導体記憶装置と称す）がスタンバイ状態（ロ
ウアドレスストローブ信号／ＲＡＳがＨレベルの非活性
状態）のとき、活性状態のＨレベルとなる。
【００２０】アクティブサイクル時（信号／ＲＡＳがＬ
レベル）においては、ビット線イコライズ指示信号φＥ
ＱがＬレベルとなり、ビット線ＢＬおよび／ＢＬが所定
のプリチャージ電圧Ｖｂｌの電圧レベルでフローティン
グ状態となる。この状態において、ワード線ＷＬが選択
され、メモリセルＭＣの記憶データがビット線ＢＬに伝
達される。次いで、センスアンプ活性化信号φＳＰおよ
びφＳＮが活性化され、ｐチャネルＭＯＳトランジスタ
Ｐ１およびＰ２が、ビット線ＢＬおよび／ＢＬの高電位
のビット線を内部電源線９０４ａ上の内部電源電圧ｉｎ
ｔＶｃｃレベルまでプルアップし、一方ｎチャネルＭＯ
ＳトランジスタＮ１およびＮ２が、このビット線ＢＬお
よび／ＢＬの低電位のビット線を接地電圧ＧＮＤレベル
まで放電する。
レベル）においては、ビット線イコライズ指示信号φＥ
ＱがＬレベルとなり、ビット線ＢＬおよび／ＢＬが所定
のプリチャージ電圧Ｖｂｌの電圧レベルでフローティン
グ状態となる。この状態において、ワード線ＷＬが選択
され、メモリセルＭＣの記憶データがビット線ＢＬに伝
達される。次いで、センスアンプ活性化信号φＳＰおよ
びφＳＮが活性化され、ｐチャネルＭＯＳトランジスタ
Ｐ１およびＰ２が、ビット線ＢＬおよび／ＢＬの高電位
のビット線を内部電源線９０４ａ上の内部電源電圧ｉｎ
ｔＶｃｃレベルまでプルアップし、一方ｎチャネルＭＯ
ＳトランジスタＮ１およびＮ２が、このビット線ＢＬお
よび／ＢＬの低電位のビット線を接地電圧ＧＮＤレベル
まで放電する。
【００２１】このセンス動作時においては、メモリセル
アレイ９０８ａの選択ワード線ＷＬに接続される１行の
メモリセルのセンス動作が行なわれる。したがって、同
時に数多くのセンスアンプ回路が動作して各ビット線対
の充放電が行なわれる。したがって、センスアンプ９０
８ｄのセンス動作時における消費電流は大きく、他の周
辺制御回路９０８ｅ、行デコーダ９０８ｂおよび列デコ
ーダ９０８ｃに比べて大きな電流消費源となる。
アレイ９０８ａの選択ワード線ＷＬに接続される１行の
メモリセルのセンス動作が行なわれる。したがって、同
時に数多くのセンスアンプ回路が動作して各ビット線対
の充放電が行なわれる。したがって、センスアンプ９０
８ｄのセンス動作時における消費電流は大きく、他の周
辺制御回路９０８ｅ、行デコーダ９０８ｂおよび列デコ
ーダ９０８ｃに比べて大きな電流消費源となる。
【００２２】この半導体記憶装置の消費電力を低減する
ために、電圧降下回路９０５から発生される内部電源電
圧ｉｎｔＶｃｃの電圧レベルを小さくする。これによ
り、ビット線対の電圧振幅が小さくなり、応じて消費電
流が小さくなり、低消費電力化を図ることができる。し
かしながら、電圧降下回路９０５は、内部電源線９０４
上に１種類の内部電源電圧ｉｎｔＶｃｃを発生している
だけである。したがって周辺回路としての周辺制御回路
９０８ｅ、行デコーダ９０８ｂおよび列デコーダ９０８
ｃへも、この低い内部電源電圧ｉｎｔＶｃｃが伝達され
る。ＭＯＳトランジスタは、そのゲート電圧により動作
速度が規定される（ＭＯＳトランジスタのドレイン電流
は、ゲート電圧の二乗関数で与えられる（飽和領域で動
作するとき））。したがって、この場合には、高速動作
する半導体記憶装置を実現することができなくなる。
ために、電圧降下回路９０５から発生される内部電源電
圧ｉｎｔＶｃｃの電圧レベルを小さくする。これによ
り、ビット線対の電圧振幅が小さくなり、応じて消費電
流が小さくなり、低消費電力化を図ることができる。し
かしながら、電圧降下回路９０５は、内部電源線９０４
上に１種類の内部電源電圧ｉｎｔＶｃｃを発生している
だけである。したがって周辺回路としての周辺制御回路
９０８ｅ、行デコーダ９０８ｂおよび列デコーダ９０８
ｃへも、この低い内部電源電圧ｉｎｔＶｃｃが伝達され
る。ＭＯＳトランジスタは、そのゲート電圧により動作
速度が規定される（ＭＯＳトランジスタのドレイン電流
は、ゲート電圧の二乗関数で与えられる（飽和領域で動
作するとき））。したがって、この場合には、高速動作
する半導体記憶装置を実現することができなくなる。
【００２３】一方、高速動作を実現するために、内部電
源電圧ｉｎｔＶｃｃの電圧レベルを高くして行デコーダ
９０８ｂ、列デコーダ９０８ｃおよび周辺制御回路９０
８ｅ等へ与えることを考える。しかしながら、この場合
においても、高くされた内部電源電圧ｉｎｔＶｃｃがメ
モリセルアレイの各列に対応して設けられたセンスアン
プ９０８ｄへ与えられ、各ビット線の電圧振幅が大きく
なり、消費電流を低減することができなくなる。
源電圧ｉｎｔＶｃｃの電圧レベルを高くして行デコーダ
９０８ｂ、列デコーダ９０８ｃおよび周辺制御回路９０
８ｅ等へ与えることを考える。しかしながら、この場合
においても、高くされた内部電源電圧ｉｎｔＶｃｃがメ
モリセルアレイの各列に対応して設けられたセンスアン
プ９０８ｄへ与えられ、各ビット線の電圧振幅が大きく
なり、消費電流を低減することができなくなる。
【００２４】したがって、従来の半導体記憶装置におい
ては、１種類の内部電源電圧を発生する電圧降下回路し
か設けられておらず、高速動作および低消費電力をとも
に実現することは困難となるという問題が生じる。
ては、１種類の内部電源電圧を発生する電圧降下回路し
か設けられておらず、高速動作および低消費電力をとも
に実現することは困難となるという問題が生じる。
【００２５】それゆえ、この発明の目的は、高速動作お
よび低消費電力をともに実現することのできる半導体集
積回路装置を提供することである。
よび低消費電力をともに実現することのできる半導体集
積回路装置を提供することである。
【００２６】この発明の他の目的は、高速動作および低
消費電力をともに実現することができるとともに、有効
な信頼性評価試験を行なうことのできる半導体集積回路
装置を提供することである。
消費電力をともに実現することができるとともに、有効
な信頼性評価試験を行なうことのできる半導体集積回路
装置を提供することである。
【００２７】
【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、第１の電源ノードに結合され、この第１
の電源ノードから電流を供給されて第１の基準電圧を発
生する第１の基準電圧発生回路と、第２の電源ノードに
結合され、この第２の電源ノードから電流を供給され、
第１の基準電圧とレベルの異なる第２の基準電圧を発生
する第２の基準電圧発生回路と、第１の電源ノードの電
圧を一方動作電源電圧として動作し、この第１の基準電
圧発生回路の出力ノードの電圧と第１の内部電源線上の
電圧とを比較する第１の比較回路と、第１の電源ノード
と第２の内部電源線との間に結合され、第１の比較回路
の出力信号に従って第１の電源ノードから第１の内部電
源線へ電流を供給する第１の電流ドライブ素子と、第１
の電源ノードと第１の基準電圧発生回路の出力ノードと
の間に結合され、ストレス加速モード指示信号の活性化
に応答して、第１の基準電圧発生回路の出力ノードと第
１の電源ノードとを電気的に結合する第１のスイッチン
グ素子と、第２の基準電圧発生回路の出力ノードの電圧
と第１の内部電源線と別に設けられる第２の内部電源線
上の電圧とを比較する第２の比較回路と、第２の電源ノ
ードと第２の内部電源線との間に結合され、第２の比較
回路の出力信号に従って第２の電源ノードから第２の内
部電源線へ電流を供給する第２の電流ドライブ素子と、
第２の電源ノードと第２の基準電圧発生回路の出力ノー
ドとの間に結合され、ストレス加速モード指示信号の活
性化に応答して第２の電源ノードと第２の基準電圧発生
回路の出力ノードとを電気的に結合する第２のスイッチ
ング素子を備える。
積回路装置は、第１の電源ノードに結合され、この第１
の電源ノードから電流を供給されて第１の基準電圧を発
生する第１の基準電圧発生回路と、第２の電源ノードに
結合され、この第２の電源ノードから電流を供給され、
第１の基準電圧とレベルの異なる第２の基準電圧を発生
する第２の基準電圧発生回路と、第１の電源ノードの電
圧を一方動作電源電圧として動作し、この第１の基準電
圧発生回路の出力ノードの電圧と第１の内部電源線上の
電圧とを比較する第１の比較回路と、第１の電源ノード
と第２の内部電源線との間に結合され、第１の比較回路
の出力信号に従って第１の電源ノードから第１の内部電
源線へ電流を供給する第１の電流ドライブ素子と、第１
の電源ノードと第１の基準電圧発生回路の出力ノードと
の間に結合され、ストレス加速モード指示信号の活性化
に応答して、第１の基準電圧発生回路の出力ノードと第
１の電源ノードとを電気的に結合する第１のスイッチン
グ素子と、第２の基準電圧発生回路の出力ノードの電圧
と第１の内部電源線と別に設けられる第２の内部電源線
上の電圧とを比較する第２の比較回路と、第２の電源ノ
ードと第２の内部電源線との間に結合され、第２の比較
回路の出力信号に従って第２の電源ノードから第２の内
部電源線へ電流を供給する第２の電流ドライブ素子と、
第２の電源ノードと第２の基準電圧発生回路の出力ノー
ドとの間に結合され、ストレス加速モード指示信号の活
性化に応答して第２の電源ノードと第２の基準電圧発生
回路の出力ノードとを電気的に結合する第２のスイッチ
ング素子を備える。
【００２８】請求項２に係る半導体集積回路装置は、請
求項１の装置において、第１および第２の電源ノード
は、各々が外部電源電圧を受けかつ別々に設けられる外
部電源端子にそれぞれ結合され、第１および第２の電源
ノードは電源配線により相互接続される。
求項１の装置において、第１および第２の電源ノード
は、各々が外部電源電圧を受けかつ別々に設けられる外
部電源端子にそれぞれ結合され、第１および第２の電源
ノードは電源配線により相互接続される。
【００２９】請求項３に係る半導体集積回路装置は、請
求項１の装置において、第１および第２の電源ノード
は、各々が外部電源電圧を受けかつ別々に設けられる外
部電源端子に結合され、かつ第１および第２の電源ノー
ドは互いに分離される。
求項１の装置において、第１および第２の電源ノード
は、各々が外部電源電圧を受けかつ別々に設けられる外
部電源端子に結合され、かつ第１および第２の電源ノー
ドは互いに分離される。
【００３０】請求項４に係る半導体集積回路装置は、請
求項１の装置が、さらに、第１の電源ノードと第２の電
源ノードとの間に結合され、ストレス加速モード指示信
号の活性化に応答して非導通状態となりかつストレス加
速モード指示信号の非活性化に応答して導通状態となる
第３のスイッチング素子を備える。
求項１の装置が、さらに、第１の電源ノードと第２の電
源ノードとの間に結合され、ストレス加速モード指示信
号の活性化に応答して非導通状態となりかつストレス加
速モード指示信号の非活性化に応答して導通状態となる
第３のスイッチング素子を備える。
【００３１】請求項５に係る半導体集積回路装置は、請
求項２の第２のスイッチング素子が、ストレス加速モー
ド指示信号の活性化時、第１の電源ノード上の電圧を所
定値降下させて第１の内部電源線へ伝達する手段を含
む。
求項２の第２のスイッチング素子が、ストレス加速モー
ド指示信号の活性化時、第１の電源ノード上の電圧を所
定値降下させて第１の内部電源線へ伝達する手段を含
む。
【００３２】請求項６に係る半導体集積回路装置は、行
列状に配列される複数のメモリセルを有するメモリアレ
イと、メモリアレイの各列に対応して設けられ、活性化
時第１の内部電源線上の電圧を一方動作電源電圧として
動作し、対応の列上のメモリセルデータの検知および増
幅を行なうセンスアンプと、第２の内部電源線上の電圧
を一方動作電源電圧として動作し、アドレス信号に従っ
てメモリセルアレイのアドレス指定されたメモリセルを
選択する選択手段をさらに含む。
列状に配列される複数のメモリセルを有するメモリアレ
イと、メモリアレイの各列に対応して設けられ、活性化
時第１の内部電源線上の電圧を一方動作電源電圧として
動作し、対応の列上のメモリセルデータの検知および増
幅を行なうセンスアンプと、第２の内部電源線上の電圧
を一方動作電源電圧として動作し、アドレス信号に従っ
てメモリセルアレイのアドレス指定されたメモリセルを
選択する選択手段をさらに含む。
【００３３】請求項７に係る半導体集積回路装置は、複
数の内部電源線と、これら複数の内部電源線それぞれに
対応して設けられ、互いに電圧レベルの異なる複数の基
準電圧を発生する基準電圧発生手段と、これら複数の基
準電圧発生手段それぞれに対応して設けられ、対応の基
準電圧と対応の内部電源線上の電圧とを差動増幅し、該
増幅結果に従って対応の内部電源線上の電圧を調整し、
対応の内部電源線上の電圧を対応の基準電圧出力ノード
上の電圧レベルに保持する複数の内部電圧発生手段と、
ストレス加速モード指示信号に応答して基準電圧発生手
段の各基準電圧出力ノードを外部電源電圧供給ノードに
結合する手段とを備える。
数の内部電源線と、これら複数の内部電源線それぞれに
対応して設けられ、互いに電圧レベルの異なる複数の基
準電圧を発生する基準電圧発生手段と、これら複数の基
準電圧発生手段それぞれに対応して設けられ、対応の基
準電圧と対応の内部電源線上の電圧とを差動増幅し、該
増幅結果に従って対応の内部電源線上の電圧を調整し、
対応の内部電源線上の電圧を対応の基準電圧出力ノード
上の電圧レベルに保持する複数の内部電圧発生手段と、
ストレス加速モード指示信号に応答して基準電圧発生手
段の各基準電圧出力ノードを外部電源電圧供給ノードに
結合する手段とを備える。
【００３４】複数の電圧レベルの異なる基準電圧それぞ
れに従って内部電源電圧を生成することにより、半導体
集積回路装置内において、低消費電力性が重視される内
部回路部および高速動作性が要求される回路部へそれぞ
れ最適な内部電源電圧を与えることができ、高速動作お
よび低消費電流の半導体集積回路装置を実現することが
できる。
れに従って内部電源電圧を生成することにより、半導体
集積回路装置内において、低消費電力性が重視される内
部回路部および高速動作性が要求される回路部へそれぞ
れ最適な内部電源電圧を与えることができ、高速動作お
よび低消費電流の半導体集積回路装置を実現することが
できる。
【００３５】また、ストレス加速モード時、基準電圧出
力ノードを外部電源電圧供給ノードに結合することによ
り、基準電圧を外部から調整することができ、この電圧
降下回路を外部電源電圧に従って動作させることがで
き、この内部電源電圧を発生する回路、すなわち電圧降
下回路のストレス加速テストを行なうことができ、確実
に、この半導体集積回路装置の信頼性評価を行なうこと
ができる。
力ノードを外部電源電圧供給ノードに結合することによ
り、基準電圧を外部から調整することができ、この電圧
降下回路を外部電源電圧に従って動作させることがで
き、この内部電源電圧を発生する回路、すなわち電圧降
下回路のストレス加速テストを行なうことができ、確実
に、この半導体集積回路装置の信頼性評価を行なうこと
ができる。
【００３６】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、半導体記憶装置１は、行列状に配列
される複数のメモリセルを有するメモリセルアレイ２
と、アドレス入力端子３に与えられたアドレス信号を受
け、内部行アドレス信号ＲＡおよび内部列アドレス信号
ＣＡを発生するアドレスバッファ４と、アドレスバッフ
ァ４から与えられる内部行アドレス信号ＲＡをデコード
し、メモリセルアレイ２のアドレス指定された行を選択
状態へ駆動する行デコーダ５と、アドレスバッファ４か
ら与えられる内部アドレス信号ＣＡをデコードし、メモ
リセルアレイ２のアドレス指定された列を選択するため
の列選択信号を発生する列デコーダ６と、メモリセルア
レイ２の各列に対応して設けられ、活性化時対応の列の
メモリセルのデータの検知、増幅およびラッチを行なう
センスアンプ７と、メモリセルアレイ２の選択されたメ
モリセルと内部データバス８の間でデータの入出力を行
なう入出力回路９とを含む。メモリセルアレイ２におい
ては、先の図２３に示す構成と同様、各行に対応してワ
ード線が配置され、各ワード線に対応の行のメモリセル
が接続される。メモリセルアレイ２の各列には、ビット
線対が設けられ、各ビット線対には対応の列のメモリセ
ルが接続される。
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、半導体記憶装置１は、行列状に配列
される複数のメモリセルを有するメモリセルアレイ２
と、アドレス入力端子３に与えられたアドレス信号を受
け、内部行アドレス信号ＲＡおよび内部列アドレス信号
ＣＡを発生するアドレスバッファ４と、アドレスバッフ
ァ４から与えられる内部行アドレス信号ＲＡをデコード
し、メモリセルアレイ２のアドレス指定された行を選択
状態へ駆動する行デコーダ５と、アドレスバッファ４か
ら与えられる内部アドレス信号ＣＡをデコードし、メモ
リセルアレイ２のアドレス指定された列を選択するため
の列選択信号を発生する列デコーダ６と、メモリセルア
レイ２の各列に対応して設けられ、活性化時対応の列の
メモリセルのデータの検知、増幅およびラッチを行なう
センスアンプ７と、メモリセルアレイ２の選択されたメ
モリセルと内部データバス８の間でデータの入出力を行
なう入出力回路９とを含む。メモリセルアレイ２におい
ては、先の図２３に示す構成と同様、各行に対応してワ
ード線が配置され、各ワード線に対応の行のメモリセル
が接続される。メモリセルアレイ２の各列には、ビット
線対が設けられ、各ビット線対には対応の列のメモリセ
ルが接続される。
【００３７】行デコーダ５は、このアドレス指定された
行に対応するワード線を選択状態へ駆動する。この行デ
コーダ５と選択状態へ駆動されるべきワード線の間には
後に説明する内部電源電圧より高い昇圧電圧を伝達する
ワード線ドライブ回路が設けられる。列デコーダ６は、
このメモリセルアレイ２のアドレス指定された列に対応
して設けられたビット線対を選択する列選択信号を発生
する。
行に対応するワード線を選択状態へ駆動する。この行デ
コーダ５と選択状態へ駆動されるべきワード線の間には
後に説明する内部電源電圧より高い昇圧電圧を伝達する
ワード線ドライブ回路が設けられる。列デコーダ６は、
このメモリセルアレイ２のアドレス指定された列に対応
して設けられたビット線対を選択する列選択信号を発生
する。
【００３８】センスアンプ７は、図２３に示す構成と同
様、交差結合されたｐチャネルＭＯＳトランジスタ対お
よび交差結合されたｎチャネルＭＯＳトランジスタ対を
含む。
様、交差結合されたｐチャネルＭＯＳトランジスタ対お
よび交差結合されたｎチャネルＭＯＳトランジスタ対を
含む。
【００３９】入出力回路９は、データ読出時、メモリセ
ルアレイ２の選択されたメモリセルのデータを増幅して
内部データ入出力バス８へ伝達するプリアンプと、デー
タ書込時活性化され、内部データバス８上に伝達された
データを増幅して選択メモリセルへ伝達する書込ドライ
バを含む。
ルアレイ２の選択されたメモリセルのデータを増幅して
内部データ入出力バス８へ伝達するプリアンプと、デー
タ書込時活性化され、内部データバス８上に伝達された
データを増幅して選択メモリセルへ伝達する書込ドライ
バを含む。
【００４０】半導体記憶装置１は、さらに、データ入出
力端子１０ａ〜１０ｄに与えられた外部書込データＤＱ
１〜ＤＱ４を増幅して内部データバス８へ伝達する入力
バッファ１１と、データ読出動作モード時、この内部デ
ータバス８上に伝達された内部読出データを増幅して外
部データ入出力端子１０ａ〜１０ｄへ出力する出力バッ
ファ１２と、制御信号入力端子１３ａに与えられるコラ
ムアドレスストローブ信号／ＣＡＳと制御信号入力端子
１３ｂに与えられるロウアドレスストローブ信号／ＲＡ
Ｓに従って各種動作に必要な内部制御信号を発生するク
ロック発生回路１４と、このクロック発生回路１４から
の内部制御信号と制御信号入力端子１３ｃに与えられる
ライトイネーブル信号／Ｗとを受けて、書込／読出制御
信号を発生するゲート回路１５を含む。
力端子１０ａ〜１０ｄに与えられた外部書込データＤＱ
１〜ＤＱ４を増幅して内部データバス８へ伝達する入力
バッファ１１と、データ読出動作モード時、この内部デ
ータバス８上に伝達された内部読出データを増幅して外
部データ入出力端子１０ａ〜１０ｄへ出力する出力バッ
ファ１２と、制御信号入力端子１３ａに与えられるコラ
ムアドレスストローブ信号／ＣＡＳと制御信号入力端子
１３ｂに与えられるロウアドレスストローブ信号／ＲＡ
Ｓに従って各種動作に必要な内部制御信号を発生するク
ロック発生回路１４と、このクロック発生回路１４から
の内部制御信号と制御信号入力端子１３ｃに与えられる
ライトイネーブル信号／Ｗとを受けて、書込／読出制御
信号を発生するゲート回路１５を含む。
【００４１】クロック発生回路１４は、アドレスバッフ
ァのアドレス取込タイミング、行デコーダ５のデコード
タイミング、列デコーダ６のデコードタイミングおよび
出力バッファ１２の活性／非活性を決定するための内部
制御信号を発生し、かつセンスアンプ７の活性化タイミ
ングおよび入出力回路９の活性化タイミングを規定する
内部制御信号を発生する。
ァのアドレス取込タイミング、行デコーダ５のデコード
タイミング、列デコーダ６のデコードタイミングおよび
出力バッファ１２の活性／非活性を決定するための内部
制御信号を発生し、かつセンスアンプ７の活性化タイミ
ングおよび入出力回路９の活性化タイミングを規定する
内部制御信号を発生する。
【００４２】ゲート回路１５は、その一方入力に、クロ
ック発生回路１４からコラムアドレスストローブ信号／
ＣＡＳおよびロウアドレスストローブ信号／ＲＡＳがと
もに活性状態のときにＨレベルとなる信号を受ける。こ
のゲート回路１５は、ライトイネーブル信号／ＷがＬレ
ベルの活性状態とされると、入力バッファ１１を活性化
し、かつ出力バッファ１２の内部データ読出動作を停止
させる。出力バッファ１２は、このライトイネーブル信
号／Ｗが非活性状態にあり読出動作モードを示すとき作
動状態とされる。この出力バッファ１２は、また端子１
６を介して出力イネーブル信号／ＯＥを受ける。この出
力イネーブル信号／ＯＥは出力バッファ１２の出力イン
ピーダンスを決定する。出力バッファ１２は、コラムア
ドレスストローブ信号／ＣＡＳおよび出力イネーブル信
号／ＯＥがともに活性状態のＬレベルのときに出力低イ
ンピーダンス状態となり、内部データバス８上に与えら
れたデータを増幅してデータ入出力端子１０ａ〜１０ｄ
に読出データＤＱ１〜ＤＱ４を出力する。ロウアドレス
ストローブ信号／ＲＡＳおよびコラムアドレスストロー
ブ信号／ＣＡＳがともにＬレベルのときに、この出力イ
ネーブル信号／ＯＥがＬレベルの活性状態とされると出
力低インピーダンス状態とされてデータ出力動作を行な
う。出力バッファ１２は、低インピーダンス状態とされ
ると、次に出力イネーブル信号／ＯＥまたはコラムアド
レスストローブ信号／ＣＡＳが非活性状態のＨレベルと
なるまで低インピーダンス状態を維持する。
ック発生回路１４からコラムアドレスストローブ信号／
ＣＡＳおよびロウアドレスストローブ信号／ＲＡＳがと
もに活性状態のときにＨレベルとなる信号を受ける。こ
のゲート回路１５は、ライトイネーブル信号／ＷがＬレ
ベルの活性状態とされると、入力バッファ１１を活性化
し、かつ出力バッファ１２の内部データ読出動作を停止
させる。出力バッファ１２は、このライトイネーブル信
号／Ｗが非活性状態にあり読出動作モードを示すとき作
動状態とされる。この出力バッファ１２は、また端子１
６を介して出力イネーブル信号／ＯＥを受ける。この出
力イネーブル信号／ＯＥは出力バッファ１２の出力イン
ピーダンスを決定する。出力バッファ１２は、コラムア
ドレスストローブ信号／ＣＡＳおよび出力イネーブル信
号／ＯＥがともに活性状態のＬレベルのときに出力低イ
ンピーダンス状態となり、内部データバス８上に与えら
れたデータを増幅してデータ入出力端子１０ａ〜１０ｄ
に読出データＤＱ１〜ＤＱ４を出力する。ロウアドレス
ストローブ信号／ＲＡＳおよびコラムアドレスストロー
ブ信号／ＣＡＳがともにＬレベルのときに、この出力イ
ネーブル信号／ＯＥがＬレベルの活性状態とされると出
力低インピーダンス状態とされてデータ出力動作を行な
う。出力バッファ１２は、低インピーダンス状態とされ
ると、次に出力イネーブル信号／ＯＥまたはコラムアド
レスストローブ信号／ＣＡＳが非活性状態のＨレベルと
なるまで低インピーダンス状態を維持する。
【００４３】またゲート回路１５は、データ書込動作時
において、この出力イネーブル信号／ＯＥが活性状態の
状態にあっても出力バッファ１２を出力ハイインピーダ
ンス状態に設定する機能を備える。
において、この出力イネーブル信号／ＯＥが活性状態の
状態にあっても出力バッファ１２を出力ハイインピーダ
ンス状態に設定する機能を備える。
【００４４】この半導体記憶装置１は、さらに、電源端
子２０ａおよび２０ｐそれぞれに与えられる外部電源電
圧ｅｘｔＶｃｃと外部接地端子２１ａおよび２１ｐそれ
ぞれに与えられる接地電圧Ｖｓｓとを受けて動作し、互
いに電圧レベルの異なる内部電源電圧ｉｎｔＶｃｃＰお
よびｉｎｔＶｃｃＡを発生する内部電源電圧発生回路２
２を含む。内部電源電圧ｉｎｔＶｃｃＡは、メモリセル
アレイ２、センスアンプ７および入出力回路９へ与えら
れる。一方、内部電源電圧ｉｎｔＶｃｃＰは、アドレス
バッファ４、行デコーダ５、列デコーダ６、入力バッフ
ァ１１、出力バッファ１２およびクロック発生回路１４
およびゲート回路１５などの周辺回路へ与えられる。ア
レイ用の電源電圧ｉｎｔＶｃｃＡは、低消費電力を実現
するためにその電圧レベルが低くされ、一方、周辺回路
のための内部電源電圧ｉｎｔＶｃｃＰは、高速動作実現
のためにその電圧レベルが高くされる。
子２０ａおよび２０ｐそれぞれに与えられる外部電源電
圧ｅｘｔＶｃｃと外部接地端子２１ａおよび２１ｐそれ
ぞれに与えられる接地電圧Ｖｓｓとを受けて動作し、互
いに電圧レベルの異なる内部電源電圧ｉｎｔＶｃｃＰお
よびｉｎｔＶｃｃＡを発生する内部電源電圧発生回路２
２を含む。内部電源電圧ｉｎｔＶｃｃＡは、メモリセル
アレイ２、センスアンプ７および入出力回路９へ与えら
れる。一方、内部電源電圧ｉｎｔＶｃｃＰは、アドレス
バッファ４、行デコーダ５、列デコーダ６、入力バッフ
ァ１１、出力バッファ１２およびクロック発生回路１４
およびゲート回路１５などの周辺回路へ与えられる。ア
レイ用の電源電圧ｉｎｔＶｃｃＡは、低消費電力を実現
するためにその電圧レベルが低くされ、一方、周辺回路
のための内部電源電圧ｉｎｔＶｃｃＰは、高速動作実現
のためにその電圧レベルが高くされる。
【００４５】メモリセルアレイ２に対し、内部電源電圧
ｉｎｔＶｃｃＡを与えるのは、センスアンプ形成領域に
おけるｐチャネルＭＯＳトランジスタが形成されるＮウ
ェルにバイアス電圧を印加するためである。また、この
アレイ用内部電源電圧ｉｎｔＶｃｃＡから、メモリセル
キャパシタへ与えられるセルプレート電圧Ｖｃｐおよび
ビット線プリチャージ電圧Ｖｂｌが生成されて、メモリ
セルアレイへ与えられる。センスアンプ７は、このアレ
イ用内部電源電圧ｉｎｔＶｃｃＡを一方動作電源電圧と
して動作する。
ｉｎｔＶｃｃＡを与えるのは、センスアンプ形成領域に
おけるｐチャネルＭＯＳトランジスタが形成されるＮウ
ェルにバイアス電圧を印加するためである。また、この
アレイ用内部電源電圧ｉｎｔＶｃｃＡから、メモリセル
キャパシタへ与えられるセルプレート電圧Ｖｃｐおよび
ビット線プリチャージ電圧Ｖｂｌが生成されて、メモリ
セルアレイへ与えられる。センスアンプ７は、このアレ
イ用内部電源電圧ｉｎｔＶｃｃＡを一方動作電源電圧と
して動作する。
【００４６】図２は、図１に示す半導体記憶装置の１ビ
ットのメモリセルに関連する部分の構成を概略的に示す
図である。図２において、アドレスバッファ４は、周辺
用内部電源電圧ｉｎｔＶｃｃＰと接地電圧Ｖｓｓを動作
電源電圧として動作し、外部から与えられるアドレス信
号ビットＡｉを受けて、相補な内部アドレス信号ビット
Ａｉおよび／Ａｉを発生するバッファ回路４ａを含む。
このアドレスバッファ４ａからの相補アドレス信号ビッ
トが、行デコーダ５および列デコーダ６へ与えられる。
行デコーダ５は、周辺内部電源電圧ｉｎｔＶｃｃＰを一
方動作電源電圧として動作し、アドレスバッファ４から
与えられる所定の組合せのアドレス信号ビットを受ける
ＮＡＮＤ回路５ａと、周辺用内部電源電圧ｉｎｔＶｃｃ
Ｐを一方動作電源電圧として動作し、ＮＡＮＤ回路５ａ
の出力信号を反転して、ワード線ＷＬへ伝達するインバ
ータ回路５ｂを含む。この行デコーダ５とワード線ＷＬ
の間に、インバータ回路５ｂの出力信号に従って、図示
しない回路から発生されるワード線駆動信号をワード線
ＷＬ上に伝達するワード線ドライブ回路が設けられる。
このワード線駆動信号はアレイ用内部電源電圧ｉｎｔＶ
ｃｃＡに基づいて生成される昇圧電圧Ｖｐｐレベルであ
る。
ットのメモリセルに関連する部分の構成を概略的に示す
図である。図２において、アドレスバッファ４は、周辺
用内部電源電圧ｉｎｔＶｃｃＰと接地電圧Ｖｓｓを動作
電源電圧として動作し、外部から与えられるアドレス信
号ビットＡｉを受けて、相補な内部アドレス信号ビット
Ａｉおよび／Ａｉを発生するバッファ回路４ａを含む。
このアドレスバッファ４ａからの相補アドレス信号ビッ
トが、行デコーダ５および列デコーダ６へ与えられる。
行デコーダ５は、周辺内部電源電圧ｉｎｔＶｃｃＰを一
方動作電源電圧として動作し、アドレスバッファ４から
与えられる所定の組合せのアドレス信号ビットを受ける
ＮＡＮＤ回路５ａと、周辺用内部電源電圧ｉｎｔＶｃｃ
Ｐを一方動作電源電圧として動作し、ＮＡＮＤ回路５ａ
の出力信号を反転して、ワード線ＷＬへ伝達するインバ
ータ回路５ｂを含む。この行デコーダ５とワード線ＷＬ
の間に、インバータ回路５ｂの出力信号に従って、図示
しない回路から発生されるワード線駆動信号をワード線
ＷＬ上に伝達するワード線ドライブ回路が設けられる。
このワード線駆動信号はアレイ用内部電源電圧ｉｎｔＶ
ｃｃＡに基づいて生成される昇圧電圧Ｖｐｐレベルであ
る。
【００４７】ワード線ＷＬとビット線ＢＬの交差部に対
応してメモリセルＭＣが配置される。このメモリセルＭ
Ｃは、情報を記憶するメモリキャパシタＭＱと、ワード
線ＷＬ上の電位に応答してこのキャパシタＭＱをビット
線ＢＬに接続するアクセストランジスタＭＴを含む。メ
モリセルキャパシタＭＱのセルプレート電極へは、アレ
イ用内部電源電圧ｉｎｔＶｃｃＡの１／２のレベルの中
間電圧が印加される。
応してメモリセルＭＣが配置される。このメモリセルＭ
Ｃは、情報を記憶するメモリキャパシタＭＱと、ワード
線ＷＬ上の電位に応答してこのキャパシタＭＱをビット
線ＢＬに接続するアクセストランジスタＭＴを含む。メ
モリセルキャパシタＭＱのセルプレート電極へは、アレ
イ用内部電源電圧ｉｎｔＶｃｃＡの１／２のレベルの中
間電圧が印加される。
【００４８】このビット線ＢＬおよび／ＢＬに対し、セ
ンスアンプ回路７ａが設けられる。このセンスアンプ回
路７ａは、図１に示すセンスアンプ７に含まれる。セン
スアンプ回路７ａは、センスアンプ活性化信号φＳＰお
よびφＳＮに応答して活性化され、内部電源線２５およ
び接地線２６上に与えられるアレイ用内部電源電圧ｉｎ
ｔＶｃｃＡおよび接地電圧Ｖｓｓを両動作電源電圧とし
て動作して、ビット線ＢＬおよび／ＢＬの電位を差動的
に増幅する。このビット線ＢＬおよび／ＢＬには、ビッ
ト線ＢＬおよび／ＢＬの電位を所定の中間電圧レベル
（アレイ用内部電源電圧ｉｎｔＶｃｃＡの１／２）にイ
コライズするためのビット線イコライズ回路が設けられ
ているが、図２においては示していない。
ンスアンプ回路７ａが設けられる。このセンスアンプ回
路７ａは、図１に示すセンスアンプ７に含まれる。セン
スアンプ回路７ａは、センスアンプ活性化信号φＳＰお
よびφＳＮに応答して活性化され、内部電源線２５およ
び接地線２６上に与えられるアレイ用内部電源電圧ｉｎ
ｔＶｃｃＡおよび接地電圧Ｖｓｓを両動作電源電圧とし
て動作して、ビット線ＢＬおよび／ＢＬの電位を差動的
に増幅する。このビット線ＢＬおよび／ＢＬには、ビッ
ト線ＢＬおよび／ＢＬの電位を所定の中間電圧レベル
（アレイ用内部電源電圧ｉｎｔＶｃｃＡの１／２）にイ
コライズするためのビット線イコライズ回路が設けられ
ているが、図２においては示していない。
【００４９】センスアンプ活性化信号φＳＰおよびφＳ
Ｎは、クロック発生回路１４に含まれるセンス制御回路
１４ａから出力される。このセンス制御回路１４ａは、
周辺用内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電圧
として動作し、ロウアドレスストローブ信号／ＲＡＳに
従って所定のタイミングでセンスアンプ活性化信号φＳ
ＰおよびφＳＮを出力する。このセンス制御回路１４ａ
は、センスアンプ活性化信号φＳＰおよびφＳＮを、ア
レイ用内部電源電圧ｉｎｔＶｃｃＡの電源電圧レベルに
変換するレベル変換回路を備えていてもよい。
Ｎは、クロック発生回路１４に含まれるセンス制御回路
１４ａから出力される。このセンス制御回路１４ａは、
周辺用内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電圧
として動作し、ロウアドレスストローブ信号／ＲＡＳに
従って所定のタイミングでセンスアンプ活性化信号φＳ
ＰおよびφＳＮを出力する。このセンス制御回路１４ａ
は、センスアンプ活性化信号φＳＰおよびφＳＮを、ア
レイ用内部電源電圧ｉｎｔＶｃｃＡの電源電圧レベルに
変換するレベル変換回路を備えていてもよい。
【００５０】列デコーダ６は、周辺用内部電源電圧ｉｎ
ｔＶｃｃＰを一方動作電源電圧として動作し、アドレス
バッファ４からの内部列アドレス信号ビットの所定の組
合せを受けるＮＡＮＤ回路６ａと、内部電源電圧ｉｎｔ
ＶｃｃＰを一方動作電源電圧として動作し、ＮＡＮＤ回
路６ａの出力信号を反転するインバータ回路６ｂを含
む。このインバータ回路６ｂの出力信号は、ビット線Ｂ
Ｌおよび／ＢＬに設けられた列選択ゲート２７へ与えら
れる。列選択ゲート２７は、このインバータ回路６ｂの
出力信号（列選択信号）がＨレベルのときに導通し、ビ
ット線ＢＬおよび／ＢＬを内部データ線対２８へ接続す
る。この列デコーダ６においても、インバータ回路６ｂ
は、アレイ用内部電源電圧ｉｎｔＶｃｃＡの電圧レベル
の列選択信号を発生するレベル変換回路を備えていても
よい。
ｔＶｃｃＰを一方動作電源電圧として動作し、アドレス
バッファ４からの内部列アドレス信号ビットの所定の組
合せを受けるＮＡＮＤ回路６ａと、内部電源電圧ｉｎｔ
ＶｃｃＰを一方動作電源電圧として動作し、ＮＡＮＤ回
路６ａの出力信号を反転するインバータ回路６ｂを含
む。このインバータ回路６ｂの出力信号は、ビット線Ｂ
Ｌおよび／ＢＬに設けられた列選択ゲート２７へ与えら
れる。列選択ゲート２７は、このインバータ回路６ｂの
出力信号（列選択信号）がＨレベルのときに導通し、ビ
ット線ＢＬおよび／ＢＬを内部データ線対２８へ接続す
る。この列デコーダ６においても、インバータ回路６ｂ
は、アレイ用内部電源電圧ｉｎｔＶｃｃＡの電圧レベル
の列選択信号を発生するレベル変換回路を備えていても
よい。
【００５１】入出力回路９は、アレイ用内部電源電圧ｉ
ｎｔＶｃｃＡを一方動作電源電圧として動作し、内部デ
ータ線対２８上のデータを増幅するプリアンプ９ａと、
アレイ用内部電源電圧ｉｎｔＶｃｃＡを一方動作電源電
圧として動作し、内部データ線対２８上に相補な内部書
込データを伝達する書込ドライバ９ａを含む。
ｎｔＶｃｃＡを一方動作電源電圧として動作し、内部デ
ータ線対２８上のデータを増幅するプリアンプ９ａと、
アレイ用内部電源電圧ｉｎｔＶｃｃＡを一方動作電源電
圧として動作し、内部データ線対２８上に相補な内部書
込データを伝達する書込ドライバ９ａを含む。
【００５２】このプリアンプ９ａの出力信号は内部読出
線８ａを介して出力バッファ回路１２ａへ与えられる。
書込ドライバ９ｂは、内部書込データ線８ｂを介して入
力バッファ回路１１ａから内部書込データを受ける。出
力バッファ回路１２ａおよび入力バッファ回路１１ａ
は、周辺内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電
圧として動作する。この出力バッファ回路１２ａは、外
部端子１０に接続する最終段は、外部電源電圧ｅｘｔＶ
ｃｃに従って動作してもよい。入力バッファ回路１１ａ
は、このデータ入出力端子１０に結合される入力初段
が、外部電源電圧ｅｘｔＶｃｃに従って動作するように
構成されてもよい。
線８ａを介して出力バッファ回路１２ａへ与えられる。
書込ドライバ９ｂは、内部書込データ線８ｂを介して入
力バッファ回路１１ａから内部書込データを受ける。出
力バッファ回路１２ａおよび入力バッファ回路１１ａ
は、周辺内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電
圧として動作する。この出力バッファ回路１２ａは、外
部端子１０に接続する最終段は、外部電源電圧ｅｘｔＶ
ｃｃに従って動作してもよい。入力バッファ回路１１ａ
は、このデータ入出力端子１０に結合される入力初段
が、外部電源電圧ｅｘｔＶｃｃに従って動作するように
構成されてもよい。
【００５３】図１および図２に示すように、周辺回路の
一方動作電源電圧を周辺用内部電源電圧ｉｎｔＶｃｃＰ
とし、アレイ内部に与えられる電源電圧をこれより低い
内部電源電圧ｉｎｔＶｃｃＡとする。ビット線ＢＬおよ
び／ＢＬの電圧は、アレイ用内部電源電圧ｉｎｔＶｃｃ
Ａと接地電圧Ｖｓｓの間で変化し、その電圧振幅は小さ
く、充放電電流が小さくなり、応じて消費電流が低減さ
れる。
一方動作電源電圧を周辺用内部電源電圧ｉｎｔＶｃｃＰ
とし、アレイ内部に与えられる電源電圧をこれより低い
内部電源電圧ｉｎｔＶｃｃＡとする。ビット線ＢＬおよ
び／ＢＬの電圧は、アレイ用内部電源電圧ｉｎｔＶｃｃ
Ａと接地電圧Ｖｓｓの間で変化し、その電圧振幅は小さ
く、充放電電流が小さくなり、応じて消費電流が低減さ
れる。
【００５４】一方、周辺回路に対する電源電圧ｉｎｔＶ
ｃｃＰは、このアレイ用内部電源電圧ｉｎｔＶｃｃＡよ
りも高い電圧レベルに設定することにより、周辺回路の
各回路を構成するＭＯＳトランジスタのゲート電圧レベ
ルが上昇し、各内部出力ノードを高速で充放電すること
ができ、高速動作が実現される。
ｃｃＰは、このアレイ用内部電源電圧ｉｎｔＶｃｃＡよ
りも高い電圧レベルに設定することにより、周辺回路の
各回路を構成するＭＯＳトランジスタのゲート電圧レベ
ルが上昇し、各内部出力ノードを高速で充放電すること
ができ、高速動作が実現される。
【００５５】図３は、図１に示す内部電源電圧発生回路
２２の構成を概略的に示す図である。図３において、内
部電源電圧発生回路２２は、外部電源端子２０ｐに接続
される電源パッド３０ｐ上の外部電源電圧ｅｘｔＶｃｃ
と基準電圧ＶｒｅｆＰとから周辺用内部電源電圧ｉｎｔ
ＶｃｃＰを発生する周辺用電圧降下回路２２ｐと、外部
電源端子２０ａに接続されるパッド３０ａ上の外部電源
電圧ｅｘｔＶｃｃと基準電圧ＶｒｅｆＡとに従ってアレ
イ用内部電源電圧ｉｎｔＶｃｃＡを発生するアレイ用電
圧降下回路２２ａを含む。
２２の構成を概略的に示す図である。図３において、内
部電源電圧発生回路２２は、外部電源端子２０ｐに接続
される電源パッド３０ｐ上の外部電源電圧ｅｘｔＶｃｃ
と基準電圧ＶｒｅｆＰとから周辺用内部電源電圧ｉｎｔ
ＶｃｃＰを発生する周辺用電圧降下回路２２ｐと、外部
電源端子２０ａに接続されるパッド３０ａ上の外部電源
電圧ｅｘｔＶｃｃと基準電圧ＶｒｅｆＡとに従ってアレ
イ用内部電源電圧ｉｎｔＶｃｃＡを発生するアレイ用電
圧降下回路２２ａを含む。
【００５６】周辺用電圧降下回路２２ｐは、電源パッド
３０ｐ上の外部電源電圧ｉｎｔＶｃｃから電流を供給さ
れ、この外部電源電圧ｅｘｔＶｃｃに対する依存性の極
めて小さな基準電圧ＶｒｅｆＰを発生する基準電圧発生
回路３４ｐと、基準電圧発生回路３４ｐの出力ノード３
５ｐ上の基準電圧ＶｒｅｆＰと周辺用内部電源線３７ｐ
上の内部電源電圧ｉｎｔＶｃｃＰを差動的に増幅する差
動増幅器で構成される比較回路３６ｐと、外部電源ノー
ド３０ｐと内部電源線３７ｐの間に結合され、比較回路
３６ｐの出力信号に従って電源パッドに接続される外部
電源線３２から電流を内部電源線３７ｐへ供給するｐチ
ャネルＭＯＳトランジスタ３８ｐを含む。ここで、外部
電源線３２は、外部電源パッド３０ｐおよび３０ａを相
互接続する。
３０ｐ上の外部電源電圧ｉｎｔＶｃｃから電流を供給さ
れ、この外部電源電圧ｅｘｔＶｃｃに対する依存性の極
めて小さな基準電圧ＶｒｅｆＰを発生する基準電圧発生
回路３４ｐと、基準電圧発生回路３４ｐの出力ノード３
５ｐ上の基準電圧ＶｒｅｆＰと周辺用内部電源線３７ｐ
上の内部電源電圧ｉｎｔＶｃｃＰを差動的に増幅する差
動増幅器で構成される比較回路３６ｐと、外部電源ノー
ド３０ｐと内部電源線３７ｐの間に結合され、比較回路
３６ｐの出力信号に従って電源パッドに接続される外部
電源線３２から電流を内部電源線３７ｐへ供給するｐチ
ャネルＭＯＳトランジスタ３８ｐを含む。ここで、外部
電源線３２は、外部電源パッド３０ｐおよび３０ａを相
互接続する。
【００５７】周辺用電圧降下回路２２ｐは、さらに、ス
トレス加速モード指示信号／ＳＴＲの活性化時導通し、
外部電源線３２と基準電圧発生回路３４ｐの出力ノード
とを電気的に接続するｐチャネルＭＯＳトランジスタ３
９ｐを含む。パッド３０ｐに隣接して外部電源線３２に
対し安定化容量４０ｐが設けられる。
トレス加速モード指示信号／ＳＴＲの活性化時導通し、
外部電源線３２と基準電圧発生回路３４ｐの出力ノード
とを電気的に接続するｐチャネルＭＯＳトランジスタ３
９ｐを含む。パッド３０ｐに隣接して外部電源線３２に
対し安定化容量４０ｐが設けられる。
【００５８】アレイ用電圧降下回路２２ａは、電源パッ
ド３０ａからの外部電源電圧ｅｘｔＶｃｃを受け、この
外部電源電圧ｅｘｔＶｃｃに対する依存性の極めて小さ
な基準電圧ＶｒｅｆＡを発生する基準電圧発生回路３４
ａと、基準電圧Ｖｒｅｆと内部電源線３７ａ上の内部電
源電圧ｉｎｔＶｃｃＡとを差動的に増幅する差動増幅器
で構成される比較回路３６ａと、外部電源線３２と内部
電源線３７ａの間に結合され、比較回路３６ａの出力信
号に従って外部電源線３２から内部電源線３７ａへ電流
を供給するｐチャネルＭＯＳトランジスタ３８ａを含
む。比較回路３６ａは、この外部電源線３２上の外部電
源電圧ｅｘｔＶｃｃを一方動作電源電圧として動作す
る。これは比較回路３６ｐも同様である。
ド３０ａからの外部電源電圧ｅｘｔＶｃｃを受け、この
外部電源電圧ｅｘｔＶｃｃに対する依存性の極めて小さ
な基準電圧ＶｒｅｆＡを発生する基準電圧発生回路３４
ａと、基準電圧Ｖｒｅｆと内部電源線３７ａ上の内部電
源電圧ｉｎｔＶｃｃＡとを差動的に増幅する差動増幅器
で構成される比較回路３６ａと、外部電源線３２と内部
電源線３７ａの間に結合され、比較回路３６ａの出力信
号に従って外部電源線３２から内部電源線３７ａへ電流
を供給するｐチャネルＭＯＳトランジスタ３８ａを含
む。比較回路３６ａは、この外部電源線３２上の外部電
源電圧ｅｘｔＶｃｃを一方動作電源電圧として動作す
る。これは比較回路３６ｐも同様である。
【００５９】アレイ用電圧降下回路２２ａは、さらに、
ストレス加速モード指示信号／ＳＴＲの活性化時導通
し、外部電源線３２と基準電圧発生回路３４ａの出力ノ
ード３５ａとを電気的に接続するｐチャネルＭＯＳトラ
ンジスタ３９ａを含む。電源パッド３０ａに隣接して、
外部電源線３２に対する安定化容量４０ａが設けられ
る。
ストレス加速モード指示信号／ＳＴＲの活性化時導通
し、外部電源線３２と基準電圧発生回路３４ａの出力ノ
ード３５ａとを電気的に接続するｐチャネルＭＯＳトラ
ンジスタ３９ａを含む。電源パッド３０ａに隣接して、
外部電源線３２に対する安定化容量４０ａが設けられ
る。
【００６０】内部電源線３７ｐおよび３７ａは別々に設
けられ、それぞれ周辺回路およびアレイ系回路へ動作電
源電圧を供給する。
けられ、それぞれ周辺回路およびアレイ系回路へ動作電
源電圧を供給する。
【００６１】周辺用の基準電圧ＶｒｅｆＰは、アレイ用
の基準電圧ＶｒｅｆＡよりも高い電圧レベルである。Ｍ
ＯＳトランジスタ３９ｐが非導通状態のとき（ストレス
加速モード以外のとき）、比較回路３６ｐおよびｐチャ
ネルＭＯＳトランジスタ３８ｐにより、内部電源線３７
ｐ上の周辺用内部電源電圧ｉｎｔＶｃｃＰは、基準電圧
ＶｒｅｆＰの電圧レベルに保持される。同様、ＭＯＳト
ランジスタ３９ａが非導通状態のとき、内部電源線３７
ａ上のアレイ用内部電源電圧ｉｎｔＶｃｃＡは、基準電
圧発生回路３４ａからの発生される基準電圧ＶｒｅｆＡ
の電圧レベルに、比較回路３６ａおよびｐチャネルＭＯ
Ｓトランジスタ３８ａのフィードバックループにより保
持される。
の基準電圧ＶｒｅｆＡよりも高い電圧レベルである。Ｍ
ＯＳトランジスタ３９ｐが非導通状態のとき（ストレス
加速モード以外のとき）、比較回路３６ｐおよびｐチャ
ネルＭＯＳトランジスタ３８ｐにより、内部電源線３７
ｐ上の周辺用内部電源電圧ｉｎｔＶｃｃＰは、基準電圧
ＶｒｅｆＰの電圧レベルに保持される。同様、ＭＯＳト
ランジスタ３９ａが非導通状態のとき、内部電源線３７
ａ上のアレイ用内部電源電圧ｉｎｔＶｃｃＡは、基準電
圧発生回路３４ａからの発生される基準電圧ＶｒｅｆＡ
の電圧レベルに、比較回路３６ａおよびｐチャネルＭＯ
Ｓトランジスタ３８ａのフィードバックループにより保
持される。
【００６２】バーンインモードなどのストレス加速モー
ド時においては、ストレス加速モード指示信号／ＳＴＲ
がＬレベルの活性状態となり、ＭＯＳトランジスタ３９
ａおよび３９ｐが導通し、基準電圧ＶｒｅｆＰおよびＶ
ｒｅｆＡは、外部電源線３２上の外部電源電圧ｅｘｔＶ
ｃｃの電圧レベルとなる。この状態においては、比較回
路３６ｐおよび３６ａは、外部電源電圧ｅｘｔＶｃｃと
内部電源電圧ｉｎｔＶｃｃＰおよびｉｎｔＶｃｃＡを差
動増幅する。したがって内部電源電圧ｉｎｔＶｃｃＰお
よびｉｎｔＶｃｃＡは、外部電源電圧ｅｘｔＶｃｃに従
って変化する。内部電源線３７ｐは、周辺回路に対する
一方動作電源電圧を与え、内部電源線３７ａは、センス
アンプおよび入出力回路に対する一方動作電源電圧を供
給する。したがって、ストレス加速モード時において、
これらの各回路に対する動作電源電圧を外部電源電圧ｅ
ｘｔＶｃｃに従って変化させ、電圧ストレスを加速する
ことができる。
ド時においては、ストレス加速モード指示信号／ＳＴＲ
がＬレベルの活性状態となり、ＭＯＳトランジスタ３９
ａおよび３９ｐが導通し、基準電圧ＶｒｅｆＰおよびＶ
ｒｅｆＡは、外部電源線３２上の外部電源電圧ｅｘｔＶ
ｃｃの電圧レベルとなる。この状態においては、比較回
路３６ｐおよび３６ａは、外部電源電圧ｅｘｔＶｃｃと
内部電源電圧ｉｎｔＶｃｃＰおよびｉｎｔＶｃｃＡを差
動増幅する。したがって内部電源電圧ｉｎｔＶｃｃＰお
よびｉｎｔＶｃｃＡは、外部電源電圧ｅｘｔＶｃｃに従
って変化する。内部電源線３７ｐは、周辺回路に対する
一方動作電源電圧を与え、内部電源線３７ａは、センス
アンプおよび入出力回路に対する一方動作電源電圧を供
給する。したがって、ストレス加速モード時において、
これらの各回路に対する動作電源電圧を外部電源電圧ｅ
ｘｔＶｃｃに従って変化させ、電圧ストレスを加速する
ことができる。
【００６３】また、この基準電圧発生回路３４ｐおよび
３４ａの出力ノード３５ｐおよび３５ａをそれぞれ、外
部電源線３２に接続することにより、比較回路３６ｐお
よび３６ａの各構成要素に対しても、電圧ストレスが加
速され、これらの電圧降下回路における比較回路（３６
ｐ，３６ａ，３８ｐ，３８ａ）に対するストレス加速を
行なうことができ、電圧降下回路の信頼性評価を確実に
行なうことができる。
３４ａの出力ノード３５ｐおよび３５ａをそれぞれ、外
部電源線３２に接続することにより、比較回路３６ｐお
よび３６ａの各構成要素に対しても、電圧ストレスが加
速され、これらの電圧降下回路における比較回路（３６
ｐ，３６ａ，３８ｐ，３８ａ）に対するストレス加速を
行なうことができ、電圧降下回路の信頼性評価を確実に
行なうことができる。
【００６４】図４は、図３に示す比較回路３６ｐおよび
３６ａの構成の一例を示す図である。図４に示すよう
に、比較回路３６（３６ｐ，３６ａ）は、基準電圧Ｖｒ
ｅｆと内部電源電圧ｉｎｔＶｃｃを比較する比較段を構
成するｎチャネルＭＯＳトランジスタＱ１およびＱ２
と、これらのＭＯＳトランジスタＱ１およびＱ２へ外部
電源線３２から電流を供給するカレントミラー段を構成
するｐチャネルＭＯＳトランジスタＱ３およびＱ４を含
む。ＭＯＳトランジスタＱ１およびＱ３の接続ノードが
電流ドライブ用ｐチャネルＭＯＳトランジスタ３８のゲ
ートに接続される。ストレス加速モード時においては、
基準電圧Ｖｒｅｆが外部電源電圧ｅｘｔＶｃｃの電圧レ
ベルに設定される。この状態において、内部電源電圧ｉ
ｎｔＶｃｃが外部電源電圧ｅｘｔＶｃｃレベルに変化す
る。したがって、この比較回路３６は、ＭＯＳトランジ
スタＱ１およびＱ２のゲートに、外部電源電圧ｅｘｔＶ
ｃｃが印加され、応じてその内部ノードが外部電源電圧
ｅｘｔＶｃｃのレベルに変化し、比較回路３６の各トラ
ンジスタに対する電圧ストレスを加速することができ、
比較回路の信頼性評価を行なうことができる。
３６ａの構成の一例を示す図である。図４に示すよう
に、比較回路３６（３６ｐ，３６ａ）は、基準電圧Ｖｒ
ｅｆと内部電源電圧ｉｎｔＶｃｃを比較する比較段を構
成するｎチャネルＭＯＳトランジスタＱ１およびＱ２
と、これらのＭＯＳトランジスタＱ１およびＱ２へ外部
電源線３２から電流を供給するカレントミラー段を構成
するｐチャネルＭＯＳトランジスタＱ３およびＱ４を含
む。ＭＯＳトランジスタＱ１およびＱ３の接続ノードが
電流ドライブ用ｐチャネルＭＯＳトランジスタ３８のゲ
ートに接続される。ストレス加速モード時においては、
基準電圧Ｖｒｅｆが外部電源電圧ｅｘｔＶｃｃの電圧レ
ベルに設定される。この状態において、内部電源電圧ｉ
ｎｔＶｃｃが外部電源電圧ｅｘｔＶｃｃレベルに変化す
る。したがって、この比較回路３６は、ＭＯＳトランジ
スタＱ１およびＱ２のゲートに、外部電源電圧ｅｘｔＶ
ｃｃが印加され、応じてその内部ノードが外部電源電圧
ｅｘｔＶｃｃのレベルに変化し、比較回路３６の各トラ
ンジスタに対する電圧ストレスを加速することができ、
比較回路の信頼性評価を行なうことができる。
【００６５】また、基準電圧発生回路３４ｐおよび３４
ａはそれぞれ外部電源パッド３０ｐおよび３０ａに結合
されており、したがって、これらの基準電圧発生回路３
４ｐおよび３４ａも、印加電圧ストレスが加速されてお
り、したがって、この電圧降下回路２２ｐおよび２２ａ
の電圧ストレスを加速することができる。応じて、電圧
降下回路の信頼性評価を行なうことができる。
ａはそれぞれ外部電源パッド３０ｐおよび３０ａに結合
されており、したがって、これらの基準電圧発生回路３
４ｐおよび３４ａも、印加電圧ストレスが加速されてお
り、したがって、この電圧降下回路２２ｐおよび２２ａ
の電圧ストレスを加速することができる。応じて、電圧
降下回路の信頼性評価を行なうことができる。
【００６６】図５は、図３に示す基準電圧発生回路３４
ａおよび３４ｐの具体的構成の一例を示す図である。図
５においては、外部電源電圧ｅｘｔＶｃｃを一方動作電
源電圧として動作し、この外部電源電圧ｅｘｔＶｃｃに
依存しない電流を発生する定電流源４５が、基準電圧発
生回路３４ａおよび３４ｐに共通に設けられる。
ａおよび３４ｐの具体的構成の一例を示す図である。図
５においては、外部電源電圧ｅｘｔＶｃｃを一方動作電
源電圧として動作し、この外部電源電圧ｅｘｔＶｃｃに
依存しない電流を発生する定電流源４５が、基準電圧発
生回路３４ａおよび３４ｐに共通に設けられる。
【００６７】定電流源４５は、外部電源ノードと内部ノ
ードＤｘの間に接続される抵抗素子４５ａと、外部電源
ノードと内部ノードＤｙの間に接続されかつそのゲート
が内部ノードＤｙに接続されるｐチャネルＭＯＳトラン
ジスタ４５ｂと、内部ノードＤｘと内部ノードＤｚの間
に接続されかつそのゲートが内部ノードＤｙに接続され
るｐチャネルＭＯＳトランジスタ４５ｃと、内部ノード
Ｄｙと接地ノードの間に接続されかつそのゲートが内部
ノードＤｚに接続されるｎチャネルＭＯＳトランジスタ
４５ｄと、内部ノードＤｚと接地ノードの間に接続され
かつそのゲートが内部ノードＤｚに接続されるｎチャネ
ルＭＯＳトランジスタ４５ｅを含む。ＭＯＳトランジス
タ４５ｃの伝達係数βは、ＭＯＳトランジスタ４５ｂ、
４５ｄおよび４５ｅのそれよりも十分大きく、たとえば
１０倍の大きさに設定される。
ードＤｘの間に接続される抵抗素子４５ａと、外部電源
ノードと内部ノードＤｙの間に接続されかつそのゲート
が内部ノードＤｙに接続されるｐチャネルＭＯＳトラン
ジスタ４５ｂと、内部ノードＤｘと内部ノードＤｚの間
に接続されかつそのゲートが内部ノードＤｙに接続され
るｐチャネルＭＯＳトランジスタ４５ｃと、内部ノード
Ｄｙと接地ノードの間に接続されかつそのゲートが内部
ノードＤｚに接続されるｎチャネルＭＯＳトランジスタ
４５ｄと、内部ノードＤｚと接地ノードの間に接続され
かつそのゲートが内部ノードＤｚに接続されるｎチャネ
ルＭＯＳトランジスタ４５ｅを含む。ＭＯＳトランジス
タ４５ｃの伝達係数βは、ＭＯＳトランジスタ４５ｂ、
４５ｄおよび４５ｅのそれよりも十分大きく、たとえば
１０倍の大きさに設定される。
【００６８】ＭＯＳトランジスタ４５ｂおよび４５ｃは
カレントミラー回路を構成し、またＭＯＳトランジスタ
４５ｅおよび４５ｄはカレントミラー回路を構成する。
ＭＯＳトランジスタ４５ｃからＭＯＳトランジスタ４５
ｅへ供給される電流と同じ大きさの電流がＭＯＳトラン
ジスタ４５ｄを流れる。このＭＯＳトランジスタ４５ｄ
へはＭＯＳトランジスタ４５ｂから電流が供給される。
したがって、ＭＯＳトランジスタ４５ｃおよび４５ｂに
同じ大きさの電流が流れる。ＭＯＳトランジスタ４５ｃ
の伝達係数βはＭＯＳトランジスタ４５ｂよりも十分大
きくされている。したがって、このＭＯＳトランジスタ
４５ｂのゲート−ソース間電圧は、ＭＯＳトランジスタ
４５ｃのソース−ゲート間電圧よりも大きくなる。この
ＭＯＳトランジスタ４５ｂおよび４５ｃの伝達係数βの
違いにより、内部ノードＤｘの電圧レベルは、外部電源
電圧ｅｘｔＶｃｃよりも少し低い電圧レベルとなる。こ
の外部電源電圧ｅｘｔＶｃｃと内部ノードＤｘの電圧差
が抵抗素子４５ａにより電流に変換される。この内部ノ
ードＤｘの電圧は、したがってＭＯＳトランジスタ４５
ｂおよび４５ｃの伝達係数βの違いにより決定される。
したがって、この抵抗素子４５ａを流れる電流値は、抵
抗素子４５ａの抵抗値とＭＯＳトランジスタ４５ｂおよ
び４５ｃの伝達係数で決定される値となり、外部電源電
圧ｅｘｔＶｃｃに依存しない電流値となる。
カレントミラー回路を構成し、またＭＯＳトランジスタ
４５ｅおよび４５ｄはカレントミラー回路を構成する。
ＭＯＳトランジスタ４５ｃからＭＯＳトランジスタ４５
ｅへ供給される電流と同じ大きさの電流がＭＯＳトラン
ジスタ４５ｄを流れる。このＭＯＳトランジスタ４５ｄ
へはＭＯＳトランジスタ４５ｂから電流が供給される。
したがって、ＭＯＳトランジスタ４５ｃおよび４５ｂに
同じ大きさの電流が流れる。ＭＯＳトランジスタ４５ｃ
の伝達係数βはＭＯＳトランジスタ４５ｂよりも十分大
きくされている。したがって、このＭＯＳトランジスタ
４５ｂのゲート−ソース間電圧は、ＭＯＳトランジスタ
４５ｃのソース−ゲート間電圧よりも大きくなる。この
ＭＯＳトランジスタ４５ｂおよび４５ｃの伝達係数βの
違いにより、内部ノードＤｘの電圧レベルは、外部電源
電圧ｅｘｔＶｃｃよりも少し低い電圧レベルとなる。こ
の外部電源電圧ｅｘｔＶｃｃと内部ノードＤｘの電圧差
が抵抗素子４５ａにより電流に変換される。この内部ノ
ードＤｘの電圧は、したがってＭＯＳトランジスタ４５
ｂおよび４５ｃの伝達係数βの違いにより決定される。
したがって、この抵抗素子４５ａを流れる電流値は、抵
抗素子４５ａの抵抗値とＭＯＳトランジスタ４５ｂおよ
び４５ｃの伝達係数で決定される値となり、外部電源電
圧ｅｘｔＶｃｃに依存しない電流値となる。
【００６９】基準電圧発生回路３４ａは、外部電源ノー
ドｅｘｔＶｃｃと出力ノード３５ａの間に接続されかつ
そのゲートが内部ノードＤｙに接続されるｐチャネルＭ
ＯＳトランジスタ３４ａａと、出力ノード３５ａと接地
ノードの間に直列に接続されかつそれぞれのゲートが接
地ノードに接続されるｐチャネルＭＯＳトランジスタ３
４ａｂ，３４ａｃ，３４ａｄを含む。
ドｅｘｔＶｃｃと出力ノード３５ａの間に接続されかつ
そのゲートが内部ノードＤｙに接続されるｐチャネルＭ
ＯＳトランジスタ３４ａａと、出力ノード３５ａと接地
ノードの間に直列に接続されかつそれぞれのゲートが接
地ノードに接続されるｐチャネルＭＯＳトランジスタ３
４ａｂ，３４ａｃ，３４ａｄを含む。
【００７０】ｐチャネルＭＯＳトランジスタ３４ａａ
は、定電流源４５のｐチャネルＭＯＳトランジスタ４５
ｂとカレントミラー回路を構成しており、したがって、
このＭＯＳトランジスタ３４ａａには、ＭＯＳトランジ
スタ４５ｂを介して流れる電流のミラー電流が流れる。
ＭＯＳトランジスタ３４ａｂ，３４ａｃおよび３４ａｄ
のそれぞれのゲートは接地ノードに接続されており、こ
れらのＭＯＳトランジスタ３４ａｂ〜３４ａｄの各々
は、そのチャネル抵抗により抵抗素子として動作する。
これらのＭＯＳトランジスタ３４ａｂ〜３４ａｄは、電
流消費を十分小さくするためその抵抗値は十分大きくさ
れている。このＭＯＳトランジスタ３４ａｂ〜３４ａｄ
の有するチャネル抵抗とＭＯＳトランジスタ３４ａａか
ら与えられる電流とにより、基準電圧ＶｒｅｆＡが生成
される。ＭＯＳトランジスタ３４ａａを介して流れる電
流は外部電源電圧ｅｘｔＶｃｃに依存しない一定の電流
である。したがって基準電圧ＶｒｅｆＡは、外部電源電
圧ｅｘｔＶｃｃに依存しない一定の電圧レベルとなる
（外部電源電圧ｅｘｔＶｃｃが所定電圧レベル以上のと
き）。
は、定電流源４５のｐチャネルＭＯＳトランジスタ４５
ｂとカレントミラー回路を構成しており、したがって、
このＭＯＳトランジスタ３４ａａには、ＭＯＳトランジ
スタ４５ｂを介して流れる電流のミラー電流が流れる。
ＭＯＳトランジスタ３４ａｂ，３４ａｃおよび３４ａｄ
のそれぞれのゲートは接地ノードに接続されており、こ
れらのＭＯＳトランジスタ３４ａｂ〜３４ａｄの各々
は、そのチャネル抵抗により抵抗素子として動作する。
これらのＭＯＳトランジスタ３４ａｂ〜３４ａｄは、電
流消費を十分小さくするためその抵抗値は十分大きくさ
れている。このＭＯＳトランジスタ３４ａｂ〜３４ａｄ
の有するチャネル抵抗とＭＯＳトランジスタ３４ａａか
ら与えられる電流とにより、基準電圧ＶｒｅｆＡが生成
される。ＭＯＳトランジスタ３４ａａを介して流れる電
流は外部電源電圧ｅｘｔＶｃｃに依存しない一定の電流
である。したがって基準電圧ＶｒｅｆＡは、外部電源電
圧ｅｘｔＶｃｃに依存しない一定の電圧レベルとなる
（外部電源電圧ｅｘｔＶｃｃが所定電圧レベル以上のと
き）。
【００７１】この基準電圧ＶｒｅｆＡが、比較回路３６
ａへ与えられ、この比較回路３６ａの制御の下に、ｐチ
ャネルＭＯＳトランジスタ３８ａが外部電源ノードから
内部電源線３７ａへ電流を供給する。したがって内部電
源電圧ｉｎｔＶｃｃＡは、基準電圧ＶｒｅｆＡの電圧レ
ベルとなる（ストレス加速モード以外の動作モードのと
き）。
ａへ与えられ、この比較回路３６ａの制御の下に、ｐチ
ャネルＭＯＳトランジスタ３８ａが外部電源ノードから
内部電源線３７ａへ電流を供給する。したがって内部電
源電圧ｉｎｔＶｃｃＡは、基準電圧ＶｒｅｆＡの電圧レ
ベルとなる（ストレス加速モード以外の動作モードのと
き）。
【００７２】基準電圧発生回路３４ｐは、外部電源ノー
ドと出力ノード３５ｐの間に接続されかつそのゲートが
定電流源４５の内部ノードＤｙに接続されるｐチャネル
ＭＯＳトランジスタ３４ｐａと、出力ノード３５ｐと接
地ノードの間に互いに直列に接続されかつそれぞれのゲ
ートが接地ノードに接続されるｐチャネルＭＯＳトラン
ジスタ３４ｐｂ，３４ｐｃおよび３４ｐｄを含む。ＭＯ
Ｓトランジスタ３４ｐｂ〜３４ｐｄの各々は、抵抗モー
ドで動作し、そのチャネル抵抗に従って、ＭＯＳトラン
ジスタ３４ｐａから供給される電流を電圧に変換する。
ＭＯＳトランジスタ３４ｐａは、定電流源４５のＭＯＳ
トランジスタ４５ｂとカレントミラー回路を構成してい
る。したがって、この基準電圧発生回路３４ｐにおいて
も、出力ノード３５ｐからの基準電圧ＶｒｅｆＰは、定
電流源４５が供給する定電流とＭＯＳトランジスタ３４
ｐｂ〜３４ｐｄの有するチャネル抵抗の積により決定さ
れる電圧レベルとなり、外部電源電圧ｅｘｔＶｃｃに依
存しない一定の電圧レベルとなる。比較回路３６ｐが内
部電源電圧ｉｎｔＶｃｃＰとその基準電圧ＶｒｅｆＰと
を比較し、比較結果に従ってｐチャネルＭＯＳトランジ
スタ３８ｐのコンダクタンスを調整する。
ドと出力ノード３５ｐの間に接続されかつそのゲートが
定電流源４５の内部ノードＤｙに接続されるｐチャネル
ＭＯＳトランジスタ３４ｐａと、出力ノード３５ｐと接
地ノードの間に互いに直列に接続されかつそれぞれのゲ
ートが接地ノードに接続されるｐチャネルＭＯＳトラン
ジスタ３４ｐｂ，３４ｐｃおよび３４ｐｄを含む。ＭＯ
Ｓトランジスタ３４ｐｂ〜３４ｐｄの各々は、抵抗モー
ドで動作し、そのチャネル抵抗に従って、ＭＯＳトラン
ジスタ３４ｐａから供給される電流を電圧に変換する。
ＭＯＳトランジスタ３４ｐａは、定電流源４５のＭＯＳ
トランジスタ４５ｂとカレントミラー回路を構成してい
る。したがって、この基準電圧発生回路３４ｐにおいて
も、出力ノード３５ｐからの基準電圧ＶｒｅｆＰは、定
電流源４５が供給する定電流とＭＯＳトランジスタ３４
ｐｂ〜３４ｐｄの有するチャネル抵抗の積により決定さ
れる電圧レベルとなり、外部電源電圧ｅｘｔＶｃｃに依
存しない一定の電圧レベルとなる。比較回路３６ｐが内
部電源電圧ｉｎｔＶｃｃＰとその基準電圧ＶｒｅｆＰと
を比較し、比較結果に従ってｐチャネルＭＯＳトランジ
スタ３８ｐのコンダクタンスを調整する。
【００７３】このＭＯＳトランジスタ３４ａｂ〜３４ａ
ｄのチャネル抵抗とＭＯＳトランジスタ３４ｐｂ〜３４
ｐｄのチャネル抵抗を調整することにより、基準電圧Ｖ
ｒｅｆＡおよびＶｒｅｆＰの電圧レベルを互いに異なら
せることができる。このチャネル抵抗の違いは、たとえ
ば各ＭＯＳトランジスタのチャネル領域への不純物注入
により実現される。また単に、これらの抵抗モードで動
作するＭＯＳトランジスタ（３４ａｂ〜３４ａｄおよび
３４ｐｂ〜３４ｐｄ）の個数を異ならせることにより基
準電圧ＶｒｅｆＡおよびＶｒｅｆＰのレベル調整は容易
に実現することができる。
ｄのチャネル抵抗とＭＯＳトランジスタ３４ｐｂ〜３４
ｐｄのチャネル抵抗を調整することにより、基準電圧Ｖ
ｒｅｆＡおよびＶｒｅｆＰの電圧レベルを互いに異なら
せることができる。このチャネル抵抗の違いは、たとえ
ば各ＭＯＳトランジスタのチャネル領域への不純物注入
により実現される。また単に、これらの抵抗モードで動
作するＭＯＳトランジスタ（３４ａｂ〜３４ａｄおよび
３４ｐｂ〜３４ｐｄ）の個数を異ならせることにより基
準電圧ＶｒｅｆＡおよびＶｒｅｆＰのレベル調整は容易
に実現することができる。
【００７４】図５においては示していないが、この出力
ノード３５ａおよび３５ｐに、それぞれストレス加速モ
ード時に外部電源電圧を伝達するＭＯＳトランジスタが
設けられる。ＭＯＳトランジスタ３４ａｂ〜３４ａｄお
よび３４ｐｂ〜３４ｐｄは、消費電流低減のためにその
インピーダンスは十分大きくされまた電流駆動力も小さ
くされている。したがって、図３に示すＭＯＳトランジ
スタ３９ａおよび３９ｐのチャネル幅をたとえば数十μ
ｍ程度の広さに設定すれば、この基準電圧発生回路３４
ａおよび３４ｐ動作時においても、これらの出力ノード
３５ａおよび３５ｐを外部電源電圧ｅｘｔＶｃｃレベル
に設定することができる。
ノード３５ａおよび３５ｐに、それぞれストレス加速モ
ード時に外部電源電圧を伝達するＭＯＳトランジスタが
設けられる。ＭＯＳトランジスタ３４ａｂ〜３４ａｄお
よび３４ｐｂ〜３４ｐｄは、消費電流低減のためにその
インピーダンスは十分大きくされまた電流駆動力も小さ
くされている。したがって、図３に示すＭＯＳトランジ
スタ３９ａおよび３９ｐのチャネル幅をたとえば数十μ
ｍ程度の広さに設定すれば、この基準電圧発生回路３４
ａおよび３４ｐ動作時においても、これらの出力ノード
３５ａおよび３５ｐを外部電源電圧ｅｘｔＶｃｃレベル
に設定することができる。
【００７５】［電圧降下回路の変更例］図６は、電圧降
下回路の変更例の構成を示す図である。図６において
は、周辺用電圧降下回路およびアレイ用電圧降下回路が
同一の回路構成を備えるため（基準電圧レベルが異なる
だけであるため）、１つの電圧降下回路の構成のみを示
す。
下回路の変更例の構成を示す図である。図６において
は、周辺用電圧降下回路およびアレイ用電圧降下回路が
同一の回路構成を備えるため（基準電圧レベルが異なる
だけであるため）、１つの電圧降下回路の構成のみを示
す。
【００７６】図６において、電圧降下回路は、内部電源
線５０上の内部電源電圧ｉｎｔＶｃｃと基準電圧Ｖｒｅ
ｆを比較する比較回路５２と、一定の電圧レベルのバイ
アス電圧Ｖｉａｓをゲートに受け、比較回路５２の電流
源として作用する電流源トランジスタ５４と、比較回路
５２の出力信号に従ってそのコンダクタンスが調整さ
れ、外部電源ノードから内部電源線５０に電流を供給す
るｐチャネルＭＯＳトランジスタ５６を含む。この比較
回路５２、電流源トランジスタ５４およびＭＯＳトラン
ジスタ５６は、常時動作し、基準電圧Ｖｒｅｆと内部電
源電圧ｉｎｔＶｃｃの差に従って外部電源ノードから内
部電源線５０に電流を供給し、内部電源電圧ｉｎｔＶｃ
ｃの電圧レベルを一定に保持する。この常時動作する回
路部分は、消費電流を低減するため、その電流駆動力は
小さくされている（ＭＯＳトランジスタ５４の電流供給
力が小さくされる）。
線５０上の内部電源電圧ｉｎｔＶｃｃと基準電圧Ｖｒｅ
ｆを比較する比較回路５２と、一定の電圧レベルのバイ
アス電圧Ｖｉａｓをゲートに受け、比較回路５２の電流
源として作用する電流源トランジスタ５４と、比較回路
５２の出力信号に従ってそのコンダクタンスが調整さ
れ、外部電源ノードから内部電源線５０に電流を供給す
るｐチャネルＭＯＳトランジスタ５６を含む。この比較
回路５２、電流源トランジスタ５４およびＭＯＳトラン
ジスタ５６は、常時動作し、基準電圧Ｖｒｅｆと内部電
源電圧ｉｎｔＶｃｃの差に従って外部電源ノードから内
部電源線５０に電流を供給し、内部電源電圧ｉｎｔＶｃ
ｃの電圧レベルを一定に保持する。この常時動作する回
路部分は、消費電流を低減するため、その電流駆動力は
小さくされている（ＭＯＳトランジスタ５４の電流供給
力が小さくされる）。
【００７７】電圧降下回路は、さらに、活性化時基準電
圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとを比較する比
較回路６２と、活性化信号ＡＣＴの活性化時導通し、比
較回路６２の外部電源ノードと接地ノードの間に電流経
路を形成する電流源トランジスタ６４と、比較回路６２
の出力信号に従ってそのコンダクタンスが調整され、外
部電源ノードから内部電源ノード５０に電流を供給する
ｐチャネルＭＯＳトランジスタ６６と、活性化信号ＡＣ
Ｔの非活性化時、比較回路６２の出力ノードを外部電源
電圧ｅｘｔＶｃｃレベルに設定するｐチャネルＭＯＳト
ランジスタ６８を含む。
圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとを比較する比
較回路６２と、活性化信号ＡＣＴの活性化時導通し、比
較回路６２の外部電源ノードと接地ノードの間に電流経
路を形成する電流源トランジスタ６４と、比較回路６２
の出力信号に従ってそのコンダクタンスが調整され、外
部電源ノードから内部電源ノード５０に電流を供給する
ｐチャネルＭＯＳトランジスタ６６と、活性化信号ＡＣ
Ｔの非活性化時、比較回路６２の出力ノードを外部電源
電圧ｅｘｔＶｃｃレベルに設定するｐチャネルＭＯＳト
ランジスタ６８を含む。
【００７８】活性化信号ＡＣＴは、たとえばロウアドレ
スストローブ信号／ＲＡＳに同期して発生され、半導体
記憶装置がスタンバイ状態のときには活性化信号ＡＣＴ
はＬレベルの非活性状態となり、メモリセルの選択動作
が行なわれるアクティブサイクル時この活性化信号ＡＣ
ＴはＨレベルの活性状態とされる。したがって、活性化
信号ＡＣＴの非活性状態のときには、ＭＯＳトランジス
タ６４が非導通状態となり、比較回路６２の電流経路
（外部電源ノードから接地ノード上に至る経路）が遮断
され、比較回路６２が非活性化され、一方、ＭＯＳトラ
ンジスタ６８が導通し、この比較回路６２の出力ノード
を外部電源電圧ｅｘｔＶｃｃレベルに設定する。したが
ってＭＯＳトランジスタ６６は非導通状態を維持する。
すなわち、この比較回路６２およびＭＯＳトランジスタ
６６の電圧降下回路部は、スタンバイサイクル時におい
て非活性状態とされ、電流消費が低減される。一方、ア
クティブサイクル時においては活性化信号ＡＣＴがＨレ
ベルとなり、比較回路６２が応じて外部電源ノードから
接地ノードへの電流経路が形成されて活性化され、基準
電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとを比較し、
その比較結果に従ってＭＯＳトランジスタ６６のコンダ
クタンスを調整する。ＭＯＳトランジスタ６８はこのア
クティブサイクル時において非導通状態にある。この比
較回路６２およびＭＯＳトランジスタ６６の電流駆動力
は大きくされ、アクティブサイクル時において、内部回
路動作時における内部電源電圧ｉｎｔＶｃｃの変動を高
速で補償する。
スストローブ信号／ＲＡＳに同期して発生され、半導体
記憶装置がスタンバイ状態のときには活性化信号ＡＣＴ
はＬレベルの非活性状態となり、メモリセルの選択動作
が行なわれるアクティブサイクル時この活性化信号ＡＣ
ＴはＨレベルの活性状態とされる。したがって、活性化
信号ＡＣＴの非活性状態のときには、ＭＯＳトランジス
タ６４が非導通状態となり、比較回路６２の電流経路
（外部電源ノードから接地ノード上に至る経路）が遮断
され、比較回路６２が非活性化され、一方、ＭＯＳトラ
ンジスタ６８が導通し、この比較回路６２の出力ノード
を外部電源電圧ｅｘｔＶｃｃレベルに設定する。したが
ってＭＯＳトランジスタ６６は非導通状態を維持する。
すなわち、この比較回路６２およびＭＯＳトランジスタ
６６の電圧降下回路部は、スタンバイサイクル時におい
て非活性状態とされ、電流消費が低減される。一方、ア
クティブサイクル時においては活性化信号ＡＣＴがＨレ
ベルとなり、比較回路６２が応じて外部電源ノードから
接地ノードへの電流経路が形成されて活性化され、基準
電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとを比較し、
その比較結果に従ってＭＯＳトランジスタ６６のコンダ
クタンスを調整する。ＭＯＳトランジスタ６８はこのア
クティブサイクル時において非導通状態にある。この比
較回路６２およびＭＯＳトランジスタ６６の電流駆動力
は大きくされ、アクティブサイクル時において、内部回
路動作時における内部電源電圧ｉｎｔＶｃｃの変動を高
速で補償する。
【００７９】この活性化信号ＡＣＴは、アレイ用電圧降
下回路の場合、電流が大きく消費されるのはセンスアン
プ動作時であり（センス動作完了後のラッチ状態時にお
いては大きな電流は消費されない）、したがってセンス
アンプのセンス動作時センスアンプ活性化信号に応答し
て活性状態とされ、センス動作完了後は非活性状態に保
持されてもよい。周辺用の電圧降下回路の場合、ロウア
ドレスストローブ信号／ＲＡＳの活性化時に動作する回
路に対しては活性化信号ＡＣＴをロウアドレスストロー
ブ信号／ＲＡＳに応じて変化させ、列選択に関連する回
路に対しては活性化信号ＡＣＴはコラムアドレスストロ
ーブ信号／ＣＡＳに従って活性／非活性化されてもよ
い。ＭＯＳトランジスタ６８は、この活性化信号ＡＣＴ
がＬレベルの非活性状態にときに、確実に比較回路６２
の出力信号を外部電源電圧ｅｘｔＶｃｃレベルに設定し
て、ＭＯＳトランジスタ６６を非導通状態に設定するた
めに設けられる。
下回路の場合、電流が大きく消費されるのはセンスアン
プ動作時であり（センス動作完了後のラッチ状態時にお
いては大きな電流は消費されない）、したがってセンス
アンプのセンス動作時センスアンプ活性化信号に応答し
て活性状態とされ、センス動作完了後は非活性状態に保
持されてもよい。周辺用の電圧降下回路の場合、ロウア
ドレスストローブ信号／ＲＡＳの活性化時に動作する回
路に対しては活性化信号ＡＣＴをロウアドレスストロー
ブ信号／ＲＡＳに応じて変化させ、列選択に関連する回
路に対しては活性化信号ＡＣＴはコラムアドレスストロ
ーブ信号／ＣＡＳに従って活性／非活性化されてもよ
い。ＭＯＳトランジスタ６８は、この活性化信号ＡＣＴ
がＬレベルの非活性状態にときに、確実に比較回路６２
の出力信号を外部電源電圧ｅｘｔＶｃｃレベルに設定し
て、ＭＯＳトランジスタ６６を非導通状態に設定するた
めに設けられる。
【００８０】この活性化信号ＡＣＴは、電圧降下回路が
内部電源電圧を与える回路の活性期間に応じて適当に定
められればよい。発生する内部電源電圧の電圧レベルが
同じ場合においても、各機能ごとにグループ化された回
路群ごとに電圧降下回路を設ける構成が用いられてもよ
い。以下の説明においては、この電圧降下回路の「差動
増幅部」は、常時動作する比較回路および対応のＭＯＳ
トランジスタと、アクティブサイクル時に活性化される
比較回路およびこの比較回路の出力信号に従って電流を
供給するＭＯＳトランジスタ両者を含む構成を示すもの
とする。
内部電源電圧を与える回路の活性期間に応じて適当に定
められればよい。発生する内部電源電圧の電圧レベルが
同じ場合においても、各機能ごとにグループ化された回
路群ごとに電圧降下回路を設ける構成が用いられてもよ
い。以下の説明においては、この電圧降下回路の「差動
増幅部」は、常時動作する比較回路および対応のＭＯＳ
トランジスタと、アクティブサイクル時に活性化される
比較回路およびこの比較回路の出力信号に従って電流を
供給するＭＯＳトランジスタ両者を含む構成を示すもの
とする。
【００８１】図７は、ストレス加速モード指示信号発生
部の構成の一例を示す図である。図７において、ストレ
ス加速モード指示信号発生部は、特定のアドレス信号ビ
ットｅｘｔＡ１が所定の電圧レベル以上の高電圧レベル
に設定されたことを検出するスーパーＶＩＨ検知回路７
０ａと、このスーパーＶＩＨ検知回路７０ａの出力信号
ＳＶＩＨとテストモードエントリ信号ＴＥＮＴとを受け
るＮＡＮＤ回路７０ｂと、テストモード終了信号ＴＥＸ
Ｔを受けるインバータ回路７０ｃと、ＮＡＮＤ回路７０
ｂの出力信号を一方入力に受けるＮＡＮＤ回路７０ｄ
と、インバータ回路７０ｃの出力信号を一方入力に受け
るＮＡＮＤ回路７０ｅと、ＮＡＮＤ回路７０ｄの出力信
号を反転してストレス加速モード指示信号／ＳＴＲを出
力するインバータ回路７０ｆと、ＮＡＮＤ回路７０ｅの
出力信号を反転してストレス加速モード指示信号ＳＴＲ
を出力するインバータ回路７０ｇを含む。ＮＡＮＤ回路
７０ｄおよび７０ｅの他方入力と出力は交差結合され
る。
部の構成の一例を示す図である。図７において、ストレ
ス加速モード指示信号発生部は、特定のアドレス信号ビ
ットｅｘｔＡ１が所定の電圧レベル以上の高電圧レベル
に設定されたことを検出するスーパーＶＩＨ検知回路７
０ａと、このスーパーＶＩＨ検知回路７０ａの出力信号
ＳＶＩＨとテストモードエントリ信号ＴＥＮＴとを受け
るＮＡＮＤ回路７０ｂと、テストモード終了信号ＴＥＸ
Ｔを受けるインバータ回路７０ｃと、ＮＡＮＤ回路７０
ｂの出力信号を一方入力に受けるＮＡＮＤ回路７０ｄ
と、インバータ回路７０ｃの出力信号を一方入力に受け
るＮＡＮＤ回路７０ｅと、ＮＡＮＤ回路７０ｄの出力信
号を反転してストレス加速モード指示信号／ＳＴＲを出
力するインバータ回路７０ｆと、ＮＡＮＤ回路７０ｅの
出力信号を反転してストレス加速モード指示信号ＳＴＲ
を出力するインバータ回路７０ｇを含む。ＮＡＮＤ回路
７０ｄおよび７０ｅの他方入力と出力は交差結合され
る。
【００８２】スーパーＶＩＨ検知回路７０ａは、たとえ
ば外部アドレス信号ビットｅｘｔＡ１である特定のアド
レス信号ビット入力端子に与えられる信号が通常動作モ
ード時に与えられるＨレベルの信号よりも十分高い電圧
レベルに設定されたときに、その出力信号ＳＶＩＨをＨ
レベルの活性状態とする。次に、この図７に示すストレ
ス加速モード指示信号発生部の動作について説明する。
ば外部アドレス信号ビットｅｘｔＡ１である特定のアド
レス信号ビット入力端子に与えられる信号が通常動作モ
ード時に与えられるＨレベルの信号よりも十分高い電圧
レベルに設定されたときに、その出力信号ＳＶＩＨをＨ
レベルの活性状態とする。次に、この図７に示すストレ
ス加速モード指示信号発生部の動作について説明する。
【００８３】テストモードにあるとき、テストモードエ
ントリ信号ＴＥＮＴがＨレベルに設定される。特定のア
ドレス信号ビットｅｘｔＡ１が通常の電圧レベル以下の
電圧レベルのとき、このスーパーＶＩＨ検知回路７０ａ
の出力信号ＳＶＩＨがＬレベルであり、またテストモー
ド終了信号ＴＥＸＴもＬレベルである。この状態におい
ては、信号／ＳＴＲおよびＳＴＲはリセット状態のＨレ
ベルおよびＬレベルをそれぞれ維持している。
ントリ信号ＴＥＮＴがＨレベルに設定される。特定のア
ドレス信号ビットｅｘｔＡ１が通常の電圧レベル以下の
電圧レベルのとき、このスーパーＶＩＨ検知回路７０ａ
の出力信号ＳＶＩＨがＬレベルであり、またテストモー
ド終了信号ＴＥＸＴもＬレベルである。この状態におい
ては、信号／ＳＴＲおよびＳＴＲはリセット状態のＨレ
ベルおよびＬレベルをそれぞれ維持している。
【００８４】アドレス信号ビットｅｘｔＡ１が、通常動
作時に与えられる電圧レベルよりも十分高い電圧レベル
（外部電源電圧ｅｘｔＶｃｃレベル以上）の電圧レベル
に設定されると、スーパーＶＩＨ検知回路７０ａの出力
信号ＳＶＩＨがＨレベルに立上がる。応じて、ＮＡＮＤ
回路７０ｂの出力信号がＬレベルとなり、ＮＡＮＤ回路
７０ｄの出力信号がＨレベルとなる。したがってインバ
ータ回路７０ｆからのストレス加速モード指示信号／Ｓ
ＴＲがＬレベルに立下がる。ＮＡＮＤ回路７０ｅは、そ
の両入力にＨレベルの信号を受け、Ｌレベルの信号を出
力し、応じてインバータ回路７０ｇからのストレス加速
モード指示信号ＳＴＲがＨレベルに立上がる。
作時に与えられる電圧レベルよりも十分高い電圧レベル
（外部電源電圧ｅｘｔＶｃｃレベル以上）の電圧レベル
に設定されると、スーパーＶＩＨ検知回路７０ａの出力
信号ＳＶＩＨがＨレベルに立上がる。応じて、ＮＡＮＤ
回路７０ｂの出力信号がＬレベルとなり、ＮＡＮＤ回路
７０ｄの出力信号がＨレベルとなる。したがってインバ
ータ回路７０ｆからのストレス加速モード指示信号／Ｓ
ＴＲがＬレベルに立下がる。ＮＡＮＤ回路７０ｅは、そ
の両入力にＨレベルの信号を受け、Ｌレベルの信号を出
力し、応じてインバータ回路７０ｇからのストレス加速
モード指示信号ＳＴＲがＨレベルに立上がる。
【００８５】この状態は、テストモードエントリ信号Ｔ
ＥＮＴがＨレベルに保持されている間維持される。
ＥＮＴがＨレベルに保持されている間維持される。
【００８６】テストモード完了時において、テストモー
ド終了信号ＴＥＸＴが所定期間Ｈレベルに設定され、応
じてインバータ回路７０ｃの出力信号がＬレベルに立下
がる。これにより、ＮＡＮＤ回路７０ｅの出力信号がＨ
レベルとなり、応じてＮＡＮＤ回路７０ｄの両入力がＨ
レベルとなって、その出力信号がＬレベルとなる。した
がって、インバータ回路７０ｇからの信号ＳＴＲがＬレ
ベルに立下がり、またインバータ回路７０ｆからの信号
／ＳＴＲがＨレベルに立上がる。これにより、ストレス
加速モードが完了する。
ド終了信号ＴＥＸＴが所定期間Ｈレベルに設定され、応
じてインバータ回路７０ｃの出力信号がＬレベルに立下
がる。これにより、ＮＡＮＤ回路７０ｅの出力信号がＨ
レベルとなり、応じてＮＡＮＤ回路７０ｄの両入力がＨ
レベルとなって、その出力信号がＬレベルとなる。した
がって、インバータ回路７０ｇからの信号ＳＴＲがＬレ
ベルに立下がり、またインバータ回路７０ｆからの信号
／ＳＴＲがＨレベルに立上がる。これにより、ストレス
加速モードが完了する。
【００８７】図９は、図７に示すスーパーＶＩＨ検知回
路７０ａの構成の一例を示す図である。図９において、
スーパーＶＩＨ検知回路７０ａは、アドレス信号ビット
ｅｘｔＡ１を受ける入力保護回路７２と、入力保護回路
７２を介して与えられる電圧をそれぞれのしきい値電圧
低下させて伝達する２つの互いに直列に接続されかつダ
イオード接続されたｎチャネルＭＯＳトランジスタ７３
ａおよび７３ｂと、そのゲートに内部電源電圧ｉｎｔＶ
ｃｃＰを受け、ＭＯＳトランジスタ７３ｂを介して与え
られた電圧をノードＮＤａに伝達するｐチャネルＭＯＳ
トランジスタ７４と、ノードＮＤａ上の信号電位を受け
るインバータ７５ａと、インバータ７５ａの出力信号を
反転してスーパーＶＩＨ検知信号ＳＶＩＨを出力するイ
ンバータ回路７５ｂと、ノードＮＤａと接地ノードの間
に直列に接続されるｎチャネルＭＯＳトランジスタ７６
ａ〜７６ｎを含む。ＭＯＳトランジスタ７６ａ〜７６ｎ
のゲートは、内部電源電圧ｉｎｔＶｃｃＰを受けるよう
に結合される。これらのＭＯＳトランジスタ７６ａ〜７
６ｎのチャネル抵抗は十分大きくされており、これらの
ＭＯＳトランジスタ７６ａ〜７６ｎはプルダウン抵抗と
して作用する。
路７０ａの構成の一例を示す図である。図９において、
スーパーＶＩＨ検知回路７０ａは、アドレス信号ビット
ｅｘｔＡ１を受ける入力保護回路７２と、入力保護回路
７２を介して与えられる電圧をそれぞれのしきい値電圧
低下させて伝達する２つの互いに直列に接続されかつダ
イオード接続されたｎチャネルＭＯＳトランジスタ７３
ａおよび７３ｂと、そのゲートに内部電源電圧ｉｎｔＶ
ｃｃＰを受け、ＭＯＳトランジスタ７３ｂを介して与え
られた電圧をノードＮＤａに伝達するｐチャネルＭＯＳ
トランジスタ７４と、ノードＮＤａ上の信号電位を受け
るインバータ７５ａと、インバータ７５ａの出力信号を
反転してスーパーＶＩＨ検知信号ＳＶＩＨを出力するイ
ンバータ回路７５ｂと、ノードＮＤａと接地ノードの間
に直列に接続されるｎチャネルＭＯＳトランジスタ７６
ａ〜７６ｎを含む。ＭＯＳトランジスタ７６ａ〜７６ｎ
のゲートは、内部電源電圧ｉｎｔＶｃｃＰを受けるよう
に結合される。これらのＭＯＳトランジスタ７６ａ〜７
６ｎのチャネル抵抗は十分大きくされており、これらの
ＭＯＳトランジスタ７６ａ〜７６ｎはプルダウン抵抗と
して作用する。
【００８８】スーパーＶＩＨ検知回路７０ａは、さら
に、ロウアドレスストローブ信号／ＲＡＳの立上がりに
応答してノードＮＤａの電位を接地電圧レベルによりリ
セットするリセット回路７７を含む。このリセット回路
７７は、ロウアドレスストローブ信号／ＲＡＳを所定時
間遅延しかつ反転して出力する反転遅延回路７７ａと、
反転遅延回路７７ａの出力信号とロウアドレスストロー
ブ信号／ＲＡＳを受けるＮＡＮＤ回路７７ｂと、ＮＡＮ
Ｄ回路７７ｂの出力信号を受けるインバータ７７ｃと、
ノードＮＤａと接地ノードの間に接続されかつそのゲー
トがインバータ回路７７ｃの出力信号を受けるように結
合されるｎチャネルＭＯＳトランジスタ７７ｄを含む。
次に、この図９に示すスーパーＶＩＨ検知回路７０ａの
動作について、図１０に示す信号波形図を参照して説明
する。
に、ロウアドレスストローブ信号／ＲＡＳの立上がりに
応答してノードＮＤａの電位を接地電圧レベルによりリ
セットするリセット回路７７を含む。このリセット回路
７７は、ロウアドレスストローブ信号／ＲＡＳを所定時
間遅延しかつ反転して出力する反転遅延回路７７ａと、
反転遅延回路７７ａの出力信号とロウアドレスストロー
ブ信号／ＲＡＳを受けるＮＡＮＤ回路７７ｂと、ＮＡＮ
Ｄ回路７７ｂの出力信号を受けるインバータ７７ｃと、
ノードＮＤａと接地ノードの間に接続されかつそのゲー
トがインバータ回路７７ｃの出力信号を受けるように結
合されるｎチャネルＭＯＳトランジスタ７７ｄを含む。
次に、この図９に示すスーパーＶＩＨ検知回路７０ａの
動作について、図１０に示す信号波形図を参照して説明
する。
【００８９】入力保護回路７２は、抵抗素子およびクラ
ンプ素子を含み、このアドレス信号入力端子に与えられ
る信号が異常高電圧となったときに内部の構成要素に異
常高電圧が印加されるのを防止しかつ大電流が流れ込む
のを防止する。アドレス信号ビットｅｘｔＡ１が通常の
電圧レベルのとき、ＭＯＳトランジスタ７３ａおよび７
３ｂは、非導通状態にあるかまたは導通状態のときに与
えられた信号の電圧レベルをそのしきい値電圧分低下さ
せて伝達する。ｐチャネルＭＯＳトランジスタ７４は、
そのゲートに内部電源電圧ｉｎｔＶｃｃＰを受けてお
り、ＭＯＳトランジスタ７３ｂを介して与えられる信号
の電圧レベルがこの内部電源電圧ｉｎｔＶｃｃＰよりも
低い場合には非導通状態を維持する。この状態において
は、ノードＮＤａは、ＭＯＳトランジスタ７６ａ〜７６
ｎにより、接地電圧レベルにプルダウンされており、信
号ＳＶＩＨはＬレベルにある。
ンプ素子を含み、このアドレス信号入力端子に与えられ
る信号が異常高電圧となったときに内部の構成要素に異
常高電圧が印加されるのを防止しかつ大電流が流れ込む
のを防止する。アドレス信号ビットｅｘｔＡ１が通常の
電圧レベルのとき、ＭＯＳトランジスタ７３ａおよび７
３ｂは、非導通状態にあるかまたは導通状態のときに与
えられた信号の電圧レベルをそのしきい値電圧分低下さ
せて伝達する。ｐチャネルＭＯＳトランジスタ７４は、
そのゲートに内部電源電圧ｉｎｔＶｃｃＰを受けてお
り、ＭＯＳトランジスタ７３ｂを介して与えられる信号
の電圧レベルがこの内部電源電圧ｉｎｔＶｃｃＰよりも
低い場合には非導通状態を維持する。この状態において
は、ノードＮＤａは、ＭＯＳトランジスタ７６ａ〜７６
ｎにより、接地電圧レベルにプルダウンされており、信
号ＳＶＩＨはＬレベルにある。
【００９０】アドレス信号ビットｅｘｔＡ１が通常の電
源電圧レベルよりも十分高い電圧レベルに設定される
と、ＭＯＳトランジスタ７３ａおよび７３ｂが導通し、
ＭＯＳトランジスタ７４のソースへは、内部電源電圧ｉ
ｎｔＶｃｃＰよりも十分高い電圧が伝達され、ＭＯＳト
ランジスタ７４が導通し、ＭＯＳトランジスタ７６ａ−
７６ｎに電流が流れ、ノードＮＤａにＨレベルの電圧が
伝達される。これにより、インバータ７５ｂからのスー
パーＶＩＨ検知信号ＳＶＩＨがＨレベルに立上がる。
源電圧レベルよりも十分高い電圧レベルに設定される
と、ＭＯＳトランジスタ７３ａおよび７３ｂが導通し、
ＭＯＳトランジスタ７４のソースへは、内部電源電圧ｉ
ｎｔＶｃｃＰよりも十分高い電圧が伝達され、ＭＯＳト
ランジスタ７４が導通し、ＭＯＳトランジスタ７６ａ−
７６ｎに電流が流れ、ノードＮＤａにＨレベルの電圧が
伝達される。これにより、インバータ７５ｂからのスー
パーＶＩＨ検知信号ＳＶＩＨがＨレベルに立上がる。
【００９１】アドレス信号ビットｅｘｔＡ１が通常の電
圧レベル以下の電圧レベルに立下げられて、ｐチャネル
ＭＯＳトランジスタ７４が非導通状態となった場合、ノ
ードＮＤａは、十分大きな抵抗値を有するＭＯＳトラン
ジスタ７６ａ〜７６ｎを介して緩やかに放電される。次
にロウアドレスストローブ信号／ＲＡＳをＬレベルから
Ｈレベルに立上げると、このロウアドレスストローブ信
号／ＲＡＳの立上がりに応答して、ノードＮＤｂに、ワ
ンショットのパルス信号が発生され、ＭＯＳトランジス
タ７７ｄが導通する。ＭＯＳトランジスタ７７ｄの電流
駆動力はＭＯＳトランジスタ７４のそれよりも十分大き
くされている。ノードＮＤａが高速で接地電圧レベルに
放電され、応じてスーパーＶＩＨ検知信号ＳＶＩＨがＬ
レベルに立下がる。このロウアドレスストローブ信号／
ＲＡＳは、スーパーＶＩＨ条件設定時にＬレベルに設定
する必要はない。ストレス加速モードにおいて１つのア
クティブサイクルが行なわれ、その完了時にロウアドレ
スストローブ信号／ＲＡＳがＨレベルに立上がるため、
この１つのアクティブサイクル完了時にリセット回路７
７が活性化されてノードＮＤａを接地電圧レベルにリセ
ットすればよい。
圧レベル以下の電圧レベルに立下げられて、ｐチャネル
ＭＯＳトランジスタ７４が非導通状態となった場合、ノ
ードＮＤａは、十分大きな抵抗値を有するＭＯＳトラン
ジスタ７６ａ〜７６ｎを介して緩やかに放電される。次
にロウアドレスストローブ信号／ＲＡＳをＬレベルから
Ｈレベルに立上げると、このロウアドレスストローブ信
号／ＲＡＳの立上がりに応答して、ノードＮＤｂに、ワ
ンショットのパルス信号が発生され、ＭＯＳトランジス
タ７７ｄが導通する。ＭＯＳトランジスタ７７ｄの電流
駆動力はＭＯＳトランジスタ７４のそれよりも十分大き
くされている。ノードＮＤａが高速で接地電圧レベルに
放電され、応じてスーパーＶＩＨ検知信号ＳＶＩＨがＬ
レベルに立下がる。このロウアドレスストローブ信号／
ＲＡＳは、スーパーＶＩＨ条件設定時にＬレベルに設定
する必要はない。ストレス加速モードにおいて１つのア
クティブサイクルが行なわれ、その完了時にロウアドレ
スストローブ信号／ＲＡＳがＨレベルに立上がるため、
この１つのアクティブサイクル完了時にリセット回路７
７が活性化されてノードＮＤａを接地電圧レベルにリセ
ットすればよい。
【００９２】図１１は、テストモード制御信号発生部の
構成を概略的に示す図である。図１１において、テスト
モード制御信号発生部は、ロウアドレスストローブ信号
／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳを受
け、ＣＢＲ条件が満足されたことを検出するＣＢＲ検出
回路８０と、このＣＢＲ検出回路８０からのＣＢＲ検出
信号に従って所定の時間幅を有するワンショットパルス
を発生するワンショットパルス発生回路８２と、ロウア
ドレスストローブ信号／ＲＡＳとコラムアドレスストロ
ーブ信号／ＣＡＳとライトイネーブル信号／ＷＥとを受
け、ＷＣＢＲ条件が満足されたことを検出するＷＣＢＲ
検出回路８４と、ＷＣＢＲ検出回路８４からのＷＣＢＲ
検出信号に応答してセットされ、ワンショットパルス発
生回路８２からのワンショットパルスに応答してリセッ
トされるセット優先型セット／リセットフリップフロッ
プ８６を含む。ワンショットパルス発生回路８２からテ
ストモード終了信号ＴＥＸＴが出力され、セット／リセ
ットフリップフロップ８６の出力Ｑからテストモードエ
ントリ信号ＴＥＮＴが出力される。
構成を概略的に示す図である。図１１において、テスト
モード制御信号発生部は、ロウアドレスストローブ信号
／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳを受
け、ＣＢＲ条件が満足されたことを検出するＣＢＲ検出
回路８０と、このＣＢＲ検出回路８０からのＣＢＲ検出
信号に従って所定の時間幅を有するワンショットパルス
を発生するワンショットパルス発生回路８２と、ロウア
ドレスストローブ信号／ＲＡＳとコラムアドレスストロ
ーブ信号／ＣＡＳとライトイネーブル信号／ＷＥとを受
け、ＷＣＢＲ条件が満足されたことを検出するＷＣＢＲ
検出回路８４と、ＷＣＢＲ検出回路８４からのＷＣＢＲ
検出信号に応答してセットされ、ワンショットパルス発
生回路８２からのワンショットパルスに応答してリセッ
トされるセット優先型セット／リセットフリップフロッ
プ８６を含む。ワンショットパルス発生回路８２からテ
ストモード終了信号ＴＥＸＴが出力され、セット／リセ
ットフリップフロップ８６の出力Ｑからテストモードエ
ントリ信号ＴＥＮＴが出力される。
【００９３】ＣＢＲ条件は、ロウアドレスストローブ信
号／ＲＡＳの立下がりよりも早いタイミングでコラムア
ドレスストローブ信号／ＣＡＳがＬレベルに立下げられ
る状態を示す。ＷＣＢＲ条件は、ライトイネーブル信号
／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳが
ともにロウアドレスストローブ信号／ＲＡＳよりも早い
タイミングでＬレベルに設定される状態を示す。
号／ＲＡＳの立下がりよりも早いタイミングでコラムア
ドレスストローブ信号／ＣＡＳがＬレベルに立下げられ
る状態を示す。ＷＣＢＲ条件は、ライトイネーブル信号
／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳが
ともにロウアドレスストローブ信号／ＲＡＳよりも早い
タイミングでＬレベルに設定される状態を示す。
【００９４】この図１１に示すテストモード制御部の構
成においては、ＷＣＢＲ条件が満たされると、フリップ
フロップ８６から出力されるテストモードエントリ信号
ＴＥＮＴがＨレベルの活性状態となる。この状態で、Ｃ
ＢＲ条件が満足されると、ワンショットパルス発生回路
８２からのテストモード終了信号ＴＥＸＴがＨレベルの
活性状態とされ、応じてフリップフロップ８６からのテ
ストモードエントリ信号ＴＥＮＴが非活性状態のＬレベ
ルとなる。ＷＣＢＲ条件設定時、ＣＢＲ条件も満たされ
るが、セット／リセットフリップフロップ８６はセット
優先型であり、確実にＷＣＢＲ条件設定時にセットされ
る。信号／ＷＥをＣＢＲ検出回路８０へ与えてもよい。
成においては、ＷＣＢＲ条件が満たされると、フリップ
フロップ８６から出力されるテストモードエントリ信号
ＴＥＮＴがＨレベルの活性状態となる。この状態で、Ｃ
ＢＲ条件が満足されると、ワンショットパルス発生回路
８２からのテストモード終了信号ＴＥＸＴがＨレベルの
活性状態とされ、応じてフリップフロップ８６からのテ
ストモードエントリ信号ＴＥＮＴが非活性状態のＬレベ
ルとなる。ＷＣＢＲ条件設定時、ＣＢＲ条件も満たされ
るが、セット／リセットフリップフロップ８６はセット
優先型であり、確実にＷＣＢＲ条件設定時にセットされ
る。信号／ＷＥをＣＢＲ検出回路８０へ与えてもよい。
【００９５】半導体装置などの集積回路装置において
は、半導体チップのパッケージ実装後、ストレス加速モ
ード以外の通常の機能テストなどを行なう必要がある。
このバーンインモードなどのストレス加速モード以外の
テストモード動作を行なうために、このＷＣＢＲ条件お
よびＣＢＲ条件で、テストモード期間を設定する。テス
トモードエントリ信号ＴＥＮＴがＨレベルの活性状態の
ときに、たとえば特定のアドレス信号ビットｅｘｔＡ１
がスーパーＶＩＨ条件を満たす状態に設定されたとき
に、ストレス加速モードが実行される。
は、半導体チップのパッケージ実装後、ストレス加速モ
ード以外の通常の機能テストなどを行なう必要がある。
このバーンインモードなどのストレス加速モード以外の
テストモード動作を行なうために、このＷＣＢＲ条件お
よびＣＢＲ条件で、テストモード期間を設定する。テス
トモードエントリ信号ＴＥＮＴがＨレベルの活性状態の
ときに、たとえば特定のアドレス信号ビットｅｘｔＡ１
がスーパーＶＩＨ条件を満たす状態に設定されたとき
に、ストレス加速モードが実行される。
【００９６】図１２は、図１１に示すＣＢＲ検出回路８
０の構成の一例を示す図である。図１２において、ＣＢ
Ｒ検出回路８０は、コラムアドレスストローブ信号／Ｃ
ＡＳを受けるインバータ回路８０ａと、ロウアドレスス
トローブ信号／ＲＡＳを受けるインバータ回路８０ｂ
と、インバータ回路８０ａの出力信号を一方入力に受け
るＮＡＮＤ回路８０ｃと、インバータ回路８０ｂの出力
信号を一方入力に受けるＮＡＮＤ回路８０ｄとを含む。
ＮＡＮＤ回路８０ｃの他方入力はＮＡＮＤ回路８０ｄの
出力に結合され、ＮＡＮＤ回路８０ｄの他方入力は、Ｎ
ＡＮＤ回路８０ｃの出力に結合される。
０の構成の一例を示す図である。図１２において、ＣＢ
Ｒ検出回路８０は、コラムアドレスストローブ信号／Ｃ
ＡＳを受けるインバータ回路８０ａと、ロウアドレスス
トローブ信号／ＲＡＳを受けるインバータ回路８０ｂ
と、インバータ回路８０ａの出力信号を一方入力に受け
るＮＡＮＤ回路８０ｃと、インバータ回路８０ｂの出力
信号を一方入力に受けるＮＡＮＤ回路８０ｄとを含む。
ＮＡＮＤ回路８０ｃの他方入力はＮＡＮＤ回路８０ｄの
出力に結合され、ＮＡＮＤ回路８０ｄの他方入力は、Ｎ
ＡＮＤ回路８０ｃの出力に結合される。
【００９７】ＣＢＲ検出回路８０は、さらに、ＮＡＮＤ
回路８０ｃの出力信号を一方入力に受けるＮＡＮＤ回路
８０ｅと、インバータ回路８０ｂの出力信号を一方入力
に受けるＮＡＮＤ回路８０ｆを含む。ＮＡＮＤ回路８０
ｅの他方入力は、ＮＡＮＤ回路８０ｆの出力に結合さ
れ、ＮＡＮＤ回路８０ｆの他方入力は、ＮＡＮＤ回路８
０ｅの出力に結合される。このＮＡＮＤ回路８０ｆの出
力信号を受けるインバータ回路８０ｇから、ＣＢＲ検出
信号φＣＢＲが出力される。次にこの図１２に示すＣＢ
Ｒ検出回路８０の動作について、図１３に示す波形図を
参照して説明する。
回路８０ｃの出力信号を一方入力に受けるＮＡＮＤ回路
８０ｅと、インバータ回路８０ｂの出力信号を一方入力
に受けるＮＡＮＤ回路８０ｆを含む。ＮＡＮＤ回路８０
ｅの他方入力は、ＮＡＮＤ回路８０ｆの出力に結合さ
れ、ＮＡＮＤ回路８０ｆの他方入力は、ＮＡＮＤ回路８
０ｅの出力に結合される。このＮＡＮＤ回路８０ｆの出
力信号を受けるインバータ回路８０ｇから、ＣＢＲ検出
信号φＣＢＲが出力される。次にこの図１２に示すＣＢ
Ｒ検出回路８０の動作について、図１３に示す波形図を
参照して説明する。
【００９８】時刻ｔ０以前においては、ロウアドレスス
トローブ信号／ＲＡＳおよびコラムアドレスストローブ
信号／ＣＡＳがともにＨレベルにある。この状態におい
ては、インバータ回路８０ａおよび８０ｂのそれぞれの
出力信号はＬレベルであり、ＮＡＮＤ回路８０ｃの出力
ノードＮＤｃおよびＮＡＮＤ回路８０ｄの出力ノードＮ
ＤｄはＨレベルにある。また、ＮＡＮＤ回路８０ｆの出
力信号はＨレベルであり、ＮＡＮＤ回路８０ｅの両入力
はＨレベルとなり、ノードＮＤｅはＬレベルにある。イ
ンバータ回路８０ｇからのＣＢＲ検出信号φＣＢＲはＬ
レベルにある。
トローブ信号／ＲＡＳおよびコラムアドレスストローブ
信号／ＣＡＳがともにＨレベルにある。この状態におい
ては、インバータ回路８０ａおよび８０ｂのそれぞれの
出力信号はＬレベルであり、ＮＡＮＤ回路８０ｃの出力
ノードＮＤｃおよびＮＡＮＤ回路８０ｄの出力ノードＮ
ＤｄはＨレベルにある。また、ＮＡＮＤ回路８０ｆの出
力信号はＨレベルであり、ＮＡＮＤ回路８０ｅの両入力
はＨレベルとなり、ノードＮＤｅはＬレベルにある。イ
ンバータ回路８０ｇからのＣＢＲ検出信号φＣＢＲはＬ
レベルにある。
【００９９】時刻ｔ０において、コラムアドレスストロ
ーブ信号／ＣＡＳがＬレベルに立下げられると、応じて
ノードＮＤｃの電圧レベルがＬレベルに立下がる。この
ノードＮＤｃの電圧レベルの低下に従って、ＮＡＮＤ回
路８０ｅの出力ノードＮＤｅの電圧レベルがＨレベルに
立上がる。この状態においては、ロウアドレスストロー
ブ信号／ＲＡＳはまだＨレベルであり、ＣＢＲ検出信号
φＣＢＲはＬレベルを維持する。
ーブ信号／ＣＡＳがＬレベルに立下げられると、応じて
ノードＮＤｃの電圧レベルがＬレベルに立下がる。この
ノードＮＤｃの電圧レベルの低下に従って、ＮＡＮＤ回
路８０ｅの出力ノードＮＤｅの電圧レベルがＨレベルに
立上がる。この状態においては、ロウアドレスストロー
ブ信号／ＲＡＳはまだＨレベルであり、ＣＢＲ検出信号
φＣＢＲはＬレベルを維持する。
【０１００】時刻ｔ１において、ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルに立下がると、インバータ回
路８０ｂの出力信号がＨレベルとなり、ＮＡＮＤ回路８
０ｆの出力信号がＬレベルとなり、応じてＣＢＲ検出信
号φＣＢＲがＨレベルに立上がる。
ブ信号／ＲＡＳがＬレベルに立下がると、インバータ回
路８０ｂの出力信号がＨレベルとなり、ＮＡＮＤ回路８
０ｆの出力信号がＬレベルとなり、応じてＣＢＲ検出信
号φＣＢＲがＨレベルに立上がる。
【０１０１】時刻ｔ２において、コラムアドレスストロ
ーブ信号／ＣＡＳがＬレベルからＨレベルに立上がる
と、インバータ回路８０ａの出力信号がＬレベルとな
り、応じてＮＡＮＤ回路８０ｃの出力ノードＮＤｃの電
圧レベルがＨレベルに立上がる。このノードＮＤｃの電
圧レベルの立上がりに応答して、ＮＡＮＤ回路８０ｄの
両入力がＨレベルとなり、ノードＮＤｄの電圧レベルが
Ｌレベルに立下がる。この状態においては、まだノード
ＮＤｅの電圧レベルは変化せず、またＣＢＲ検出信号φ
ＣＢＲはＨレベルを維持する。
ーブ信号／ＣＡＳがＬレベルからＨレベルに立上がる
と、インバータ回路８０ａの出力信号がＬレベルとな
り、応じてＮＡＮＤ回路８０ｃの出力ノードＮＤｃの電
圧レベルがＨレベルに立上がる。このノードＮＤｃの電
圧レベルの立上がりに応答して、ＮＡＮＤ回路８０ｄの
両入力がＨレベルとなり、ノードＮＤｄの電圧レベルが
Ｌレベルに立下がる。この状態においては、まだノード
ＮＤｅの電圧レベルは変化せず、またＣＢＲ検出信号φ
ＣＢＲはＨレベルを維持する。
【０１０２】時刻ｔ３において、ロウアドレスストロー
ブ信号／ＲＡＳをＨレベルに立上げると、インバータ回
路８０ｂの出力信号がＬレベルに立下がり、ノードＮＤ
ｂの電圧レベルがＨレベルに立下がる。ＮＡＮＤ回路８
０ｆの出力信号がＨレベルとなり、ノードＮＤｅの電圧
レベルがＬレベルに立下がり、またインバータ回路８０
ｇからのＣＢＲ検出信号φＣＢＲがＬレベルに立下が
る。
ブ信号／ＲＡＳをＨレベルに立上げると、インバータ回
路８０ｂの出力信号がＬレベルに立下がり、ノードＮＤ
ｂの電圧レベルがＨレベルに立下がる。ＮＡＮＤ回路８
０ｆの出力信号がＨレベルとなり、ノードＮＤｅの電圧
レベルがＬレベルに立下がり、またインバータ回路８０
ｇからのＣＢＲ検出信号φＣＢＲがＬレベルに立下が
る。
【０１０３】図１２に示すＷＣＢＲ検出回路８４は、こ
の図１２に示す構成において、ライトイネーブル信号／
ＷＥとコラムアドレスストローブ信号／ＣＡＳを受ける
ＯＲ回路の出力信号をインバータ回路８０ａに与えれば
実現される。ワンショットパルス発生回路８２として
は、図９に示すリセット回路７７のワンショットパルス
発生回路と同様の構成を利用することができる。
の図１２に示す構成において、ライトイネーブル信号／
ＷＥとコラムアドレスストローブ信号／ＣＡＳを受ける
ＯＲ回路の出力信号をインバータ回路８０ａに与えれば
実現される。ワンショットパルス発生回路８２として
は、図９に示すリセット回路７７のワンショットパルス
発生回路と同様の構成を利用することができる。
【０１０４】上述のように、テストモードにおいてＷＣ
ＢＲ条件およびＣＢＲ条件を用い、信頼性評価のための
ストレス加速モード設定に、特定のアドレスピンなどの
外部ピン端子のスーパーＶＩＨ条件を利用することによ
り、テスト専用の余分のピン端子を設けることなく必要
なテストモードを設定することができる。
ＢＲ条件およびＣＢＲ条件を用い、信頼性評価のための
ストレス加速モード設定に、特定のアドレスピンなどの
外部ピン端子のスーパーＶＩＨ条件を利用することによ
り、テスト専用の余分のピン端子を設けることなく必要
なテストモードを設定することができる。
【０１０５】以上のように、この発明の実施の形態１に
従えば、それぞれの電圧レベルが異なる基準電圧を発生
し、これらの基準電圧に従ってそれぞれ別々に設けられ
る内部電源線へこれらの基準電圧レベルに応じた内部電
源電圧を伝達するように構成しているため、高速動作す
べき回路を高速動作させることができ、また低消費電流
で動作する回路を低消費電流で動作させることができ
る。また、この基準電圧発生回路の出力ノードには、ス
トレス加速モード時外部電源電圧を供給するように構成
しているため、比較回路および基準電圧発生回路の電圧
ストレス加速を行なうことができ、電圧降下回路のスト
レス加速モード動作を行なって信頼性評価を行なうこと
ができる。
従えば、それぞれの電圧レベルが異なる基準電圧を発生
し、これらの基準電圧に従ってそれぞれ別々に設けられ
る内部電源線へこれらの基準電圧レベルに応じた内部電
源電圧を伝達するように構成しているため、高速動作す
べき回路を高速動作させることができ、また低消費電流
で動作する回路を低消費電流で動作させることができ
る。また、この基準電圧発生回路の出力ノードには、ス
トレス加速モード時外部電源電圧を供給するように構成
しているため、比較回路および基準電圧発生回路の電圧
ストレス加速を行なうことができ、電圧降下回路のスト
レス加速モード動作を行なって信頼性評価を行なうこと
ができる。
【０１０６】また、別々に設けられる電源ピン端子に接
続されるパッドを相互接続することにより、このパッド
に応じたノイズおよびサージ電圧をこの外部電源線内で
分散させて吸収することができ、ノイズおよびサージ耐
性に優れた電源線を実現することができる。
続されるパッドを相互接続することにより、このパッド
に応じたノイズおよびサージ電圧をこの外部電源線内で
分散させて吸収することができ、ノイズおよびサージ耐
性に優れた電源線を実現することができる。
【０１０７】［実施の形態２］図１４は、この発明の実
施の形態２に従う内部電源電圧発生回路の構成を概略的
に示す図である。図１４に示す構成においては、外部電
源端子２０ｐに接続される電源パッド３０ｐに対して、
外部電源線３２ｐが接続され、また外部電源端子２０ａ
に接続される電源パッド３０ａに対し、外部電源線３２
ａが接続される。これらの外部電源線３２ｐおよび３２
ａは互いに分離される。外部電源線３２ｐおよび３２ａ
には、それぞれ安定化容量４０ｐおよび４０ａが接続さ
れる。
施の形態２に従う内部電源電圧発生回路の構成を概略的
に示す図である。図１４に示す構成においては、外部電
源端子２０ｐに接続される電源パッド３０ｐに対して、
外部電源線３２ｐが接続され、また外部電源端子２０ａ
に接続される電源パッド３０ａに対し、外部電源線３２
ａが接続される。これらの外部電源線３２ｐおよび３２
ａは互いに分離される。外部電源線３２ｐおよび３２ａ
には、それぞれ安定化容量４０ｐおよび４０ａが接続さ
れる。
【０１０８】周辺用電圧降下回路２２ｐは、この外部電
源線３２ｐからの外部電源電圧ｅｘｔＶｃｃを一方動作
電源電圧として動作して、所定の電圧レベルの基準電圧
ＶｒｅｆＰを発生する基準電圧発生回路３４ｐと、この
基準電圧発生回路３４ｐの出力する基準電圧ＶｒｅｆＰ
と内部電源線３５ｐ上の内部電源電圧ｉｎｔＶｃｃＰを
差動増幅し、その差動増幅結果に従って内部電源電圧ｉ
ｎｔＶｃｃＰを基準電圧ＶｒｅｆＰレベルにする差動増
幅部９０ｐと、ストレス加速モード指示信号／ＳＴＲの
活性化に応答して導通し、基準電圧発生回路３４ｐの出
力ノードを外部電源線３２ｐに接続するｐチャネルＭＯ
Ｓトランジスタ３９ｐを含む。差動増幅部９０ｐは、図
６に示す構成を有し、スタンバイサイクル時に内部電源
電圧ｉｎｔＶｃｃＰを基準電圧レベルに保持する回路
と、アクティブサイクル時に活性化されて、この内部電
源電圧ｉｎｔＶｃｃＰを基準電圧ＶｒｅｆＰに保持する
回路部分とを含む。
源線３２ｐからの外部電源電圧ｅｘｔＶｃｃを一方動作
電源電圧として動作して、所定の電圧レベルの基準電圧
ＶｒｅｆＰを発生する基準電圧発生回路３４ｐと、この
基準電圧発生回路３４ｐの出力する基準電圧ＶｒｅｆＰ
と内部電源線３５ｐ上の内部電源電圧ｉｎｔＶｃｃＰを
差動増幅し、その差動増幅結果に従って内部電源電圧ｉ
ｎｔＶｃｃＰを基準電圧ＶｒｅｆＰレベルにする差動増
幅部９０ｐと、ストレス加速モード指示信号／ＳＴＲの
活性化に応答して導通し、基準電圧発生回路３４ｐの出
力ノードを外部電源線３２ｐに接続するｐチャネルＭＯ
Ｓトランジスタ３９ｐを含む。差動増幅部９０ｐは、図
６に示す構成を有し、スタンバイサイクル時に内部電源
電圧ｉｎｔＶｃｃＰを基準電圧レベルに保持する回路
と、アクティブサイクル時に活性化されて、この内部電
源電圧ｉｎｔＶｃｃＰを基準電圧ＶｒｅｆＰに保持する
回路部分とを含む。
【０１０９】アレイ用電圧降下回路２２ａは、この外部
電源線３２ａ上の外部電源電圧を一方動作電源電圧とし
て動作して、所定の電圧レベルの基準電圧ＶｒｅｆＡを
発生する基準電圧発生回路３４ａと、基準電圧Ｖｒｅｆ
Ａと内部電源線３５ａ上の内部電源電圧ｉｎｔＶｃｃＡ
とを差動増幅し、その差動増幅結果に従って外部電源線
３２ａから内部電源線３５ａへ電流を供給して、内部電
源電圧ｉｎｔＶｃｃＡを基準電圧ＶｒｅｆＡレベルに保
持する差動増幅部９０ａと、ストレス加速モード指示信
号／ＳＴＲの活性化時導通し、基準電圧発生回路３４ａ
の出力ノードを外部電源線３２ａに接続するｐチャネル
ＭＯＳトランジスタ３９ａを含む。この差動増幅部９０
ａは、図６に示す構成と同様の構成を備える。内部電源
線３５ｐおよび３５ａには、それぞれ安定化容量４１ｐ
および４１ａが接続される。
電源線３２ａ上の外部電源電圧を一方動作電源電圧とし
て動作して、所定の電圧レベルの基準電圧ＶｒｅｆＡを
発生する基準電圧発生回路３４ａと、基準電圧Ｖｒｅｆ
Ａと内部電源線３５ａ上の内部電源電圧ｉｎｔＶｃｃＡ
とを差動増幅し、その差動増幅結果に従って外部電源線
３２ａから内部電源線３５ａへ電流を供給して、内部電
源電圧ｉｎｔＶｃｃＡを基準電圧ＶｒｅｆＡレベルに保
持する差動増幅部９０ａと、ストレス加速モード指示信
号／ＳＴＲの活性化時導通し、基準電圧発生回路３４ａ
の出力ノードを外部電源線３２ａに接続するｐチャネル
ＭＯＳトランジスタ３９ａを含む。この差動増幅部９０
ａは、図６に示す構成と同様の構成を備える。内部電源
線３５ｐおよび３５ａには、それぞれ安定化容量４１ｐ
および４１ａが接続される。
【０１１０】この図１４に示す内部電源電圧発生回路の
構成は、図３に示す内部電源電圧発生回路と、この外部
電源線が周辺回路用の外部電源線３２ｐとアレイ回路用
の外部電源線３２ａに分割される点が異なっているだけ
であり、他の構成は実質的に同じである。
構成は、図３に示す内部電源電圧発生回路と、この外部
電源線が周辺回路用の外部電源線３２ｐとアレイ回路用
の外部電源線３２ａに分割される点が異なっているだけ
であり、他の構成は実質的に同じである。
【０１１１】この図１４に示す構成に従えば、ストレス
加速モード時、この外部電源線３２ｐ上の外部電源電圧
ｅｘｔＶｃｃの電圧レベルと外部電源線３２ａ上の外部
電源電圧ｅｘｔＶｃｃを互いに独立にその電圧レベルを
設定することができる。したがって、図１５に示すよう
に、ストレス加速モード時、周辺系回路９５ｐに与えら
れる外部電源電圧ｅｘｔＶｃｃＰとアレイ系回路９５ａ
に与えられる外部電源電圧ｅｘｔＶｃｃＡの電圧レベル
を独立に設定し、これらの周辺系回路９５ｐおよびアレ
イ系回路９５ａの電圧ストレス加速条件を同じとするこ
とができ、この半導体記憶装置の信頼性評価を正確に行
なうことができる。
加速モード時、この外部電源線３２ｐ上の外部電源電圧
ｅｘｔＶｃｃの電圧レベルと外部電源線３２ａ上の外部
電源電圧ｅｘｔＶｃｃを互いに独立にその電圧レベルを
設定することができる。したがって、図１５に示すよう
に、ストレス加速モード時、周辺系回路９５ｐに与えら
れる外部電源電圧ｅｘｔＶｃｃＰとアレイ系回路９５ａ
に与えられる外部電源電圧ｅｘｔＶｃｃＡの電圧レベル
を独立に設定し、これらの周辺系回路９５ｐおよびアレ
イ系回路９５ａの電圧ストレス加速条件を同じとするこ
とができ、この半導体記憶装置の信頼性評価を正確に行
なうことができる。
【０１１２】ここで、周辺系回路９５ｐは、行デコー
ダ、列デコーダおよびクロック発生回路を含み、アレイ
系回路は、センスアンプおよび入出力回路を含む。
ダ、列デコーダおよびクロック発生回路を含み、アレイ
系回路は、センスアンプおよび入出力回路を含む。
【０１１３】以上のように、この発明の実施の形態２に
従えば、周辺系回路とアレイ系回路に対する電源線を別
々に設けたため、ストレス加速モード時、これらの周辺
系回路およびアレイ系回路に印加される加速電圧を互い
に独立に設定することができ、半導体記憶装置内におけ
る周辺系回路およびアレイ系回路の電圧ストレス条件を
同じ割合で加速することができ、バーンインなどの性能
評価のためのテストを正確に行なうことができる。
従えば、周辺系回路とアレイ系回路に対する電源線を別
々に設けたため、ストレス加速モード時、これらの周辺
系回路およびアレイ系回路に印加される加速電圧を互い
に独立に設定することができ、半導体記憶装置内におけ
る周辺系回路およびアレイ系回路の電圧ストレス条件を
同じ割合で加速することができ、バーンインなどの性能
評価のためのテストを正確に行なうことができる。
【０１１４】［実施の形態３］図１６は、この発明の実
施の形態３に従う内部電源電圧発生回路の構成を概略的
に示す図である。この図１６に示す内部電源電圧発生回
路の構成は、図１４に示す構成と、外部電源線３２ｐお
よび３２ａの間に、ストレス加速モード指示信号／ＳＴ
Ｒに応答するｐチャネルＭＯＳトランジスタ９６が設け
られている点が異なっている。他の構成は図１４に示す
構成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。この外部電源線３２ｐお
よび３２ａに設けられたｐチャネルＭＯＳトランジスタ
９６は、ストレス加速動作モード時非導通状態となり、
それ以外の動作モード時には、導通状態となる。
施の形態３に従う内部電源電圧発生回路の構成を概略的
に示す図である。この図１６に示す内部電源電圧発生回
路の構成は、図１４に示す構成と、外部電源線３２ｐお
よび３２ａの間に、ストレス加速モード指示信号／ＳＴ
Ｒに応答するｐチャネルＭＯＳトランジスタ９６が設け
られている点が異なっている。他の構成は図１４に示す
構成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。この外部電源線３２ｐお
よび３２ａに設けられたｐチャネルＭＯＳトランジスタ
９６は、ストレス加速動作モード時非導通状態となり、
それ以外の動作モード時には、導通状態となる。
【０１１５】図１７（Ａ）に示すように、ストレス加速
モードの場合の動作モード時においては、このストレス
加速モード指示信号／ＳＴＲはＬレベルであり、ＭＯＳ
トランジスタ９６は導通状態にある。この状態におい
て、外部電源線３２ｐおよび３２ａが電気的に接続さ
れ、電源パッド３０ｐおよび３０ａの間に配設される外
部電源線の容量は大きくなる。したがって、たとえば、
外部電源パッド３０ｐに大きなサージ電圧が印加された
場合、外部電源線３２ｐおよび３２ａにその電荷を分散
させることができ、したがって、このサージ電圧により
高電界が外部電源線３２ｐおよび３２ａに印加されるの
を防止することができ、外部電源線の信頼性が確保され
る。また、安定化容量４０ｐおよび４０ａがこれらの外
部電源線３２ｐおよび３２ａに接続されているため、こ
のサージ電圧などにより印加された電荷がこれらの容量
４０ｐおよび４０ａにより吸収され、応じて外部電源線
の電圧レベルの上昇を抑制し、応じて外部電源線の電界
の緩和を行なうことができる（電荷Ｑは、容量Ｃと電圧
Ｖの積で与えられる：Ｑ＝Ｃ・Ｖ）。
モードの場合の動作モード時においては、このストレス
加速モード指示信号／ＳＴＲはＬレベルであり、ＭＯＳ
トランジスタ９６は導通状態にある。この状態におい
て、外部電源線３２ｐおよび３２ａが電気的に接続さ
れ、電源パッド３０ｐおよび３０ａの間に配設される外
部電源線の容量は大きくなる。したがって、たとえば、
外部電源パッド３０ｐに大きなサージ電圧が印加された
場合、外部電源線３２ｐおよび３２ａにその電荷を分散
させることができ、したがって、このサージ電圧により
高電界が外部電源線３２ｐおよび３２ａに印加されるの
を防止することができ、外部電源線の信頼性が確保され
る。また、安定化容量４０ｐおよび４０ａがこれらの外
部電源線３２ｐおよび３２ａに接続されているため、こ
のサージ電圧などにより印加された電荷がこれらの容量
４０ｐおよび４０ａにより吸収され、応じて外部電源線
の電圧レベルの上昇を抑制し、応じて外部電源線の電界
の緩和を行なうことができる（電荷Ｑは、容量Ｃと電圧
Ｖの積で与えられる：Ｑ＝Ｃ・Ｖ）。
【０１１６】一方、ストレス加速モード時においては、
図１７（Ｂ）に示すように、ストレス加速モード指示信
号／ＳＴＲがＨレベルとなり、ＭＯＳトランジスタ９６
が非導通状態となる。この状態においては、外部電源線
３２ｐおよび３２ａが互いに分離される。したがって、
電源パッド３０ｐおよび３０ａへそれぞれ互いに電圧レ
ベルの異なる外部電源電圧ｅｘｔＶｃｃＰおよびｅｘｔ
ＶｃｃＡを印加することができる。これにより、実施の
形態２と同様、周辺系回路およびアレイ系回路を同じ加
速条件で動作させることができ、確実に信頼性評価を行
なうことができる。
図１７（Ｂ）に示すように、ストレス加速モード指示信
号／ＳＴＲがＨレベルとなり、ＭＯＳトランジスタ９６
が非導通状態となる。この状態においては、外部電源線
３２ｐおよび３２ａが互いに分離される。したがって、
電源パッド３０ｐおよび３０ａへそれぞれ互いに電圧レ
ベルの異なる外部電源電圧ｅｘｔＶｃｃＰおよびｅｘｔ
ＶｃｃＡを印加することができる。これにより、実施の
形態２と同様、周辺系回路およびアレイ系回路を同じ加
速条件で動作させることができ、確実に信頼性評価を行
なうことができる。
【０１１７】以上のように、この発明の実施の形態３に
従えば、周辺系回路のための外部電源線とアレイ系回路
のための外部電源線の間に、ストレス加速モード指示信
号に応答して導通／非導通となるＭＯＳトランジスタを
配置しているため、ストレス加速モード時においては、
周辺系回路およびアレイ系回路を同じ加速条件で動作さ
せることができ、信頼性の高いストレス加速モードテス
トを行なうことができる。また、このストレス加速モー
ド以外のときには、これらの電源線が電気的に接続さ
れ、その大きな寄生容量により、高電圧サージがたとえ
ば印加されても、このサージ電圧を分散して吸収するこ
とができ、信頼性の高い外部電源線を実現することがで
きる。これはまた高電圧サージに限らず、通常のノイズ
が外部電源線に発生した場合においても、このノイズを
吸収することができ、外部電源電圧の変動の小さな外部
電源線を実現することができる。
従えば、周辺系回路のための外部電源線とアレイ系回路
のための外部電源線の間に、ストレス加速モード指示信
号に応答して導通／非導通となるＭＯＳトランジスタを
配置しているため、ストレス加速モード時においては、
周辺系回路およびアレイ系回路を同じ加速条件で動作さ
せることができ、信頼性の高いストレス加速モードテス
トを行なうことができる。また、このストレス加速モー
ド以外のときには、これらの電源線が電気的に接続さ
れ、その大きな寄生容量により、高電圧サージがたとえ
ば印加されても、このサージ電圧を分散して吸収するこ
とができ、信頼性の高い外部電源線を実現することがで
きる。これはまた高電圧サージに限らず、通常のノイズ
が外部電源線に発生した場合においても、このノイズを
吸収することができ、外部電源電圧の変動の小さな外部
電源線を実現することができる。
【０１１８】［実施の形態４］図１８は、この発明の実
施の形態４に従う内部電源電圧発生回路の構成を概略的
に示す図である。この図１８に示す内部電源電圧発生回
路の構成においては、外部電源端子２０ｐおよび２０ａ
に接続される電源パッド３０ｐおよび３０ａが外部電源
線３２により相互接続される。また、アレイ用電圧降下
回路２２ａにおいては、ストレス加速モード指示信号／
ＳＴＲをゲートに受けるｐチャネルＭＯＳトランジスタ
３９ａと外部電源線３２の間に、ｎチャネルＭＯＳトラ
ンジスタ１００が設けられる。このｎチャネルＭＯＳト
ランジスタ１００は、そのゲートが外部電源線３２に接
続され、ダイオードとして作用する。他の部分は、図１
６に示す構成と同じであり、対応する部分には同一参照
番号を付し詳細説明は省略する。
施の形態４に従う内部電源電圧発生回路の構成を概略的
に示す図である。この図１８に示す内部電源電圧発生回
路の構成においては、外部電源端子２０ｐおよび２０ａ
に接続される電源パッド３０ｐおよび３０ａが外部電源
線３２により相互接続される。また、アレイ用電圧降下
回路２２ａにおいては、ストレス加速モード指示信号／
ＳＴＲをゲートに受けるｐチャネルＭＯＳトランジスタ
３９ａと外部電源線３２の間に、ｎチャネルＭＯＳトラ
ンジスタ１００が設けられる。このｎチャネルＭＯＳト
ランジスタ１００は、そのゲートが外部電源線３２に接
続され、ダイオードとして作用する。他の部分は、図１
６に示す構成と同じであり、対応する部分には同一参照
番号を付し詳細説明は省略する。
【０１１９】この図１８に示す構成においては、ストレ
ス加速モード時、ＭＯＳトランジスタ１００および３９
ａが導通し、基準電圧発生回路３４ａ上の電圧レベル
は、ｅｘｔＶｃｃ−Ｖｔｈとなる。ここでＶｔｈは、Ｍ
ＯＳトランジスタ１００のしきい値電圧を示す。一方、
周辺用電圧降下回路２２ｐにおいては、ストレス加速モ
ード時、基準電圧発生回路３４ｐの出力ノードは、ｐチ
ャネルＭＯＳトランジスタ３９ｐにより、外部電源電圧
ｅｘｔＶｃｃの電圧レベルに設定される。したがって、
たとえば、このＭＯＳトランジスタ１００のしきい値電
圧ＶｔｈをｉｎｔＶｃｃＰ−ｉｎｔＶｃｃＡに等しくす
れば、ストレス加速モード時、周辺系回路の電源電圧と
アレイ系回路の電源電圧の差を通常動作サイクルのそれ
と同じとすることができ、集積回路装置内の電圧ストレ
ス加速条件をほぼ一様にすることができる。特に、加速
条件を、通常動作モード時とストレス加速モード時の電
源電圧の比で表わすと、しきい値電圧Ｖｔｈを次式に従
って設定すれば、アレイ系回路と周辺系回路の電圧スト
レス条件の加速度を同じとすることができる。
ス加速モード時、ＭＯＳトランジスタ１００および３９
ａが導通し、基準電圧発生回路３４ａ上の電圧レベル
は、ｅｘｔＶｃｃ−Ｖｔｈとなる。ここでＶｔｈは、Ｍ
ＯＳトランジスタ１００のしきい値電圧を示す。一方、
周辺用電圧降下回路２２ｐにおいては、ストレス加速モ
ード時、基準電圧発生回路３４ｐの出力ノードは、ｐチ
ャネルＭＯＳトランジスタ３９ｐにより、外部電源電圧
ｅｘｔＶｃｃの電圧レベルに設定される。したがって、
たとえば、このＭＯＳトランジスタ１００のしきい値電
圧ＶｔｈをｉｎｔＶｃｃＰ−ｉｎｔＶｃｃＡに等しくす
れば、ストレス加速モード時、周辺系回路の電源電圧と
アレイ系回路の電源電圧の差を通常動作サイクルのそれ
と同じとすることができ、集積回路装置内の電圧ストレ
ス加速条件をほぼ一様にすることができる。特に、加速
条件を、通常動作モード時とストレス加速モード時の電
源電圧の比で表わすと、しきい値電圧Ｖｔｈを次式に従
って設定すれば、アレイ系回路と周辺系回路の電圧スト
レス条件の加速度を同じとすることができる。
【０１２０】Ｖｔｈ＝ｅｘｔＶｃｃ・（１−ｉｎｔＶｃ
ｃＡ／ｉｎｔＶｃｃＰ） この図１８に示す構成においても、外部電源線３２が、
電源パッド３０ｐおよび３０ａ間にわたって延在して配
置されてパッド３０ａおよび３０ｐを相互接続してお
り、ノイズに強い電源線を実現することができる。
ｃＡ／ｉｎｔＶｃｃＰ） この図１８に示す構成においても、外部電源線３２が、
電源パッド３０ｐおよび３０ａ間にわたって延在して配
置されてパッド３０ａおよび３０ｐを相互接続してお
り、ノイズに強い電源線を実現することができる。
【０１２１】なお、ＭＯＳトランジスタ１００とＭＯＳ
トランジスタ３９ａの接続位置が交換されてもよい。
トランジスタ３９ａの接続位置が交換されてもよい。
【０１２２】また、周辺系回路のための内部電源電圧ｉ
ｎｔＶｃｃＰが外部電源電圧ｅｘｔＶｃｃに近い場合に
は、このＭＯＳトランジスタ１００のしきい値電圧Ｖｔ
ｈを内部電源電圧ｉｎｔＶｃｃＰおよびｉｎｔＶｃｃＡ
の差に設定しても、この周辺系回路およびアレイ系回路
の電圧ストレス加速条件を同じとすることができる。
ｎｔＶｃｃＰが外部電源電圧ｅｘｔＶｃｃに近い場合に
は、このＭＯＳトランジスタ１００のしきい値電圧Ｖｔ
ｈを内部電源電圧ｉｎｔＶｃｃＰおよびｉｎｔＶｃｃＡ
の差に設定しても、この周辺系回路およびアレイ系回路
の電圧ストレス加速条件を同じとすることができる。
【０１２３】以上のように、この発明の実施の形態４に
従えば、ストレス加速モード時、外部電源電圧を低下し
てこのアレイ系回路の基準電圧発生回路の出力ノードへ
伝達するように構成しているため、ストレス加速モード
時における周辺系回路に与えられる電源電圧とアレイ系
回路に与えられる電源電圧の差を通常動作モード時のそ
れとほぼ同じとすることができ、装置内の一様なストレ
ス加速を実現することができ、信頼性の高い信頼性評価
試験を行なうことができる。
従えば、ストレス加速モード時、外部電源電圧を低下し
てこのアレイ系回路の基準電圧発生回路の出力ノードへ
伝達するように構成しているため、ストレス加速モード
時における周辺系回路に与えられる電源電圧とアレイ系
回路に与えられる電源電圧の差を通常動作モード時のそ
れとほぼ同じとすることができ、装置内の一様なストレ
ス加速を実現することができ、信頼性の高い信頼性評価
試験を行なうことができる。
【０１２４】［実施の形態５］図１９は、この発明の実
施の形態５に従う内部電源電圧発生回路の構成を概略的
に示す図である。この図１９において、外部電源端子２
０ａａ、２０ａｂ、２０ｐａおよび２０ｐｂそれぞれに
対し、電源パッド３０ａａ、３０ａｂ、３０ｐａおよび
３０ｐｂが設けられる。これらの電源パッド３０ａａ、
３０ａｂ、３０ｐａおよび３０ｐｂに対応して、電圧降
下回路２２ａａ、２２ａｂ、２２ｐａおよび２２ｐｂが
設けられる。電圧降下回路２２ａａ、２２ａｂ、２２ｐ
ａおよび２２ｐｂの構成は、先の実施の形態１ないし４
に示した構成のいずれかの構成を備える。電圧降下回路
２２ａａがアレイ用の内部電源電圧ｉｎｔＶｃｃＡ１を
発生し、電圧降下回路２２ａｂがアレイ用の内部電源電
圧ｉｎｔＶｃｃＡ２を発生し、電圧降下回路２２ｐａが
アレイ用の内部電源電圧ｉｎｔＶｃｃＰ１を発生し、電
圧降下回路２２ｐｂが周辺回路用の内部電源電圧ｉｎｔ
ＶｃｃＰ２を発生する。たとえば、アレイ用内部電源電
圧ｉｎｔＶｃｃＡ１は、センスアンプへ与えられ、アレ
イ用内部電源電圧ｉｎｔＶｃｃＡ２は入出力回路へ与え
られる。内部電源電圧ｉｎｔＶｃｃＰ１は、クロック発
生回路、および列／行デコーダへ与えられ、内部電源電
圧ｉｎｔＶｃｃＰ２は入出力バッファへ与えられる。各
回路特性に応じて、内部電源電圧のレベルを調整するこ
とにより、低消費電流および高速動作性に優れた半導体
記憶装置を実現することができる。
施の形態５に従う内部電源電圧発生回路の構成を概略的
に示す図である。この図１９において、外部電源端子２
０ａａ、２０ａｂ、２０ｐａおよび２０ｐｂそれぞれに
対し、電源パッド３０ａａ、３０ａｂ、３０ｐａおよび
３０ｐｂが設けられる。これらの電源パッド３０ａａ、
３０ａｂ、３０ｐａおよび３０ｐｂに対応して、電圧降
下回路２２ａａ、２２ａｂ、２２ｐａおよび２２ｐｂが
設けられる。電圧降下回路２２ａａ、２２ａｂ、２２ｐ
ａおよび２２ｐｂの構成は、先の実施の形態１ないし４
に示した構成のいずれかの構成を備える。電圧降下回路
２２ａａがアレイ用の内部電源電圧ｉｎｔＶｃｃＡ１を
発生し、電圧降下回路２２ａｂがアレイ用の内部電源電
圧ｉｎｔＶｃｃＡ２を発生し、電圧降下回路２２ｐａが
アレイ用の内部電源電圧ｉｎｔＶｃｃＰ１を発生し、電
圧降下回路２２ｐｂが周辺回路用の内部電源電圧ｉｎｔ
ＶｃｃＰ２を発生する。たとえば、アレイ用内部電源電
圧ｉｎｔＶｃｃＡ１は、センスアンプへ与えられ、アレ
イ用内部電源電圧ｉｎｔＶｃｃＡ２は入出力回路へ与え
られる。内部電源電圧ｉｎｔＶｃｃＰ１は、クロック発
生回路、および列／行デコーダへ与えられ、内部電源電
圧ｉｎｔＶｃｃＰ２は入出力バッファへ与えられる。各
回路特性に応じて、内部電源電圧のレベルを調整するこ
とにより、低消費電流および高速動作性に優れた半導体
記憶装置を実現することができる。
【０１２５】以上のように、この発明の実施の形態５に
従えば、複数個の外部電源端子それぞれに対して、互い
に電圧レベルの異なる内部電源電圧を発生する電圧降下
回路を設けたため、内部回路の動作特性に合わせて、対
応の内部電源電圧レベルを最適な値に設定することがで
き、高速動作および低消費電流を実現することのできる
半導体記憶装置を実現することができる。
従えば、複数個の外部電源端子それぞれに対して、互い
に電圧レベルの異なる内部電源電圧を発生する電圧降下
回路を設けたため、内部回路の動作特性に合わせて、対
応の内部電源電圧レベルを最適な値に設定することがで
き、高速動作および低消費電流を実現することのできる
半導体記憶装置を実現することができる。
【０１２６】［他の適用例］上述の説明においては、ダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
が半導体集積回路装置の一例として示されている。しか
しながら、外部電源電圧を降圧して内部電源電圧を発生
する電圧降下回路を備える集積回路装置であれば、本発
明は適用可能である。
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
が半導体集積回路装置の一例として示されている。しか
しながら、外部電源電圧を降圧して内部電源電圧を発生
する電圧降下回路を備える集積回路装置であれば、本発
明は適用可能である。
【０１２７】また、ストレス加速モードとしては、バー
ンインモードおよび寿命試験などの信頼性評価のための
試験であればよい。
ンインモードおよび寿命試験などの信頼性評価のための
試験であればよい。
【０１２８】
【発明の効果】以上のように、この発明に従えば、外部
電源パッドそれぞれに対応して互いに電圧レベルの異な
る内部電源電圧を発生する電圧降下回路を設けかつ内部
電源電圧レベルを決定する基準電圧発生回路の出力ノー
ドをストレス加速モード時対応の外部電源ノードに電気
的に結合するように構成したため、内部電源電圧レベル
を、対応の内部電源電圧を利用する回路の特性に合わせ
て設定することができ、高速動作および低消費電流特性
を備える半導体集積回路装置を実現することができ、ま
た基準電圧発生回路の出力ノードがストレス加速モード
時外部電源電圧ノードに結合されるため、電圧降下回路
のストレス加速試験を合わせて行なうことができ、半導
体集積回路装置の信頼性評価を確実に行なうことができ
る。
電源パッドそれぞれに対応して互いに電圧レベルの異な
る内部電源電圧を発生する電圧降下回路を設けかつ内部
電源電圧レベルを決定する基準電圧発生回路の出力ノー
ドをストレス加速モード時対応の外部電源ノードに電気
的に結合するように構成したため、内部電源電圧レベル
を、対応の内部電源電圧を利用する回路の特性に合わせ
て設定することができ、高速動作および低消費電流特性
を備える半導体集積回路装置を実現することができ、ま
た基準電圧発生回路の出力ノードがストレス加速モード
時外部電源電圧ノードに結合されるため、電圧降下回路
のストレス加速試験を合わせて行なうことができ、半導
体集積回路装置の信頼性評価を確実に行なうことができ
る。
【０１２９】すなわち、請求項１に係る発明に従えば、
第１および第２の電源ノードそれぞれに対応して基準電
圧と対応の内部電源線用の電圧を比較する第１および第
２の比較回路と、これら第１および第２の比較回路の出
力信号に従ってそれぞれ対応の第１および第２の電源ノ
ードと対応の電源ノードから対応の内部ノードへ電流を
供給する第１および第２の電流ドライブトランジスタと
を設け、ストレス加速モード時これらの第１および第２
の基準電圧発生回路の出力ノードを対応の電源ノードに
接続するように構成したため、内部回路の動作特性に合
わせて内部電源電圧を最適レベルに設定することがで
き、高速動作および低消費電流を実現することができ、
かつさらに基準電圧ノードが対応の外部電源ノードに電
気的に接続されるため、ストレス加速モード時比較回路
に対する電圧ストレスを加速することができ、確実に電
圧降下回路の信頼性評価を行なうことができる。
第１および第２の電源ノードそれぞれに対応して基準電
圧と対応の内部電源線用の電圧を比較する第１および第
２の比較回路と、これら第１および第２の比較回路の出
力信号に従ってそれぞれ対応の第１および第２の電源ノ
ードと対応の電源ノードから対応の内部ノードへ電流を
供給する第１および第２の電流ドライブトランジスタと
を設け、ストレス加速モード時これらの第１および第２
の基準電圧発生回路の出力ノードを対応の電源ノードに
接続するように構成したため、内部回路の動作特性に合
わせて内部電源電圧を最適レベルに設定することがで
き、高速動作および低消費電流を実現することができ、
かつさらに基準電圧ノードが対応の外部電源ノードに電
気的に接続されるため、ストレス加速モード時比較回路
に対する電圧ストレスを加速することができ、確実に電
圧降下回路の信頼性評価を行なうことができる。
【０１３０】請求項２に係る発明に従えば、第１および
第２の電源ノードを電源配線で相互接続しているため、
高電圧サージなどが電源パッドに印加された場合におい
ても、この高電圧サージの電荷を分散して吸収させるこ
とができ、電源ノイズに強い内部電源電圧発生回路を実
現することができる。
第２の電源ノードを電源配線で相互接続しているため、
高電圧サージなどが電源パッドに印加された場合におい
ても、この高電圧サージの電荷を分散して吸収させるこ
とができ、電源ノイズに強い内部電源電圧発生回路を実
現することができる。
【０１３１】請求項３に係る発明に従えば、第１および
第２の電源ノードを互いに分離しているため、ストレス
加速モード時互いに独立に第１および第２の内部電源電
圧レベルを設定することが可能となり、半導体集積回路
装置の内部回路の電圧ストレスを一様に加速することが
でき、正確な信頼性評価を行なうことができる。
第２の電源ノードを互いに分離しているため、ストレス
加速モード時互いに独立に第１および第２の内部電源電
圧レベルを設定することが可能となり、半導体集積回路
装置の内部回路の電圧ストレスを一様に加速することが
でき、正確な信頼性評価を行なうことができる。
【０１３２】請求項４に係る発明に従えば、第１および
第２の電源ノードの間に、ストレス加速モード時非導通
状態となり、ストレス加速モード以外の動作モード時は
導通状態となるスイッチング素子を設けているため、ス
トレス加速モード時においては、第１および第２の内部
電源電圧を互いに独立に設定することができ、一様なス
トレス加速を実現して、信頼性の高い信頼性評価を行な
うことができ、また通常の動作モード時においては、第
１および第２の電源パッドが電源配線で接続されること
になり、高電圧サージおよびノイズなどが生じてもそれ
らを電荷分散により吸収することができ、電源ノイズに
強い内部電源電圧発生回路を実現することができる。
第２の電源ノードの間に、ストレス加速モード時非導通
状態となり、ストレス加速モード以外の動作モード時は
導通状態となるスイッチング素子を設けているため、ス
トレス加速モード時においては、第１および第２の内部
電源電圧を互いに独立に設定することができ、一様なス
トレス加速を実現して、信頼性の高い信頼性評価を行な
うことができ、また通常の動作モード時においては、第
１および第２の電源パッドが電源配線で接続されること
になり、高電圧サージおよびノイズなどが生じてもそれ
らを電荷分散により吸収することができ、電源ノイズに
強い内部電源電圧発生回路を実現することができる。
【０１３３】請求項５に係る発明に従えば、ストレス加
速モード時、一方の外部電源電圧を所定値低下させて対
応の基準電圧発生回路の出力ノードへ伝達するように構
成しているため、ストレス加速モード時においても、通
常動作モード時と同じ条件で電圧ストレスの加速を容易
に行なうことができ、正確に信頼性評価を行なうことが
できる。
速モード時、一方の外部電源電圧を所定値低下させて対
応の基準電圧発生回路の出力ノードへ伝達するように構
成しているため、ストレス加速モード時においても、通
常動作モード時と同じ条件で電圧ストレスの加速を容易
に行なうことができ、正確に信頼性評価を行なうことが
できる。
【０１３４】請求項６に係る発明に従えば、メモリアレ
イに関連するアレイ系回路と周辺系回路それぞれに対し
別々に内部電源電圧のレベルを設定するように構成して
いるため、アレイ系回路の消費電流を低減しかつ周辺系
回路の高速動作を保障する、低消費電流かつ高速動作す
る半導体記憶装置を実現することができる。
イに関連するアレイ系回路と周辺系回路それぞれに対し
別々に内部電源電圧のレベルを設定するように構成して
いるため、アレイ系回路の消費電流を低減しかつ周辺系
回路の高速動作を保障する、低消費電流かつ高速動作す
る半導体記憶装置を実現することができる。
【０１３５】請求項７に係る発明に従えば、複数の電源
電圧レベルの異なる基準電圧を発生し、これらの基準電
圧に従って互いに電圧レベルの異なる内部電源電圧を対
応の内部電源線に伝達し、また基準電圧発生手段それぞ
れの出力ノードをストレス加速モード時、外部電源電圧
供給ノードに結合するように構成したため、ストレス加
速モード時この電圧発生手段のストレス加速を行なうこ
とができるとともに、各内部回路の動作特性に合わせた
最適な電圧レベルの内部電源電圧を発生することができ
る。
電圧レベルの異なる基準電圧を発生し、これらの基準電
圧に従って互いに電圧レベルの異なる内部電源電圧を対
応の内部電源線に伝達し、また基準電圧発生手段それぞ
れの出力ノードをストレス加速モード時、外部電源電圧
供給ノードに結合するように構成したため、ストレス加
速モード時この電圧発生手段のストレス加速を行なうこ
とができるとともに、各内部回路の動作特性に合わせた
最適な電圧レベルの内部電源電圧を発生することができ
る。
【図１】 この発明の実施の形態１に従う半導体集積回
路装置の全体の構成を概略的に示す図である。
路装置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体集積回路装置の要部の構成
を概略的に示す図である。
を概略的に示す図である。
【図３】 図１に示す内部電源電圧発生回路の構成を示
す図である。
す図である。
【図４】 図３に示す比較回路の構成の一例を概略的に
示す図である。
示す図である。
【図５】 図３に示す基準電圧発生回路の構成の一例を
示す図である。
示す図である。
【図６】 この発明の実施の形態１の変更例に従う内部
電源電圧発生回路の構成を概略的に示す図である。
電源電圧発生回路の構成を概略的に示す図である。
【図７】 ストレス加速モード指示信号発生部の構成の
一例を示す図である。
一例を示す図である。
【図８】 図７に示す回路の動作を示す信号波形図であ
る。
る。
【図９】 図７に示すスーパーＶＩＨ検知回路の構成の
一例を示す図である。
一例を示す図である。
【図１０】 図９に示す回路の動作を示す信号波形図で
ある。
ある。
【図１１】 図７に示すテストモードエントリ信号およ
びテストモード終了信号発生部の構成を概略的に示す図
である。
びテストモード終了信号発生部の構成を概略的に示す図
である。
【図１２】 図１１に示すＣＢＲ検出回路の構成の一例
を示す図である。
を示す図である。
【図１３】 図１２に示すＣＢＲ検出回路の動作を示す
信号波形図である。
信号波形図である。
【図１４】 この発明の実施の形態２に従う内部電源電
圧発生回路の構成を概略的に示す図である。
圧発生回路の構成を概略的に示す図である。
【図１５】 図１４に示す内部電源電圧発生回路の効果
を説明するための図である。
を説明するための図である。
【図１６】 この発明の実施の形態３に従う内部電源電
圧発生回路の構成を概略的に示す図である。
圧発生回路の構成を概略的に示す図である。
【図１７】 （Ａ）および（Ｂ）は、図１６に示す内部
電源電圧発生回路の外部電源線の接続態様を示す図であ
る。
電源電圧発生回路の外部電源線の接続態様を示す図であ
る。
【図１８】 この発明の実施の形態４に従う内部電源電
圧発生回路の構成を概略的に示す図である。
圧発生回路の構成を概略的に示す図である。
【図１９】 この発明の実施の形態５に従う内部電源電
圧発生回路の構成を概略的に示す図である。
圧発生回路の構成を概略的に示す図である。
【図２０】 従来の半導体集積回路装置の全体の構成を
概略的に示す図である。
概略的に示す図である。
【図２１】 図２０に示す電圧降下回路の構成を概略的
に示す図である。
に示す図である。
【図２２】 図２０に示すメモリ回路の構成を概略的に
示す図である。
示す図である。
【図２３】 図２２に示すメモリアレイ部の構成を概略
的に示す図である。
的に示す図である。
１ 半導体集積回路装置、２ メモリセルアレイ、４
アドレスバッファ、５行デコーダ、６ 列デコーダ、７
センスアンプ、９ 入出力回路、１１ 入力バッフ
ァ、１２ 出力バッファ、１４ クロック発生回路、２
０ａ，２０ｐ外部電源端子、２２ 内部電源電圧発生回
路、２２ａ，２０ｐ 電圧降下回路、３０ａ，３０ｐ
電源パッド、３２，３２ａ，３２ｐ 外部電源線、３４
ａ，３４ｐ 基準電圧発生回路、３９ａ，３９ｐ ｐチ
ャネルＭＯＳトランジスタ、３６，３６ａ，３６ｐ 比
較回路（差動増幅回路）、４５ 定電流源、９０ａ，９
０ｐ 差動増幅部、９５ａ アレイ系回路、９５ｐ 周
辺系回路、９６ ｐチャネルＭＯＳトランジスタ、１０
０ ｎチャネルＭＯＳトランジスタ、２０ａａ，２０ａ
ｂ，２０ｐａ，２０ｐｂ 外部電源端子、３０ａａ，３
０ａｂ，３０ｐａ，３０ｐｂ 電源パッド、２２ａａ，
２２ａｂ，２２ｐａ，２２ｐｂ 電圧降下回路。
アドレスバッファ、５行デコーダ、６ 列デコーダ、７
センスアンプ、９ 入出力回路、１１ 入力バッフ
ァ、１２ 出力バッファ、１４ クロック発生回路、２
０ａ，２０ｐ外部電源端子、２２ 内部電源電圧発生回
路、２２ａ，２０ｐ 電圧降下回路、３０ａ，３０ｐ
電源パッド、３２，３２ａ，３２ｐ 外部電源線、３４
ａ，３４ｐ 基準電圧発生回路、３９ａ，３９ｐ ｐチ
ャネルＭＯＳトランジスタ、３６，３６ａ，３６ｐ 比
較回路（差動増幅回路）、４５ 定電流源、９０ａ，９
０ｐ 差動増幅部、９５ａ アレイ系回路、９５ｐ 周
辺系回路、９６ ｐチャネルＭＯＳトランジスタ、１０
０ ｎチャネルＭＯＳトランジスタ、２０ａａ，２０ａ
ｂ，２０ｐａ，２０ｐｂ 外部電源端子、３０ａａ，３
０ａｂ，３０ｐａ，３０ｐｂ 電源パッド、２２ａａ，
２２ａｂ，２２ｐａ，２２ｐｂ 電圧降下回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ａ
Claims (7)
- 【請求項１】 第１の電源ノードに結合され、前記第１
の電源ノードから電流を供給されて第１の基準電圧を発
生する第１の基準電圧発生回路、 第２の電源ノードに結合され、前記第２の電源ノードか
ら電流を供給されて前記第１の基準電圧とレベルの異な
る第２の基準電圧を発生する第２の基準電圧発生回路、 前記第１の電源ノードの電圧を一方動作電源電圧として
動作し、前記第１の基準電圧発生回路の出力ノードの電
圧と第１の内部電源線上の電圧とを比較する第１の比較
回路、 前記第１の電源ノードと前記第１の内部電源線との間に
結合され、前記第１の比較回路の出力信号に従って前記
第１の電源ノードから前記第１の内部電源線へ電流を供
給する第１の電流ドライブ素子、 前記第１の電源ノードと前記第１の基準電圧発生回路の
出力ノードとの間に結合され、ストレス加速モード指示
信号の活性化に応答して、前記第１の基準電圧発生回路
の出力ノードと前記第１の電源ノードとを電気的に結合
する第１のスイッチング素子、 前記第２の基準電圧発生回路の出力ノードの電圧と前記
第１の内部電源線とは別に設けられる第２の内部電源線
上の電圧とを比較する第２の比較回路、 前記第２の電源ノードと前記第２の内部電源線との間に
結合され、前記第２の比較回路の出力信号に従って前記
第２の電源ノードから前記第２の内部電源線へ電流を供
給する第２の電流ドライブ素子、および前記第２の電源
ノードと前記第２の基準電圧発生回路の出力ノードとの
間に結合され、前記ストレス加速モード指示信号の活性
化に応答して前記第２の電源ノードと前記第２の基準電
圧発生回路の出力ノードとを電気的に結合する第２のス
イッチング素子を含む、半導体集積回路装置。 - 【請求項２】 前記第１および第２の電源ノードは、各
々が外部電源電圧を受けかつ別々に設けられる外部電源
端子にそれぞれ結合され、かつ前記第１および第２の電
源ノードが電源配線により相互接続される、請求項１記
載の半導体集積回路装置。 - 【請求項３】 前記第１および第２の電源ノードは、各
々が外部電源電圧を受ける別々に設けられる外部電源端
子にそれぞれ結合され、かつ前記第１および第２の電源
ノードは互いに分離される、請求項１記載の半導体集積
回路装置。 - 【請求項４】 前記第１の電源ノードと前記第２の電源
ノードとの間に結合され、前記ストレス加速モード指示
信号の活性化に応答して非導通状態となりかつ前記スト
レス加速モード指示信号の非活性化に応答して導通状態
となる第３のスイッチング素子をさらに備える、請求項
１記載の半導体集積回路装置。 - 【請求項５】 前記第２のスイッチング素子は、前記ス
トレス加速モード指示信号の活性化時、前記第１の電源
ノード上の電圧を所定値降下させて前記第１の内部電源
線へ伝達する手段を含む、請求項２記載の半導体集積回
路装置。 - 【請求項６】 行列状に配列される複数のメモリセルを
有するメモリアレイと、 前記メモリアレイの各列に対応して設けられ、活性化時
前記第１の内部電源線上の電圧を一方動作電源電圧とし
て動作し対応の列上のメモリセルデータの検知および増
幅を行なうセンスアンプと、 前記第２の内部電源線上の電圧を一方動作電源電圧とし
て動作し、アドレス信号に従って前記メモリセルアレイ
のアドレス指定されたメモリセルを選択する選択手段を
さらに含む、請求項１から５のいずれかに記載の半導体
集積回路装置。 - 【請求項７】 互いに分離して配置される複数の内部電
源線、 前記複数の内部電源線それぞれに対応して設けられ、互
いに電圧レベルの異なる基準電圧を発生する複数の基準
電圧発生手段、 前記複数の基準電圧発生手段それぞれに対応して設けら
れ、対応の基準電圧発生手段からの基準電圧と対応の内
部電源線上の電圧とを差動増幅し、該増幅結果に従って
対応の内部電源線上の電圧を調整して対応の内部電源線
上の電圧を対応の基準電圧出力ノード上の電圧レベルに
維持するための複数の内部電圧発生手段、およびストレ
ス加速モード指示信号に応答して、前記複数の基準電圧
発生手段のそれぞれの基準電圧出力ノードを対応の外部
電源電圧供給ノードに結合する手段を備える、半導体集
積回路装置。
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