JP2001351400A - 半導体装置、内部電源線の電圧のモニタ方法および試験モードの判別方法 - Google Patents

Abstract

(57)【要約】 【目的】 内部電源線に直接プロービングせずにその電
位をモニタする。 【構成】 信号または所定の電位を受ける外部ピンＥＰ
と内部電源線Ｌ２との間にモニタ回路１１０が接続され
る。モニタ回路１１０は、ＮチャネルＭＯＳトランジス
タＱＮ１〜ＱＮ３を含む。トランジスタＱＮ１〜ＱＮ３
は外部ピンＥＰと内部電源線Ｌ２との間に直列に接続さ
れる。トランジスタＱＮ１〜ＱＮ３のしきい値電圧をＶ
ｔｈとする。まず、外部電源電圧を受ける電源ピンと接
地電位を受ける接地ピンとの間に流れるスタンドバイ電
流を測定する。そして、電源ピンと接地ピンとの間を流
れる電流をモニタしながら、外部ピンＥＰの電位を徐々
に上昇させる。電源ピンと接地ピンとの間に流れる電流
が上昇し始めたときの外部ピンＥＰの電位をＶＥＸＴと
すると、内部電源線Ｌ２の電位ＶＩＮＴは、式：ＶＩＮ
Ｔ＝ＶＥＸＴ−３・Ｖｔｈから算出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、特
に内部降圧回路を内蔵する半導体装置および内部電源線
の電位モニタ方法に関する。

【０００２】

【従来の技術】近年、信頼性を向上するためにトランジ
スタのゲート酸化膜に印加される電界を緩和すること、
消費電流を低減すること等を目的として、外部電源電圧
を所定の内部電源電圧に降圧して内部回路に供給する内
部降圧回路が開発されている。

【０００３】（１） 第１の従来技術（図３５〜図３
９） 図３５は、内部降圧回路を内蔵した従来のＭＯＳ・ＤＲ
ＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）を示すブロック図である。このＤＲＡＭ
は、ＳＳＤＭ８６講演番号Ｂ−６−４，“Ｏｎ−Ｃｈｉ
ｐ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ Ｃｏｎｖｅｒｓｉ
ｏｎ Ｓｙｓｔｅｍ ａｎｄ ＩｔｓＡｐｐｌｉｃａｔ
ｉｏｎ ｔｏ ａ ４Ｍｂ ＤＲＡＭ”に開示されてい
る。

【０００４】図３５の半導体装置ＣＨは、内部降圧回路
１ａ，１ｂ、ＤＲＡＭ３、周辺回路４および出力バッフ
ァ５からなる。この半導体装置ＣＨは、外部電源電圧Ｖ
ｃｃを受ける電源端子Ｐ１および接地電位Ｖｓｓを受け
る接地端子Ｐ２を有している。内部降圧回路１ａは、外
部電源電圧Ｖｃｃを内部電源電圧ＩＶｃｃ１に降圧し、
それを周辺回路４に供給する。周辺回路４は、アドレス
バッファ、データ入力バッファ、制御回路等を含む。内
部降圧回路１ｂは、外部電源電圧Ｖｃｃを内部電源電圧
ＩＶｃｃ２に降圧し、それをＤＲＡＭ３に供給する。Ｄ
ＲＡＭ３は、メモリアレイＭＡおよびＣＭＯＳセンスア
ンプＳＡを含む。出力バッファ５は外部電源電圧Ｖｃｃ
により駆動される。

【０００５】メモリアレイＭＡは、複数のワード線、ワ
ード線に交差する複数のビット線、ビット線とワード線
との交点に設けられた複数のメモリセル、複数のワード
線のいずれかを選択するロウデコーダおよび複数のビッ
ト線のいずれかを選択するコラムデコーダを含む。ま
た、ＣＭＯＳセンスアンプは、複数のビット線に読出さ
れたデータを増幅する複数のセンスアンプを含む。

【０００６】内部降圧回路１ａは、制御信号φ１により
制御され内部降圧回路１ｂは制御信号φ２により制御さ
れる。

【０００７】図３６に、内部降圧回路１ａ，１ｂの構成
を示す。内部降圧回路は、基準電圧発生回路１０、差動
増幅回路２０およびドライバ回路３０を含む。基準電圧
発生回路１０は、外部電源電圧Ｖｃｃを受け、その外部
電源電圧Ｖｃｃにほとんど依存しない基準電圧ＶＲ１を
発生する。その基準電圧ＶＲ１は差動増幅回路２０に入
力され、差動増幅回路２０およびドライバ回路３０によ
り電源電圧Ｖｃｃの変動および負荷電流の変動に依存し
ない内部電源電圧ＩＶｃｃが発生され、周辺回路４また
はＤＲＡＭ３に供給される。外部電源電圧Ｖｃｃは例え
ば５Ｖであり、内部電源電圧ＩＶｃｃはたとえば４Ｖで
ある。

【０００８】図３７に、内部降圧回路の具体的な回路構
成が示される。基準電圧発生回路１０は、ＰチャネルＭ
ＯＳトランジスタＱ１１〜Ｑ１５を含む。トランジスタ
Ｑ１１〜Ｑ１３により外部電源電圧Ｖｃｃが分圧され、
その分圧された電圧がノードＮ１に現われる。外部電源
電圧Ｖｃｃが上昇すると、ノードＮ１の電圧も上昇し、
トランジスタＱ２４がオフする。これにより、ノードＮ
２の電圧の上昇が阻止される。逆に、外部電源電圧Ｖｃ
ｃが低下すると、ノードＮ１の電圧も低下し、トランジ
スタＱ２４がオンする。これにより、ノードＮ２の電圧
の低下が阻止される。このようにして、ノードＮ２から
は外部電源電圧Ｖｃｃの変動にほとんど依存しない基準
電圧ＶＲ１が発生される。

【０００９】差動増幅器２０は、ＰチャネルＭＯＳトラ
ンジスタＱ２１，Ｑ２２およびＮチャネルＭＯＳトラン
ジスタＱ２３，Ｑ２４からなるカレントミラー回路を含
む。ノードＮ３と電源端子Ｐ１との間には、サイズの大
きいＰチャネルＭＯＳトランジスタＱ２５およびサイズ
の小さいＰチャネルＭＯＳトランジスタＱ２６が接続さ
れている。これらのトランジスタＱ２５，Ｑ２６は、カ
レントミラー回路の消費電力を低減するために付加され
ている。

【００１０】ＤＲＡＭ３および周辺回路４が動作するア
クティブ期間中は、制御信号φｉ（ｉ＝１，２）が
“Ｌ”となり、トランジスタＱ２５がオンする。これに
より、カレントミラー回路の応答性が良くなる。ＤＲＡ
Ｍ３および周辺回路４において少ない電流しか消費され
ないスタンドバイ期間には、制御信号φｉが“Ｈ”とな
り、トランジスタＱ２５がオフする。この場合、微小電
流が流れる小さいサイズのトランジスタＱ２６のみがオ
ンしている。したがって、カレントミラー回路の感度が
低下するが、消費電力が抑制される。

【００１１】ドライバ回路３０は、ＰチャネルＭＯＳト
ランジスタＱ３５を含む。カレントミラー回路のトラン
ジスタＱ２２のゲートはノードＮ４に接続される。トラ
ンジスタＱ３５は電源端子Ｐ１とノードＮ４との間に接
続される。トランジスタＱ３５のゲートはカレントミラ
ー回路のノードＮ５に接続される。

【００１２】ノードＮ４から出力される内部電源電圧Ｉ
Ｖｃｃが基準電圧ＶＲ１よりも高くなれば、トランジス
タＱ２１に流れる電流の値がトランジスタＱ２２に流れ
る電流の値よりも大きくなる。それにより、ノードＮ５
の電位が上昇する。そのため、トランジスタＱ３５が浅
い導通状態または非導通状態となる。その結果、電源端
子Ｐ１からノードＮ４への電流の供給が停止または低減
され、内部電源電圧ＩＶｃｃが低下する。

【００１３】逆に、内部電源電圧ＩＶｃｃが基準電圧Ｖ
Ｒ１よりも低くなると、トランジスタＱ２１に流れる電
流の値がトランジスタＱ２２に流れる電流の値よりも小
さくなる。それにより、ノードＮ５の電位が低下する。
そのため、トランジスタＱ３５が導通状態となり、電源
端子Ｐ１からノードＮ４に十分な電流が供給される。そ
の結果、内部電源電圧ＩＶｃｃが上昇する。

【００１４】このようにして、外部電源電圧Ｖｃｃの変
動または負荷の変動に依存しない一定の内部電源電圧Ｉ
Ｖｃｃが得られる。

【００１５】図３８に、内部降圧回路の特性が示され
る。内部電源電圧ＩＶｃｃは４Ｖに設定されている。外
部電源電圧Ｖｃｃが４Ｖ以下であると、内部電源電圧Ｉ
Ｖｃｃは外部電源電圧Ｖｃｃと等しくなるが、外部電源
電圧Ｖｃｃが４Ｖ以上になると、内部電源電圧ＩＶｃｃ
は外部電源電圧Ｖｃｃの値に依存せず４Ｖで一定とな
る。

【００１６】図３９に、図３５の内部降圧回路１ａ，１
ｂの制御タイミングが示される。外部から与えられるロ
ウアドレスストローブ信号／ＲＡＳが“Ｈ”である期間
に対応する期間をスタンドバイ期間と呼び、ロウアドレ
スストローブ信号／ＲＡＳが“Ｌ”である期間に対応す
る期間をアクティブ期間と呼ぶ。アクティブ期間にＤＲ
ＡＭ３および周辺回路４が動作し、電流が消費される。

【００１７】ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答して制御信号φ１が“Ｌ”になる。それに
より、内部降圧回路１ａ内のトランジスタＱ２５（図３
７参照）がオンし、内部降圧回路１ａの電流供給能力が
上昇し、内部電源電圧ＩＶｃｃ１が一定に保たれる。

【００１８】その後、センスアンプ活性化信号ＳＥが
“Ｈ”に立上がる。それにより、ＤＲＡＭ３内のセンス
アンプＳＡが活性化される。センスアンプ活性化信号Ｓ
Ｅの立上がりに応答して、制御信号φ２が“Ｌ”にな
る。それにより、内部降圧回路１ｂ内のトランジスタＱ
２５（図３７参照）がオンし、内部降圧回路１ｂの電流
供給能力が上昇し、内部電源電圧ＩＶｃｃ２が一定に保
たれる。

【００１９】図３９において、ロウ系セット電流とは、
アドレス信号の入力からワード線の電位の立上がりまで
の間に各回路の活性化により生じる電流である。センス
アンプ系電流は、ＣＭＯＳセンスアンプＳＡの活性化に
より生じる電流である。コラム系電流は、ＣＭＯＳセン
スアンプＳＡの活性化後データの出力までの間に各回路
の活性化により生じる電流である。ロウ系リセット電流
は、ロウアドレスストローブ信号／ＲＡＳの立上がり時
に生ずる電流である。

【００２０】内部降圧回路１ａのための制御信号φ１は
アクティブ期間中“Ｌ”となっている。一方、内部降圧
回路１ｂのための制御信号φ２はＣＭＯＳセンスアンプ
ＳＡの活性から一定期間だけ“Ｌ”になっている。これ
は、ビット線の充放電時つまりセンスアンプの活性時に
のみセンスアンプ系電流が流れるからである。

【００２１】（２） 第２の従来技術（図４０〜図４
２） 図４０は、レベルシフト回路を用いた従来の内部降圧回
路を示すブロック図である。レベルシフト回路９０は、
差動増幅回路２０の感度を上げるために、ドライバ回路
３０から出力される内部電源電圧ＩＶｃｃを４Ｖから
２．４Ｖにレベルシフトして差動増幅回路２０に与え
る。この場合、基準電圧発生回路１０から発生される基
準電圧ＶＲ１も２．４Ｖに設定される。

【００２２】図４１に差動増幅回路２０、ドライバ回路
３０およびレベルシフト回路９０の詳細な構成が示され
る。差動増幅回路２０は、ＰチャネルＭＯＳトランジス
タＱ２７，Ｑ２８およびＮチャネルＭＯＳトランジスタ
Ｑ２９，Ｑ３０を含むカレントミラー回路からなる。Ｎ
チャネルＭＯＳトランジスタＱ３１のゲートには制御信
号φｉまたは電源電圧Ｖｃｃが与えられる。差動増幅回
路２０は、ノードＮ６の電圧を基準電圧ＶＲ１と比較
し、ドライバ回路３０のトランジスタＱ３５をオンオフ
させる。トランジスタＱ２９，Ｑ３０の特性から、トラ
ンジスタＱ２９，Ｑ３０に与えられる電圧レベルが低い
ほど差動増幅回路２０の感度が高くなる。したがって、
ノードＮ４に供給される内部電源電圧ＩＶｃｃがレベル
シフト回路９０により２．４Ｖに変換され、ノードＮ６
に与えられる。

【００２３】レベルシフト回路９０は、図４１に示され
るようにＰチャネルＭＯＳトランジスタＱ９０，Ｑ９１
からなる抵抗分割回路または図４２に示されるように抵
抗Ｒ１，Ｒ２からなる抵抗分割回路である。

【００２４】次に、図４１の回路の動作を説明する。内
部電源電圧ＩＶｃｃが４Ｖ以下になると、レベルシフト
回路９０の出力は２．４Ｖ以下となる。このとき、ノー
ドＮ６の電圧は基準電圧ＶＲ１よりも低いので、差動増
幅回路２０のノードＮ５の出力は“Ｌ”になる。その結
果、ドライバ回路３０のトランジスタＱ３５がオンし、
ノードＮ４に外部電源電圧Ｖｃｃが供給される。

【００２５】内部電源電圧ＩＶｃｃが４Ｖ以上になる
と、レベルシフト回路９０の出力は２．４Ｖ以上にな
る。そのため、ノードＮ６の電圧が基準電圧ＶＲ１より
も高くなるので、差動増幅回路２０のノードＮ５の出力
が“Ｈ”になる。その結果、ドライバ回路３０のトラン
ジスタＱ３５がオフし、ノードＮ４には外部電源電圧Ｖ
ｃｃが供給されなくなる。

【００２６】以上の動作を繰り返すことにより、外部電
源電圧Ｖｃｃが４Ｖ以下であると内部電源電圧ＩＶｃｃ
は外部電源電圧Ｖｃｃと等しくなり、外部電源電圧Ｖｃ
ｃが４Ｖ以上になると内部電源電圧ＩＶｃｃは４Ｖで一
定になる。なお、レベルシフト回路９０は抵抗分割回路
であるので、ドライバ回路３０のトランジスタＱ３５が
オンすると、電源端子Ｐ１から接地端子へ貫通電流が流
れる。

【００２７】（３） 第３の従来技術（図４３〜図４
６） 図４３は、従来の内部降圧回路の他の例を示す回路図で
ある。この内部降圧回路を搭載したＭＯＳ・ＤＲＡＭ
は、ＩＥＥＥ ＪＳＳＣＣ，Ｖｏｌ．２３，Ｎｏ．５，
ｐｐ．１１２８−１１３２，Ｏｃｔ．１９８８に開示さ
れている。

【００２８】電圧発生回路１０ａは基準電圧Ｖ１を発生
し、電圧発生回路１０ｂは基準電圧Ｖ２を発生する。基
準電圧発生回路１０ｃは基準電圧Ｖ１，Ｖ２を受け、基
準電圧ＶＬを発生する。基準電圧Ｖ１，Ｖ２，ＶＬは図
４５に示す特性を有する。

【００２９】差動増幅回路２０およびドライバ回路３０
は、図４１に示される差動増幅回路２０およびドライバ
回路３０と同様に、内部電源電圧ＩＶｃｃを基準電圧Ｖ
Ｌと比較し、フィードバックループにより一定の内部電
源電圧ＩＶｃｃを供給する。図４３において、Ｊ１，Ｊ
２は電流源を示している。

【００３０】図４４に、基準電圧発生回路１０ｃの構成
の一例が示される。基準電圧発生回路１０ｃは、２つの
カレントミラーアンプ１１，１２および出力ステージ１
３を含む。カレントミラーアンプ１１は、ＰチャネルＭ
ＯＳトランジスタＱ６１，Ｑ６２、ＮチャネルＭＯＳト
ランジスタＱ６３，Ｑ６４および電流源Ｊ３を含む。カ
レントミラーアンプ１２は、ＰチャネルＭＯＳトランジ
スタＱ６５，Ｑ６６、ＮチャネルＭＯＳトランジスタＱ
６７，Ｑ６８および電流源Ｊ４を含む。出力ステージ１
３は、ＰチャネルＭＯＳトランジスタＱ６９，Ｑ７０お
よび抵抗Ｒ３，Ｒ４を含む。

【００３１】カレントミラーアンプ１１は、出力ステー
ジ１３のノードＮ７の電圧を基準電圧Ｖ１と比較し、ト
ランジスタＱ６９を制御する。カレントミラーアンプ１
２は、出力ステージ１３のノードＮ７の電圧を基準電圧
Ｖ１と比較し、トランジスタＱ７０を制御する。出力ス
テージ１３のノードＮ８から基準電圧ＶＬが発生され
る。

【００３２】図４６に、基準電圧ＶＬおよび内部電源電
圧ＩＶｃｃの外部電源電圧依存性を示す。外部電源電圧
Ｖｃｃが４Ｖになるまでは、内部電源電圧ＩＶｃｃは直
線的に増加し、外部電源電圧Ｖｃｃが４Ｖ〜７Ｖの範囲
では、内部電源電圧ＩＶｃｃは４Ｖで一定となり、外部
電源電圧Ｖｃｃが７Ｖ以上になると内部電源電圧ＩＶｃ
ｃは直線的に増加する。

【００３３】このような特性を有する内部降圧回路を内
蔵した半導体装置のバーンイン試験（電圧印加加速試
験）を行なう場合には、内部回路の回路素子に高電圧を
印加するために、内部電源電圧ＩＶｃｃが外部電源電圧
Ｖｃｃに従って直線的に変動する領域で高い外部電源電
圧を印加する必要がある。

【００３４】

【発明が解決しようとする課題】（１） 図３５に示さ
れるＤＲＡＭ３、周辺回路４等の内部回路では、定常的
に消費される電流（直流的に消費される電流）が存在す
る。このような電流により内部電源電圧が低下すると、
ドライバ回路３０のトランジスタＱ３５がオンする（図
３７参照）。それにより、内部電源電圧が、図４７に示
すように、４Ｖに戻る。このとき、差動増幅回路２０に
おいて電源端子Ｐ１から接地端子Ｐ２へ貫通電流が流
れ、消費電流にピークが現われる。そのため、消費電流
が大きくなるという問題がある。

【００３５】また、図３７の内部降圧回路では、図３９
に示されるようにスタンドバイ期間にはトランジスタＱ
２５がオフし、トランジスタＱ２６のみにより電流供給
が行なわれる。このようにして、差動増幅回路２０の電
流供給能力が低くされ、消費電力が小さくされる。しか
しながら、消費電力をある程度までしか小さくできない
という問題がある。

【００３６】（２） 図３５に示される周辺回路４で
は、アクティブ期間に電流を消費するので、図３９に示
されるように、アクティブ期間には制御信号φ１を
“Ｌ”にすることにより内部降圧回路１ａの差動増幅器
２０の電流供給能力を上げておく必要がある。そのた
め、アクティブ期間が長くなると、差動増幅器２０で消
費される電力が増大する。

【００３７】また、図３５に示される内部降圧回路１ｂ
では、図３９に示すように、アクティブ期間内でセンス
アンプの活性化後一定期間だけ制御信号φ２が“Ｌ”と
なり、電流供給能力が上げられる。その後は、図３７に
示されるトランジスタＱ２６のみにより電流供給が行な
われる。この場合、上記のように、消費電力をある程度
までしか小さくできないという問題がある。

【００３８】（３） 同じアクティブ期間内でもＤＲＡ
Ｍ３と周辺回路４とでは電流消費が異なるので、内部回
路ごとに消費電力を低減する必要がある。

【００３９】（４） 図３５に示される内部降圧回路１
ｂでは、図３９に示すように、アクティブ期間内でセン
スアンプの活性化後一定期間だけ電流供給能力が上げら
れる。しかしながら、リフレッシュサイクルにおける電
流消費は、ノーマルサイクルにおける電流消費とは異な
る。特に、リフレッシュサイクルの時間が長くなると、
内部降圧回路１ｂの動作電流が増大し、リフレッシュ時
に流れる電流が増加するという問題がある。

【００４０】（５） 図４３の内部降圧回路を内蔵する
半導体装置において、バーンイン試験を行なう場合に
は、内部回路に高電圧を印加するために、外部電源端子
に７Ｖ以上のかなり高い外部電源電圧を印加する必要が
ある。その場合、本来外部電源電圧Ｖｃｃにより直接駆
動される出力バッファ５のような内部回路にはそのまま
その高い外部電源電圧が印加される。それにより、その
内部回路の回路素子が破壊される危険性がある。

【００４１】（６） 図４０〜図４２に示される内部降
圧回路では、上記のように、レベルシフト回路９０に貫
通電流が流れる。そのため、消費電力の増大を防止する
ためにレベルシフト回路９０に流れる電流を小さく設定
する必要がある。その結果、内部電源電圧ＩＶｃｃの変
動に対するレベルシフト回路９０の出力の応答が遅くな
る。

【００４２】また、内部電源電圧ＩＶｃｃの変動幅が抵
抗分割されるので、差動増幅回路２０の入力振幅が小さ
くなる。そのため、レベルシフト回路９０を有するにも
かかわらず、内部降圧回路の感度があまり良くならない
という問題がある。

【００４３】（７） 内部降圧回路を有さない半導体装
置では、図４８に示すように、チップｃｈ上に１本の電
源線Ｌ１しか有さない。この電源線Ｌ１は、外部電源電
圧Ｖｃｃを受ける電源パッドｐＶｃｃに接続される。し
たがって、電源線Ｌ１の電位を電源パッドｐＶｃｃから
モニタすることができる。なお、ＣＩＲは回路領域を示
す。

【００４４】しかしながら、内部降圧回路を内蔵する半
導体装置では、チップ上に外部電源線および内部電源線
を有する。外部電源線は、電源パッドに接続されている
が、内部電源線はパッドには接続されていない。したが
って、内部電源線の電位をモニタするためには、直接内
部電源線にプロービングする必要がある。そのため、モ
ールドされた半導体装置では、内部電源線の電位をモニ
タすることができないという問題がある。

【００４５】この発明は、上記の（１）〜（７）の問題
点を解決するためになされたものであり、次の（１）〜
（７）の目的を有する。

【００４６】（１） この発明の目的は、内部回路に安
定に内部電源電圧を供給しつつ内部降圧回路の消費電力
を低減することである。

【００４７】（２） この発明の他の目的は、内部回路
のアクティブ期間が長くなった場合でも、内部降圧回路
の消費電力を十分に低減することである。

【００４８】（３） この発明のさらに他の目的は、異
なる動作を行なう複数の内部回路に内部電源電圧を供給
する場合に、消費電力を最小限にすることである。

【００４９】（４） この発明のさらに他の目的は、内
部電源電圧により駆動される記憶装置において、リフレ
ッシュサイクルの期間が長くなった場合に、リフレッシ
ュ電流の増加を阻止することである。

【００５０】（５） この発明のさらに他の目的は、内
部降圧回路を備えた半導体装置の加速試験を回路素子を
破壊することなく効率よく行なうことである。

【００５１】（６） この発明のさらに他の目的は、内
部降圧回路の感度を向上させることである。

【００５２】（７） この発明のさらに他の目的は、内
部電源線に直接プロービングすることなしにその電位を
モニタすることである。

【００５３】

【課題を解決するための手段】（１） 第１の発明に係
る半導体装置は、内部電源線、外部パッド、およびモニ
タ手段を備える。

【００５４】内部電源線には内部電源電圧が与えられ
る。外部パッドは、所定の信号または電圧を受ける。モ
ニタ手段は、外部パッドと内部電源線との間に接続さ
れ、かつ既知のしきい値電圧を有するトランジスタを含
む。

【００５５】（２） 第２の発明に係る内部電源線の電
圧のモニタ方法は、内部電源電圧が与えられる内部電源
線と、所定の信号または電圧を受ける外部パッドと、外
部パッドと内部電源線との間に接続されたトランジスタ
とを含む半導体装置において内部電源線の電圧をモニタ
する方法であって、外部パッドの電圧およびトランジス
タのしきい値電圧に基づいて内部電源線の電圧を算出す
る。

【００５６】（３） 第３の発明に係る内部電源線の電
圧のモニタ方法は、外部パッドと、内部電源電圧が与え
られる内部電源線と、内部電源線に与えられる内部電源
電圧が外部パッドの電圧よりも所定のしきい値電圧だけ
低い電圧に達したとき導通状態となるスイッチ素子とを
含む半導体装置において内部電源線の電圧をモニタする
方法であって、外部パッドに予め定められた一定電圧を
与え、その一定電圧が与えられた外部パッドに電流が流
れ始めるのを検出する。

【００５７】（４） 第４の発明に係る試験モードの判
別方法は、外部電源電圧が与えられる外部電源線と、通
常の動作モードにおいて外部電源電圧を所定の内部電源
電圧に降圧する内部降圧回路と、内部電源電圧が与えら
れる内部電源線と、内部電源電圧により駆動される内部
回路と、試験モードにおいて外部電源電圧をそのまま内
部電源線に与える試験モード設定回路とを含む半導体装
置において内部回路が試験モードにあるか否かを判別す
る方法であって、内部電源線の電圧をモニタし、モニタ
された内部電源線の電圧が外部電源電圧に達したとき内
部回路は試験モードにあると判別する。

【００５８】

【作用】（１） 第１の発明に係る半導体装置および第
８の発明に係るモニタ方法；外部パッドの電位およびモ
ニタ手段のトランジスタのしきい値電圧に基づいて内部
電源線の電位を算出することができる。それにより、内
部電源線に直接プロービングすることなく、内部電源線
の電位をモニタすることができる。

【００５９】（２） 第２の発明に係るモニタ方法；一
定電圧が与えられた外部パッドに電流が流れ始めるのを
検出することができる。

【００６０】（３） 第３の発明に係る判別方法；内部
電源線の電圧をモニタし、その電圧が外部電源電圧に達
したとき内部回路は試験モードにあると判別することが
できる。

【００６１】

【実施例】（１） 第１の実施例（図１〜図２１） （ａ） 全体構成および概略動作（図１） 図１は、この発明の第１の実施例による半導体装置の構
成を示すブロック図である。半導体装置ＣＨは、内部降
圧回路１、ＤＲＡＭ３、周辺回路４および出力バッファ
５を含む。内部降圧回路１は、外部電源電圧Ｖｃｃを内
部電源電圧ＩＶｃｃに降圧し、それをＤＲＡＭ３および
周辺回路４の両方に供給する。出力バッファ５は外部電
源電圧Ｖｃｃにより駆動される。

【００６２】内部降圧回路１は、従来の内部降圧回路と
同様に、基準電圧ＶＲ１を発生する基準電圧発生回路１
０、差動増幅回路２０およびドライバ回路３０を含み、
さらに、ｎチャネルドライバ回路４０および基準電圧発
生回路４５を含む。基準電圧発生回路４５は、基準電圧
ＶＲ２を発生し、それをｎチャネルドライバ回路４０に
供給する。ｎチャネルドライバ回路４０は、後述するよ
うに、基準電圧ＶＲ２を受け、内部電源電圧ＩＶｃｃを
発生する。

【００６３】外部電源電圧Ｖｃｃが与えられる外部電源
線Ｌ１と内部電源電圧ＩＶｃｃが与えられる内部電源線
Ｌ２との間にはバーンインモード設定回路５０が接続さ
れている。バーンインモード設定回路５０はバーンイン
モード設定信号発生回路７０から発生されるバーンイン
モード設定信号ＢＶＤにより制御される。

【００６４】一方、差動増幅回路２０は、活性化信号発
生回路８０から発生される活性化信号ＡＣＴにより制御
される。活性化信号発生回路８０は、制御信号発生回路
６０から発生される制御信号φＸおよびバーンインモー
ド設定信号発生回路７０から発生されるバーンインモー
ド設定信号ＢＶＤに応答して活性化信号ＡＣＴを発生す
る。

【００６５】ノーマルモード時（通常の動作時）には、
バーンインモード設定信号ＢＶＤによりバーンインモー
ド設定回路５０は非活性化される。このとき、差動増幅
回路２０には、活性化信号ＡＣＴとして制御信号発生回
路６０からの制御信号φＸが与えられる。したがって、
差動増幅回路２０は制御信号φＸにより制御される。通
常は、ｎチャネルドライバ回路４０により内部電源電圧
ＩＶｃｃが供給され、ＤＲＡＭ３および周辺回路４の動
作時には、差動増幅回路２０が活性化され、ドライバ回
路３０によりｎチャネルドライバ回路４０の供給能力不
足が補われる。

【００６６】バーンインモード時（バーンイン試験時）
には、バーンインモード設定回路５０が活性化され、か
つ差動増幅回路２０が非活性化される。それにより、外
部電源線Ｌ１の外部電圧Ｖｃｃが内部電源線Ｌ２に直接
供給される。

【００６７】基準電圧発生回路１０およびドライバ回路
３０の構成は図３７に示される構成と同様である。差動
増幅回路２０の構成は図４１に示される構成と同様であ
る。この場合、トランジスタＱ３１のゲートに活性化信
号ＡＣＴが与えられる。

【００６８】差動増幅回路２０の構成として、図３７に
示される構成を用いてもよい。ただし、トランジスタＱ
２６は設けられず、また、制御信号φＸの論理が逆にな
る。

【００６９】（ｂ） 内部降圧回路１の詳細（図２〜図
４） 図２に、内部降圧回路１の一部分の構成を詳細に示す。
ｎチャネルドライバ回路４０はＮチャネルＭＯＳトラン
ジスタＱ４０を含む。トランジスタＱ４０はソースフォ
ロワトランジスタであり、ドライバ回路３０のトランジ
スタＱ３５と並列に接続されている。トランジスタＱ４
０のゲートには、基準電圧ＶＲ２が与えらる。基準電圧
ＶＲ２は、次式のように設定される。

【００７０】ＶＲ２＝ＩＶｃｃ＋Ｖｔｈ ここで、ＶｔｈはトランジスタＱ４０のしきい値電圧で
ある。一方、ＶＲ１＝ＩＶｃｃが成立するので、基準電
圧ＶＲ１を４Ｖとすると、基準電圧ＶＲ２は、（４＋Ｖ
ｔｈ）Ｖに設定される。

【００７１】トランジスタＱ４０は飽和領域で動作する
ので、電流供給能力は小さいが、常時一定の内部電源電
圧ＩＶｃｃを供給することができる。これにより、ＤＲ
ＡＭ３および周辺回路４で定常的に消費される電流を補
償することができる。ＤＲＡＭ３および周辺回路４の動
作時には、差動増幅回路２０が活性化され、ドライバ回
路３０およびｎチャネルドライバ回路４０の両方により
内部電源電圧ＩＶｃｃが供給される。

【００７２】図３に示されるように、ドライバ回路３０
の出力電圧をレベルシフトさせて差動増幅回路２０に与
えるためにレベルシフト回路９０を設けてもよい。ま
た、図４に示されるように、レベルシフト回路９０にイ
ンバータ９１を介して活性化信号ＡＣＴを与えてもよ
い。この場合、活性化信号ＡＣＴが“Ｈ”になると、イ
ンバータ９１の出力は“Ｌ”となる。そのため、レベル
シフト回路９０が活性化される。逆に、活性化信号ＡＣ
Ｔが“Ｌ”になると、インバータ９１の出力は“Ｈ”と
なる。そのため、レベルシフト回路９０は非活性化され
る。

【００７３】このように、差動増幅回路２０の活性時に
レベルシフト回路９０も活性化され、差動増幅回路２０
の非活性時にはレベルシフト回路９０も非活性化され
る。そのため、スタンドバイ状態において差動増幅回路
２０とレベルシフト回路９０とを非活性にすることによ
り、さらに消費電力を低減することができる。

【００７４】（ｃ） 制御信号発生回路６０および制御
動作（図５〜図８） 図５に示すように、リフレッシュ制御回路６１は、外部
から与えられるロウアドレスストローブ信号／ＲＡＳお
よび外部から与えられるコラムアドレスストローブ信号
／ＣＡＳに応答してセンスアンプ制御回路６２に制御信
号を与える。センスアンプ制御回路６２はその制御信号
に応答してセンスアンプ活性化信号ＳＥを発生する。制
御信号発生回路６０は、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよび
センスアンプ活性化信号ＳＥに応答して制御信号φＸを
発生する。

【００７５】図６〜図８の波形図を参照しながら制御信
号発生回路６０の制御動作を説明する。

【００７６】まず、図６を参照しながらノーマルモード
（通常動作）のノーマルサイクル時の動作を説明する。
ロウアドレスストローブ信号／ＲＡＳが“Ｌ”になって
アクティブ期間が開始すると、制御信号φＸが“Ｈ”に
立上がる。これにより、差動増幅回路２０が活性化さ
れ、ドライバ回路３０によりＤＲＡＭ３および周辺回路
４に内部電源電圧ＩＶｃｃが供給される。その結果、ロ
ウ系セット電流、センスアンプ系電流、コラム系電流お
よびロウ系リセット電流を補償することができる。

【００７７】ロウアドレスストローブ信号／ＲＡＳが
“Ｈ”に立上がってアクティブ期間が終了すると、制御
信号φＸが“Ｌ”に立下がる。それにより、差動増幅回
路２０が非活性化され、ｎチャネルドライバ回路４０の
みにより内部電源電圧ＩＶｃｃが供給される。スタンド
バイ期間には、ＤＲＡＭ３および周辺回路４の電流消費
量は少ないので、内部電源電圧ＩＶｃｃを一定に保持す
ることができる。

【００７８】次に、図７を参照しながらノーマルモード
のＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動
作を説明する。ＣＡＳビッフォアＲＡＳリフレッシュ時
には、コラム系は動作しない。したがって、ロウアドレ
スストローブ信号／ＲＡＳが“Ｌ”であっても、メモリ
セルのリフレッシュが完了した時点でＤＲＡＭ３および
周辺回路４の動作を終了させることが可能である。この
場合、その時点でＤＲＡＭ３および周辺回路４をリセッ
トすると、以後ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”であってもＤＲＡＭ３および周辺回路４にはピー
ク電流は発生しない。

【００７９】したがって、半導体装置の内部は、スタン
ドバイ期間と同様にスタンドバイ状態となる。そのた
め、制御信号φＸはＤＲＡＭ３および周辺回路４の動作
が終了するまでの期間だけ“Ｈ”となり、差動増幅回路
２０を活性化させる。この期間以外は、ロウアドレスス
トローブ信号／ＲＡＳが“Ｌ”であっても、ｎチャネル
ドライバ回路４０のみにより内部電源電圧ＩＶｃｃが供
給される。

【００８０】これにより、ＣＡＳビッフォアＲＡＳリフ
レッシュサイクルにおいてロウアドレスストローブ信号
／ＲＡＳが“Ｌ”である期間が長くなっても、ＤＲＡＭ
３および周辺回路４の動作が完了していれば差動増幅回
路２０で消費される電力を十分に減少させることができ
る。

【００８１】次に、図８を参照しながらノーマルモード
のＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動
作の他の例を説明する。ＤＲＡＭ３および周辺回路４を
リフレッシュの完了時点でリセットせずに、ロウアドレ
スストローブ信号／ＲＡＳが“Ｈ”に立上がった時点で
リセットする場合には、制御信号φＸのタイミングは図
８に示すようになる。制御信号φＸはリフレッシュ動作
時およびリセット動作時のみに“Ｈ”になり、差動増幅
回路２０を活性化させる。それ以外の期間には、ｎチャ
ネルドライバ回路４０のみにより内部電源電圧ＩＶｃｃ
が供給される。それにより、ロウアドレスストローブ信
号／ＲＡＳが“Ｌ”である期間が長い場合でも、消費電
力を大幅に低減することができる。

【００８２】（ｄ） 制御信号発生回路６０の他の制御
動作（図９〜図１２） まず、図９および図１０を参照しながらオートリフレッ
シュサイクルにおける制御信号発生回路６０の動作を説
明する。この場合、制御信号発生回路６０は、リフレッ
シュ制御回路６１、タイマ回路６４および遅延回路６６
により制御される。

【００８３】ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳに応答してオ
ートリフレッシュサイクルが開始すると、リフレッシュ
制御回路６１からリフレッシュアドレスカウンタ回路６
３に活性化信号が与えられるとともに、タイマ回路６４
に活性化信号ＴＥが与えられる。これにより、リフレッ
シュアドレスカウンタ回路６３およびタイマ回路６４が
活性化される。その結果、リフレッシュアドレスカウン
タ回路６３からリフレッシュアドレス信号ＲＡがアドレ
スバッファ６５に与えられる。アドレスバッファ６５
は、タイマ回路６４から出力される制御信号ＣＮにより
制御される。アドレスバッファ６５はリフレッシュアド
レス信号ＲＡに応答してメモリアレイＭＡ（図１参照）
にアドレス信号ＡＤを与える。このアドレス信号ＡＤに
よりリフレッシュされるべきアドレスが指定される。

【００８４】一方、タイマ回路６４は、トリガ信号Ａを
遅延回路６６および制御信号発生回路６０に与える。制
御信号発生回路６０は、トリガ信号Ａの立上がりに応答
して制御信号φＸを“Ｈ”に立上げる。また、遅延回路
６６は、トリガ信号Ａを一定時間遅延させて遅延信号Ｄ
Ａを出力する。制御信号発生回路６０は、遅延信号ＤＡ
の立上がりに応答して制御信号φＸを“Ｌ”に立下げ
る。

【００８５】遅延回路６６による遅延時間は、リフレッ
シュされるべきメモリセルにおいてリストア動作が完了
するのに十分な時間に予め設定される。この制御信号φ
Ｘを用いて図１に示される差動増幅回路２０が活性化お
よび非活性化される。その結果、メモリセルがリフレッ
シュされている期間だけ差動増幅回路２０が活性化され
るので、リフレッシュ時に不必要な電流が流れず、リフ
レッシュの電流を低減することができる。

【００８６】ノーマルサイクル時には、外部から与えら
れるアドレス信号ＡＤＤがアドレスバッファ６５を介し
てメモリアレイＭＡ（図１参照）にアドレス信号ＡＤと
して与えられる。

【００８７】次に、図１１および図１２を参照しながら
ＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動作
を説明する。この場合、制御信号発生回路６０は、リフ
レッシュ制御回路６１、リフレッシュアドレスカウンタ
回路６３、アドレスバッファ６５、ワード線制御回路６
６、センスアンプ制御回路６７および遅延回路６８によ
り制御される。

【００８８】ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳに応答してＣ
ＡＳビッフォアＲＡＳリフレッシュサイクルが開始する
と、リフレッシュ制御回路６１からリフレッシュアドレ
スカウンタ回路６３に活性化信号が与えられる。それに
より、リフレッシュアドレスカウンタ回路６３が活性化
され、アドレスバッファ６５にリフレッシュアドレス信
号ＲＡが与えられる。

【００８９】アドレスバッファ６５は、このリフレッシ
ュアドレス信号ＲＡに応答してアドレス信号ＡＤをメモ
リアレイＭＡ（図１参照）に与えるとともに、リフレッ
シュアドレス信号ＲＡをワード線制御回路６６およびセ
ンスアンプ制御回路６７に与える。その結果、ワード線
制御回路６６はワード線制御信号ＲＸを出力し、センス
アンプ制御回路６７はセンスアンプ活性化信号ＳＥを出
力する。遅延回路６８は、センスアンプ活性化信号ＳＥ
を一定時間遅延させて遅延信号ＳＥＤを出力する。

【００９０】制御信号発生回路６０は、ワード線制御信
号ＲＸの立上がりに応答して制御信号φＸを“Ｈ”に立
上げ、遅延信号ＳＥＤの立上がりに応答して制御信号φ
Ｘを“Ｌ”に立下げる。遅延回路６８による遅延時間
は、リフレッシュされるべきメモリセルのリストア動作
が完了するのに十分な時間に設定される。この制御信号
φＸを用いて差動増幅回路２０が活性化および非活性化
される。

【００９１】このようにして、メモリセルがリフレッシ
ュされている間だけ差動増幅回路２０が活性化されるの
で、リフレッシュ時に不必要な電流が流れず、リフレッ
シュ時の電流を低減することができる。

【００９２】図９〜図１２の制御動作は、図３５に示さ
れる内部降圧回路１ｂにも適用することができる。この
場合にも、リフレッシュ時の電流を低減することができ
る。

【００９３】（ｅ） バーンインモード設定回路５０の
詳細（図１３〜図１５） 図１３に、バーンインモード設定回路５０の詳細な構成
を示す。バーンインモード設定回路５０はＰチャネルＭ
ＯＳトランジスタＱ５０を含む。トランジスタＱ５０は
ドライバ回路３０のトランジスタＱ３５と並列に接続さ
れている。トランジスタＱ５０のゲートにはバーンイン
モード設定信号ＢＶＤが与えられる。

【００９４】ノーマルモード時には、バーンインモード
設定信号ＢＶＤが“Ｈ”となる。それにより、トランジ
スタＱ５０はオフする。このとき、差動増幅回路２０に
は、活性化信号ＡＣＴとして制御信号φＸが与えられ
る。それにより、ドライバ回路３０により内部電源電圧
ＩＶｃｃが供給される。

【００９５】バーンインモード試験時には、バーンイン
モード設定信号ＢＶＤが“Ｌ”となる。それにより、ト
ランジスタＱ５０がオンする。したがって、外部電源電
圧Ｖｃｃが内部電源線Ｌ２に直接与えられる。その結
果、Ｖｃｃ＝ＩＶｃｃとなる。このとき、活性化信号Ａ
ＣＴは“Ｌ”となる。それにより、差動増幅回路２０は
非活性化され、差動増幅回路２０の出力は“Ｈ”とな
る。したがって、トランジスタＱ３５はオフする。

【００９６】図１４に、バーンインモード設定回路５０
の他の例を示す。バーンインモード設定回路５０はＮチ
ャネルＭＯＳトランジスタＱ５１およびインバータ５１
を含む。トランジスタＱ５１はドライバ回路３０のトラ
ンジスタＱ３５のゲートと接地端子との間に接続され
る。トランジスタＱ５１のゲートにはインバータ５１を
介してバーンインモード設定信号ＢＶＤが与えられる。

【００９７】ノーマルモード時には、バーンインモード
設定信号ＢＶＤが“Ｈ”になり、トランジスタＱ５１が
オフする。それにより、差動増幅回路２０およびドライ
バ回路３０がフィードバックループを構成し、内部電源
電圧ＩＶｃｃが供給される。

【００９８】バーンインモード時には、バーンインモー
ド設定信号ＢＶＤが“Ｌ”となり、トランジスタＱ５１
がオンする。それにより、ドライバ回路３０のトランジ
スタＱ３５がオンし、外部電源電圧Ｖｃｃが直接内部電
源線Ｌ２に供給される。

【００９９】図１５に、内部電源電圧ＩＶｃｃの特性を
示す。バーンインモード時には外部電源電圧Ｖｃｃと内
部電源電圧ＩＶｃｃとが等しくなるので、各回路素子に
必要以上に過電圧が印加されることがない。また、プロ
セスパラメータの変動にかかわらず、各回路素子に正確
な電圧を印加することができるので、精度および再現性
の良いバーンイン試験を行なうことができる。

【０１００】このバーンインモード設定回路５０は、図
３５に示される半導体装置に適用することも可能であ
る。この場合にも、精度および再現性の良いバーンイン
試験を行なうことができる。

【０１０１】（ｆ） バーンインモード設定信号発生回
路７０の詳細（図１６〜図２１） 図１６に、バーンインモード設定信号発生回路７０の一
例を示し、図１７および図１８にバーンインモードセッ
トサイクルおよびバーンインモードリセットサイクルの
信号波形図をそれぞれ示す。

【０１０２】まず、バーンインモードセットサイクルを
説明する。タイミングジェネレータ７１は、ロウアドレ
スストローブ信号／ＲＡＳの立下がり時点でコラムアド
レスストローブ信号／ＣＡＳおよびライトイネーブル信
号／ＷＥが“Ｌ”であると、カウンタリセットパルスφ
Ａを発生する。これにより、ｎビットカウンタ７２がカ
ウントを開始する。

【０１０３】ｎビットカウンタ７２の入力としてコラム
アドレスストローブ信号／ＣＡＳが与えられる。コラム
アドレスストローブ信号／ＣＡＳを“Ｈ”および“Ｌ”
に変化させる動作が２n 回繰り返されると、ｎビットカ
ウンタ７２から出力されるカウンタ信号φＣが“Ｈ”に
立上がる。カウンタ信号φＣの立上がりに応答して、バ
ッファ７３から出力されるバーンインモード設定信号Ｂ
ＶＤが“Ｌ”に立下がる。

【０１０４】次に、バーンインモードリセットサイクル
を説明する。ロウアドレスストローブ信号／ＲＡＳの立
下がり時点でコラムアドレスストローブ信号／ＣＡＳが
“Ｌ”でありかつライトイネーブル信号／ＷＥが“Ｈ”
であると、タイミングジェネレータ７１がカウンタリセ
ットパルスφＢを発生する。それにより、ｎビットカウ
ンタ７２がリセットされ、カウンタ信号φＣが“Ｌ”に
立下がる。カウンタ信号φＣの立下がりに応答して、バ
ッファ７３から出力されるバーンインモード設定信号Ｂ
ＶＤが“Ｈ”に立上がる。

【０１０５】このように、上記の例では、４ＭビットＤ
ＲＡＭにおいてＪＥＤＥＣで標準化されたＷＣＢＲ（Ｗ
Ｅ・ＣＡＳビッフォアＲＡＳ）テストモードセットサイ
クルを基礎として外部コラムアドレスストローブ信号／
ＣＡＳのトグリングによってバーンインモードがセット
され、ＣＢＲ（ＣＡＳビッフォアＲＡＳ）サイクルまた
はＲＯＲ（ＲＡＳオンリーリフレッシュ）サイクルによ
りバーンインモードがリセットされる。

【０１０６】上記の例では、タイミング方式によりバー
ンインモードの設定を行なうことができるので、バーン
イン試験時にバーイン装置に複数の電源が要求されな
い。したがって、バーインモードの設定を安価に行なう
ことができる。バーンインモード設定のためのタイミン
グは上記のタイミングには限られないが、製品スペック
に通常記述されていないタイミング、すなわちノーマル
サイクルのタイミングとは区別できるタイミングを選択
する必要がある。

【０１０７】図１９にバーンインモード設定信号発生回
路７０の他の例を示し、図２０および図２１にバーンイ
ンモードセットサイクルおよびバーンインモードリセッ
トサイクルの信号波形図をそれぞれ示す。

【０１０８】まず、バーンインモードセットサイクルを
説明する。高電圧検出回路７６は任意のアドレス端子に
縦続接続されたｎ段のＮチャネルＭＯＳトランジスタＱ
７１〜Ｑ７ｎを含む。ロウアドレスストローブ信号／Ｒ
ＡＳの立下がり時点でコラムアドレスストローブ信号／
ＣＡＳおよびライトイネーブル信号／ＷＥが“Ｌ”であ
ると、タイミングジェネレータ７４はクロックパルスφ
Ｄを発生する。このとき、アドレス端子に高電圧（Ｖｃ
ｃ＋ｎ・Ｖｔｈ）が与えられていると、信号φＥが
“Ｈ”となっている。バッファ７５は、クロックパルス
φＤの立上がり時に信号φＥが“Ｈ”であると、バーン
インモード設定信号ＢＶＤを“Ｌ”に立下げる。

【０１０９】次に、バーンインモードリセットサイクル
を説明する。ロウアドレスストローブ信号／ＲＡＳの立
下がり時点でコラムアドレスストローブ信号／ＣＡＳが
“Ｌ”でありかつライトイネーブル信号／ＷＥが“Ｈ”
であると、タイミングジェネレータ７４はクロックパル
スφＦを発生する。バッファ７５は、クロックパルスφ
Ｆの立上がりに応答してバーンインモード設定信号ＢＶ
Ｄを“Ｈ”に立上げる。

【０１１０】上記の例では、製品スペックにおける外部
電源電圧Ｖｃｃよりも高く設定された高電圧の１つまた
は複数のアドレス端子への印加とＷＣＢＲテストモード
セットサイクルとの組合わせにより、バーンインモード
設定信号が発生される。

【０１１１】バーンインモードセットサイクル以外のと
きには、そのアドレス端子には高電圧ではなく通常の高
レベルまたは低レベルの電圧が“Ｈ”または“Ｌ”とし
て与えられる。通常の高レベルの電圧の代わりに、
“Ｈ”として高電圧が与えられてもよい。

【０１１２】また、バーンインモードセットサイクル
で、アドレス端子を用いる代わりにたとえばデータ入力
端子に与える高レベルの電圧を上記の高電圧に設定して
もよい。

【０１１３】（２） 第２の実施例（図２２〜図２５） （ａ） 全体構成および概略動作（図２２） 図２２は、第２の実施例による半導体装置の構成を示す
ブロック図である。この半導体装置ＣＨは、２つの内部
降圧回路１Ａ，１Ｂを含む。内部降圧回路１Ａは外部電
源電圧Ｖｃｃを内部電源電圧ＩＶｃｃ１に降圧し、それ
を周辺回路４に供給する。内部降圧回路１Ｂは、外部電
源電圧Ｖｃｃを内部電源電圧ＩＶｃｃ２に降圧し、それ
をＤＲＡＭ３に供給する。活性化信号発生回路６０ａ
は、２つの活性化信号ＡＣＴ１，ＡＣＴ２を発生する。
内部降圧回路１Ａの差動増幅回路２０は活性化信号ＡＣ
Ｔ１により制御され、内部降圧回路１Ｂの差動増幅回路
２０は活性化信号ＡＣＴ２により制御される。

【０１１４】図２３に示すように、活性化信号発生回路
６０ａは、ロウアドレスストローブ信号／ＲＡＳおよび
コラムアドレスストローブ信号／ＣＡＳおよびセンスア
ンプ活性化信号ＳＥに応答して、活性化信号ＡＣＴ１，
ＡＣＴ２を発生する。

【０１１５】次に、図２４を参照しながらノーマルモー
ドのノーマルサイクル時の動作を説明する。ロウアドレ
スストローブ信号／ＲＡＳの立下がりに応答して活性化
信号ＡＣＴ１が“Ｈ”に立上がる。それにより、内部降
圧回路１Ａ内の差動増幅回路２０が活性化される。その
後、センスアンプ活性化信号ＳＥが“Ｈ”に立上がり、
その立上がりに応答して、活性化信号ＡＣＴ２が“Ｈ”
に立上がる。それにより、内部降圧回路１Ｂ内の差動増
幅回路２０が活性化される。

【０１１６】活性化信号ＡＣＴ２は一定時間の経過後
“Ｌ”に立下がる。これにより、内部降圧回路１Ｂ内の
差動増幅回路２０が非活性化される。活性化信号ＡＣＴ
２が“Ｈ”である時間は、センスアンプ系電流を補償す
るために必要な時間に予め設定されている。

【０１１７】ロウアドレスストローブ信号／ＲＡＳが
“Ｈ”に立上がると、活性化信号ＡＣＴ１が“Ｌ”に立
下がる。これにより、内部降圧回路１Ａ内の差動増幅回
路２０が非活性化される。

【０１１８】次に、図２５を参照しながらノーマルモー
ドのＣＡＳビッフォアＲＡＳリフレッシュサイクル時の
動作を説明する。ロウアドレスストローブ信号／ＲＡＳ
の立下がりに応答して活性化信号ＡＣＴ１が“Ｈ”に立
上がる。それにより、内部降圧回路１Ａ内の差動増幅回
路２０が活性化される。その後、センスアンプ活性化信
号ＳＥが“Ｈ”に立上がり、その立上がりに応答して、
活性化信号ＡＣＴ２が“Ｈ”に立上がる。それにより、
内部降圧回路１Ｂ内の差動増幅回路２０が活性化され
る。

【０１１９】その後、センスアンプ活性化信号ＳＥが
“Ｌ”に立下がる。その立下がりに応答して、活性化信
号ＡＣＴ１が“Ｌ”に立下がり、活性化信号ＡＣＴ２が
“Ｌ”に立下がる。それにより、内部降圧回路１Ａ内の
差動増幅回路２０が非活性化され、内部降圧回路１Ｂ内
の差動増幅回路２０が非活性化される。

【０１２０】このようにして、ＣＡＳビッフォアＲＡＳ
リフレッシュサイクルにおいて、消費電力を低減するこ
とができる。

【０１２１】（３） 内部降圧回路１の他の例（図２６
〜図２７） 図２６は、内部降圧回路１の他の例を示すブロック図で
ある。この内部降圧回路１においては、レベルシフト回
路９０の出力振幅を増幅するための増幅回路１００がさ
らに設けられている。増幅回路１００の出力は差動増幅
回路２０に与えられる。この増幅回路１００は、基準電
圧ＶＲ１により制御される。

【０１２２】図２７に、図２６の内部降圧回路１の一部
分の詳細な構成を示す。差動増幅回路２０、ドライバ回
路３０およびレベルシフト回路９０の構成は、図４１に
示される構成と同様である。ただし、差動増幅回路２０
のトランジスタＱ３１のゲートには活性化信号ＡＣＴが
与えられる。増幅回路１００は、ＰチャネルＭＯＳトラ
ンジスタＱ１０１，Ｑ１０２およびＮチャネルＭＯＳト
ランジスタＱ１０３，Ｑ１０４からなるカレントミラー
回路である。トランジスタＱ１０３のゲートには基準電
圧ＶＲ１が与えられ、トランジスタＱ１０４のゲートは
レベルシフト回路９０のノードＮ６に接続される。Ｎチ
ャネルＭＯＳトランジスタＱ１０５のゲートには活性化
信号ＡＣＴが与えられる。

【０１２３】次に、図２７の回路の動作を説明する。内
部電源電圧ＩＶｃｃが４Ｖ以下のときには、レベルシフ
ト回路９０の出力は２．４Ｖ以下になり、基準電圧ＶＲ
１よりも低くなる。それにより、増幅回路１００のノー
ドＮ７の出力は約１〜２Ｖの“Ｌ”になる。

【０１２４】内部電源電圧ＩＶｃｃが４Ｖ以上のときに
は、レベルシフト回路９０の出力は２．４Ｖ以上にな
り、基準電圧ＶＲ１よりも高くなる。それにより、増幅
回路１００のノードＮ７の出力は、約４Ｖ〜５Ｖの
“Ｈ”となる。増幅回路１００により、レベルシフト回
路９０の出力電圧の振幅が増幅されるので、内部降圧回
路の感度が向上する。

【０１２５】この内部降圧回路は、図１に示される半導
体装置のみならず、図３５に示される半導体装置にも適
用することができる。

【０１２６】（４） 内部電源線Ｌ２のモニタ方法（図
２８〜図３４） 図２８は、外部電源電圧Ｖｃｃを受ける外部電源線Ｌ１
および内部電源電圧ＩＶｃｃを受ける内部電源線Ｌ２を
備えた半導体装置のチップｃｈ上の構成を示す模式図で
ある。図２８に示すように、外部電源線Ｌ１は、電源パ
ッドｐＶｃｃに接続される。信号または所定の電位を受
ける任意のパッドｐａと内部電源線Ｌ２との間にモニタ
回路１１０が接続される。パッドｐａは外部ピンに接続
される。

【０１２７】（ａ） 第１のモニタ方法（図２９） モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱ
Ｎ１〜ＱＮ３を含む。トランジスタＱＮ１〜ＱＮ３は外
部ピンＥＰと内部電源線Ｌ２との間に直列に接続され
る。トランジスタＱＮ１〜ＱＮ３のしきい値電圧をＶｔ
ｈとする。

【０１２８】まず、外部電源電圧Ｖｃｃを受ける電源ピ
ンと接地電位を受ける接地ピンとの間に流れるスタンド
バイ電流を測定する。そして、電源ピンと接地ピンとの
間を流れる電流をモニタしながら、外部ピンＥＰの電位
を徐々に上昇させる。電源ピンと接地ピンとの間に流れ
る電流が上昇し始めたときの外部ピンＥＰの電位をＶＥ
ＸＴとすると、内部電源線Ｌ２の電位ＶＩＮＴは次式か
ら算出される。

【０１２９】ＶＩＮＴ＝ＶＥＸＴ−３・Ｖｔｈ したがって、内部電源線Ｌ２を直接プロービングするこ
となく、その電位をモニタすることができる。

【０１３０】（ｂ） 第２のモニタ方法（図３０） モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱ
Ｎ４，ＱＮ５を含む。トランジスタＱＮ４，ＱＮ５は定
電圧源Ｖと任意の外部ピンＥＰとの間に直列に接続され
る。定電圧源Ｖは、たとえば外部電源電圧Ｖｃｃを受け
る電源ピンである。トランジスタＱＮ４のゲートは内部
電源線Ｌ２に接続される。トランジスタＱＮ５のゲート
には特殊モード信号発生回路１１１から特殊モード信号
φが与えられる。

【０１３１】特殊モード発生回路１１１は、ロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳおよびライトイネーブル信号／ＷＥに応答
して特殊モード信号φを発生する。トランジスタＱＮ
４，ＱＮ５のしきい値電圧をＶｔｈとする。

【０１３２】まず、定電圧源Ｖおよび外部ピンＥＰの電
位を５Ｖに設定し、特殊モード信号φの電位を７Ｖに設
定する。そして、外部ピンＥＰと定電圧源Ｖとの間を流
れる電流をモニタしながら、外部ピンＥＰの電位を徐々
に下降させる。外部ピンＥＰと定電圧源Ｖとの間に電流
が流れ始めたときの外部ピンＥＰの電位をＶＥＸＴとす
ると、内部電源線Ｌ２の電位ＶＩＮＴは次式により算出
される。

【０１３３】ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈ したがって、内部電源線Ｌ２を直接プロービングするこ
となく、その電位をモニタすることができる。

【０１３４】（ｃ） 第３のモニタ方法（図３１） モニタ回路１１０は、ＰチャネルＭＯＳトランジスタＱ
Ｐ１を含む。トランジスタＱＰ１は内部電源線Ｌ２と任
意の外部ピンＥＰとの間に接続される。トランジスタＱ
Ｐ１のゲートには特殊モード信号φが与えられる。Ｎチ
ャネルＭＯＳトランジスタＱＮ６は内部回路内の１つの
トランジスタである。

【０１３５】特殊モード信号φの電位を０Ｖに設定する
と、トランジスタＱＰ１がオンし、外部ピンＥＰと内部
電源線Ｌ２とが電気的に接続される。したがって、外部
ピンＥＰの電位ＶＥＸＴをモニタすることにより、内部
電源線Ｌ２の電位ＶＩＮＴを次式により算出することが
できる。

【０１３６】ＶＩＮＴ＝ＶＥＸＴ したがって、内部電源線Ｌ２を直接プロービングするこ
となく、その電位をモニタすることができる。

【０１３７】（ｄ） 第４のモニタ方法（図３２） モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱ
Ｎ７およびＰチャネルＭＯＳトランジスタＱＰ２を含
む。トランジスタＱＮ７は任意の外部ピンＥＰ１と任意
の外部ピンＥＰ２との間に接続される。トランジスタＱ
Ｐ２は内部電源線Ｌ２とトランジスタＱＮ７のゲートと
の間に接続される。トランジスタＱＰ２のゲートには特
殊モード信号φが与えられる。

【０１３８】トランジスタＱＮ７のしきい値電圧をＶｔ
ｈとする。特殊モード信号φの電位を０Ｖに設定する
と、トランジスタＱＰ２がオンし、トランジスタＱＮ７
のゲートに内部電源線Ｌ２の電位が印加される。外部ピ
ンＥＰ１の電位を５Ｖに設定する。外部ピンＥＰ１と外
部ピンＥＰ２との間に流れる電流をモニタしながら、外
部ピンＥＰ２の電位を徐々に下降させる。そして、外部
ピンＥＰ１と外部ピンＥＰ２との間に電流が流れ始めた
ときの外部ピンＥＰ２の電位をＶＥＸＴとすると、内部
電源線Ｌ２の電位ＶＩＮＴは次式により算出される。

【０１３９】ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈ したがって、内部電源線Ｌ２を直接プロービングするこ
となく、その電位をモニタすることができる。

【０１４０】（ｅ） 第５のモニタ方法（図３３） モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱ
Ｎ８を含む。トランジスタＱＮ８は、内部電源線Ｌ２と
任意の外部ピンＥＰとの間に接続される。トランジスタ
ＱＮ８のゲートには特殊モード信号φが与えられる。Ｎ
チャネルＭＯＳトランジスタＱＮ９は内部回路内の１つ
のトランジスタである。

【０１４１】特殊モード信号φの電位を７Ｖに設定する
と、トランジスタＱＮ８がオンし、外部ピンＥＰと内部
電源線Ｌ２とが電気的に接続される。したがって、外部
ピンＥＰの電位ＶＥＸＴを測定することにより、内部電
源線Ｌ２の電位ＶＩＮＴは次式により算出される。

【０１４２】ＶＩＮＴ＝ＶＥＸＴ したがって、内部電源線Ｌ２を直接プロービングするこ
となく、その電位をモニタすることができる。

【０１４３】（ｆ） 第６のモニタ方法（図３４） モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱ
Ｎ１０およびＰチャネルＭＯＳトランジスタＱＰ３を含
む。トランジスタＱＮ１０およびトランジスタＱＰ３は
内部電源線Ｌ２と任意の外部ピンＥＰとの間に直列に接
続される。トランジスタＱＮ１０はダイオード接続され
る。トランジスタＱＰ３のゲートには特殊モード信号φ
が与えられる。ＮチャネルＭＯＳトランジスタＱＮ１１
は内部回路内の１つのトランジスタである。トランジス
タＱＮ１０のしきい値電圧をＶｔｈとする。

【０１４４】まず、特殊モード信号φの電位を０Ｖに設
定すると、トランジスタＱＰ３がオンし、内部電源線Ｌ
２と外部ピンＥＰとがトランジスタＱＮ１０を介して接
続される。したがって、外部ピンＥＰの電位ＶＥＸＴを
測定することにより、内部電源線Ｌ２の電位ＶＩＮＴは
次式により算出される。

【０１４５】ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈ したがって、内部電源線Ｌ２を直接プロービングするこ
となく、その電位をモニタすることができる。

【０１４６】上述した図３１の第３のモニタ方法ではＰ
チャネルＭＯＳトランジスタＱＰ１を用いたため、内部
電源線Ｌ２の電位ＶＩＮＴがそのまま外部ピンＥＰに出
力されており、また、図３３の第５のモニタ方法ではＮ
チャネルＭＯＳトランジスタＱＮ８のゲートに７Ｖの特
殊モード信号φを与えているため、内部電源線Ｌ２の電
位ＶＩＮＴがそのまま外部ピンＥＰに出力されている。
しかしながら、ＰチャネルＭＯＳトランジスタを最終段
に用いたり、高い電圧をトランジスタのゲートに与える
ことはあまり好ましくない。図２９の第１のモニタ方
法、図３０の第２のモニタ方法、図３２の第４のモニタ
方法、および図３４の第６のモニタ方法では内部電源線
Ｌ２の電位ＶＩＮＴがトランジスタのしきい値電圧Ｖｔ
ｈだけ降下してしまうが、このトランジスタのしきい値
電圧Ｖｔｈが既知であれば、計算により内部電源線Ｌ２
の電位ＶＩＮＴを算出することができる。

【０１４７】上記の第１〜第６のモニタ方法は、図１の
半導体装置に限らず、内部電源線を有する種々の半導体
装置に適用することができる。

【０１４８】なお、特殊モード信号発生回路１１１の構
成として、図１６または図１９に示される構成と同様の
構成を用いることができる。

【０１４９】

【発明の効果】（１） 第１〜第２の発明 内部電源線に直接プロービングすることなくその電位を
モニタすることができる。したがって、モールドされた
半導体装置の内部電源線の電位をモニタすることができ
る。

【０１５０】（２） 第３の発明 一定電圧が与えられた外部パッドに電流が流れ始めるの
を検出することができる。

【０１５１】（３） 第４の発明 内部電源線の電圧をモニタし、その電圧が外部電源電圧
に達したとき内部回路は試験モードにあると判別するこ
とができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例による半導体装置の
構成を示すブロック図である。

【図２】 内部降圧回路の一部分の構成を示す回路図で
ある。

【図３】 内部降圧回路の他の例を示す回路図である。

【図４】 内部降圧回路のさらに他の例を示す回路図で
ある。

【図５】 制御信号発生回路の動作を説明するためのブ
ロック図である。

【図６】 ノーマルモードのノーマルサイクル時の制御
動作を説明するための波形図である。

【図７】 ノーマルモードのＣＡＳビッフォアＲＡＳリ
フレッシュサイクル時の制御動作を説明するための波形
図である。

【図８】 ノーマルモードのＣＡＳビッフォアＲＡＳリ
フレッシュサイクル時の制御動作の他の例を説明するた
めの波形図である。

【図９】 制御信号発生回路の他の制御動作を説明する
ためのブロック図である。

【図１０】 制御信号のタイミングを説明するための波
形図である。

【図１１】 制御信号発生回路のさらに他の制御動作を
説明するためのブロック図である。

【図１２】 制御信号のタイミングを説明するための波
形図である。

【図１３】 バーンインモード設定回路の構成を示す回
路図である。

【図１４】 バーンインモード設定回路の他の例を示す
回路図である。

【図１５】 内部電源電圧の特性を示す図である。

【図１６】 バーンインモード設定信号発生回路の構成
の一例を示すブロック図である。

【図１７】 バーンインモードセットサイクルを説明す
るための波形図である。

【図１８】 バーンインモードリセットサイクルを説明
するための波形図である。

【図１９】 バーンインモード設定信号発生回路の構成
の他の例を示すブロック図である。

【図２０】 バーンインモードセットサイクルを説明す
るための波形図である。

【図２１】 バーンインモードリセットサイクルを説明
するための波形図である。

【図２２】 この発明の第２の実施例による半導体装置
の構成を示すブロック図である。

【図２３】 活性化信号発生回路の動作を説明するため
のブロック図である。

【図２４】 ノーマルモードのノーマルサイクル時の活
性化信号のタイミングを説明するための波形図である。

【図２５】 ノーマルモードのＣＡＳビッフォアＲＡＳ
リフレッシュサイクル時の活性化信号のタイミングを説
明するための波形図である。

【図２６】 内部降圧回路の他の例を示すブロック図で
ある。

【図２７】 図２６の内部降圧回路の一部分の詳細な構
成を示す回路図である。

【図２８】 内部電源線を有する半導体装置のチップ上
の構成を示す模式図である。

【図２９】 モニタ回路の第１の例を示す回路図であ
る。

【図３０】 モニタ回路の第２の例を示す回路図であ
る。

【図３１】 モニタ回路の第３の例を示す回路図であ
る。

【図３２】 モニタ回路の第４の例を示す回路図であ
る。

【図３３】 モニタ回路の第５の例を示す回路図であ
る。

【図３４】 モニタ回路の第６の例を示す回路図であ
る。

【図３５】 内部降圧回路を内蔵した従来のＭＯＳ・Ｄ
ＲＡＭの構成を示すブロック図である。

【図３６】 内部降圧回路の構成の一例を示すブロック
図である。

【図３７】 内部降圧回路の詳細な構成を示す回路図で
ある。

【図３８】 内部降圧回路の電圧特性を示す図である。

【図３９】 図３５の内部降圧回路の動作を説明するた
めの波形図である。

【図４０】 内部降圧回路の他の例を示すブロック図で
ある。

【図４１】 図４０の内部降圧回路の一部分の詳細な構
成を示す回路図である。

【図４２】 内部降圧回路の構成の他の例を示す回路図
である。

【図４３】 バーンイン試験が可能な従来の内部降圧回
路の構成を示す回路図である。

【図４４】 基準電圧発生回路の詳細な構成を示す回路
図である。

【図４５】 図４３の内部降圧回路における基準電圧の
外部電源電圧依存性を示す図である。

【図４６】 図４３の内部降圧回路における内部電源電
圧の特性を示す図である。

【図４７】 従来の内部降圧回路の問題点を説明するた
めの図である。

【図４８】 内部電源線を有さない半導体装置のチップ
上の構成を示す模式図である。

【符号の説明】

１ 内部降圧回路、３ ＤＲＡＭ、４ 周辺回路、１０
基準電圧発生回路、２０ 差動増幅回路、３０ ドラ
イバ回路、４０ ｎチャネルドライバ回路、４５ 基準
電圧発生回路、５０ バーンインモード設定回路、６０
制御信号発生回路、７０ バーンインモード設定信号
発生回路、８０ 活性化信号発生回路、Ｌ１ 外部電源
線、Ｌ２ 内部電源線、Ｐ１ 電源端子、Ｐ２ 接地端
子、１Ａ，１Ｂ 内部降圧回路、６０ａ 活性化信号発
生回路、９０ レベルシフト回路、１００ 増幅回路、
１１０ モニタ回路、ｐＶｃｃ 電源パッド、ｐａ パ
ッド、Ｖｃｃ 外部電源電圧、ＩＶｃｃ 内部電源電
圧、ＡＣＴ 活性化信号、φＸ 制御信号、ＢＶＤ バ
ーンインモード設定信号、ＡＣＴ１，ＡＣＴ２ 活性化
信号、ＶＲ１，ＶＲ２ 基準電圧。なお、各図中同一符
号は同一または相当部分を示す。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｂ // Ｇ０５Ｆ 3/26 (72)発明者 朝倉 幹雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 林越 正紀 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 河井 伸治 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 大石 司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 内部電源電圧が与えられる内部電源線
   と、 所定の信号または電圧を受ける外部パッドと、 前記外部パッドと前記内部電源線との間に接続されかつ
   既知のしきい値電圧を有するトランジスタを含むモニタ
   手段とを備えた、半導体装置。
2. 【請求項２】 内部電源電圧が与えられる内部電源線
   と、所定の信号または電圧を受ける外部パッドと、前記
   外部パッドと前記内部電源線との間に接続されたトラン
   ジスタとを含む半導体装置において前記内部電源線の電
   圧をモニタする方法であって、 前記外部パッドの電圧および前記トランジスタのしきい
   値電圧に基づいて前記内部電源線の電圧を算出する、内
   部電源線の電圧のモニタ方法。
3. 【請求項３】 外部パッドと、内部電源電圧が与えられ
   る内部電源線と、前記内部電源線に与えられる内部電源
   電圧が前記外部パッドの電圧よりも所定のしきい値電圧
   だけ低い電圧に達したとき導通状態となるスイッチ素子
   とを含む半導体装置において前記内部電源線の電圧をモ
   ニタする方法であって、 前記外部パッドに予め定められた一定電圧を与え、 前記一定電圧が与えられた外部パッドに電流が流れ始め
   るのを検出する、内部電源線の電圧のモニタ方法。
4. 【請求項４】 外部電源電圧が与えられる外部電源線
   と、通常の動作モードにおいて前記外部電源電圧を所定
   の内部電源電圧に降圧する内部降圧回路と、前記内部電
   源電圧が与えられる内部電源線と、前記内部電源電圧に
   より駆動される内部回路と、試験モードにおいて前記外
   部電源電圧をそのまま前記内部電源線に与える試験モー
   ド設定回路とを含む半導体装置において前記内部回路が
   試験モードにあるか否かを判別する方法であって、 前記内部電源線の電圧をモニタし、 前記モニタされた内部電源線の電圧が前記外部電源電圧
   に達したとき前記内部回路は前記試験モードにあると判
   別する、試験モードの判別方法。