JP2002298599A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002298599A JP2002298599A JP2001097908A JP2001097908A JP2002298599A JP 2002298599 A JP2002298599 A JP 2002298599A JP 2001097908 A JP2001097908 A JP 2001097908A JP 2001097908 A JP2001097908 A JP 2001097908A JP 2002298599 A JP2002298599 A JP 2002298599A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- potential
- circuit
- node
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
Abstract
(57)【要約】
【課題】 テスト効率が高い半導体装置を提供する。
【解決手段】 ＤＲＡＭの内部電源電位発生回路１は、
バーンインテスト時は、ワード線ＷＬ用の内部電源電位
ＶＰＰを外部電源電位ＶＣＣとし、センスアンプ１２用
の内部電源電位ＶＤＤＳを外部参照電位ＶＲＳ′に維持
し、周辺回路用の内部電源電位ＶＤＤＰを外部参照電位
ＶＲＳ′よりも所定電圧Ｖｔｈｐだけ高い電位に維持す
る。したがって、ＶＰＰが印加される回路部分とＶＤＤ
Ｓが印加される回路部分とで初期不良を別個に加速させ
ることができ、テスト効率が高くなる。
バーンインテスト時は、ワード線ＷＬ用の内部電源電位
ＶＰＰを外部電源電位ＶＣＣとし、センスアンプ１２用
の内部電源電位ＶＤＤＳを外部参照電位ＶＲＳ′に維持
し、周辺回路用の内部電源電位ＶＤＤＰを外部参照電位
ＶＲＳ′よりも所定電圧Ｖｔｈｐだけ高い電位に維持す
る。したがって、ＶＰＰが印加される回路部分とＶＤＤ
Ｓが印加される回路部分とで初期不良を別個に加速させ
ることができ、テスト効率が高くなる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、外部電源電位によって駆動され、テストモー
ドを有する半導体装置に関する。
し、特に、外部電源電位によって駆動され、テストモー
ドを有する半導体装置に関する。
【０００２】
【従来の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと称す）では、高集積化とと
もに低電源電圧化が進められている。このため、ＤＲＡ
Ｍには、外部電源電位を降圧して内部電源電位を生成す
るための内部電源電位発生回路が設けられている。ま
た、ＤＲＡＭでは、出荷後の比較的早期に不良が発生す
る初期不良品をリジェクトするため、出荷前にバーンイ
ンテストが行なわれる。バーインテストでは、通常より
も高い内部電源電位が印加され、高温環境下で各メモリ
セルのデータの書込／読出が行なわれる。これにより、
不良の発生が加速され、初期不良品が出荷されるのが防
止される。
スメモリ（以下、ＤＲＡＭと称す）では、高集積化とと
もに低電源電圧化が進められている。このため、ＤＲＡ
Ｍには、外部電源電位を降圧して内部電源電位を生成す
るための内部電源電位発生回路が設けられている。ま
た、ＤＲＡＭでは、出荷後の比較的早期に不良が発生す
る初期不良品をリジェクトするため、出荷前にバーンイ
ンテストが行なわれる。バーインテストでは、通常より
も高い内部電源電位が印加され、高温環境下で各メモリ
セルのデータの書込／読出が行なわれる。これにより、
不良の発生が加速され、初期不良品が出荷されるのが防
止される。
【０００３】図１０は、そのようなＤＲＡＭの内部電源
電位発生回路８０の構成を示すブロック図である。図１
０において、この内部電源電位発生回路は、ＶＰＰ発生
回路８１、ＶＤＤＳ発生回路８２およびＶＤＤＰ発生回
路８３を含む。
電位発生回路８０の構成を示すブロック図である。図１
０において、この内部電源電位発生回路は、ＶＰＰ発生
回路８１、ＶＤＤＳ発生回路８２およびＶＤＤＰ発生回
路８３を含む。
【０００４】ＶＰＰ発生回路８１は、図１１に示すよう
に、リングオシレータ８４、チャージポンプ回路８５お
よびディテクタ８６を含む。ディテクタ８６は、電源ノ
ードＮ８５の電位ＶＰＰとＶＤＤＳ発生回路８２からの
内部電源電位ＶＤＤＳを受け、ＶＰＰ＜ＶＤＤＳ＋２Ｖ
ｔｈｎ（ただし、ＶｔｈｎはＮチャネルＭＯＳトランジ
スタのしきい値電圧である）の場合は信号φＥを「Ｈ」
レベルにし、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合は信
号φＥを「Ｌ」レベルにする。リングオシレータ８４
は、信号φＥが「Ｈ」レベルの場合はクロック信号ＣＬ
Ｋを生成してチャージポンプ回路８５に与え、信号φＥ
が「Ｌ」レベルの場合は非活性化される。チャージポン
プ回路８５は、クロック信号ＣＬＫの各立上がりエッジ
に応答して所定量の正電荷を電源ノードＮ８５に与え
る。
に、リングオシレータ８４、チャージポンプ回路８５お
よびディテクタ８６を含む。ディテクタ８６は、電源ノ
ードＮ８５の電位ＶＰＰとＶＤＤＳ発生回路８２からの
内部電源電位ＶＤＤＳを受け、ＶＰＰ＜ＶＤＤＳ＋２Ｖ
ｔｈｎ（ただし、ＶｔｈｎはＮチャネルＭＯＳトランジ
スタのしきい値電圧である）の場合は信号φＥを「Ｈ」
レベルにし、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合は信
号φＥを「Ｌ」レベルにする。リングオシレータ８４
は、信号φＥが「Ｈ」レベルの場合はクロック信号ＣＬ
Ｋを生成してチャージポンプ回路８５に与え、信号φＥ
が「Ｌ」レベルの場合は非活性化される。チャージポン
プ回路８５は、クロック信号ＣＬＫの各立上がりエッジ
に応答して所定量の正電荷を電源ノードＮ８５に与え
る。
【０００５】ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎの場合はチ
ャージポンプ回路８５から電源ノードＮ８５に正電荷が
供給され、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合はチャ
ージポンプ回路８５から電源ノードＮ８５への電源供給
が停止される。したがって、電源ノードＮ８５の電位Ｖ
ＰＰはＶＤＤＳ＋２Ｖｔｈｎに維持される。内部電源電
位ＶＰＰは、ワード線の選択レベルとして用いられる。
ャージポンプ回路８５から電源ノードＮ８５に正電荷が
供給され、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合はチャ
ージポンプ回路８５から電源ノードＮ８５への電源供給
が停止される。したがって、電源ノードＮ８５の電位Ｖ
ＰＰはＶＤＤＳ＋２Ｖｔｈｎに維持される。内部電源電
位ＶＰＰは、ワード線の選択レベルとして用いられる。
【０００６】ＶＤＤＳ発生回路８２は、図１２に示すよ
うに、オペアンプ９０、定電流源９１、可変抵抗素子９
２およびＰチャネルＭＯＳトランジスタ９３，９４を含
む。定電流源９１および可変抵抗素子９２は、外部電源
電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に
直列接続される。ＰチャネルＭＯＳトランジスタ９３の
ソースは外部参照電位ＶＲＳ′を受け、そのドレインは
定電流源９１と可変抵抗素子９２の間のノードＮ９１に
接続され、そのゲートはテスト信号／ＴＥを受ける。
うに、オペアンプ９０、定電流源９１、可変抵抗素子９
２およびＰチャネルＭＯＳトランジスタ９３，９４を含
む。定電流源９１および可変抵抗素子９２は、外部電源
電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に
直列接続される。ＰチャネルＭＯＳトランジスタ９３の
ソースは外部参照電位ＶＲＳ′を受け、そのドレインは
定電流源９１と可変抵抗素子９２の間のノードＮ９１に
接続され、そのゲートはテスト信号／ＴＥを受ける。
【０００７】ＰチャネルＭＯＳトランジスタ９４は、外
部電源電位ＶＣＣのラインと電源ノードＮ９４との間に
接続される。オペアンプ９０の反転入力端子はノードＮ
９１に接続され、その非反転入力端子は電源ノードＮ９
４に接続され、その出力端子はＰチャネルＭＯＳトラン
ジスタ９４のゲートに接続される。オペアンプ９０およ
びＰチャネルＭＯＳトランジスタ９４は、電圧フォロア
を構成し、電源ノードＮ９４の電位ＶＤＤＳをノードＮ
９１の電位と同じレベルに維持する。内部電源電位ＶＤ
ＤＳは、センスアンプに与えられる。
部電源電位ＶＣＣのラインと電源ノードＮ９４との間に
接続される。オペアンプ９０の反転入力端子はノードＮ
９１に接続され、その非反転入力端子は電源ノードＮ９
４に接続され、その出力端子はＰチャネルＭＯＳトラン
ジスタ９４のゲートに接続される。オペアンプ９０およ
びＰチャネルＭＯＳトランジスタ９４は、電圧フォロア
を構成し、電源ノードＮ９４の電位ＶＤＤＳをノードＮ
９１の電位と同じレベルに維持する。内部電源電位ＶＤ
ＤＳは、センスアンプに与えられる。
【０００８】チューニング時は、テスト信号／ＴＥが非
活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳ
トランジスタ９３が非導通になる。内部電源電位ＶＤＤ
Ｓが所定値ＶＲＳになるように可変抵抗素子９２の抵抗
値がチューニングされる。
活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳ
トランジスタ９３が非導通になる。内部電源電位ＶＤＤ
Ｓが所定値ＶＲＳになるように可変抵抗素子９２の抵抗
値がチューニングされる。
【０００９】バーンインテスト時は、テスト信号／ＴＥ
が活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯ
Ｓトランジスタ９３が導通し、内部電源電位ＶＤＤＳは
外部参照電位ＶＲＳ′（＞ＶＲＳ）となる。また、内部
電源電位ＶＰＰはＶＲＳ′＋２Ｖｔｈｎとなる。通常動
作時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レ
ベルにされ、ＰチャネルＭＯＳトランジスタ９３が非導
通になって内部電源電位ＶＤＤＳがＶＲＳになる。ま
た、内部電源電位ＶＰＰはＶＲＳ＋２Ｖｔｈｎとなる。
が活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯ
Ｓトランジスタ９３が導通し、内部電源電位ＶＤＤＳは
外部参照電位ＶＲＳ′（＞ＶＲＳ）となる。また、内部
電源電位ＶＰＰはＶＲＳ′＋２Ｖｔｈｎとなる。通常動
作時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レ
ベルにされ、ＰチャネルＭＯＳトランジスタ９３が非導
通になって内部電源電位ＶＤＤＳがＶＲＳになる。ま
た、内部電源電位ＶＰＰはＶＲＳ＋２Ｖｔｈｎとなる。
【００１０】ＶＤＤＰ発生回路８３は、図１３に示すよ
うに、オペアンプ９５、定電流源９６、可変抵抗素子９
７、ＰチャネルＭＯＳトランジスタ９８，９９、Ｎチャ
ネルＭＯＳトランジスタ１００およびインバータ１０１
を含む。定電流源９６および可変抵抗素子９７は、外部
電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの
間に直列接続される。ＰチャネルＭＯＳトランジスタ９
９は外部電源電位ＶＣＣのラインと電源ノードＮ９８と
の間に接続される。オペアンプ９５の反転入力端子は定
電流源９６と可変抵抗素子９７の間のノードＮ９６に接
続され、その非反転入力端子は電源ノードＮ９８に接続
され、その出力端子はＰチャネルＭＯＳトランジスタ９
９のゲートに接続される。オペアンプ９５およびＰチャ
ネルＭＯＳトランジスタ９９は、電圧フォロアを構成
し、電源ノードＮ９８の電位ＶＤＤＰをノードＮ９６の
電位と同じレベルに維持する。内部電源電位ＶＤＤＰ
は、周辺回路に与えられる。
うに、オペアンプ９５、定電流源９６、可変抵抗素子９
７、ＰチャネルＭＯＳトランジスタ９８，９９、Ｎチャ
ネルＭＯＳトランジスタ１００およびインバータ１０１
を含む。定電流源９６および可変抵抗素子９７は、外部
電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの
間に直列接続される。ＰチャネルＭＯＳトランジスタ９
９は外部電源電位ＶＣＣのラインと電源ノードＮ９８と
の間に接続される。オペアンプ９５の反転入力端子は定
電流源９６と可変抵抗素子９７の間のノードＮ９６に接
続され、その非反転入力端子は電源ノードＮ９８に接続
され、その出力端子はＰチャネルＭＯＳトランジスタ９
９のゲートに接続される。オペアンプ９５およびＰチャ
ネルＭＯＳトランジスタ９９は、電圧フォロアを構成
し、電源ノードＮ９８の電位ＶＤＤＰをノードＮ９６の
電位と同じレベルに維持する。内部電源電位ＶＤＤＰ
は、周辺回路に与えられる。
【００１１】ＰチャネルＭＯＳトランジスタ９８は、定
電流源９６に並列接続される。ＮチャネルＭＯＳトラン
ジスタ１００は、ＰチャネルＭＯＳトランジスタ９９の
ゲートと接地電位ＶＳＳのラインとの間に接続される。
テスト信号／ＴＥは、ＰチャネルＭＯＳトランジスタ９
８のゲートに直接入力されるとともに、インバータ１０
１を介してＮチャネルＭＯＳトランジスタ１００のゲー
トに入力される。
電流源９６に並列接続される。ＮチャネルＭＯＳトラン
ジスタ１００は、ＰチャネルＭＯＳトランジスタ９９の
ゲートと接地電位ＶＳＳのラインとの間に接続される。
テスト信号／ＴＥは、ＰチャネルＭＯＳトランジスタ９
８のゲートに直接入力されるとともに、インバータ１０
１を介してＮチャネルＭＯＳトランジスタ１００のゲー
トに入力される。
【００１２】チューニング時は、テスト信号／ＴＥが非
活性化レベルの「Ｈ」レベルにされ、ＭＯＳトランジス
タ９８，１００が非導通になる。内部電源電位ＶＤＤＳ
が所定値ＶＲＰ（＞ＶＲＳ）になるように可変抵抗素子
９７の抵抗値がチューニングされる。
活性化レベルの「Ｈ」レベルにされ、ＭＯＳトランジス
タ９８，１００が非導通になる。内部電源電位ＶＤＤＳ
が所定値ＶＲＰ（＞ＶＲＳ）になるように可変抵抗素子
９７の抵抗値がチューニングされる。
【００１３】バーンインテスト時は、テスト信号／ＴＥ
が活性化レベルの「Ｌ」レベルにされ、ＭＯＳトランジ
スタ９８，１００が導通し、内部電源電位ＶＤＤＰは外
部電源電位ＶＣＣに等しくなる。通常動作時は、テスト
信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、Ｍ
ＯＳトランジスタ９８，１００が非導通になり、内部電
源電位ＶＤＤＰはＶＲＰになる。
が活性化レベルの「Ｌ」レベルにされ、ＭＯＳトランジ
スタ９８，１００が導通し、内部電源電位ＶＤＤＰは外
部電源電位ＶＣＣに等しくなる。通常動作時は、テスト
信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、Ｍ
ＯＳトランジスタ９８，１００が非導通になり、内部電
源電位ＶＤＤＰはＶＲＰになる。
【００１４】まとめると、通常動作時は、ＶＰＰ＝ＶＲ
Ｓ＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ，ＶＤＤＰ＝ＶＲＰ
となり、バーンインテスト時は、ＶＰＰ＝ＶＲＳ′＋２
Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ′，ＶＤＤＰ＝ＶＣＣとな
り、ＶＲＳ，ＶＲＰはチューニングされる。
Ｓ＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ，ＶＤＤＰ＝ＶＲＰ
となり、バーンインテスト時は、ＶＰＰ＝ＶＲＳ′＋２
Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ′，ＶＤＤＰ＝ＶＣＣとな
り、ＶＲＳ，ＶＲＰはチューニングされる。
【００１５】
【発明が解決しようとする課題】しかし、従来の内部電
源電位発生回路８０では、ＶＰＰ＝ＶＤＤＳ＋２Ｖｔｈ
ｎとなっていたので、ＶＰＰとＶＤＤＳを別個独立に設
定することができず、ＶＰＰが印加される回路部分とＶ
ＤＤＳが印加される回路部分とで初期不良の発生を別個
に加速させることができず、テスト効率が悪かった。
源電位発生回路８０では、ＶＰＰ＝ＶＤＤＳ＋２Ｖｔｈ
ｎとなっていたので、ＶＰＰとＶＤＤＳを別個独立に設
定することができず、ＶＰＰが印加される回路部分とＶ
ＤＤＳが印加される回路部分とで初期不良の発生を別個
に加速させることができず、テスト効率が悪かった。
【００１６】また、２つの可変抵抗素子９２，９７の抵
抗値をチューニングする必要があり、チューニングのた
めの手間が大きかった。
抗値をチューニングする必要があり、チューニングのた
めの手間が大きかった。
【００１７】それゆえに、この発明の主たる目的は、テ
スト効率が高い半導体装置を提供することである。
スト効率が高い半導体装置を提供することである。
【００１８】また、この発明の他の目的は、内部基準電
位を容易に調整することが可能な半導体装置を提供する
ことである。
位を容易に調整することが可能な半導体装置を提供する
ことである。
【００１９】
【課題を解決するための手段】この発明に係る半導体装
置は、外部電源電位によって駆動される半導体装置であ
って、外部電源電位よりも低い第１の内部基準電位を出
力する出力電位の調整が可能な第１の基準電位発生回路
と、通常動作時は第１の電源ノードを第１の内部基準電
位に維持し、テストモード時は第１の電源ノードを外部
基準電位に維持する第１の電源回路と、通常動作時は第
２の電源ノードを第１の内部基準電位よりも予め定めら
れた第１の電圧だけ高い昇圧電位に維持し、テストモー
ド時は第２の電源ノードに外部電源電位を与える第２の
電源回路と、第１の電源ノードの電位を外部電源電位側
に予め定められた第２の電圧だけレベルシフトさせた電
位を出力するレベルシフト回路と、第３の電源ノードを
レベルシフト回路の出力電位に維持する第３の電源回路
と、第１〜第３の電源ノードを介して第１〜第３の電源
回路から駆動電力を受け、所定の動作を行なう内部回路
とを備えたものである。
置は、外部電源電位によって駆動される半導体装置であ
って、外部電源電位よりも低い第１の内部基準電位を出
力する出力電位の調整が可能な第１の基準電位発生回路
と、通常動作時は第１の電源ノードを第１の内部基準電
位に維持し、テストモード時は第１の電源ノードを外部
基準電位に維持する第１の電源回路と、通常動作時は第
２の電源ノードを第１の内部基準電位よりも予め定めら
れた第１の電圧だけ高い昇圧電位に維持し、テストモー
ド時は第２の電源ノードに外部電源電位を与える第２の
電源回路と、第１の電源ノードの電位を外部電源電位側
に予め定められた第２の電圧だけレベルシフトさせた電
位を出力するレベルシフト回路と、第３の電源ノードを
レベルシフト回路の出力電位に維持する第３の電源回路
と、第１〜第３の電源ノードを介して第１〜第３の電源
回路から駆動電力を受け、所定の動作を行なう内部回路
とを備えたものである。
【００２０】好ましくは、第１の基準電位発生回路は、
外部電源電位のラインと第１の出力ノードとの間に接続
され、第１の出力ノードに予め定められた第１の電流を
与える第１の定電流源と、第１の出力ノードと接地電位
のラインとの間に接続され、その抵抗値の調整が可能な
第１の可変抵抗素子とを含む。
外部電源電位のラインと第１の出力ノードとの間に接続
され、第１の出力ノードに予め定められた第１の電流を
与える第１の定電流源と、第１の出力ノードと接地電位
のラインとの間に接続され、その抵抗値の調整が可能な
第１の可変抵抗素子とを含む。
【００２１】また好ましくは、第２の電源回路は、通常
動作時において第２の電源ノードの電位が昇圧電位より
も低い場合に活性化され、第１の電源ノードに電流を与
えるチャージポンプ回路と、外部電源電位のラインと第
２の電源ノードとの間に接続され、テストモード時に導
通するスイッチング素子とを含む。
動作時において第２の電源ノードの電位が昇圧電位より
も低い場合に活性化され、第１の電源ノードに電流を与
えるチャージポンプ回路と、外部電源電位のラインと第
２の電源ノードとの間に接続され、テストモード時に導
通するスイッチング素子とを含む。
【００２２】また好ましくは、レベルシフト回路は、外
部電源電位のラインと第２の出力ノードとの間に接続さ
れ、第２の出力ノードに予め定められた第２の電流を与
える第２の定電流源と、第２の出力ノードと接地電位の
ラインとの間に接続され、その入力電極が第１の電源ノ
ードの電位を受けるトランジスタとを含む。
部電源電位のラインと第２の出力ノードとの間に接続さ
れ、第２の出力ノードに予め定められた第２の電流を与
える第２の定電流源と、第２の出力ノードと接地電位の
ラインとの間に接続され、その入力電極が第１の電源ノ
ードの電位を受けるトランジスタとを含む。
【００２３】また好ましくは、さらに、外部電源電位と
第１の内部基準電位との間の第２の内部基準電位を出力
する出力電位の調整が可能な第２の基準電位発生回路が
設けられ、第３の電源回路は、通常動作時は第３の電源
ノードを第２の内部基準電位に維持し、テストモード時
は第３の電源ノードをレベルシフト回路の出力電位に維
持する。
第１の内部基準電位との間の第２の内部基準電位を出力
する出力電位の調整が可能な第２の基準電位発生回路が
設けられ、第３の電源回路は、通常動作時は第３の電源
ノードを第２の内部基準電位に維持し、テストモード時
は第３の電源ノードをレベルシフト回路の出力電位に維
持する。
【００２４】また好ましくは、さらに、外部電源電位と
第１の内部基準電位との間の第２の内部基準電位を出力
する出力電位の調整が可能な第２の基準電位発生回路
と、レベルシフト回路の出力電位と第１の内部基準電位
のうちのいずれか一方の電位を選択する選択回路とが設
けられ、第３の電源回路は、第３の電源ノードを選択回
路によって選択された電位に維持する。
第１の内部基準電位との間の第２の内部基準電位を出力
する出力電位の調整が可能な第２の基準電位発生回路
と、レベルシフト回路の出力電位と第１の内部基準電位
のうちのいずれか一方の電位を選択する選択回路とが設
けられ、第３の電源回路は、第３の電源ノードを選択回
路によって選択された電位に維持する。
【００２５】また好ましくは、第２の基準電位発生回路
は、外部電源電位のラインと第３の出力ノードとの間に
接続され、第３の出力ノードに予め定められた第３の電
流を与える第３の定電流源と、第３の出力ノードと接地
電位のラインとの間に接続され、その抵抗値の調整が可
能な第２の可変抵抗素子とを含む。
は、外部電源電位のラインと第３の出力ノードとの間に
接続され、第３の出力ノードに予め定められた第３の電
流を与える第３の定電流源と、第３の出力ノードと接地
電位のラインとの間に接続され、その抵抗値の調整が可
能な第２の可変抵抗素子とを含む。
【００２６】また好ましくは、半導体装置は半導体記憶
装置であり、内部回路は、複数行複数列に配置された複
数のメモリセルと、それぞれ複数行に対応して設けられ
た複数のワード線と、それぞれ複数列に対応して設けら
れた複数のビット線対とを含むメモリアレイと、各ビッ
ト線対に対応して設けられ、対応のビット線対間に生じ
た電位差を増幅するセンスアンプと、行アドレス信号に
従って複数のワード線のうちのいずれかのワード線を選
択し、そのワード線に対応する各メモリセルを活性化さ
せる行選択回路と、列アドレス信号に従って複数のビッ
ト線対のうちのいずれかのビット線対を選択する列選択
回路と、列選択回路によって選択されたビット線対を介
して行選択回路によって活性化されたメモリセルのデー
タの書込／読出を行なう書込／読出回路を含む。センス
アンプは、第１の電源ノードを介して第１の電源回路か
ら駆動電力を受ける。行選択回路によって選択されたワ
ード線は、第２の電源ノードを介して第２の電源回路か
ら駆動電力を受ける。行選択回路、列選択回路および書
込／読出回路は、第３の電源ノードを介して第３の電源
回路から駆動電力を受ける。
装置であり、内部回路は、複数行複数列に配置された複
数のメモリセルと、それぞれ複数行に対応して設けられ
た複数のワード線と、それぞれ複数列に対応して設けら
れた複数のビット線対とを含むメモリアレイと、各ビッ
ト線対に対応して設けられ、対応のビット線対間に生じ
た電位差を増幅するセンスアンプと、行アドレス信号に
従って複数のワード線のうちのいずれかのワード線を選
択し、そのワード線に対応する各メモリセルを活性化さ
せる行選択回路と、列アドレス信号に従って複数のビッ
ト線対のうちのいずれかのビット線対を選択する列選択
回路と、列選択回路によって選択されたビット線対を介
して行選択回路によって活性化されたメモリセルのデー
タの書込／読出を行なう書込／読出回路を含む。センス
アンプは、第１の電源ノードを介して第１の電源回路か
ら駆動電力を受ける。行選択回路によって選択されたワ
ード線は、第２の電源ノードを介して第２の電源回路か
ら駆動電力を受ける。行選択回路、列選択回路および書
込／読出回路は、第３の電源ノードを介して第３の電源
回路から駆動電力を受ける。
【００２７】また、この発明に係る他の半導体装置は、
外部電源電位によって駆動される半導体装置であって、
外部電源電位よりも低い第１の内部電源電位を生成する
第１の電源回路と、外部電源電位と第１の内部電源電位
との間の基準電位を出力する出力電位の調整が可能な基
準電位発生回路と、第１の内部電源電位を外部電源電位
側に予め定められた電圧だけレベルシフトさせた電位を
出力するレベルシフト回路と、通常動作時は第２の内部
電源電位を基準電位と同レベルに維持し、テストモード
時は第２の内部電源電位をレベルシフト回路の出力電位
と同レベルに維持する第２の電源回路と、第１および第
２の電源回路によって生成された第１および第２の内部
電源電位によって駆動され、所定の動作を行なう内部回
路とを備えたものである。
外部電源電位によって駆動される半導体装置であって、
外部電源電位よりも低い第１の内部電源電位を生成する
第１の電源回路と、外部電源電位と第１の内部電源電位
との間の基準電位を出力する出力電位の調整が可能な基
準電位発生回路と、第１の内部電源電位を外部電源電位
側に予め定められた電圧だけレベルシフトさせた電位を
出力するレベルシフト回路と、通常動作時は第２の内部
電源電位を基準電位と同レベルに維持し、テストモード
時は第２の内部電源電位をレベルシフト回路の出力電位
と同レベルに維持する第２の電源回路と、第１および第
２の電源回路によって生成された第１および第２の内部
電源電位によって駆動され、所定の動作を行なう内部回
路とを備えたものである。
【００２８】好ましくは、基準電位発生回路は、外部電
源電位のラインと第１の出力ノードとの間に接続され、
第１の出力ノードに予め定められた第１の電流を与える
第１の定電流源と、第１の出力ノードと接地電位のライ
ンとの間に接続され、その抵抗値の調整が可能な可変抵
抗素子とを含む。
源電位のラインと第１の出力ノードとの間に接続され、
第１の出力ノードに予め定められた第１の電流を与える
第１の定電流源と、第１の出力ノードと接地電位のライ
ンとの間に接続され、その抵抗値の調整が可能な可変抵
抗素子とを含む。
【００２９】また好ましくは、レベルシフト回路は、外
部電源電位のラインと第２の出力ノードとの間に接続さ
れ、第２の出力ノードに予め定められた第２の電流を与
える第２の定電流源と、第２の出力ノードと接地電位の
ラインとの間に接続され、その入力電極が第１の内部電
源電位を受ける第１のトランジスタとを含む。
部電源電位のラインと第２の出力ノードとの間に接続さ
れ、第２の出力ノードに予め定められた第２の電流を与
える第２の定電流源と、第２の出力ノードと接地電位の
ラインとの間に接続され、その入力電極が第１の内部電
源電位を受ける第１のトランジスタとを含む。
【００３０】また好ましくは、第２の電源回路は、通常
動作時は基準電位を第３の出力ノードに与え、テストモ
ード時はレベルシフト回路の出力電位を第３の出力ノー
ドに与える切換回路と、外部電源電位のラインと第４の
出力ノードとの間に接続された第２のトランジスタと、
第３および第４の出力ノードの電位が一致するように第
２のトランジスタの入力電圧を制御する制御回路とを含
み、第４の出力ノードの電位が第２の内部電源電位とな
る。
動作時は基準電位を第３の出力ノードに与え、テストモ
ード時はレベルシフト回路の出力電位を第３の出力ノー
ドに与える切換回路と、外部電源電位のラインと第４の
出力ノードとの間に接続された第２のトランジスタと、
第３および第４の出力ノードの電位が一致するように第
２のトランジスタの入力電圧を制御する制御回路とを含
み、第４の出力ノードの電位が第２の内部電源電位とな
る。
【００３１】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭの全体構成を示すブロ
ック図である。図１において、このＤＲＡＭは、内部電
源電位発生回路１、クロック発生回路２、行および列ア
ドレスバッファ３、行デコーダ４、列デコーダ５、メモ
リマット６、入力バッファ９および出力バッファ１０を
備え、メモリマット６はメモリアレイ７およびセンスア
ンプ＋入出力制御回路８を含む。
明の実施の形態１によるＤＲＡＭの全体構成を示すブロ
ック図である。図１において、このＤＲＡＭは、内部電
源電位発生回路１、クロック発生回路２、行および列ア
ドレスバッファ３、行デコーダ４、列デコーダ５、メモ
リマット６、入力バッファ９および出力バッファ１０を
備え、メモリマット６はメモリアレイ７およびセンスア
ンプ＋入出力制御回路８を含む。
【００３２】内部電源電位発生回路１は、外部から与え
られる電源電位ＶＣＣ、接地電位ＶＳＳおよび参照電位
ＶＲＳ′に基づいて内部電源電位ＶＰＰ，ＶＤＤＳ，Ｖ
ＤＤＰを生成し、ＤＲＡＭ全体に供給する。クロック発
生回路２は、外部制御信号／ＲＡＳ，／ＣＡＳに従って
所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
られる電源電位ＶＣＣ、接地電位ＶＳＳおよび参照電位
ＶＲＳ′に基づいて内部電源電位ＶＰＰ，ＶＤＤＳ，Ｖ
ＤＤＰを生成し、ＤＲＡＭ全体に供給する。クロック発
生回路２は、外部制御信号／ＲＡＳ，／ＣＡＳに従って
所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００３３】行および列アドレスバッファ３は、外部ア
ドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数であ
る）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列ア
ドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ
０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ
４および列デコーダ５に与える。
ドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数であ
る）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列ア
ドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ
０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ
４および列デコーダ５に与える。
【００３４】メモリアレイ７は、それぞれが１ビットの
データを記憶する複数のメモリセルを含む。各メモリセ
ルは、行アドレスおよび列アドレスによって決定される
所定のアドレスに配置される。
データを記憶する複数のメモリセルを含む。各メモリセ
ルは、行アドレスおよび列アドレスによって決定される
所定のアドレスに配置される。
【００３５】行デコーダ４は、行および列アドレスバッ
ファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに
従って、メモリアレイ７の行アドレスを指定する。列デ
コーダ５は、行および列アドレスバッファ３から与えら
れた列アドレス信号ＣＡ０〜ＣＡｉに従って、メモリア
レイ７の列アドレスを指定する。
ファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに
従って、メモリアレイ７の行アドレスを指定する。列デ
コーダ５は、行および列アドレスバッファ３から与えら
れた列アドレス信号ＣＡ０〜ＣＡｉに従って、メモリア
レイ７の列アドレスを指定する。
【００３６】センスアンプ＋入出力制御回路８は、行デ
コーダ４および列デコーダ５によって指定されたアドレ
スのメモリセルをデータ入出力線対ＩＯＰの一方端に接
続する。データ入出力線対ＩＯＰの他方端は、入力バッ
ファ９および出力バッファ１０に接続される。入力バッ
ファ９は、書込モード時に、外部制御信号／Ｗに応答し
て、外部から入力されたデータＤｊ（ただし、ｊは０以
上の整数である）をデータ入出力線対ＩＯＰを介して選
択されたメモリセルに与える。出力バッファ１０は、読
出モード時に、外部制御信号／ＯＥに応答して、選択さ
れたメモリセルからの読出データＱｊを外部に出力す
る。
コーダ４および列デコーダ５によって指定されたアドレ
スのメモリセルをデータ入出力線対ＩＯＰの一方端に接
続する。データ入出力線対ＩＯＰの他方端は、入力バッ
ファ９および出力バッファ１０に接続される。入力バッ
ファ９は、書込モード時に、外部制御信号／Ｗに応答し
て、外部から入力されたデータＤｊ（ただし、ｊは０以
上の整数である）をデータ入出力線対ＩＯＰを介して選
択されたメモリセルに与える。出力バッファ１０は、読
出モード時に、外部制御信号／ＯＥに応答して、選択さ
れたメモリセルからの読出データＱｊを外部に出力す
る。
【００３７】図２は図１に示したＤＲＡＭのメモリアレ
イ７およびセンスアンプ＋入出力制御回路８の構成を示
す回路ブロック図、図３は図２に示したメモリアレイ７
およびセンスアンプ＋入出力制御回路８のうちの１つの
列の構成を詳細に示す回路図である。
イ７およびセンスアンプ＋入出力制御回路８の構成を示
す回路ブロック図、図３は図２に示したメモリアレイ７
およびセンスアンプ＋入出力制御回路８のうちの１つの
列の構成を詳細に示す回路図である。
【００３８】図２および図３を参照して、メモリアレイ
７は、行列状に配列された複数のメモリセルＭＣと、各
行に対応して設けられたワード線ＷＬと、各列に対応し
て設けられたビット線対ＢＬ，／ＢＬとを含む。各メモ
リセルＭＣは、アクセス用のＮチャネルＭＯＳトランジ
スタ３２と情報記憶用のキャパシタ３３とを含む。各メ
モリセルＭＣのＮチャネルＭＯＳトランジスタ３２のゲ
ートは対応する行のワード線ＷＬに接続される。Ｎチャ
ネルＭＯＳトランジスタ３２は、対応する列のビット線
ＢＬまたは／ＢＬとそのメモリセルＭＣのキャパシタ３
３の一方電極（ストレージノードＳＮ）との間に接続さ
れる。各メモリセルＭＣのキャパシタ３３の他方電極は
セルプレート電位ＶＣＰを受ける。各ワード線ＷＬの一
方端は、行デコーダ４に接続される。
７は、行列状に配列された複数のメモリセルＭＣと、各
行に対応して設けられたワード線ＷＬと、各列に対応し
て設けられたビット線対ＢＬ，／ＢＬとを含む。各メモ
リセルＭＣは、アクセス用のＮチャネルＭＯＳトランジ
スタ３２と情報記憶用のキャパシタ３３とを含む。各メ
モリセルＭＣのＮチャネルＭＯＳトランジスタ３２のゲ
ートは対応する行のワード線ＷＬに接続される。Ｎチャ
ネルＭＯＳトランジスタ３２は、対応する列のビット線
ＢＬまたは／ＢＬとそのメモリセルＭＣのキャパシタ３
３の一方電極（ストレージノードＳＮ）との間に接続さ
れる。各メモリセルＭＣのキャパシタ３３の他方電極は
セルプレート電位ＶＣＰを受ける。各ワード線ＷＬの一
方端は、行デコーダ４に接続される。
【００３９】センスアンプ＋入出力制御回路８は、各列
に対応して設けられた列選択線ＣＳＬ、列選択ゲート１
１、センスアンプ１２およびイコライザ１３と、ドライ
バ１４およびデータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）
とを含む。列選択ゲート１１は、それぞれビット線Ｂ
Ｌ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続
されたＮチャネルＭＯＳトランジスタ２１，２２を含
む。ＮチャネルＭＯＳトランジスタ２１，２２のゲート
は、列選択線ＣＳＬを介して列デコーダ５に接続され
る。列デコーダ５によって列選択線ＣＳＬが選択レベル
の「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトラ
ンジスタ２１，２２が導通し、ビット線対ＢＬ，／ＢＬ
とデータ入出力線対ＩＯ，／ＩＯとが結合される。
に対応して設けられた列選択線ＣＳＬ、列選択ゲート１
１、センスアンプ１２およびイコライザ１３と、ドライ
バ１４およびデータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）
とを含む。列選択ゲート１１は、それぞれビット線Ｂ
Ｌ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続
されたＮチャネルＭＯＳトランジスタ２１，２２を含
む。ＮチャネルＭＯＳトランジスタ２１，２２のゲート
は、列選択線ＣＳＬを介して列デコーダ５に接続され
る。列デコーダ５によって列選択線ＣＳＬが選択レベル
の「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトラ
ンジスタ２１，２２が導通し、ビット線対ＢＬ，／ＢＬ
とデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００４０】センスアンプ１２は、それぞれビット線Ｂ
Ｌ，／ＢＬとノードＮ１２との間に接続されたＮチャネ
ルＭＯＳトランジスタ２３，２４と、それぞれビット線
ＢＬ，／ＢＬとノードＮ１２′との間に接続されたＰチ
ャネルＭＯＳトランジスタ２５，２６とを含む。ＭＯＳ
トランジスタ２３，２５のゲートはともにビット線／Ｂ
Ｌに接続され、ＭＯＳトランジスタ２４，２６のゲート
はともにビット線ＢＬに接続される。ドライバ１４は、
ノードＮ１２と接地電位ＶＳＳのラインとの間に接続さ
れたＮチャネルＭＯＳトランジスタ２７と、ノードＮ１
２′と内部電源電位ＶＤＤＳのラインとの間に接続され
たＰチャネルＭＯＳトランジスタ２８とを含む。ＭＯＳ
トランジスタ２７，２８のゲートは、それぞれセンスア
ンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ活
性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになると、ＭＯＳトランジスタ２７，２８
が導通し、ノードＮ１２，Ｎ１２′がそれぞれ接地電位
ＶＳＳおよび内部電源電位ＶＤＤＳになり、センスアン
プ１２は、ビット線対ＢＬ，／ＢＬ間の微小電位差を内
部電源電圧ＶＤＤＳに増幅する。
Ｌ，／ＢＬとノードＮ１２との間に接続されたＮチャネ
ルＭＯＳトランジスタ２３，２４と、それぞれビット線
ＢＬ，／ＢＬとノードＮ１２′との間に接続されたＰチ
ャネルＭＯＳトランジスタ２５，２６とを含む。ＭＯＳ
トランジスタ２３，２５のゲートはともにビット線／Ｂ
Ｌに接続され、ＭＯＳトランジスタ２４，２６のゲート
はともにビット線ＢＬに接続される。ドライバ１４は、
ノードＮ１２と接地電位ＶＳＳのラインとの間に接続さ
れたＮチャネルＭＯＳトランジスタ２７と、ノードＮ１
２′と内部電源電位ＶＤＤＳのラインとの間に接続され
たＰチャネルＭＯＳトランジスタ２８とを含む。ＭＯＳ
トランジスタ２７，２８のゲートは、それぞれセンスア
ンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ活
性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになると、ＭＯＳトランジスタ２７，２８
が導通し、ノードＮ１２，Ｎ１２′がそれぞれ接地電位
ＶＳＳおよび内部電源電位ＶＤＤＳになり、センスアン
プ１２は、ビット線対ＢＬ，／ＢＬ間の微小電位差を内
部電源電圧ＶＤＤＳに増幅する。
【００４１】イコライザ１３は、ビット線ＢＬと／ＢＬ
の間に接続されたＮチャネルＭＯＳトランジスタ２９
と、それぞれビット線ＢＬ，／ＢＬとノードＮ１３′と
の間に接続されたＮチャネルＭＯＳトランジスタ３０，
３１とを含む。ＮチャネルＭＯＳトランジスタ２９〜３
１のゲートはともにノードＮ１３に接続される。ノード
Ｎ１３はビット線イコライズ信号ＢＬＥＱを受け、ノー
ドＮ１３′はビット線電位ＶＢＬ（＝ＶＤＤＳ／２）を
受ける。イコライザ１３は、ビット線イコライズ信号Ｂ
ＬＥＱが活性化レベルの「Ｈ」レベルになったことに応
じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢ
Ｌにイコライズする。
の間に接続されたＮチャネルＭＯＳトランジスタ２９
と、それぞれビット線ＢＬ，／ＢＬとノードＮ１３′と
の間に接続されたＮチャネルＭＯＳトランジスタ３０，
３１とを含む。ＮチャネルＭＯＳトランジスタ２９〜３
１のゲートはともにノードＮ１３に接続される。ノード
Ｎ１３はビット線イコライズ信号ＢＬＥＱを受け、ノー
ドＮ１３′はビット線電位ＶＢＬ（＝ＶＤＤＳ／２）を
受ける。イコライザ１３は、ビット線イコライズ信号Ｂ
ＬＥＱが活性化レベルの「Ｈ」レベルになったことに応
じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢ
Ｌにイコライズする。
【００４２】次に、図１〜図３で示したＤＲＡＭの動作
について説明する。書込モード時においては、列デコー
ダ５によって列アドレス信号ＣＡ０〜ＣＡｉに応じた列
の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げ
られ、その列の列選択ゲート１１が導通する。
について説明する。書込モード時においては、列デコー
ダ５によって列アドレス信号ＣＡ０〜ＣＡｉに応じた列
の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げ
られ、その列の列選択ゲート１１が導通する。
【００４３】入力バッファ９は、信号／Ｗに応答して、
外部から与えられた書込データＤｊをデータ入出力線対
ＩＯＰを介して選択された列のビット線対ＢＬ，／ＢＬ
に与える。書込データＤｊは、ビット線ＢＬ，／ＢＬ間
の電位差として与えられる。次いで、行デコーダ４によ
って、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワー
ド線ＷＬが選択レベルの「Ｈ」レベル（内部電源電位Ｖ
ＰＰ）に立上げられ、その行のメモリセルＭＣのＭＯＳ
トランジスタ３２が導通する。選択されたメモリセルＭ
Ｃのキャパシタ３３には、ビット線ＢＬまたは／ＢＬの
電位に応じた電荷が蓄えられる。
外部から与えられた書込データＤｊをデータ入出力線対
ＩＯＰを介して選択された列のビット線対ＢＬ，／ＢＬ
に与える。書込データＤｊは、ビット線ＢＬ，／ＢＬ間
の電位差として与えられる。次いで、行デコーダ４によ
って、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワー
ド線ＷＬが選択レベルの「Ｈ」レベル（内部電源電位Ｖ
ＰＰ）に立上げられ、その行のメモリセルＭＣのＭＯＳ
トランジスタ３２が導通する。選択されたメモリセルＭ
Ｃのキャパシタ３３には、ビット線ＢＬまたは／ＢＬの
電位に応じた電荷が蓄えられる。
【００４４】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、イ
コライザ１３のＮチャネルＭＯＳトランジスタ２９〜３
１が非導通になり、ビット線ＢＬ，／ＢＬのイコライズ
が停止される。次いで、行デコーダ４によって行アドレ
ス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬが選
択レベルの「Ｈ」レベルに立上げられる。これに応じ
て、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモ
リセルＭＣのキャパシタ３３の電荷量に応じて微小量だ
け変化する。
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、イ
コライザ１３のＮチャネルＭＯＳトランジスタ２９〜３
１が非導通になり、ビット線ＢＬ，／ＢＬのイコライズ
が停止される。次いで、行デコーダ４によって行アドレ
ス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬが選
択レベルの「Ｈ」レベルに立上げられる。これに応じ
て、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモ
リセルＭＣのキャパシタ３３の電荷量に応じて微小量だ
け変化する。
【００４５】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスアンプ１２が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高い場合
は、ＭＯＳトランジスタ２４，２５の抵抗値がＭＯＳト
ランジスタ２３，２６の抵抗値よりも小さくなって、ビ
ット線ＢＬの電位が「Ｈ」レベル（内部電源電位ＶＤＤ
Ｓ）まで引き上げられるとともにビット線／ＢＬの電位
が「Ｌ」レベル（接地電位ＶＳＳ）まで引き下げられ
る。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位
よりも微小量だけ高い場合は、ＭＯＳトランジスタ２
３，２６の抵抗値がＭＯＳトランジスタ２４，２５の抵
抗値よりも小さくなって、ビット線／ＢＬの電位が
「Ｈ」レベルまで引き上げられるとともにビット線ＢＬ
の電位が「Ｌ」レベルまで引き下げられる。
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスアンプ１２が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高い場合
は、ＭＯＳトランジスタ２４，２５の抵抗値がＭＯＳト
ランジスタ２３，２６の抵抗値よりも小さくなって、ビ
ット線ＢＬの電位が「Ｈ」レベル（内部電源電位ＶＤＤ
Ｓ）まで引き上げられるとともにビット線／ＢＬの電位
が「Ｌ」レベル（接地電位ＶＳＳ）まで引き下げられ
る。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位
よりも微小量だけ高い場合は、ＭＯＳトランジスタ２
３，２６の抵抗値がＭＯＳトランジスタ２４，２５の抵
抗値よりも小さくなって、ビット線／ＢＬの電位が
「Ｈ」レベルまで引き上げられるとともにビット線ＢＬ
の電位が「Ｌ」レベルまで引き下げられる。
【００４６】次いで、列デコーダ５によって列アドレス
信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選
択レベルの「Ｈ」レベルに立上げられ、その列の列選択
ゲート１１が導通する。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート１１およびデータ入
出力線対ＩＯ，／ＩＯを介して出力バッファ１０に与え
られる。出力バッファ１０は、信号／ＯＥに応答して、
読出データＱｊを外部に出力する。
信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選
択レベルの「Ｈ」レベルに立上げられ、その列の列選択
ゲート１１が導通する。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート１１およびデータ入
出力線対ＩＯ，／ＩＯを介して出力バッファ１０に与え
られる。出力バッファ１０は、信号／ＯＥに応答して、
読出データＱｊを外部に出力する。
【００４７】以下、この発明の特徴となる内部電源電位
発生回路１について詳細に説明する。内部電源電位発生
回路１は、図４に示すように、ＶＰＰ発生回路４１、Ｖ
ＤＤＳ発生回路４２およびＶＤＤＰ発生回路４３を含
む。
発生回路１について詳細に説明する。内部電源電位発生
回路１は、図４に示すように、ＶＰＰ発生回路４１、Ｖ
ＤＤＳ発生回路４２およびＶＤＤＰ発生回路４３を含
む。
【００４８】ＶＰＰ発生回路４１は、図５に示すよう
に、リングオシレータ４４、チャージポンプ回路４５、
ディテクタ４６、ＮチャネルＭＯＳトランジスタ４７、
インバータ４８およびＡＮＤゲート４９を含む。リング
オシレータ４４は、ＡＮＤゲート４９の出力信号φ４９
が「Ｈ」レベルになったことに応じて活性化され、クロ
ック信号ＣＬＫを生成してチャージポンプ回路４５に与
える。チャージポンプ回路４５は、クロック信号ＣＬＫ
によって駆動され、クロック信号ＣＬＫの各立上がりエ
ッジに応答して所定量の正電荷を電源ノードＮ４７に供
給する。
に、リングオシレータ４４、チャージポンプ回路４５、
ディテクタ４６、ＮチャネルＭＯＳトランジスタ４７、
インバータ４８およびＡＮＤゲート４９を含む。リング
オシレータ４４は、ＡＮＤゲート４９の出力信号φ４９
が「Ｈ」レベルになったことに応じて活性化され、クロ
ック信号ＣＬＫを生成してチャージポンプ回路４５に与
える。チャージポンプ回路４５は、クロック信号ＣＬＫ
によって駆動され、クロック信号ＣＬＫの各立上がりエ
ッジに応答して所定量の正電荷を電源ノードＮ４７に供
給する。
【００４９】ＮチャネルＭＯＳトランジスタ４７は、外
部電源電位ＶＣＣのラインと電源ノードＮ４７との間に
接続される。テスト信号／ＴＥは、インバータ４８を介
してＮチャネルＭＯＳトランジスタ４７のゲートに入力
される。ディテクタ４６は、電源ノードＮ４７の電位Ｖ
ＰＰとＶＤＤＳ発生回路４２で生成された内部電源電位
ＶＤＤＳとを受け、ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎの場
合は信号φＥを「Ｈ」レベルにし、ＶＰＰ≧ＶＤＤＳ＋
２Ｖｔｈｎの場合は信号φＥを「Ｌ」レベルにする。Ａ
ＮＤゲート４９は、テスト信号／ＴＥとディテクタ４６
の出力信号φＥとを受け、信号φ４９をリングオシレー
タ４４に与える。
部電源電位ＶＣＣのラインと電源ノードＮ４７との間に
接続される。テスト信号／ＴＥは、インバータ４８を介
してＮチャネルＭＯＳトランジスタ４７のゲートに入力
される。ディテクタ４６は、電源ノードＮ４７の電位Ｖ
ＰＰとＶＤＤＳ発生回路４２で生成された内部電源電位
ＶＤＤＳとを受け、ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎの場
合は信号φＥを「Ｈ」レベルにし、ＶＰＰ≧ＶＤＤＳ＋
２Ｖｔｈｎの場合は信号φＥを「Ｌ」レベルにする。Ａ
ＮＤゲート４９は、テスト信号／ＴＥとディテクタ４６
の出力信号φＥとを受け、信号φ４９をリングオシレー
タ４４に与える。
【００５０】バーンインテスト時は、テスト信号／ＴＥ
が「Ｌ」レベルにされ、ＡＮＤゲート４９の出力信号φ
４９が「Ｌ」レベルに固定され、リングオシレータ４４
が非活性化されてチャージポンプ回路４５の駆動が停止
される。また、ＮチャネルＭＯＳトランジスタ４７が導
通し、電源ノードＮ４７の電位ＶＰＰは外部電源電位Ｖ
ＣＣに等しくなる。
が「Ｌ」レベルにされ、ＡＮＤゲート４９の出力信号φ
４９が「Ｌ」レベルに固定され、リングオシレータ４４
が非活性化されてチャージポンプ回路４５の駆動が停止
される。また、ＮチャネルＭＯＳトランジスタ４７が導
通し、電源ノードＮ４７の電位ＶＰＰは外部電源電位Ｖ
ＣＣに等しくなる。
【００５１】通常動作時は、テスト信号／ＴＥが「Ｈ」
レベルにされ、ディテクタ４６の出力信号φＥがＡＮＤ
ゲート４９を通過して信号φ４９となり、ＮチャネルＭ
ＯＳトランジスタ４７が非導通になる。電源ノードＮ４
７の電位ＶＰＰがＶＤＤＳ＋２Ｖｔｈｎよりも低い場合
は、信号φＥ，φ４９が「Ｈ」レベルになってリングオ
シレータ４４が活性化され、チャージポンプ回路４５か
ら電源ノードＮ４７に正電荷が供給される。電源ノード
Ｎ４７の電位ＶＰＰがＶＤＤＳ＋２Ｖｔｈｎ以上になる
と、信号φＥ，φ４９が「Ｌ」レベルになってリングオ
シレータ４４が非活性化され、チャージポンプ回路４５
から電源ノードＮ４７への正電荷の供給が停止される。
したがって、電源ノードＮ４７の電位ＶＰＰは、ＶＤＤ
Ｓ＋２Ｖｔｈｎに維持される。電源ノードＮ４７の電位
ＶＰＰは、選択されたワード線ＷＬに与えられる。ＶＰ
Ｐ＝ＶＤＤＳ＋２Ｖｔｈｎとしたのは、メモリセルＭＣ
のＮチャネルＭＯＳトランジスタ３２の電圧降下を小さ
く抑えて、ストレージノードＳＮに十分に高い電位を与
えるためである。
レベルにされ、ディテクタ４６の出力信号φＥがＡＮＤ
ゲート４９を通過して信号φ４９となり、ＮチャネルＭ
ＯＳトランジスタ４７が非導通になる。電源ノードＮ４
７の電位ＶＰＰがＶＤＤＳ＋２Ｖｔｈｎよりも低い場合
は、信号φＥ，φ４９が「Ｈ」レベルになってリングオ
シレータ４４が活性化され、チャージポンプ回路４５か
ら電源ノードＮ４７に正電荷が供給される。電源ノード
Ｎ４７の電位ＶＰＰがＶＤＤＳ＋２Ｖｔｈｎ以上になる
と、信号φＥ，φ４９が「Ｌ」レベルになってリングオ
シレータ４４が非活性化され、チャージポンプ回路４５
から電源ノードＮ４７への正電荷の供給が停止される。
したがって、電源ノードＮ４７の電位ＶＰＰは、ＶＤＤ
Ｓ＋２Ｖｔｈｎに維持される。電源ノードＮ４７の電位
ＶＰＰは、選択されたワード線ＷＬに与えられる。ＶＰ
Ｐ＝ＶＤＤＳ＋２Ｖｔｈｎとしたのは、メモリセルＭＣ
のＮチャネルＭＯＳトランジスタ３２の電圧降下を小さ
く抑えて、ストレージノードＳＮに十分に高い電位を与
えるためである。
【００５２】図４に戻って、ＶＤＤＳ発生回路４２は、
図１２で示した従来のＶＤＤＳ発生回路８２と同じ構成
である。バーンインテスト時は内部電源電位ＶＤＤＳが
外部参照電位ＶＲＳ′と同じレベルに維持され、通常動
作時は内部電源電位ＶＤＤＳは内部参照電位ＶＲＳと同
じレベルに維持される。内部電源電位ＶＤＤＳは、ドラ
イバ１４を介してセンスアンプ１２に与えられるととも
に、ＶＤＤＰ発生回路４３に与えられる。
図１２で示した従来のＶＤＤＳ発生回路８２と同じ構成
である。バーンインテスト時は内部電源電位ＶＤＤＳが
外部参照電位ＶＲＳ′と同じレベルに維持され、通常動
作時は内部電源電位ＶＤＤＳは内部参照電位ＶＲＳと同
じレベルに維持される。内部電源電位ＶＤＤＳは、ドラ
イバ１４を介してセンスアンプ１２に与えられるととも
に、ＶＤＤＰ発生回路４３に与えられる。
【００５３】ＶＤＤＰ発生回路４３は、図６に示すよう
に、オペアンプ５０、定電流源５１およびＰチャネルＭ
ＯＳトランジスタ５２，５３を含む。定電流源５１およ
びＰチャネルＭＯＳトランジスタ５２は外部電源電位Ｖ
ＣＣのラインと接地電位ＶＳＳのラインとの間に直列接
続され、ＰチャネルＭＯＳトランジスタ５２のゲートは
ＶＤＤＳ発生回路４２からの内部電源電位ＶＤＤＳを受
ける。ＰチャネルＭＯＳトランジスタ５２のソース（ノ
ードＮ５１）の電位は、ＶＤＤＳ＋Ｖｔｈｐ（ただし、
ＶｔｈｐはＰチャネルＭＯＳトランジスタのしきい値電
圧である）となる。ＰチャネルＭＯＳトランジスタ５３
は、外部電源電位ＶＣＣのラインと電源ノードＮ５３と
の間に接続される。オペアンプ５０の反転入力端子はノ
ードＮ５１に接続され、その非反転入力端子はノードＮ
５３に接続され、その出力端子はＰチャネルＭＯＳトラ
ンジスタ５３のゲートに接続される。オペアンプ５０お
よびＰチャネルＭＯＳトランジスタ５３は、電圧フォロ
アを構成し、電源ノードＮ５３の電位ＶＤＤＰをノード
Ｎ５１の電位ＶＤＤＳ＋Ｖｔｈｐと同じレベルに維持す
る。
に、オペアンプ５０、定電流源５１およびＰチャネルＭ
ＯＳトランジスタ５２，５３を含む。定電流源５１およ
びＰチャネルＭＯＳトランジスタ５２は外部電源電位Ｖ
ＣＣのラインと接地電位ＶＳＳのラインとの間に直列接
続され、ＰチャネルＭＯＳトランジスタ５２のゲートは
ＶＤＤＳ発生回路４２からの内部電源電位ＶＤＤＳを受
ける。ＰチャネルＭＯＳトランジスタ５２のソース（ノ
ードＮ５１）の電位は、ＶＤＤＳ＋Ｖｔｈｐ（ただし、
ＶｔｈｐはＰチャネルＭＯＳトランジスタのしきい値電
圧である）となる。ＰチャネルＭＯＳトランジスタ５３
は、外部電源電位ＶＣＣのラインと電源ノードＮ５３と
の間に接続される。オペアンプ５０の反転入力端子はノ
ードＮ５１に接続され、その非反転入力端子はノードＮ
５３に接続され、その出力端子はＰチャネルＭＯＳトラ
ンジスタ５３のゲートに接続される。オペアンプ５０お
よびＰチャネルＭＯＳトランジスタ５３は、電圧フォロ
アを構成し、電源ノードＮ５３の電位ＶＤＤＰをノード
Ｎ５１の電位ＶＤＤＳ＋Ｖｔｈｐと同じレベルに維持す
る。
【００５４】したがって、内部電源電位ＶＤＤＰは、バ
ーンインテスト時はＶＲＳ′＋Ｖｔｈｐとなり、通常動
作時はＶＲＳ＋Ｖｔｈｐとなる。内部電源電位ＶＤＤＰ
は、周辺回路すなわちクロック発生回路２、行および列
アドレスバッファ３などに与えられる。ＶＤＤＰ＞ＶＤ
ＤＳとするのは、周辺回路のトランジスタの耐圧はセン
スアンプ１２などのトランジスタの耐圧よりも高く設定
されているので高い電圧を印加しても問題なく、また、
周辺回路の動作速度の高速化を図るためである。
ーンインテスト時はＶＲＳ′＋Ｖｔｈｐとなり、通常動
作時はＶＲＳ＋Ｖｔｈｐとなる。内部電源電位ＶＤＤＰ
は、周辺回路すなわちクロック発生回路２、行および列
アドレスバッファ３などに与えられる。ＶＤＤＰ＞ＶＤ
ＤＳとするのは、周辺回路のトランジスタの耐圧はセン
スアンプ１２などのトランジスタの耐圧よりも高く設定
されているので高い電圧を印加しても問題なく、また、
周辺回路の動作速度の高速化を図るためである。
【００５５】まとめると、通常動作時は、ＶＰＰ＝ＶＲ
Ｓ＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ，ＶＤＤＰ＝ＶＲＳ
＋Ｖｔｈｐとなり、バーンインテスト時は、ＶＰＰ＝Ｖ
ＣＣ，ＶＤＤＳ＝ＶＲＳ′，ＶＤＤＰ＝ＶＲＳ′＋Ｖｔ
ｈｐとなり、ＶＲＳがチューニングされる。
Ｓ＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ，ＶＤＤＰ＝ＶＲＳ
＋Ｖｔｈｐとなり、バーンインテスト時は、ＶＰＰ＝Ｖ
ＣＣ，ＶＤＤＳ＝ＶＲＳ′，ＶＤＤＰ＝ＶＲＳ′＋Ｖｔ
ｈｐとなり、ＶＲＳがチューニングされる。
【００５６】この実施の形態１では、バーンインテスト
時はＶＰＰ＝ＶＣＣ，ＶＤＤＳ＝ＶＲＳ′となるので、
ＶＰＰとＶＤＤＰを別個独立に設定することができ、Ｖ
ＰＰが印加される回路部分とＶＤＤＳが印加される回路
部分とで初期不良の発生を別個に加速させることがで
き、テスト効率が高くなる。
時はＶＰＰ＝ＶＣＣ，ＶＤＤＳ＝ＶＲＳ′となるので、
ＶＰＰとＶＤＤＰを別個独立に設定することができ、Ｖ
ＰＰが印加される回路部分とＶＤＤＳが印加される回路
部分とで初期不良の発生を別個に加速させることがで
き、テスト効率が高くなる。
【００５７】また、可変抵抗素子９２の抵抗値のみをチ
ューニングすればよいので、２つの可変抵抗素子９２，
９７の抵抗値をチューニングする必要があった従来に比
べ、チューニングのための手間が小さくなる。
ューニングすればよいので、２つの可変抵抗素子９２，
９７の抵抗値をチューニングする必要があった従来に比
べ、チューニングのための手間が小さくなる。
【００５８】［実施の形態２］実施の形態１では、ＶＤ
ＤＰ＝ＶＤＤＳ＋Ｖｔｈｐとすることにより、チューニ
ングの手間を軽減化した。しかし、内部電源電位ＶＤＤ
ＰによってＤＲＡＭのアクセス速度が決定されるので、
高精度のアクセス速度が要求される場合は、内部電源電
位ＶＤＤＰのチューニングを行なうことが望ましい。こ
の実施の形態２では、この問題が解決される。
ＤＰ＝ＶＤＤＳ＋Ｖｔｈｐとすることにより、チューニ
ングの手間を軽減化した。しかし、内部電源電位ＶＤＤ
ＰによってＤＲＡＭのアクセス速度が決定されるので、
高精度のアクセス速度が要求される場合は、内部電源電
位ＶＤＤＰのチューニングを行なうことが望ましい。こ
の実施の形態２では、この問題が解決される。
【００５９】図７は、この発明の実施の形態２によるＤ
ＲＡＭのＶＤＤＰ発生回路６０の構成を示す回路図であ
る。図７を参照して、このＶＤＤＰ発生回路６０が図６
のＶＤＤＰ発生回路４３と異なる点は、定電流源６１、
可変抵抗素子６２、ＰチャネルＭＯＳトランジスタ６
３、ＮチャネルＭＯＳトランジスタ６４およびインバー
タ６５が追加されている点である。
ＲＡＭのＶＤＤＰ発生回路６０の構成を示す回路図であ
る。図７を参照して、このＶＤＤＰ発生回路６０が図６
のＶＤＤＰ発生回路４３と異なる点は、定電流源６１、
可変抵抗素子６２、ＰチャネルＭＯＳトランジスタ６
３、ＮチャネルＭＯＳトランジスタ６４およびインバー
タ６５が追加されている点である。
【００６０】定電流源６１および可変抵抗素子６２は、
外部電源電位ＶＣＣのラインと接地電位ＶＳＳのライン
との間に直接接続される。ＰチャネルＭＯＳトランジス
タ６３は、定電流源６１と可変抵抗素子６２の間のノー
ドＮ６１とオペアンプ５０の反転入力端子との間に接続
される。ＮチャネルＭＯＳトランジスタ６４は、ノード
Ｎ５１とオペアンプ５０の反転入力端子との間に接続さ
れる。テスト信号／ＴＥは、インバータ６５を介してＭ
ＯＳトランジスタ６３，６４のゲートに入力される。
外部電源電位ＶＣＣのラインと接地電位ＶＳＳのライン
との間に直接接続される。ＰチャネルＭＯＳトランジス
タ６３は、定電流源６１と可変抵抗素子６２の間のノー
ドＮ６１とオペアンプ５０の反転入力端子との間に接続
される。ＮチャネルＭＯＳトランジスタ６４は、ノード
Ｎ５１とオペアンプ５０の反転入力端子との間に接続さ
れる。テスト信号／ＴＥは、インバータ６５を介してＭ
ＯＳトランジスタ６３，６４のゲートに入力される。
【００６１】チューニング時は、テスト信号／ＴＥが非
活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳ
トランジスタ６３が導通するとともにＮチャネルＭＯＳ
トランジスタ６４が非導通になり、オペアンプ５０の反
転入力端子にはノードＮ６１の電位が与えられる。内部
電源電位ＶＤＤＰが所定値ＶＲＰになるように、可変抵
抗素子６２の抵抗値がチューニングされる。
活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳ
トランジスタ６３が導通するとともにＮチャネルＭＯＳ
トランジスタ６４が非導通になり、オペアンプ５０の反
転入力端子にはノードＮ６１の電位が与えられる。内部
電源電位ＶＤＤＰが所定値ＶＲＰになるように、可変抵
抗素子６２の抵抗値がチューニングされる。
【００６２】バーンインテスト時は、テスト信号／ＴＥ
が活性化レベルの「Ｌ」レベルにされ、ＰチャネルＭＯ
Ｓトランジスタ６３が非導通になるとともにＮチャネル
ＭＯＳトランジスタ６４が導通し、オペアンプ５０の反
転入力端子にはノードＮ５１の電位ＶＤＤＳ＋Ｖｔｈｐ
＝ＶＲＳ′＋Ｖｔｈｐが与えられる。したがって、内部
電源電位ＶＤＤＰはＶＲＳ′＋Ｖｔｈｐとなる。
が活性化レベルの「Ｌ」レベルにされ、ＰチャネルＭＯ
Ｓトランジスタ６３が非導通になるとともにＮチャネル
ＭＯＳトランジスタ６４が導通し、オペアンプ５０の反
転入力端子にはノードＮ５１の電位ＶＤＤＳ＋Ｖｔｈｐ
＝ＶＲＳ′＋Ｖｔｈｐが与えられる。したがって、内部
電源電位ＶＤＤＰはＶＲＳ′＋Ｖｔｈｐとなる。
【００６３】通常動作時は、テスト信号／ＴＥが非活性
化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトラ
ンジスタが導通するとともにＮチャネルＭＯＳトランジ
スタ６４が非導通になり、オペアンプ５０の反転入力端
子にはノードＮ６１の電位が与えられる。したがって、
内部電源電位ＶＤＤＰはＶＲＰとなる。他の構成および
動作は、実施の形態１と同じであるので、その説明は繰
返さない。
化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトラ
ンジスタが導通するとともにＮチャネルＭＯＳトランジ
スタ６４が非導通になり、オペアンプ５０の反転入力端
子にはノードＮ６１の電位が与えられる。したがって、
内部電源電位ＶＤＤＰはＶＲＰとなる。他の構成および
動作は、実施の形態１と同じであるので、その説明は繰
返さない。
【００６４】この実施の形態２では、通常動作時は、チ
ューニングされた電位ＶＤＤＰ＝ＶＲＰを周辺回路に与
えるので、アクセス速度を精度よく設定することができ
る。
ューニングされた電位ＶＤＤＰ＝ＶＲＰを周辺回路に与
えるので、アクセス速度を精度よく設定することができ
る。
【００６５】［実施の形態３］図８は、この発明の実施
の形態３によるＤＲＡＭのＶＤＤＰ発生回路７０の構成
を示す回路図である。図８を参照して、このＶＤＤＰ発
生回路７０が図７のＶＤＤＰ発生回路６０と異なる点
は、インバータ６５が削除され、切換スイッチ７１、Ｐ
チャネルＭＯＳトランジスタ７２、ＮチャネルＭＯＳト
ランジスタ７３、ＯＲゲート７４およびインバータ７５
が追加されている点である。
の形態３によるＤＲＡＭのＶＤＤＰ発生回路７０の構成
を示す回路図である。図８を参照して、このＶＤＤＰ発
生回路７０が図７のＶＤＤＰ発生回路６０と異なる点
は、インバータ６５が削除され、切換スイッチ７１、Ｐ
チャネルＭＯＳトランジスタ７２、ＮチャネルＭＯＳト
ランジスタ７３、ＯＲゲート７４およびインバータ７５
が追加されている点である。
【００６６】ＭＯＳトランジスタ６３，６４のゲート
は、切換スイッチ７１の共通端子７１ｃに接続される。
切換スイッチ７１の一方切換端子７１ａおよび他方切換
端子７１ｂは、それぞれ外部電源電位ＶＣＣおよび接地
電位ＶＳＳを受ける。切換スイッチ７１の切換は、たと
えばボンディングワイヤの接続、コンタクトマスクの交
換などにより行なわれる。図８では、端子７１ａ，７１
ｃ間が導通している状態が示されている。
は、切換スイッチ７１の共通端子７１ｃに接続される。
切換スイッチ７１の一方切換端子７１ａおよび他方切換
端子７１ｂは、それぞれ外部電源電位ＶＣＣおよび接地
電位ＶＳＳを受ける。切換スイッチ７１の切換は、たと
えばボンディングワイヤの接続、コンタクトマスクの交
換などにより行なわれる。図８では、端子７１ａ，７１
ｃ間が導通している状態が示されている。
【００６７】ＰチャネルＭＯＳトランジスタ７２は、定
電流源６１に並列接続される。ＮチャネルＭＯＳトラン
ジスタ７３は、ＰチャネルＭＯＳトランジスタ５３のゲ
ートと接地電位ＶＳＳのラインとの間に接続される。Ｏ
Ｒゲート７４は、テスト信号／ＴＥと切換スイッチ７１
の共通端子７１ｃに現われる信号φＣとを受け、その出
力信号はＰチャネルＭＯＳトランジスタ７２のゲートに
直接入力されるとともにインバータ７５を介してＮチャ
ネルＭＯＳトランジスタ７３のゲートに入力される。
電流源６１に並列接続される。ＮチャネルＭＯＳトラン
ジスタ７３は、ＰチャネルＭＯＳトランジスタ５３のゲ
ートと接地電位ＶＳＳのラインとの間に接続される。Ｏ
Ｒゲート７４は、テスト信号／ＴＥと切換スイッチ７１
の共通端子７１ｃに現われる信号φＣとを受け、その出
力信号はＰチャネルＭＯＳトランジスタ７２のゲートに
直接入力されるとともにインバータ７５を介してＮチャ
ネルＭＯＳトランジスタ７３のゲートに入力される。
【００６８】ＤＲＡＭが高精度のアクセス速度が要求さ
れる品種として出荷されない場合は、切換スイッチ７１
の端子７１ａ，７１ｃ間が導通状態にされる。これによ
り、信号φＣが「Ｈ」レベルになり、ＮチャネルＭＯＳ
トランジスタ６４が導通するとともにＰチャネルＭＯＳ
トランジスタ６３が非導通になり、ＶＤＤＰ発生回路７
０は図６のＶＤＤＰ発生回路４３と同じ構成になる。し
たがって、この場合は、実施の形態１と同じ効果が得ら
れる。
れる品種として出荷されない場合は、切換スイッチ７１
の端子７１ａ，７１ｃ間が導通状態にされる。これによ
り、信号φＣが「Ｈ」レベルになり、ＮチャネルＭＯＳ
トランジスタ６４が導通するとともにＰチャネルＭＯＳ
トランジスタ６３が非導通になり、ＶＤＤＰ発生回路７
０は図６のＶＤＤＰ発生回路４３と同じ構成になる。し
たがって、この場合は、実施の形態１と同じ効果が得ら
れる。
【００６９】また、ＤＲＡＭが高精度のアクセス速度が
要求される品種である場合は、切換スイッチ７１の端子
７１ｂ，７１ｃ間が導通状態にされる。これにより、信
号φＣが「Ｌ」レベルになり、ＰチャネルＭＯＳトラン
ジスタ６３が導通するとともにＮチャネルＭＯＳトラン
ジスタ６４が非導通になり、ＶＤＤＰ発生回路７０は図
１３の従来のＶＤＤＰ発生回路８３と同じ構成になる。
したがって、この場合は、アクセス速度を精度よく設定
することができる。他の構成は、実施の形態２と同じで
あるので、その説明は繰返さない。
要求される品種である場合は、切換スイッチ７１の端子
７１ｂ，７１ｃ間が導通状態にされる。これにより、信
号φＣが「Ｌ」レベルになり、ＰチャネルＭＯＳトラン
ジスタ６３が導通するとともにＮチャネルＭＯＳトラン
ジスタ６４が非導通になり、ＶＤＤＰ発生回路７０は図
１３の従来のＶＤＤＰ発生回路８３と同じ構成になる。
したがって、この場合は、アクセス速度を精度よく設定
することができる。他の構成は、実施の形態２と同じで
あるので、その説明は繰返さない。
【００７０】なお、実施の形態３において、ＶＰＰ発生
回路４１を図９のＶＰＰ発生回路７６で置換してもよ
い。このＶＰＰ発生回路７６が図５のＶＰＰ発生回路４
１と異なる点は、インバータ４８がインバータ７７およ
びＮＯＲゲート７８で置換されている点である。テスト
信号／ＴＥはＮＯＲゲート７８の一方入力ノードに入力
され、信号φＣはインバータ７７を介してＮＯＲゲート
７８の他方入力ノードに入力され、ＮＯＲゲート７８の
出力信号がＮチャネルＭＯＳトランジスタ４７のゲート
に入力される。
回路４１を図９のＶＰＰ発生回路７６で置換してもよ
い。このＶＰＰ発生回路７６が図５のＶＰＰ発生回路４
１と異なる点は、インバータ４８がインバータ７７およ
びＮＯＲゲート７８で置換されている点である。テスト
信号／ＴＥはＮＯＲゲート７８の一方入力ノードに入力
され、信号φＣはインバータ７７を介してＮＯＲゲート
７８の他方入力ノードに入力され、ＮＯＲゲート７８の
出力信号がＮチャネルＭＯＳトランジスタ４７のゲート
に入力される。
【００７１】信号φＣが「Ｈ」レベルの場合は、このＶ
ＰＰ発生回路７６は図５のＶＰＰ発生回路４１と同じ構
成になる。信号φＣが「Ｌ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ４７は非導通状態に固定され、こ
のＶＰＰ発生回路７６は図１１の従来のＶＰＰ発生回路
８０と同じ構成になる。
ＰＰ発生回路７６は図５のＶＰＰ発生回路４１と同じ構
成になる。信号φＣが「Ｌ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ４７は非導通状態に固定され、こ
のＶＰＰ発生回路７６は図１１の従来のＶＰＰ発生回路
８０と同じ構成になる。
【００７２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７３】
【発明の効果】以上のように、この発明に係る半導体装
置では、外部電源電位よりも低い第１の内部基準電位を
出力する出力電位の調整が可能な第１の基準電位発生回
路と、通常動作時は第１の電源ノードを第１の内部基準
電位に維持し、テストモード時は第１の電源ノードを外
部基準電位に維持する第１の電源回路と、通常動作時は
第２の電源ノードを第１の内部基準電位よりも予め定め
られた第１の電圧だけ高い昇圧電位に維持し、テストモ
ード時は第２の電源ノードに外部電源電位を与える第２
の電源回路と、第１の電源ノードの電位を外部電源電位
側に予め定められた第２の電圧だけレベルシフトさせた
電位を出力するレベルシフト回路と、第３の電源ノード
をレベルシフト回路の出力電位に維持する第３の電源回
路と、第１〜第３の電源ノードを介して第１〜第３の電
源回路から駆動電力を受け、所定の動作を行なう内部回
路とが設けられる。したがって、テストモード時は第１
の電源ノードを第１の外部基準電位に維持するとともに
第２の電源ノードを外部電源電位にするので、第１の電
源ノードの電位を受ける回路部分と第２の電源ノードの
電位を受ける回路部分とで不良の発生を別個に加速させ
ることができ、テスト効率が高くなる。また、第１の内
部基準電位の調整のみを行なえばよいので、２つの内部
基準電位の調整を行なう必要があった従来に比べ、内部
基準電位を容易に調整できる。
置では、外部電源電位よりも低い第１の内部基準電位を
出力する出力電位の調整が可能な第１の基準電位発生回
路と、通常動作時は第１の電源ノードを第１の内部基準
電位に維持し、テストモード時は第１の電源ノードを外
部基準電位に維持する第１の電源回路と、通常動作時は
第２の電源ノードを第１の内部基準電位よりも予め定め
られた第１の電圧だけ高い昇圧電位に維持し、テストモ
ード時は第２の電源ノードに外部電源電位を与える第２
の電源回路と、第１の電源ノードの電位を外部電源電位
側に予め定められた第２の電圧だけレベルシフトさせた
電位を出力するレベルシフト回路と、第３の電源ノード
をレベルシフト回路の出力電位に維持する第３の電源回
路と、第１〜第３の電源ノードを介して第１〜第３の電
源回路から駆動電力を受け、所定の動作を行なう内部回
路とが設けられる。したがって、テストモード時は第１
の電源ノードを第１の外部基準電位に維持するとともに
第２の電源ノードを外部電源電位にするので、第１の電
源ノードの電位を受ける回路部分と第２の電源ノードの
電位を受ける回路部分とで不良の発生を別個に加速させ
ることができ、テスト効率が高くなる。また、第１の内
部基準電位の調整のみを行なえばよいので、２つの内部
基準電位の調整を行なう必要があった従来に比べ、内部
基準電位を容易に調整できる。
【００７４】好ましくは、第１の基準電位発生回路は、
外部電源電位のラインと第１の出力ノードとの間に接続
され、第１の出力ノードに予め定められた第１の電流を
与える第１の定電流源と、第１の出力ノードと接地電位
のラインとの間に接続され、その抵抗値の調整が可能な
第１の可変抵抗素子とを含む。この場合は、第１の可変
抵抗素子の抵抗値を調整することにより、第１の内部基
準電位を調整することができる。
外部電源電位のラインと第１の出力ノードとの間に接続
され、第１の出力ノードに予め定められた第１の電流を
与える第１の定電流源と、第１の出力ノードと接地電位
のラインとの間に接続され、その抵抗値の調整が可能な
第１の可変抵抗素子とを含む。この場合は、第１の可変
抵抗素子の抵抗値を調整することにより、第１の内部基
準電位を調整することができる。
【００７５】また好ましくは、第２の電源回路は、通常
動作時において第２の電源ノードの電位が昇圧電位より
も低い場合に活性化され、第１の電源ノードに電流を与
えるチャージポンプ回路と、外部電源電位のラインと第
２の電源ノードとの間に接続され、テストモード時に導
通するスイッチング素子とを含む。この場合は、第２の
電源回路を容易に構成できる。
動作時において第２の電源ノードの電位が昇圧電位より
も低い場合に活性化され、第１の電源ノードに電流を与
えるチャージポンプ回路と、外部電源電位のラインと第
２の電源ノードとの間に接続され、テストモード時に導
通するスイッチング素子とを含む。この場合は、第２の
電源回路を容易に構成できる。
【００７６】また好ましくは、レベルシフト回路は、外
部電源電位のラインと第２の出力ノードとの間に接続さ
れ、第２の出力ノードに予め定められた第２の電流を与
える第２の定電流源と、第２の出力ノードと接地電位の
ラインとの間に接続され、その入力電極が第１の電源ノ
ードの電位を受けるトランジスタとを含む。この場合
は、予め定められた第２の電圧は、トランジスタのしき
い値電圧となる。
部電源電位のラインと第２の出力ノードとの間に接続さ
れ、第２の出力ノードに予め定められた第２の電流を与
える第２の定電流源と、第２の出力ノードと接地電位の
ラインとの間に接続され、その入力電極が第１の電源ノ
ードの電位を受けるトランジスタとを含む。この場合
は、予め定められた第２の電圧は、トランジスタのしき
い値電圧となる。
【００７７】また好ましくは、さらに、外部電源電位と
第１の内部基準電位との間の第２の内部基準電位を出力
する出力電位の調整が可能な第２の基準電位発生回路が
設けられ、第３の電源回路は、通常動作時は第３の電源
ノードを第２の内部基準電位に維持し、テストモード時
は第３の電源ノードをレベルシフト回路の出力電位に維
持する。この場合は、通常動作時における第３の電源ノ
ードの電位を微調整することができ、内部回路に高精度
の動作を行なわせることができる。
第１の内部基準電位との間の第２の内部基準電位を出力
する出力電位の調整が可能な第２の基準電位発生回路が
設けられ、第３の電源回路は、通常動作時は第３の電源
ノードを第２の内部基準電位に維持し、テストモード時
は第３の電源ノードをレベルシフト回路の出力電位に維
持する。この場合は、通常動作時における第３の電源ノ
ードの電位を微調整することができ、内部回路に高精度
の動作を行なわせることができる。
【００７８】また好ましくは、さらに、外部電源電位と
第１の内部基準電位との間の第２の内部基準電位を出力
する出力電位の調整が可能な第２の基準電位発生回路
と、レベルシフト回路の出力電位と第１の内部基準電位
のうちのいずれか一方の電位を選択する選択回路とが設
けられ、第３の電源回路は、第３の電源ノードを選択回
路によって選択された電位に維持する。この場合は、レ
ベルシフト回路の出力電位を選択すると、内部基準電位
を容易に調整できるが、内部回路の動作の精度が悪くな
る。一方、第２の基準電位を選択すると、内部基準電位
の調整の手間が大きくなるが、内部回路に高精度の動作
を行なわせることができる。
第１の内部基準電位との間の第２の内部基準電位を出力
する出力電位の調整が可能な第２の基準電位発生回路
と、レベルシフト回路の出力電位と第１の内部基準電位
のうちのいずれか一方の電位を選択する選択回路とが設
けられ、第３の電源回路は、第３の電源ノードを選択回
路によって選択された電位に維持する。この場合は、レ
ベルシフト回路の出力電位を選択すると、内部基準電位
を容易に調整できるが、内部回路の動作の精度が悪くな
る。一方、第２の基準電位を選択すると、内部基準電位
の調整の手間が大きくなるが、内部回路に高精度の動作
を行なわせることができる。
【００７９】また好ましくは、第２の基準電位発生回路
は、外部電源電位のラインと第３の出力ノードとの間に
接続され、第３の出力ノードに予め定められた第３の電
流を与える第３の定電流源と、第３の出力ノードと接地
電位のラインとの間に接続され、その抵抗値の調整が可
能な第２の可変抵抗素子とを含む。この場合は、第２の
可変抵抗素子の抵抗値を調整することにより、第２の内
部基準電位を調整することができる。
は、外部電源電位のラインと第３の出力ノードとの間に
接続され、第３の出力ノードに予め定められた第３の電
流を与える第３の定電流源と、第３の出力ノードと接地
電位のラインとの間に接続され、その抵抗値の調整が可
能な第２の可変抵抗素子とを含む。この場合は、第２の
可変抵抗素子の抵抗値を調整することにより、第２の内
部基準電位を調整することができる。
【００８０】また好ましくは、半導体装置は半導体記憶
装置であり、センスアンプは、第１の電源ノードを介し
て第１の電源回路から駆動電力を受け、行選択回路によ
って選択されたワード線は第２の電源ノードを介して第
２の電源回路から駆動電力を受け、行選択回路、列選択
回路および書込／読出回路は第３の電源ノードを介して
第３の電源回路から駆動電力を受ける。この発明は、こ
の場合に特に有効である。
装置であり、センスアンプは、第１の電源ノードを介し
て第１の電源回路から駆動電力を受け、行選択回路によ
って選択されたワード線は第２の電源ノードを介して第
２の電源回路から駆動電力を受け、行選択回路、列選択
回路および書込／読出回路は第３の電源ノードを介して
第３の電源回路から駆動電力を受ける。この発明は、こ
の場合に特に有効である。
【００８１】また、この発明に係る他の半導体装置で
は、外部電源電位よりも低い第１の内部電源電位を生成
する第１の電源回路と、外部電源電位と第１の内部電源
電位との間の基準電位を出力する出力電位の調整が可能
な基準電位発生回路と、第１の内部電源電位を外部電源
電位側に予め定められた電圧だけレベルシフトさせた電
位を出力するレベルシフト回路と、通常動作時は第２の
内部電源電位を基準電位と同レベルに維持し、テストモ
ード時は第２の内部電源電位をレベルシフト回路の出力
電位と同レベルに維持する第２の電源回路と、第１およ
び第２の電源回路によって生成された第１および第２の
内部電源電位によって駆動され、所定の動作を行なう内
部回路とが設けられる。したがって、テストモード時は
第１の内部電源電位を所定の電圧だけレベルシフトさせ
た電位に第２の内部電源電位を維持するので、第２の内
部電源電位のレベルを簡易に設定することができ、テス
ト効率が高くなる。また、通常動作時は第２の内部電源
電位を調整可能な基準電位に維持するので、内部回路に
高精度の動作を行なわせることができる。
は、外部電源電位よりも低い第１の内部電源電位を生成
する第１の電源回路と、外部電源電位と第１の内部電源
電位との間の基準電位を出力する出力電位の調整が可能
な基準電位発生回路と、第１の内部電源電位を外部電源
電位側に予め定められた電圧だけレベルシフトさせた電
位を出力するレベルシフト回路と、通常動作時は第２の
内部電源電位を基準電位と同レベルに維持し、テストモ
ード時は第２の内部電源電位をレベルシフト回路の出力
電位と同レベルに維持する第２の電源回路と、第１およ
び第２の電源回路によって生成された第１および第２の
内部電源電位によって駆動され、所定の動作を行なう内
部回路とが設けられる。したがって、テストモード時は
第１の内部電源電位を所定の電圧だけレベルシフトさせ
た電位に第２の内部電源電位を維持するので、第２の内
部電源電位のレベルを簡易に設定することができ、テス
ト効率が高くなる。また、通常動作時は第２の内部電源
電位を調整可能な基準電位に維持するので、内部回路に
高精度の動作を行なわせることができる。
【００８２】好ましくは、基準電位発生回路は、外部電
源電位のラインと第１の出力ノードとの間に接続され、
第１の出力ノードに予め定められた第１の電流を与える
第１の定電流源と、第１の出力ノードと接地電位のライ
ンとの間に接続され、その抵抗値の調整が可能な可変抵
抗素子とを含む。この場合は、可変抵抗素子の抵抗値を
調整することにより、基準電位に調整することができ
る。
源電位のラインと第１の出力ノードとの間に接続され、
第１の出力ノードに予め定められた第１の電流を与える
第１の定電流源と、第１の出力ノードと接地電位のライ
ンとの間に接続され、その抵抗値の調整が可能な可変抵
抗素子とを含む。この場合は、可変抵抗素子の抵抗値を
調整することにより、基準電位に調整することができ
る。
【００８３】また好ましくは、レベルシフト回路は、外
部電源電位のラインと第２の出力ノードとの間に接続さ
れ、第２の出力ノードに予め定められた第２の電流を与
える第２の定電流源と、第２の出力ノードと接地電位の
ラインとの間に接続され、その入力電極が第１の内部電
源電位を受ける第１のトランジスタとを含む。この場合
は、予め定められた電圧は、第１のトランジスタのしき
い値電圧となる。
部電源電位のラインと第２の出力ノードとの間に接続さ
れ、第２の出力ノードに予め定められた第２の電流を与
える第２の定電流源と、第２の出力ノードと接地電位の
ラインとの間に接続され、その入力電極が第１の内部電
源電位を受ける第１のトランジスタとを含む。この場合
は、予め定められた電圧は、第１のトランジスタのしき
い値電圧となる。
【００８４】また好ましくは、第２の電源回路は、通常
動作時は基準電位を第３の出力ノードに与え、テストモ
ード時はレベルシフト回路の出力電位を第３の出力ノー
ドに与える切換回路と、外部電源電位のラインと第４の
出力ノードとの間に接続された第２のトランジスタと、
第３および第４の出力ノードの電位が一致するように第
２のトランジスタの入力電圧を制御する制御回路とを含
み、第４の出力ノードの電位が第２の内部電源電位とな
る。この場合は、第２の電源回路を容易に構成できる。
動作時は基準電位を第３の出力ノードに与え、テストモ
ード時はレベルシフト回路の出力電位を第３の出力ノー
ドに与える切換回路と、外部電源電位のラインと第４の
出力ノードとの間に接続された第２のトランジスタと、
第３および第４の出力ノードの電位が一致するように第
２のトランジスタの入力電圧を制御する制御回路とを含
み、第４の出力ノードの電位が第２の内部電源電位とな
る。この場合は、第２の電源回路を容易に構成できる。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示したメモリマットの構成を示す回路
ブロック図である。
ブロック図である。
【図３】 図２に示したセンスアンプ＋入出力制御回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】 図１に示した内部電源電位発生回路の構成を
示すブロック図である。
示すブロック図である。
【図５】 図４に示したＶＰＰ発生回路の構成を示す回
路ブロック図である。
路ブロック図である。
【図６】 図４に示したＶＤＤＰ発生回路の構成を示す
回路図である。
回路図である。
【図７】 この発明の実施の形態２によるＤＲＡＭのＶ
ＤＤＰ発生回路の構成を示す回路図である。
ＤＤＰ発生回路の構成を示す回路図である。
【図８】 この発明の実施の形態３によるＶＤＤＰ発生
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図９】 実施の形態３の変更例を示す回路ブロック図
である。
である。
【図１０】 従来のＤＲＡＭの内部電源電位発生回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１１】 図１０に示したＶＰＰ発生回路の構成を示
すブロック図である。
すブロック図である。
【図１２】 図１０に示したＶＤＤＳ発生回路の構成を
示す回路図である。
示す回路図である。
【図１３】 図１０に示したＶＤＤＰ発生回路の構成を
示す回路図である。
示す回路図である。
１，８０ 内部電源電位発生回路、２ クロック発生回
路、３ 行および列アドレスバッファ、４ 行デコー
ダ、５ 列デコーダ、６ メモリマット、７ メモリア
レイ、８ センスアンプ＋入出力制御回路、９ 入力バ
ッファ、１０ 出力バッファ、１１ 列選択ゲート、１
２ センスアンプ、１３ イコライザ、１４ ドライ
バ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ
ビット線対、２１〜２４，２７，２９〜３２，４７，
５２，６４，７３，１００ ＮチャネルＭＯＳトランジ
スタ、２５，２６，２８，５２，５３，６３，７２，９
３，９４，９８，９９ ＰチャネルＭＯＳトランジス
タ、３３ キャパシタ、４１，７６，８１ ＶＰＰ発生
回路、４２，８２ ＶＤＤＳ発生回路、４３，６０，７
０，８３ ＶＤＤＰ発生回路、４４，８４ リングオシ
レータ、４５，８５ チャージポンプ回路、４６，８６
ディテクタ、４８，６５，７５，７７，１０１インバ
ータ、４９ ＡＮＤゲート、５０，９０，９５ オペア
ンプ、５１，６１，９１，９６ 定電流源、６２，９
２，９７ 可変抵抗素子、７１ 切換スイッチ、７４
ＯＲゲート、７８ ＮＯＲゲート。
路、３ 行および列アドレスバッファ、４ 行デコー
ダ、５ 列デコーダ、６ メモリマット、７ メモリア
レイ、８ センスアンプ＋入出力制御回路、９ 入力バ
ッファ、１０ 出力バッファ、１１ 列選択ゲート、１
２ センスアンプ、１３ イコライザ、１４ ドライ
バ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ
ビット線対、２１〜２４，２７，２９〜３２，４７，
５２，６４，７３，１００ ＮチャネルＭＯＳトランジ
スタ、２５，２６，２８，５２，５３，６３，７２，９
３，９４，９８，９９ ＰチャネルＭＯＳトランジス
タ、３３ キャパシタ、４１，７６，８１ ＶＰＰ発生
回路、４２，８２ ＶＤＤＳ発生回路、４３，６０，７
０，８３ ＶＤＤＰ発生回路、４４，８４ リングオシ
レータ、４５，８５ チャージポンプ回路、４６，８６
ディテクタ、４８，６５，７５，７７，１０１インバ
ータ、４９ ＡＮＤゲート、５０，９０，９５ オペア
ンプ、５１，６１，９１，９６ 定電流源、６２，９
２，９７ 可変抵抗素子、７１ 切換スイッチ、７４
ＯＲゲート、７８ ＮＯＲゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ０１Ｒ 31/28 Ｗ Ｈ０３Ｋ 19/00 Ｇ１１Ｃ 11/34 ３５４Ｆ ３７１Ａ Ｆターム(参考） 2G132 AA08 AB03 AB06 AG00 AG09 AK16 AL00 AL09 5J056 AA11 BB01 BB60 CC01 CC03 CC04 CC10 CC16 CC21 CC30 DD13 DD26 DD28 DD51 FF07 FF10 5L106 AA01 DD11 DD36 GG05 5M024 AA91 BB08 BB09 BB14 BB29 BB40 CC25 CC90 CC92 FF03 FF07 FF12 FF13 FF20 FF30 HH01 LL09 MM03 MM04 PP01 PP02 PP03
Claims (12)
- 【請求項１】 外部電源電位によって駆動される半導体
装置であって、 前記外部電源電位よりも低い第１の内部基準電位を出力
する出力電位の調整が可能な第１の基準電位発生回路、 通常動作時は第１の電源ノードを前記第１の内部基準電
位に維持し、テストモード時は前記第１の電源ノードを
外部基準電位に維持する第１の電源回路、 前記通常動作時は第２の電源ノードを前記第１の内部基
準電位よりも予め定められた第１の電圧だけ高い昇圧電
位に維持し、前記テストモード時は前記第２の電源ノー
ドに前記外部電源電位を与える第２の電源回路、 前記第１の電源ノードの電位を前記外部電源電位側に予
め定められた第２の電圧だけレベルシフトさせた電位を
出力するレベルシフト回路、 第３の電源ノードを前記レベルシフト回路の出力電位に
維持する第３の電源回路、および前記第１〜第３の電源
ノードを介して前記第１〜第３の電源回路から駆動電力
を受け、所定の動作を行なう内部回路を備える、半導体
装置。 - 【請求項２】 前記第１の基準電位発生回路は、 前記外部電源電位のラインと第１の出力ノードとの間に
接続され、前記第１の出力ノードに予め定められた第１
の電流を与える第１の定電流源、および前記第１の出力
ノードと接地電位のラインとの間に接続され、その抵抗
値の調整が可能な第１の可変抵抗素子を含む、請求項１
に記載の半導体装置。 - 【請求項３】 前記第２の電源回路は、 前記通常動作時において前記第２の電源ノードの電位が
前記昇圧電位よりも低い場合に活性化され、前記第１の
電源ノードに電流を与えるチャージポンプ回路、および
前記外部電源電位のラインと前記第２の電源ノードとの
間に接続され、前記テストモード時に導通するスイッチ
ング素子を含む、請求項１または請求項２に記載の半導
体装置。 - 【請求項４】 前記レベルシフト回路は、 前記外部電源電位のラインと第２の出力ノードとの間に
接続され、前記第２の出力ノードに予め定められた第２
の電流を与える第２の定電流源、および前記第２の出力
ノードと接地電位のラインとの間に接続され、その入力
電極が前記第１の電源ノードの電位を受けるトランジス
タを含む、請求項１から請求項３のいずれかに記載の半
導体装置。 - 【請求項５】 さらに、前記外部電源電位と前記第１の
内部基準電位との間の第２の内部基準電位を出力する出
力電位の調整が可能な第２の基準電位発生回路を備え、 前記第３の電源回路は、前記通常動作時は前記第３の電
源ノードを前記第２の内部基準電位に維持し、前記テス
トモード時は前記第３の電源ノードを前記レベルシフト
回路の出力電位に維持する、請求項１から請求項４のい
ずれかに記載の半導体装置。 - 【請求項６】 さらに、前記外部電源電位と前記第１の
内部基準電位との間の第２の内部基準電位を出力する出
力電位の調整が可能な第２の基準電位発生回路、および
前記レベルシフト回路の出力電位と前記第１の内部基準
電位のうちのいずれか一方の電位を選択する選択回路を
備え、 前記第３の電源回路は、前記第３の電源ノードを前記選
択回路によって選択された電位に維持する、請求項１か
ら請求項４のいずれかに記載の半導体装置。 - 【請求項７】 前記第２の基準電位発生回路は、 前記外部電源電位のラインと第３の出力ノードとの間に
接続され、前記第３の出力ノードに予め定められた第３
の電流を与える第３の定電流源、および前記第３の出力
ノードと接地電位のラインとの間に接続され、その抵抗
値の調整が可能な第２の可変抵抗素子を含む、請求項５
または請求項６に記載の半導体装置。 - 【請求項８】 前記半導体装置は半導体記憶装置であ
り、 前記内部回路は、 複数行複数列に配置された複数のメモリセルと、それぞ
れ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられた複数のビット
線対とを含むメモリアレイ、 各ビット線対に対応して設けられ、対応のビット線対間
に生じた電位差を増幅するセンスアンプ、 行アドレス信号に従って前記複数のワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行選択回路、 列アドレス信号に従って前記複数のビット線対のうちの
いずれかのビット線対を選択する列選択回路、および前
記列選択回路によって選択されたビット線対を介して前
記行選択回路によって活性化されたメモリセルのデータ
の書込／読出を行なう書込／読出回路を含み、 前記センスアンプは、前記第１の電源ノードを介して前
記第１の電源回路から駆動電力を受け、 前記行選択回路によって選択されたワード線は、前記第
２の電源ノードを介して前記第２の電源回路から駆動電
力を受け、 前記行選択回路、前記列選択回路および前記書込／読出
回路は、前記第３の電源ノードを介して前記第３の電源
回路から駆動電力を受ける、請求項１から請求項７のい
ずれかに記載の半導体装置。 - 【請求項９】 外部電源電位によって駆動される半導体
装置であって、 前記外部電源電位よりも低い第１の内部電源電位を生成
する第１の電源回路、前記外部電源電位と前記第１の内
部電源電位との間の基準電位を出力する出力電位の調整
が可能な基準電位発生回路、 前記第１の内部電源電位を前記外部電源電位側に予め定
められた電圧だけレベルシフトさせた電位を出力するレ
ベルシフト回路、 通常動作時は第２の内部電源電位を前記基準電位と同レ
ベルに維持し、テストモード時は前記第２の内部電源電
位を前記レベルシフト回路の出力電位と同レベルに維持
する第２の電源回路、および前記第１および第２の電源
回路によって生成された第１および第２の内部電源電位
によって駆動され、所定の動作を行なう内部回路を備え
る、半導体装置。 - 【請求項１０】 前記基準電位発生回路は、 前記外部電源電位のラインと第１の出力ノードとの間に
接続され、前記第１の出力ノードに予め定められた第１
の電流を与える第１の定電流源、および前記第１の出力
ノードと接地電位のラインとの間に接続され、その抵抗
値の調整が可能な可変抵抗素子を含む、請求項９に記載
の半導体装置。 - 【請求項１１】 前記レベルシフト回路は、 前記外部電源電位のラインと第２の出力ノードとの間に
接続され、前記第２の出力ノードに予め定められた第２
の電流を与える第２の定電流源、および前記第２の出力
ノードと接地電位のラインとの間に接続され、その入力
電極が前記第１の内部電源電位を受ける第１のトランジ
スタを含む、請求項９または請求項１０に記載の半導体
装置。 - 【請求項１２】 前記第２の電源回路は、 前記通常動作時は前記基準電位を第３の出力ノードに与
え、前記テストモード時は前記レベルシフト回路の出力
電位を前記第３の出力ノードに与える切換回路、 前記外部電源電位のラインと第４の出力ノードとの間に
接続された第２のトランジスタ、および前記第３および
第４の出力ノードの電位が一致するように前記第２のト
ランジスタの入力電圧を制御する制御回路を含み、 前記第４の出力ノードの電位が前記第２の内部電源電位
となる、請求項９から請求項１１のいずれかに記載の半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097908A JP4656747B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
| US09/930,174 US6498760B2 (en) | 2001-03-30 | 2001-08-16 | Semiconductor device having test mode |
| US10/302,859 US6661729B2 (en) | 2001-03-30 | 2002-11-25 | Semiconductor device having test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097908A JP4656747B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002298599A true JP2002298599A (ja) | 2002-10-11 |
| JP4656747B2 JP4656747B2 (ja) | 2011-03-23 |
Family
ID=18951616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001097908A Expired - Fee Related JP4656747B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6498760B2 (ja) |
| JP (1) | JP4656747B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006322786A (ja) * | 2005-05-18 | 2006-11-30 | Denso Corp | ベアチップ実装回路装置及びその高電源電圧印加試験方法 |
| US7408818B2 (en) | 2006-02-09 | 2008-08-05 | Renesas Technology Corp. | Semiconductor device undergoing defect detection test |
| JP2009043340A (ja) * | 2007-08-09 | 2009-02-26 | Fujitsu Microelectronics Ltd | 内部電源回路 |
| US7759928B2 (en) | 2006-11-09 | 2010-07-20 | Kabushiki Kaisha Toshiba | Semiconductor device including an internal voltage generation circuit and a first test circuit |
| US7899379B2 (en) | 2007-01-15 | 2011-03-01 | Kabushiki Kaisha Toshiba | Image forming apparatus and toner manufacturing method |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4656747B2 (ja) * | 2001-03-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100460459B1 (ko) * | 2002-07-30 | 2004-12-08 | 삼성전자주식회사 | 향상된 테스트 모드를 갖는 반도체 메모리 장치 |
| JP2004071095A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 半導体記憶装置 |
| JP2005135458A (ja) * | 2003-10-28 | 2005-05-26 | Renesas Technology Corp | 半導体記憶装置 |
| KR100591759B1 (ko) * | 2003-12-03 | 2006-06-22 | 삼성전자주식회사 | 반도체 메모리의 전원 공급장치 |
| US7038954B2 (en) * | 2004-08-30 | 2006-05-02 | Micron Technology, Inc. | Apparatus with equalizing voltage generation circuit and methods of use |
| KR100604905B1 (ko) * | 2004-10-04 | 2006-07-28 | 삼성전자주식회사 | Ｖｐｐ 레벨을 독립적으로 제어하는 반도체 메모리 장치 |
| CN101601098A (zh) * | 2007-02-01 | 2009-12-09 | 富士通株式会社 | 监视老化试验装置和监视老化试验方法 |
| JP5337115B2 (ja) * | 2010-08-11 | 2013-11-06 | 株式会社東芝 | 半導体記憶装置 |
| TWI621866B (zh) * | 2017-05-05 | 2018-04-21 | 致茂電子股份有限公司 | 電池芯半成品測試方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09320296A (ja) * | 1996-05-27 | 1997-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1050097A (ja) * | 1996-05-28 | 1998-02-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11213664A (ja) * | 1998-01-23 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2000011649A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001014892A (ja) * | 1999-06-25 | 2001-01-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2945508B2 (ja) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | 半導体装置 |
| JP2838344B2 (ja) * | 1992-10-28 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| JP3286869B2 (ja) * | 1993-02-15 | 2002-05-27 | 三菱電機株式会社 | 内部電源電位発生回路 |
| JP3392497B2 (ja) * | 1994-02-25 | 2003-03-31 | 株式会社東芝 | テスト電位転送回路およびこれを用いた半導体記憶装置 |
| JP3738070B2 (ja) * | 1995-11-29 | 2006-01-25 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5917766A (en) * | 1996-05-28 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can carry out read disturb testing and burn-in testing reliably |
| JPH10135424A (ja) * | 1996-11-01 | 1998-05-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3087838B2 (ja) * | 1997-08-05 | 2000-09-11 | 日本電気株式会社 | 定電圧発生回路 |
| KR100271840B1 (ko) * | 1997-08-27 | 2000-11-15 | 다니구찌 이찌로오 | 회로 면적의 증대를 억제하면서 복수의 전위를 출력할 수 있는내부 전위 발생 회로 |
| JP4074697B2 (ja) * | 1997-11-28 | 2008-04-09 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3293577B2 (ja) * | 1998-12-15 | 2002-06-17 | 日本電気株式会社 | チャージポンプ回路、昇圧回路及び半導体記憶装置 |
| JP2002042471A (ja) * | 2000-07-26 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002111038A (ja) * | 2000-09-29 | 2002-04-12 | Canon Inc | 太陽電池モジュールおよびその製造方法、並びに、発電装置 |
| JP3532153B2 (ja) * | 2000-12-22 | 2004-05-31 | 沖電気工業株式会社 | レベルシフタ制御回路 |
| JP3548535B2 (ja) * | 2001-01-24 | 2004-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体回路 |
| JP4656747B2 (ja) * | 2001-03-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2001
- 2001-03-30 JP JP2001097908A patent/JP4656747B2/ja not_active Expired - Fee Related
- 2001-08-16 US US09/930,174 patent/US6498760B2/en not_active Expired - Lifetime
-
2002
- 2002-11-25 US US10/302,859 patent/US6661729B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09320296A (ja) * | 1996-05-27 | 1997-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1050097A (ja) * | 1996-05-28 | 1998-02-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11213664A (ja) * | 1998-01-23 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2000011649A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001014892A (ja) * | 1999-06-25 | 2001-01-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006322786A (ja) * | 2005-05-18 | 2006-11-30 | Denso Corp | ベアチップ実装回路装置及びその高電源電圧印加試験方法 |
| US7408818B2 (en) | 2006-02-09 | 2008-08-05 | Renesas Technology Corp. | Semiconductor device undergoing defect detection test |
| US7759928B2 (en) | 2006-11-09 | 2010-07-20 | Kabushiki Kaisha Toshiba | Semiconductor device including an internal voltage generation circuit and a first test circuit |
| US7899379B2 (en) | 2007-01-15 | 2011-03-01 | Kabushiki Kaisha Toshiba | Image forming apparatus and toner manufacturing method |
| JP2009043340A (ja) * | 2007-08-09 | 2009-02-26 | Fujitsu Microelectronics Ltd | 内部電源回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6498760B2 (en) | 2002-12-24 |
| US20030076728A1 (en) | 2003-04-24 |
| JP4656747B2 (ja) | 2011-03-23 |
| US20020141261A1 (en) | 2002-10-03 |
| US6661729B2 (en) | 2003-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2945508B2 (ja) | 半導体装置 | |
| US7821863B2 (en) | Voltage supply circuit and semiconductor memory | |
| US6438049B1 (en) | Variable equilibrate voltage circuit for paired digit lines | |
| US10872648B2 (en) | Apparatuses and methods for reducing row address to column address delay | |
| JP2002298599A (ja) | 半導体装置 | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| US8149633B2 (en) | Semiconductor memory device | |
| US11721389B2 (en) | Apparatuses and methods of power supply control for threshold voltage compensated sense amplifiers | |
| US6449208B1 (en) | Semiconductor memory device capable of switching reference voltage for generating intermediate voltage | |
| US11120847B2 (en) | Apparatuses and method for reducing row address to column address delay for a voltage threshold compensation sense amplifier | |
| EP0195631A2 (en) | Semiconductor memory | |
| KR100438237B1 (ko) | 테스트 회로를 갖는 반도체 집적 회로 | |
| US9508398B1 (en) | Voltage generation circuit, semiconductor memory device including the same, and method for driving the same | |
| KR20010086264A (ko) | 반도체 기억 장치 | |
| US20190392877A1 (en) | Apparatuses and method for reducing row address to column address delay | |
| CN117222964A (zh) | 温度补偿读出放大器的电源控制设备及方法 | |
| US6434070B1 (en) | Semiconductor integrated circuit with variable bit line precharging voltage | |
| KR950009232B1 (ko) | 반도체 메모리 장치 | |
| JP3836985B2 (ja) | 半導体装置 | |
| JP2002230997A (ja) | 半導体記憶装置 | |
| JP3313081B2 (ja) | 半導体装置 | |
| JP2002008396A (ja) | 半導体集積回路 | |
| JP2000030455A (ja) | 半導体記憶装置 | |
| KR0167681B1 (ko) | 클램프 회로를 구비한 반도체 메모리 장치의 센스앰프 구동회로 | |
| KR100422952B1 (ko) | 반도체 메모리의 비트라인 균등화 신호 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071121 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100928 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101214 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101221 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |