JP2002008396A

JP2002008396A - 半導体集積回路

Info

Publication number: JP2002008396A
Application number: JP2000186695A
Authority: JP
Inventors: Tetsuji Hoshida; 哲司星田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-06-21
Filing date: 2000-06-21
Publication date: 2002-01-11

Abstract

(57)【要約】（修正有）【課題】ウェハ状態で、確実に欠陥を検出することが
できる半導体集積回路を提供する。【解決手段】本発明による半導体集積回路は、メモリ
セルアレイとセンスアンプ帯とを備える。センスアンプ
帯に含まれるセンスアンプ／入出力制御回路は、ビット
線対とビット線に電圧を供給するためのビット線電圧供
給配線とに接続されている。センスアンプ帯ＳＢｉ−１
においては、隣接するセンスアンプ／入出力制御回路に
対し互いに異なるビット線電圧供給配線ＶＢＬ０，ＶＢ
Ｌ２を配置し、センスアンプ帯ＳＢｉにおいては、隣接
するセンスアンプ／入出力制御回路に対し互いに異なる
ビット線電圧供給配線ＶＢＬ１，ＶＢＬ３を配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にウェハ状態で不良を検出するための構成に関
するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化、微細
化が進み、配線間のピッチが狭くなる傾向にある。この
ように配線間のピッチが狭くなると、微小な異物等によ
りマイクロショートする確率が高い。そこで、ウェハ状
態で各ノードにストレスをかけて不良をスクリーニング
するウェハレベルバーンイン技術が取り入れられつつあ
る。

【０００３】従来の半導体集積回路におけるウェハレベ
ルバーンイン技術について、図１４を用いて説明する。
図１４において、ＸＳＡｉ（ｉ＝１〜７）はセンスアン
プ／入出力制御回路を、ＢＬｉ，／ＢＬｉ（ｉ＝１〜
７）はビット線を、ＶＢＬはビット線に電圧を供給する
ビット線電圧供給配線をそれぞれ表わしている。センス
アンプ／入出力制御回路ＸＳＡｉは、ビット線ＢＬｉ，
／ＢＬｉ間の電位差を増幅するセンスアンプや、ビット
線をイコライズし所定の電位にプリチャージするプリチ
ャージ・イコライズ回路等を含む。

【０００４】従来の半導体集積回路では、図１４に示さ
れるように、ビット線の全てに共通に設けられているビ
ット線電圧供給配線ＶＢＬを用いて、ビット線にストレ
スを印加する。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路による構成では、配線ＶＢＬは単一電源
から電圧供給を受けている。したがって、ビット線間の
ショートを十分に検出することができないという問題が
あった。また、センスアンプ間にストレスを印加してセ
ンスアンプ間のショートを検出することも困難であると
いう問題があった。

【０００６】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、確実にウェハレ
ベルでテストすることができる構成を有する半導体集積
回路を提供することにある。

【０００７】

【課題を解決するための手段】この発明のある局面によ
る半導体集積回路は、行列状に配置される複数のメモリ
セルと、各行に対応して設けられる複数のワード線と、
各列に対応して設けられる複数のビット線対とを含むメ
モリセルアレイと、複数のビット線対のそれぞれに接続
される複数のセンスアンプを含むセンスアンプ帯と、ビ
ット線に電圧を供給するための複数の電圧配線とを備
え、複数のセンスアンプのうち互いに隣接するセンスア
ンプは、複数の電圧配線のうち互いに異なる電圧配線と
接続される。

【０００８】好ましくは、センスアンプ帯は、メモリセ
ルアレイを挟むように配置される第１センスアンプ帯と
第２センスアンプ帯とに分割され、複数の電圧配線は、
第１センスアンプ帯に対して配置される少なくとも２つ
の第１電圧配線と、第２センスアンプ帯に対して配置さ
れる少なくとも２つの第２電圧配線とを含む。

【０００９】特に、通常モードにおいては、複数のビッ
ト線を所定電位にプリチャージするための電圧を複数の
電圧供給配線に供給し、テストモードにおいては、少な
くとも２つの第１電圧供給配線および少なくとも２つの
第２電圧供給配線のそれぞれに電圧を供給するための回
路をさらに備える。

【００１０】この発明のさらなる局面による半導体集積
回路は、行列状に配置される複数のメモリセルと、各行
に対応して設けられる複数のワード線と、各列に対応し
て設けられる複数のビット線対とを含むメモリセルアレ
イと、複数のビット線対のそれぞれに接続される複数の
センスアンプと複数のビット線対をイコライズするイコ
ライズ回路とを含むセンスアンプ帯と、テストモードに
おいて、イコライズ回路を非活性化するためのテスト信
号を発生するモード回路と、テストモードにおいて、ビ
ット線対を構成する第１ビット線および第２ビット線の
それぞれに個別に電圧を供給するための切替回路とを備
える。

【００１１】好ましくは、第１外部パッドと、第２外部
パッドと、第１外部パッドと接続される第１配線と、第
２外部パッドと接続される第２配線とをさらに備え、切
替回路は、テスト信号に応じて第１配線と第１ビット線
とを電気的に接続する第１スイッチと、テスト信号に応
じて第２配線と第２ビット線とを電気的に接続する第２
スイッチとを含む。

【００１２】特に、メモリセルアレイおよびセンスアン
プ帯のそれぞれは、複数個配置され、互いに隣接する２
つのメモリセルアレイは、２つのメモリセルアレイに挟
まれるように配置されるセンスアンプ帯を共有し、複数
個配置されるセンスアンプ帯のそれぞれは、対応する２
つのメモリセルアレイと複数のセンスアンプとの結合を
制御する結合回路をさらに含み、結合回路は、テストモ
ードにおいては対応する２つのメモリセルアレイと複数
のセンスアンプとが非結合になるように動作する。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態による
半導体集積回路について、図を用いて詳細に説明する。
図中、同一部分または相当部分には同一記号を付し、そ
の説明を省略する。

【００１４】［第１の実施の形態］第１の実施の形態に
よる半導体集積回路１０００の要部の構成について、図
１を用いて説明する。図において、ＭＡｉは、メモリセ
ルアレイ領域を、ＳＡｉ（ｉ＝０〜７）はセンスアンプ
／入出力制御回路を、ＢＬｉ，／ＢＬｉ（ｉ＝１〜７）
はビット線を、ＶＢＬ０〜ＶＢＬ３はビット線に電圧を
供給するビット線電圧供給配線をそれぞれ表わしてい
る。ビット線ＢＬｉとビット線／ＢＬｉとは、ビット線
対を構成する。図１に示されるメモリセルアレイは、ハ
ーフピッチセル配置構造をしている。ビット線ＢＬｉと
／ＢＬｉと、／ＢＬｉとＢＬｉ＋１と（ｉ＝０，１，
…）が互いに隣接している。

【００１５】センスアンプ／入出力制御回路ＳＡｉは、
ビット線対の電位差を増幅するセンスアンプ、ビット線
をイコライズし所定の電位にプリチャージするプリチャ
ージ・イコライズ回路等を含む。

【００１６】センスアンプ／入出力制御回路ＳＡ０，Ｓ
Ａ２，ＳＡ４，ＳＡ６を含むセンスアンプ帯ＳＢｉ−１
とセンスアンプ／入出力制御回路ＳＡ１，ＳＡ３，ＳＡ
５，ＳＡ７を含むセンスアンプ帯ＳＢｉとは、メモリセ
ルアレイＭＡｉを挟むように配置する。

【００１７】第１の実施の形態においては、少なくとも
４つのビット線電圧供給配線ＶＢＬ０〜ＶＢＬ３を設け
る。たとえば、図１に示されるように、センスアンプ帯
ＳＢｉ−１に含まれるセンスアンプ／入出力制御回路の
うち、センスアンプ／入出力制御回路ＳＡ０，ＳＡ４
は、ビット線電圧供給配線ＶＢＬ０と、センスアンプ／
入出力制御回路ＳＡ２，ＳＡ６は、ビット線電圧供給配
線ＶＢＬ２とそれぞれ接続する。

【００１８】センスアンプ帯ＳＢｉに含まれるセンスア
ンプ／入出力制御回路のうち、センスアンプ／入出力制
御回路ＳＡ１，ＳＡ５は、ビット線電圧供給配線ＶＢＬ
１と、センスアンプ／入出力制御回路ＳＡ３，ＳＡ７
は、ビット線電圧供給配線ＶＢＬ３とそれぞれ接続す
る。

【００１９】クォータピッチセル配置構造のメモリセル
アレイに対しても、隣接するセンスアンプ／入出力制御
回路間では、異なるビット線電位を供給する。

【００２０】次に、第１の実施の形態による半導体集積
回路１０００の全体構成の一例および回路構成について
説明する。半導体集積回路１０００は、図２に示される
ように、複数のメモリセルアレイＭＡ１〜ＭＡｎ、メモ
リセルアレイを挟んで配置されるセンスアンプ帯ＳＢ０
〜ＳＢｎ、入力されるアドレスに従い、メモリセルアレ
イのロウ方向の選択を制御するロウ系制御回路１００、
入力されるアドレスに従い、メモリセルアレイの列方向
の選択を制御するコラム系制御回路１０２、電圧発生回
路１０４、スイッチ１０６、テストモード回路１０８お
よびデータ入出力回路１１０を備える。

【００２１】電圧発生回路１０４は、ビット線電位を発
生する。通常動作時においては、ビット線電圧供給配線
ＶＢＬ０〜ＶＢＬ３に対し、同一のビット線電位（プリ
チャージ電位Ｖｃｃ／２：Ｖｃｃは内部電圧）を供給す
る。スイッチ１０６は、テストモード回路１０８により
特定のテストモードが指定されると、電圧発生回路１０
４の出力に代わり、外部から入力される信号をビット線
電圧供給配線ＶＢＬ０〜ＶＢＬ３のそれぞれに供給す
る。

【００２２】データ入出力回路１１０は、外部から書込
データＤＱを受け取り、またはメモリセルアレイから読
み出されたデータを外部に出力する。

【００２３】メモリセルアレイＭＡ１〜ＭＡｎ＋１は、
行列上に配置される複数のメモリセルと、複数の行に対
して配置される複数のワード線と、複数の列に対して配
置される複数のビット線とで構成される。図３に示され
るように、メモリセルＭは、トランジスタＴｍと容量素
子Ｃｍとを含む。トランジスタＴｍは、対応するビット
線と容量素子Ｃｍのストレージノードとの間に接続さ
れ、ゲートは、対応するワード線と接続される。容量素
子Ｃｍのセルプレートには、セルプレート電圧ＶＣＰが
供給されている。

【００２４】センスアンプ／入出力制御回路ＳＡｉの構
成例を、図４に示す。なお、図４においてＢＬ，／ＢＬ
は１組のビット線対を、ＷＬは、ワード線を表わしてい
る。センスアンプ／入出力制御回路ＳＡｉは、図４に示
されるように、転送ゲート３０、３４、列選択ゲート３
１、センスアンプ３２およびプリチャージ・イコライズ
回路３３を含む。センスアンプ／入出力制御回路ＳＡｉ
に含まれるセンスアンプ３２は、メモリセルアレイＭＡ
ｉおよひＭＡｉ＋１で共有される。

【００２５】転送ゲート３０は、ＮＭＯＳトランジスタ
Ｔ１，Ｔ２を含む。トランジスタＴ１，Ｔ２はそれぞ
れ、センスアンプ３２の入出力ノードＮ１，Ｎ２とメモ
リセルアレイＭＡｉの対応するビット線対ＢＬ，／ＢＬ
との間に接続され、ゲートにメモリセルアレイ選択信号
ＢＬＩＲを受ける。

【００２６】転送ゲート３４は、ＮＭＯＳトランジスタ
Ｔ３，Ｔ４を含む。トランジスタＴ３，Ｔ４はそれぞ
れ、センスアンプ３２の入出力ノードＮ１，Ｎ２とメモ
リセルアレイＭＡｉ＋１の対応するビット線対ＢＬ，／
ＢＬとの間に接続され、ゲートにメモリセルアレイ選択
信号ＢＬＩＬを受ける。

【００２７】メモリセルアレイ選択信号ＢＬＩＲがＨレ
ベル、メモリセルアレイ選択信号ＢＬＩＬがＬレベルに
なると、転送ゲート３０が導通し、転送ゲート３４が遮
断される。メモリセルアレイＭＡｉが選択的にセンスア
ンプ／入出力制御回路ＳＡｉを含むセンスアンプ帯と結
合する。

【００２８】メモリセルアレイ選択信号ＢＬＩＬがＨレ
ベル、メモリセルアレイ選択信号ＢＬＩＲがＬレベルに
なると、転送ゲート３４が導通し、転送ゲート３０が遮
断される。メモリセルアレイＭＡｉ＋１が選択的にセン
スアンプ／入出力制御回路ＳＡｉを含むセンスアンプ帯
と結合する。

【００２９】列選択ゲート３１は、ＮＭＯＳトランジス
タＴ５，Ｔ６を含む。トランジスタＴ５，Ｔ６のそれぞ
れは、入出力ノードＮ１，Ｎ２とデータ入出力線ＩＯ，
／ＩＯとの間に接続される。トランジスタＴ５，Ｔ６の
それぞれのゲートは、列選択線ＣＳＬを介してコラム系
制御回路１０２と接続される。コラム系制御回路１０２
により列選択線ＣＳＬがＨレベルに活性化すると、列選
択ゲート３１が導通し、メモリセルアレイＭＡｉまたは
ＭＡｉ＋１のビット線対ＢＬ，／ＢＬとデータ入出力線
対ＩＯ，／ＩＯとが結合される。

【００３０】センスアンプ３２は、ノードＮ３と入出力
ノードＮ１との間に接続されるＰＭＯＳトランジスタＴ
１０，ノードＮ３と入出力ノードＮ２との間に接続され
るＰＭＯＳトランジスタＴ１１，ノードＮ４と入出力ノ
ードＮ１との間に接続されるＮＭＯＳトランジスタＴ１
２およびノードＮ４と入出力ノードＮ２との間に接続さ
れるＮＭＯＳトランジスタＴ１３とを含む。トランジス
タＴ１０，Ｔ１２のゲートは、ノードＮ２と接続され、
トランジスタＴ１１，Ｔ１３のゲートは、ノードＮ１と
接続される。

【００３１】ノードＮ３，Ｎ４のそれぞれは、センスア
ンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ活
性化信号ＳＥがＨ、センスアンプ活性化信号／ＳＥがＬ
レベルになると、ノードＮ１，Ｎ２すなわちメモリセル
アレイのビット線対ＢＬ，ＢＬ間の微小電位差が電源電
圧Ｖｃｃレベルに増幅される。

【００３２】プリチャージ・イコライズ回路３３は、ノ
ードＮ１，Ｎ２間に接続されるＮＭＯＳトランジスタＴ
１５、ノードＮ１とビット線電圧供給配線ＶＢＬ（上述
したＶＢＬ０〜ＶＢＬ３のいずれか）とに接続されるＮ
ＭＯＳトランジスタＴ１６およびノードＮ２とビット線
電圧供給配線ＶＢＬとに接続されるＮＭＯＳトランジス
タＴ１７を含む。トランジスタＴ１５，Ｔ１６，Ｔ１７
のそれぞれのゲートは、ビット線イコライズ信号ＢＬＥ
Ｑを伝送する配線と接続される。

【００３３】プリチャージ・イコライズ回路３３は、ビ
ット線イコライズ信号ＢＬＥＱがＨレベルに活性化する
とノードＮ１，Ｎ２すなわちメモリセルアレイＭＡｉま
たはＭＡｉ＋１のビット線対とビット線電圧供給配線Ｖ
ＢＬとを電気的に結合する。

【００３４】通常動作モードにおいては、ビット線電圧
供給配線ＶＢＬからビット線にプリチャージ電圧（Ｖｃ
ｃ／２）が供給される。これにより、ビット線対は、プ
リチャージ電圧レベルになる。特定のテストモードにお
いては、スイッチ１０６の切換により、外部からビット
線電圧供給配線ＶＢＬに外部からテスト用の電圧が供給
される。

【００３５】なお、ハーフピッチセル配置構造を一例に
説明したが、これに限定されず、図５に示されるよう
に、クォータピッチセル配置構造であってもよい。この
場合も、１のセンスアンプ帯におけるセンスアンプ／入
出力制御回路に対して、少なくとも２つのビット線電圧
供給配線を配置する。より具体的には、１のセンスアン
プ帯において、隣接するセンスアンプ／入出力制御回路
が互いに異なるビット線電圧供給配線と接続されるよう
にする。

【００３６】第１の実施の形態による半導体集積回路の
構成に基づく効果について説明する。図６において、記
号１は、異なるセンスアンプに接続されるビット線間
（一例として、／ＢＬ０−ＢＬ１間）の欠陥、記号２は
隣接するセンスアンプ／入出力制御回路間（一例とし
て、ＳＡ０−ＳＡ２間）の欠陥をそれぞれ示している。

【００３７】図１３に示した単一電源ＶＢＬ（すべての
センスアンプについても同一電位）を使用した場合、欠
陥１，２にストレスを印加することができない。

【００３８】一方、図７，図８に示されるように、メモ
リセルアレイＭＡｉを挟んで配置されるセンスアンプ帯
ＳＢｉ−１，ＳＢｉのうち、一方のセンスアンプ帯ＳＢ
ｉ−１（センスアンプ／入出力制御回路ＳＡ０，ＳＡ
２，ＳＡ４，ＳＡ６）に対してビット線電圧供給配線Ｖ
ＢＬ１０を配置し、他方のセンスアンプ帯ＳＢｉ（セン
スアンプ／入出力制御回路ＳＡ１，ＳＡ３，ＳＡ５，Ｓ
Ａ７）に対してビット線電圧供給配線ＶＢＬ１１を配置
することも考えられる。なお、図７は、ハーフピッチセ
ル配置構造に、図８は、クォータピッチセル配置構造に
対応している。

【００３９】しかしながら、図７，図８に示される配線
構成では、センスアンプ間の欠陥（欠陥２）を十分に検
出することができない。

【００４０】これに対し、第１の実施の形態では、セン
スアンプ帯毎に、かつ隣接するセンスアンプ／入出力制
御回路に互いに個別にビット線電位を供給することがで
きる。具体的には、欠陥１にストレスを印加する場合に
は、ビット線電圧供給配線ＶＢＬ０とＶＢＬ１とを互い
に逆相の電位に、欠陥２にストレスを印加する場合に
は、ビット線電圧供給配線ＶＢＬ０とＶＢＬ２とを互い
に逆相の電位にする。これにより、欠陥１，２を検出す
ることが可能になる。

【００４１】このように、第１の実施の形態における半
導体集積回路によれば、少なくとも４つのビット線電圧
供給配線の電位を組合わせることにより、ＢＬ工程（Bi
t Line）における欠陥のストレス印加が可能になる。

【００４２】［第２の実施の形態］第２の実施の形態に
よる半導体集積回路について説明する。第２の実施の形
態による半導体集積回路２０００は、図９に示されるよ
うに、トランスミッションゲートＴＧ、インバータ４１
およびＮＯＲ回路４２を含むモード回路４０を備える。

【００４３】モード回路４０は、テストモードにおい
て、ビット線イコライズ信号ＢＬＥＱをＬレベル（非活
性化）にし、かつ外部からビット線に電圧が供給される
ように動作する。

【００４４】インバータ４１は、信号ＢＬＥＱＦを反転
する。ＮＯＲ回路４２は、テストモードに関連する特定
信号ＴＭＢＬＥＱＯＦＦとインバータ４１の出力とを受
け、ビット線イコライズ信号ＢＬＥＱを出力する。

【００４５】ビット線対ＢＬ０および／ＢＬ０、ＢＬ１
および／ＢＬ１、…のそれぞれには、上述したように、
トランジスタＴ１５，Ｔ１６およびＴ１７で構成される
プリチャージ・イコライズ回路３３が配置されている。
図９では、プリチャージ・イコライズ回路３３は、ビッ
ト線電圧供給配線ＶＢＬと接続されている。

【００４６】トランスミッションゲートＴＧは、ＮＭＯ
ＳトランジスタＴ２０およびＴ２１を含む。トランジス
タＴ２０は、ビット線ＢＬｉ（ｉ＝０，１，…）と外部
パッドＰ１との間に接続され、トランジスタＴ２１は、
ビット線／ＢＬｉ（ｉ＝０，１，…）と外部パッドＰ２
との間に接続される。トランジスタＴ２０，Ｔ２１のそ
れぞれのゲートは、信号ＴＭＢＬＥＱＯＦＦを受ける。

【００４７】信号ＴＭＢＬＥＱＯＦＦをＨレベルにする
と、信号ＢＬＥＱＦの電位によらず、ビット線イコライ
ズ信号ＢＬＥＱがＬレベルになる。したがって、ビット
線電圧供給配線ＶＢＬとビット線とが切離される。

【００４８】一方、信号ＴＭＢＬＥＱＯＦＦがＨレベル
になると、トランスミッションゲートＴＧがオンする。
したがって、トランスミッションゲートＴＧを介して、
ビット線ＢＬｉと外部パッドＰ１とが，ビット線／ＢＬ
ｉと外部パッドＰ２とが互いに電気的に接続されること
になる。

【００４９】ビット線対ＢＬ，／ＢＬにストレスを印加
するときには、外部パッドＰ１の電位と外部パッドＰ２
の電位とを互いに逆相にする。これにより、同一センス
アンプに接続されるビット線ＢＬ，／ＢＬ間にストレス
を印加することが可能になる。

【００５０】なお、図１０に示されるように、モード回
路４０を、インバータ４１、ＮＯＲ回路４２およびＢＬ
Ｉ制御回路４４で構成してもよい。ＢＬＩ制御回路４４
は、信号ＴＭＢＬＥＱＯＦＦとメモリセルアレイ選択信
号ＢＬＩ（図４における信号ＢＬＩＲ，ＢＬＩＬ）と第
２のテスト信号ＴＥＳＴとを受ける。メモリセルアレイ
選択信号ＢＬＩは、信号ＴＭＢＬＥＱＯＦＦがＬレベル
である場合には、第１の実施の形態で説明したように変
化する。信号ＴＭＢＬＥＱＯＦＦがＨレベルである場合
には、テスト信号ＴＥＳＴに応じてメモリセルアレイ選
択信号ＢＬＩの電位を設定する。

【００５１】テスト信号ＴＥＳＴが第１レベルである場
合には、メモリセルアレイ選択信号ＢＬＩをＬレベルに
非活性化する。この場合、転送ゲート（図４における回
路３０，３４）がすべてオフし、すべてのセンスアンプ
とビット線対とが切離される（第１モード）。

【００５２】テスト信号ＴＥＳＴが第２レベルである場
合には、入力されるメモリセルアレイ選択信号ＢＬＩを
そのまま出力する。この場合、選択されたメモリセルア
レイのビット線対とセンスアンプ帯とが電気的に接続さ
れる（第２モード）。

【００５３】第１モードによれば、センスアンプとビッ
ト線対とが電気的に遮断されるため、ビット線対にのみ
ストレスが印加される。第２モードによれば、センスア
ンプとビット線対とが電気的に結合されるため、ビット
線間およびセンスアンプ間にストレスが印加される。

【００５４】第２の実施の形態による半導体集積回路２
０００は、図１１に示されるように、複数のメモリセル
アレイＭＡ１〜ＭＡｎ、メモリセルアレイを挟んで配置
されるセンスアンプ帯ＳＢ０♯〜ＳＢｎ♯、入力される
アドレスに従い、メモリセルアレイのロウ方向の選択を
制御するロウ系制御回路２００、入力されるアドレスに
従い、メモリセルアレイの列方向の選択を制御するコラ
ム系制御回路２０２、および配線ＶＢＬに供給する電圧
をはじめ種々の内部電圧を発生する電圧発生回路２０
４、信号ＴＭＢＬＥＱＯＦＦおよびＴＥＳＴを発生する
テストモード回路２０６、ならびにデータ入出力回路２
１０を備える。

【００５５】センスアンプ帯ＳＢ０♯〜ＳＢｎ♯は、セ
ンスアンプ帯ＳＢｉの構成に加えて、トランスミッショ
ンゲートＴＧを含む。また、ロウ系制御回路２００は、
モード回路４０を含む。

【００５６】データ入出力回路２１０は、外部から書込
データＤＱを受け取り、またはメモリセルアレイから読
み出されたデータを外部に出力する。

【００５７】テストモード回路２０６により、第１モー
ドまたは第２モードを選択的に実施する。これにより、
ビット線間のみまたはビット線間とセンスアンプ間とに
ストレスを印加する。

【００５８】通常動作モードでは、信号ＴＭＢＬＥＱＯ
ＦＦをＬレベルにする。信号ＢＬＥＱＦの電位に応じ
て、ビット線イコライズ信号ＢＬＥＱが変化する。した
がって、書込／読出動作時に所定のタイミングでビット
線をイコライズしプリチャージすることができる。ま
た、メモリセルアレイ選択信号も、メモリセルアレイの
選択に応じて変化する。

【００５９】たとえば、図１２に示されるように、トラ
ンスミッションゲートＴＧを設けることなく、スイッチ
回路５０、５１を介して外部パッドＰ１０，Ｐ１１から
ビット線ＢＬとビット線／ＢＬとにそれぞれ互いに異な
る電位Ｖ１，Ｖ２を供給するように構成することも考え
られる。

【００６０】しかしながら、図１２に示される構成で
は、スタンバイ時であればビット線イコライズ信号ＢＬ
ＥＱが活性化し、プリチャージ・イコライズ回路を構成
するトランジスタのしきい値Ｖｔｈ分だけビット線に供
給する電圧が低下することになる。

【００６１】また、外部（テスタ）からビット線に電位
を供給しても、テスタの駆動能力とビット線電圧を発生
させる回路の能力とに応じてビット線電圧供給配線ＶＢ
Ｌの電位が変化してしまう。

【００６２】さらに、ハーフピッチセル配置構造である
場合、スタンバイ状態では、同一センスアンプに接続さ
れるビット線ＢＬｉ，／ＢＬｉはイコライズされ同電位
状態にある。したがって、ビット線電圧供給配線ＶＢＬ
からの電圧供給では、ビット線ＢＬｉ，／ＢＬｉ間にス
トレスが印加されない。

【００６３】また、アクティブ時であれば、外部から印
加する電圧V１，V２が強いとセンスアンプが動作するた
め回路を構成するトランジスタに耐圧以上の電圧が印加
されてしまうことも考えられる。

【００６４】これに対して、第２の実施の形態による
と、プリチャージ・イコライズ回路３３とビット線とを
切離すことができる。したがって、ビット線間に所望の
ストレスを印加することができる。

【００６５】さらに、テストモードにおいて第１モード
（転送ゲートをオフにする）を選択した場合、スタンバ
イ状態でビット線電圧供給配線ＶＢＬおよびセンスアン
プからビット線対を切離すことができるので、センスア
ンプを構成するトランジスタにダメージを与えることな
く確実にビット線間にストレスを印加することができ
る。

【００６６】ところで、メモリセルアレイにＨレベルの
信号とＬレベルの信号とを書込み（同一ビット線につな
がるメモリセルを同電位にする）、ビット線イコライズ
信号ＢＬＥＱを非活性化した後ワード線をすべて選択
し、さらにすべてのセンスアンプを活性化させてメモリ
セルのストレージノード間にストレスを印加するテスト
（センスアンプ活性化モード）がある。当該テストで
は、センスアンプをすべて活性化させることにより、ビ
ット線ＢＬ，／ＢＬの一方は、センスアンプが駆動でき
る電源電圧Ｖｃｃレベル、他方は、接地電圧ＧＮＤレベ
ルにまで増幅する。この結果、電源電圧Ｖｃｃレベルの
ストレスが印加させることになる。この場合、センスア
ンプから常に電源電圧Ｖｃｃレベルの供給がある。

【００６７】これに対し、第２の実施の形態によると、
外部から印加する電圧を調整することにより所望の電圧
レベルのストレスを印加することができる。

【００６８】また、センスアンプ活性化モード以外に、
偶数のワード線を選択してＨレベルの信号を印加し、奇
数のワード線を選択してＬレベルの信号を印加する（セ
ルフチェッカーパターン）動作を繰返してテストを行な
う手法もある。しかしながらこの手法によると、再書込
みを行なわなくてならず時間がかかる。

【００６９】これに対し、第１および第２の実施の形態
による構成に従えば、所望のストレスを短時間で印加す
ることが可能になる。

【００７０】なお、第１の実施の形態による構成と第２
の実施の形態による構成とをあわせて、図１３に示され
るように半導体集積回路を構成してもよい。図１３に示
される半導体集積回路では、少なくとも４つの外部パッ
ドＰ１〜Ｐ４を用いて、隣接するビット線間または隣接
するセンスアンプ間にストレスを印加するようにビット
線電圧を駆動する。図においては、ビット線対ＢＬ０，
／ＢＬ０はトランスミッションゲートＴＧを介してパッ
ドＰ１，Ｐ２と接続され、ビット線対ＢＬ１，／ＢＬ１
はトランスミッションゲートＴＧを介してパッドＰ３，
Ｐ４と接続される。さらに、ビット線対ＢＬ２，／ＢＬ
２はトランスミッションゲートＴＧを介してパッドＰ
１，Ｐ２と接続され、ビット線対ＢＬ３，／ＢＬ３はト
ランスミッションゲートＴＧを介してパッドＰ３，Ｐ４
と接続される。

【００７１】なお、今回開示された実施の形態はすべて
の点で例示であって、制限的なものではないと考えられ
るべきである。本発明の範囲は上記した実施の形態の説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。

【００７２】

【発明の効果】この発明に係る半導体集積回路によれ
ば、隣接するセンスアンプ間に互いに異なるビット線電
圧を供給する配線を配置する。これにより、隣接するセ
ンスアンプ間にストレスを印加することができる。

【００７３】メモリセルアレイを挟んで配置される２つ
のセンスアンプ帯のそれぞれに、ビット線電圧を供給す
る配線を少なくとも２つ配置する。これにより、センス
アンプ間、および互いに隣接するセンスアンプに接続さ
れるビット線間にストレスを印加することができる。

【００７４】さらに、この発明に係る半導体集積回路に
よれば、ビット線のイコライズを停止して、ビット線対
を構成する第１ビット線と第２ビット線とのそれぞれの
電圧を駆動することができる。したがって、ビット線間
に所望のストレスを印加することができる。

【００７５】特に、センスアンプとビット線対とを切離
すことにより、構成素子であるトランジスタにダメージ
を与えることなく確実に配線間にストレスを印加するこ
とができる。

【図面の簡単な説明】

【図１】第１の実施の形態による半導体集積回路１０
００の主要部の構成を示す図である。

【図２】第１の実施の形態による半導体集積回路１０
００の全体構成の概要を示すブロック図である。

【図３】第１の実施の形態による半導体集積回路１０
００のメモリセル構成を示す図である。

【図４】第１の実施の形態によるセンスアンプ／入出
力制御回路の具体的な構成例を示す図である。

【図５】第１の実施の形態による半導体集積回路１０
００のメモリセルアレイ構成の他の一例を示す図ある。

【図６】第１の実施の形態による構成に基づく効果に
ついて説明するための図である。

【図７】第１の実施の形態による構成と対比されるビ
ット線電圧供給配線の他の配置例を示す図である。

【図８】第１の実施の形態による構成と対比されるビ
ット線電圧供給配線の他の配置例を示す図である。

【図９】第２の実施の形態による半導体集積回路２０
００の主要部の構成を示す図である。

【図１０】第２の実施の形態によるモード回路４０の
構成の他の一例を示す図である。

【図１１】第２の実施の形態による半導体集積回路２
０００の全体構成の概要を示すブロック図である。

【図１２】スイッチによる切換のみでビット線に電圧
を供給するための構成を示す図である。

【図１３】第２の実施の形態による半導体集積回路２
０００の主要部の他のの構成例を示す図である。

【図１４】従来の半導体集積回路の主要部の構成を示
す図である。

【符号の説明】

３０，３４転送ゲート、３１列選択ゲート、３２
センスアンプ、３３プリチャージ・イコライズ回路、４
０モード回路、４１インバータ、４２ＮＯＲ回路、
ＴＧトランスミッションゲート、１００，２００ロ
ウ系制御回路、１０２，２０２コラム系制御回路、１
０４，２０４電圧発生回路、１０６スイッチ、１０
８，２０６テストモード回路、１１０，２１０デー
タ入出力回路、１０００，２０００半導体集積回路、
ＳＡ０〜ＳＡ７センスアンプ／入出力制御回路、Ｂ
Ｌ，／ＢＬ，ＢＬ０〜ＢＬ７，／ＢＬ０〜／ＢＬ７ビ
ット線、Ｍメモリセル、Ｍ１〜Ｍｎメモリセルアレ
イ、ＳＢ０〜ＳＢｎ，ＳＢ０♯〜ＳＢｎ♯ センスアン
プ帯、ＣＳＬ列選択線、Ｔｍトランジスタ、Ｃｍ
容量素子、ＩＯ，／ＩＯデータ入出力線、Ｐ１〜Ｐ３
外部パッド、ＶＢＬ，ＶＢＬ０〜ＶＢＬ３ビット線
電圧供給配線。

Claims

【特許請求の範囲】

【請求項１】行列状に配置される複数のメモリセル
と、各行に対応して設けられる複数のワード線と、各列
に対応して設けられる複数のビット線対とを含むメモリ
セルアレイと、前記複数のビット線対のそれぞれに接続される複数のセ
ンスアンプを含むセンスアンプ帯と、前記ビット線に電圧を供給するための複数の電圧配線と
を備え、前記複数のセンスアンプのうち互いに隣接するセンスア
ンプは、前記複数の電圧配線のうち互いに異なる電圧配
線と接続される、半導体集積回路。
【請求項２】前記センスアンプ帯は、前記メモリセルアレイを挟むように配置される第１セン
スアンプ帯と第２センスアンプ帯とに分割され、前記複数の電圧配線は、前記第１センスアンプ帯に対して配置される少なくとも
２つの第１電圧配線と、前記第２センスアンプ帯に対して配置される少なくとも
２つの第２電圧配線とを含む、請求項１に記載の半導体
集積回路。
【請求項３】通常モードにおいては、前記複数のビッ
ト線を所定電位にプリチャージするための電圧を前記複
数の電圧供給配線に供給し、テストモードにおいては、
前記少なくとも２つの第１電圧供給配線および前記少な
くとも２つの第２電圧供給配線のそれぞれに電圧を供給
するための回路をさらに備える、請求項２に記載の半導
体集積回路。
【請求項４】行列状に配置される複数のメモリセル
と、各行に対応して設けられる複数のワード線と、各列
に対応して設けられる複数のビット線対とを含むメモリ
セルアレイと、前記複数のビット線対のそれぞれに接続される複数のセ
ンスアンプと前記複数のビット線対をイコライズするイ
コライズ回路とを含むセンスアンプ帯と、テストモードにおいて、前記イコライズ回路を非活性化
するためのテスト信号を発生するモード回路と、前記テストモードにおいて、前記ビット線対を構成する
第１ビット線および第２ビット線のそれぞれに個別に電
圧を供給するための切替回路とを備える、半導体集積回
路。
【請求項５】第１外部パッドと、第２外部パッドと、前記第１外部パッドと接続される第１配線と、前記第２外部パッドと接続される第２配線とをさらに備
え、前記切替回路は、前記テスト信号に応じて前記第１配線と前記第１ビット
線とを電気的に接続する第１スイッチと、前記テスト信号に応じて前記第２配線と前記第２ビット
線とを電気的に接続する第２スイッチとを含む、請求項
４に記載の半導体集積回路。
【請求項６】前記メモリセルアレイおよび前記センス
アンプ帯のそれぞれは、複数個配置され、互いに隣接す
る２つのメモリセルアレイは、前記２つのメモリセルア
レイに挟まれるように配置されるセンスアンプ帯を共有
し、前記複数個配置される前記センスアンプ帯のそれぞれ
は、対応する前記２つのメモリセルアレイと前記複数の
センスアンプとの結合を制御する結合回路をさらに含
み、前記結合回路は、前記テストモードにおいては対応する
前記２つのメモリセルアレイと前記複数のセンスアンプ
とが非結合になるように動作する、請求項５に記載の半
導体集積回路。